CN102956703A - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明公开了一种半导体器件及其制造方法，该半导体器件包括：SOI晶片，其包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上；在SOI晶片中形成的相邻的MOSFET，每个所述MOSFET包括形成于所述半导体衬底中的各自的背栅；以及浅沟槽隔离，形成在所述相邻的MOSFET之间以隔开该相邻的MOSFET；其中，所述相邻的MOSFET还包括位于所述背栅的下方的所述半导体衬底中的公共背栅隔离区，所述公共背栅隔离区与所述相邻的MOSFET的背栅之间形成PNP结或NPN结。根据本发明，相邻的MOSFET之间除了通过浅沟槽隔离实现背栅隔离之外，还进一步通过背栅和背栅隔离区中形成的PNP结或NPN结进行隔离，从而使得半导体器件具有更好的绝缘效果，大大降低了半导体器件被意外击穿的可能性。
Description
技术领域
本发明涉及一种半导体器件及其制造方法，更具体地，涉及一种具有背栅隔离区的半导体器件及其制造方法。
背景技术
集成电路技术的一个重要发展方向是金属氧化物半导体场效应晶体管(MOSFET)的尺寸按比例缩小，以提高集成度和降低制造成本。然而，众所周知的是随着MOSFET的尺寸减小会产生短沟道效应。随着MOSFET的尺寸按比例缩小，栅极的有效长度减小，使得实际上由栅极电压控制的耗尽层电荷的比例减少，从而阈值电压随沟道长度减小而下降。
在MOSFET中，一方面希望提高器件的阈值电压以抑制短沟道效应，另一方面也可能希望减小器件的阈值电压以降低功耗，例如在低电压供电应用、或同时使用P型和N型MOSFET的应用中。
沟道掺杂是调节阈值电压的已知方法。然而，如果通过增加沟道区的杂质浓度来提高器件的阈值电压，则载流子的迁移率变小，引起器件性能变劣。并且，沟道区中高掺杂的离子可能与源区和漏区和沟道区邻接区域的离子中和，使得所述邻接区域的离子浓度降低，引起器件电阻增大。
Yan等人在″Scaling the Si MOSFET：From bulk to SOI to bulk″，IEEETrans.Elect.Dev.，Vol.39，p.1704，1992年7月中提出，在SOI型(绝缘层上半导体)MOSFET中，通过在绝缘埋层的下方设置接地面(即接地的背栅)抑制短沟道效应。
在晶片上集成多个MOSFET的情形下，可以在多个MOSFET的绝缘埋层下面设置施加有不同偏置电场的背栅，以分别调节各个MOSFET的阈值电压。但是，在器件尺寸不断减小的趋势下，要保证相邻MOSFET器件的背栅之间的电绝缘成为当前亟待解决的问题。进一步，要保证相邻MOSFET器件的导电通道之间的电绝缘也变得困难。
发明内容
本发明的目的是提供一种具有背栅隔离区的半导体器件及其制造方法。该半导体器件在背栅的下面还形成有背栅隔离区，使得相邻MOSFET的背栅导电通道通过背栅和背栅隔离区形成的PNP结或NPN结实现电绝缘。
根据本发明的一方面，提供一种半导体器件，所述半导体器件包括：SOI晶片，其包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上；在SOI晶片中形成的相邻的MOSFET，每个所述MOSFET包括形成于所述半导体衬底中的各自的背栅；以及浅沟槽隔离，形成在所述相邻的MOSFET之间以隔开该相邻的MOSFET；其中，所述相邻的MOSFET还包括位于所述背栅下方的所述半导体衬底中的公共背栅隔离区，所述公共背栅隔离区与所述相邻的MOSFET的背栅之间形成PNP结或NPN结。
其中，所述浅沟槽隔离包括：向下延伸至半导体衬底中的第一部分，用于隔开相邻的MOSFET的背栅；在绝缘埋层上方横向延伸的第二部分，用于隔开相邻的MOSFET的半导体层以限定MOSFET的有源区域；所述第一部分的宽度小于所述第二部分的宽度。
可选的，所述背栅邻接于所述绝缘埋层。
可选的，所述背栅与所述绝缘埋层相隔一定距离。
其中，每个所述MOSFET还包括：栅叠层，位于所述半导体层上；源区和漏区，形成于所述半导体层中且位于所述栅叠层外侧；沟道区，形成于所述半导体层中且夹在所述源区和漏区之间。并且，每个所述MOSFET还包括与所述源区和漏区电连接的源/漏导电通道，以及与所述背栅电连接的背栅导电通道。
根据本发明的另一方面，提供了一种半导体器件的制造方法，所述方法包括以下步骤：提供SOI晶片，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上；在SOI晶片中形成浅沟槽隔离以隔开相邻的MOSFET；在SOI晶片中形成相邻的MOSFET，每个所述MOSFET包括形成于所述半导体衬底中的各自的背栅，所述相邻的MOSFET还包括位于所述背栅下方的所述半导体衬底中的公共背栅隔离区，所述公共背栅隔离区与所述相邻的MOSFET的背栅之间形成PNP结或NPN结。
其中，所述形成相邻的MOSFET的步骤包括：用第一掺杂剂对所述半导体衬底进行较深的第一离子注入以在半导体衬底的较深位置形成所述公共背栅隔离区；用第二掺杂剂对所述半导体衬底进行较浅的第二离子注入以在半导体衬底的较浅位置形成所述背栅，所述第二掺杂剂与所述第一掺杂剂是相反的类型。
其中，所述形成浅沟槽隔离的步骤包括：对SOI晶片进行构图以形成浅沟槽隔离的第一部分，该第一部分向下延伸至半导体衬底中以达到隔开相邻的MOSFET的背栅的深度；继续对SOI晶片进行构图以形成浅沟槽隔离的第二部分，该第二部分在绝缘埋层上方横向延伸以隔开相邻的MOSFET的半导体层；所述第一部分的宽度小于所述第二部分的宽度。
其中，所述形成两个相邻的MOSFET的步骤包括：在所述半导体层上形成栅叠层；以及在所述半导体层中位于所述栅叠层外侧的位置形成源区和漏区。
进一步，所述形成相邻的MOSFET的步骤包括：形成与所述源区和漏区电连接的源/漏导电通道；以及形成与所述背栅电连接的背栅导电通道。
如上所述，本发明形成了一种具有公共背栅隔离区的MOSFET，该MOSFET器件在背栅的下面还形成有公共背栅隔离区，背栅及公共背栅隔离区具有不同的掺杂类型。结果，使得相邻MOSFET器件之间除了通过浅沟槽隔离实现背栅隔离之外，还进一步通过两个相邻MOSFET器件的背栅及公共背栅隔离区之间形成的PNP结或NPN结进行隔离。进而，使得相邻MOSFET器件的背栅导电通道之间通过PNP结或NPN结实现电绝缘。相比于现有技术的MOSFET，这种器件结构具有更好的绝缘效果，大大降低了器件被意外击穿的可能性。
此外，在浅沟槽隔离的同一侧，可以连接施加有相同背栅电压的器件，从而这些器件的浅沟槽隔离不必要延伸到衬底中。结果，能够节省导电通道的占用面积。
附图说明
图1至图11示意性地示出了根据本发明的制造MOSFET的方法的各个阶段的截面图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，为了清楚起见，附图中的各个部分没有按比例绘制。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。除非在下文中特别指出，半导体器件中的各个部分可以由本领域的技术人员公知的材料构成。
在本申请中，术语“半导体结构”指在经历制造半导体器件的各个步骤后形成的半导体衬底和在半导体衬底上已经形成的所有层或区域。
根据本发明的优选实施例，执行图1至图11所示的制造MOSFET的以下步骤。
参见图1，作为初始结构的半导体衬底是常规的SOI晶片，从下至上依次包括半导体衬底1、绝缘埋层2和半导体层3。半导体层3的厚度例如约为5nm-20nm，如10nm、15nm，并且，绝缘埋层2的厚度例如约为5nm-30nm，如10nm、15nm、20nm或25nm。其中所述绝缘埋层2可以是氧化物埋层(BOX)、氮氧化物埋层或其他的绝缘埋层。在一个优选实施例中，绝缘埋层可以采用超薄氧化物埋层(UT-BOX)。
半导体衬底1可被用于提供MOSFET的背栅。半导体衬底1材料可为体硅、或SiGe、Ge等IV族半导体材料、或III族-V族化合物半导体(如，砷化镓)材料。半导体层3例如由选自IV族半导体(如，硅、锗或硅锗)或III族-V族化合物半导体(如，砷化镓)的半导体材料组成，本实施例中，半导体层3可为单晶Si或SiGe。半导体层3将用于提供MOSFET的源区和漏区以及沟道区。
如图1所示，在SOI晶片上依次沉积形成氧化物(如氧化硅)层4和氮化物(如氮化硅)层5。例如，氧化物层约为5-20nm厚，氮化物层约为30-100nm厚。该氧化物层和氮化物层在随后的化学机械抛光或化学机械抛光CMP(Chemical-mechanical polish)步骤中将用作硬掩模层。另外，在氮化物层上形成构图的光刻胶掩模PR1光刻胶，未被光刻胶掩模PR1覆盖的区域对应于要形成浅沟槽隔离的一部分。
形成SOI晶片的工艺是已知的。例如，可以使用SmartCutTM(称为“智能剥离”或“智能切割”)方法，包括将分别包含通过热氧化或沉积形成的氧化物表面层的两个晶片彼此键合，其中，两个晶片之一已经进行氢注入，从而在氧化物表面层以下的一定深度的硅本体内形成氢注入区域，然后，在压力、温度升高等情况下氢注入区域转变成微空腔层，从而有利于使微空腔层两边的部分分离，剥离后包含键合的氧化物表面层的部分作为SOI晶片来使用。通过控制热氧化或沉积的工艺参数，可以改变SOI晶片的绝缘埋层的厚度。通过控制氢注入的能量，可以改变SOI晶片中包含的半导体层的厚度。
然后，对SOI晶片进行构图以形成用于MOSFET器件之间背栅隔离的浅沟槽隔离，如图2所示。具体地，利用构图的光刻胶掩模PR1作为掩模，对上述SOI晶片的各层进行刻蚀如反应离子刻蚀(RIE)。该刻蚀停止于半导体衬底1的约100-500nm深度处，在半导体衬底1中形成浅沟槽，该浅沟槽向下延伸至半导体衬底中，用于隔开将要形成的相邻的MOSFET的背栅，对应于浅沟槽隔离的第一部分。完成后去除光刻胶掩模PR1。
然后，通过包含曝光和显影的光刻工艺，在氮化物层5上形成含有图案的光刻胶掩模PR2，如图3所示。未被光刻胶掩模PR2覆盖的区域在绝缘埋层上方横向延伸，对应于要形成的浅沟槽隔离的横向延伸的第二部分。
然后，继续对SOI晶片进行构图以形成浅沟槽隔离的横向延伸的第二部分。具体来说，通过干法刻蚀，如离子铣刻蚀、等离子刻蚀、反应离子刻蚀、激光烧蚀，或者通过其中使用刻蚀剂溶液的湿法刻蚀，去除SOI晶片的暴露部分，即依次刻蚀氮化物层5、氧化物层4和半导体层3未被掩模遮盖的部分，直到绝缘埋层2的顶部停止该刻蚀步骤。同时，该刻蚀步骤使得半导体衬底1中形成的浅沟槽隔离的第一部分的深度继续增加，如图4所示。完成后通过在溶剂中溶解或灰化去除光刻胶掩模PR2。
然后，在形成的沟槽中沉积绝缘材料，接着通过化学机械抛光或化学机械抛光CMP(Chemical-mechanical polish)平整化处理，以获得平整的结构表面(本文件内，术语“平整”、“平坦”或“平齐”等意指平面内任意两点间的高度差在工艺误差允许的范围内)。该工艺形成了其顶面与氮化物层5的顶面平齐的浅沟槽隔离6，如图5所示。浅沟槽隔离6由绝缘材料构成，例如氧化硅、氮氧化硅或氮化硅等绝缘材料。浅沟槽隔离6的形状为“T”形，包括向下延伸至半导体衬底中的第一部分和在绝缘埋层2上方横向延伸的第二部分，其中所述第一部分的宽度小于所述第二部分的宽度。浅沟槽隔离6的第一部分隔开了将要形成的两个相邻的MOSFET的衬底区域中的背栅，第二部分隔开了两个相邻的MOSFET的有源层(即半导体层3)以限定MOSFET的有源区域，从而避免两个相邻的MOSFET的背栅接触和有源层导通。
然后，对浅沟槽隔离6进行回蚀，使其顶面略高于半导体层3的顶面。通过湿法刻蚀(优选的采用热磷酸)去除氮化物层5，然后采用选择性刻蚀工艺去除氧化物层4直至露出半导体层3的顶面，形成如图6所示的结构。
接着，如图7和图8所示，对半导体衬底1执行不同深度的离子注入，以形成背栅和公共背栅隔离区。
如图7所示，首先向SOI晶片用第一掺杂剂进行较深的第一离子注入(图7中的箭头)，以在半导体衬底1的较深位置形成公共背栅隔离区101。
如图8所示，第一离子注入完成后，继续对SOI晶片用第二掺杂剂进行较浅的第二离子注入(图8中的箭头)，以在半导体衬底1的较浅位置形成背栅100。
这里，第一离子注入的注入深度较深，第二离子注入的注入深度较浅，并且第一、第二离子注入均覆盖半导体衬底1的两个相邻区域，从而同时形成具有相同构造的两个相邻的MOSFET器件。优选的，第一离子注入的掺杂剂类型与第二离子注入的掺杂剂类型相反。这样，通过两次不同掺杂剂类型和不同深度的离子注入，在半导体衬底1中形成具有不同的导电类型的背栅100和公共背栅隔离区101，从而在这两个掺杂区域之间形成PN结。优选的，背栅100中的离子注入浓度较高，公共背栅隔离区101中的离子注入浓度较低，从而有利于形成较宽(或较模糊)的PN结边界，以便更好的降低漏电流。
如图9所示，通过第一、第二离子注入同时形成两个具有相同结构的相邻MOSFET器件，每个MOSFET器件包括各自的背栅100及位于背栅下方的公共背栅隔离区101，背栅与公共背栅隔离区具有相反的掺杂类型。并且，两个相邻MOSFET器件的背栅通过浅沟槽隔离6分隔开。
由于经回蚀后的浅沟槽隔离6、半导体层3和绝缘埋层2的总厚度仅为约10nm-50nm，因此，注入的离子可以容易地穿过这些层而进入半导体衬底1中。可以通过调节离子注入的能量和掺杂剂剂量，以控制注入的深度，使得注入掺杂剂主要分布在半导体衬底1中。
形成的背栅100可以分布在半导体衬底1的上部以与绝缘埋层2相接，也可以与上层的绝缘埋层2相隔一定距离，而不直接邻接(未示出)。
在形成背栅100的离子注入步骤中注入的掺杂剂类型取决于MOSFET的类型以及阈值电压的目标值。如果希望降低器件的阈值电压，对于P型MOSFET，可以采用P型掺杂剂，例如硼(B或BF2)、铟(In)或其组合；对于N型MOSFET，可以则采用N型掺杂剂，例如砷(As)、磷(P)或其组合。如果希望提高器件的阈值电压，则对于P型MOSFET，可以采用N型掺杂剂，例如砷(As)、磷(P)或其组合；对于N型MOSFET，可以采用P型掺杂剂，例如硼(B或BF2)、铟(In)或其组合。
掺杂剂的注入剂量可以根据工艺现状和产品要求来选择，例如可以为1x1013cm-2至1x1018cm-2。此时，位于所述沟道区下方以外的所述背栅中的掺杂浓度为1x1017cm-3至1x1020cm-3。位于所述沟道区下方的所述背栅中的掺杂浓度为1x1015cm-3至1x1018cm-3。
接着，进行短时间的离子注入退火(即“尖峰”退火)，例如激光、电子束或红外辐照等，以修复晶格损伤并激活半导体衬底1中注入的掺杂剂。
这样，在半导体衬底1中的两个相邻区域分别形成了背栅100和公共背栅隔离区101。这两个掺杂区域具有不同导电类型的掺杂剂类型，从而在其边界形成PN结。并且，两个相邻区域之间还形成有浅沟槽隔离6以实现两个相邻区域的背栅之间的隔离，而两个相邻区域的背栅隔离区具有相同的掺杂类型。结果，在SOI晶片的两个相邻区域的各自的背栅区和公共背栅隔离区之间形成了PNP或NPN结的结构。
然后，如图10所示，采用标准工艺在SOI晶片的有源区域上形成MOSFET器件的其他部件，例如栅叠层。
具体地，栅叠层包括栅介质层7和栅导体层8。栅介质层7可以采用高k栅介质材料，例如是HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2、LaAlO其中任一种或多种，例如可以沉积HfO2约2-4nm。栅导体层8位于栅介质层7上，能够对所述MOSFET的阈值电压进行调节，对于pMOSFET，所述栅导体层8可以包括：MoNx、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、Ni3Si、Pt、Ru、Ir、Mo、HfRu、RuOx中的任一种或多种的组合；对于nMOSFET，所述栅导体层8可以包括TaC、TiN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTax、NiTax中的任一种或多种的组合。这些金属具有不同的功函数，可以根据器件需要调整的阈值电压选择不同材料的栅导体层8。此外，在栅叠层两侧还形成有侧墙9。
形成栅叠层之后，可以通过标准的CMOS工艺在栅叠层外侧进行源/漏注入，以在半导体层3中栅叠层的外侧形成源区和漏区(未示出)。以及，通过标准的CMOS工艺在半导体层中所述源区和漏区之间的位置形成沟道区。
接着，在SOI晶片上沉积层间介质层10，然后采用标准工艺在MOSFET器件中形成导电通道。如图11所示，穿过层间介质层10形成到达源区和漏区的源/漏导电通道11，穿过层间介质层10、浅沟槽隔离6的横向延伸的第二部分和绝缘埋层2形成到达背栅区1的背栅导电通道12。
然后，在导电通道11和导电通道12中填充金属材料，以形成与源区和漏区电连接的源/漏导电通道11和与背栅1电连接的背栅导电通道12-1和12-2，如图11所示。
如图11所示，本发明通过上述工艺形成了一种具有背栅隔离区的MOSFET，该MOSFET器件在背栅的下面还形成有公共背栅隔离区，背栅及公共背栅隔离区具有不同的掺杂类型。结果，使得两个相邻MOSFET器件之间除了通过浅沟槽隔离6隔离背栅之外，还进一步通过两个MOSFET器件的背栅及公共背栅隔离区之间形成的PNP结或NPN结进行隔离。进而，使得两个相邻MOSFET器件的背栅导电通道12-1与背栅导电通道12-2之间通过PNP结或NPN结实现电绝缘。相比于现有技术的MOSFET，这种器件结构具有更好的绝缘效果，大大降低了器件被意外击穿的可能性。
此外，本发明中两个相邻MOSFET器件的背栅隔离区形成为具有相同的掺杂类型。从而简化了MOSFET器件的结构和制造工艺，有利于降低器件的制造时间和成本。
以上描述只是为了示例说明和描述本发明，而非意图穷举和限制本发明。因此，本发明不局限于所描述的实施例。对于本领域的技术人员明显可知的变型或更改，均在本发明的保护范围之内。
Claims (11)
1.一种半导体器件，所述半导体器件包括：
SOI晶片，其包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上；
在SOI晶片中形成的相邻的MOSFET，每个所述MOSFET包括形成于所述半导体衬底中的各自的背栅；以及
浅沟槽隔离，形成在所述相邻的MOSFET之间以隔开该相邻的MOSFET；
其中，所述相邻的MOSFET还包括位于所述背栅下方的所述半导体衬底中的公共背栅隔离区，所述公共背栅隔离区与所述相邻的MOSFET的背栅之间形成PNP结或NPN结。
2.根据权利要求1所述的半导体器件，其中所述浅沟槽隔离包括：
向下延伸至半导体衬底中的第一部分，用于隔开相邻的MOSFET的背栅；
在绝缘埋层上方横向延伸的第二部分，用于隔开相邻的MOSFET的半导体层以限定MOSFET的有源区域；
所述第一部分的宽度小于所述第二部分的宽度。
3.根据权利要求1所述的半导体器件，所述背栅邻接于所述绝缘埋层。
4.根据权利要求1所述的半导体器件，所述背栅与所述绝缘埋层相隔一定距离。
5.根据前述权利要求任一项所述的半导体器件，每个所述MOSFET还包括：
栅叠层，位于所述半导体层上；
源区和漏区，形成于所述半导体层中且位于所述栅叠层外侧；
沟道区，形成于所述半导体层中且夹在所述源区和漏区之间。
6.根据权利要求5所述的半导体器件，每个所述MOSFET还包括与所述源区和漏区电连接的源/漏导电通道，以及与所述背栅电连接的背栅导电通道。
7.一种半导体器件的制造方法，所述方法包括以下步骤：
提供SOI晶片，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上；
在SOI晶片中形成浅沟槽隔离以隔开相邻的MOSFET；
在SOI晶片中形成相邻的MOSFET，每个所述MOSFET包括形成于所述半导体衬底中的各自的背栅，所述相邻的MOSFET还包括位于所述背栅下方的所述半导体衬底中的公共背栅隔离区，所述公共背栅隔离区与所述相邻的MOSFET的背栅之间形成PNP结或NPN结。
8.根据权利要求7所述的方法，所述形成相邻的MOSFET的步骤包括：
用第一掺杂剂对所述半导体衬底进行较深的第一离子注入以在半导体衬底的较深位置形成所述公共背栅隔离区；
用第二掺杂剂对所述半导体衬底进行较浅的第二离子注入以在半导体衬底的较浅位置形成所述背栅，所述第二掺杂剂与所述第一掺杂剂是相反的类型。
9.根据权利要求7所述的方法，所述形成浅沟槽隔离的步骤包括：
对SOI晶片进行构图以形成浅沟槽隔离的第一部分，该第一部分向下延伸至半导体衬底中以达到隔开相邻的MOSFET的背栅的深度；
继续对SOI晶片进行构图以形成浅沟槽隔离的第二部分，该第二部分在绝缘埋层上方横向延伸以隔开相邻的MOSFET的半导体层；
所述第一部分的宽度小于所述第二部分的宽度。
10.根据前述权利要求任一项所述的方法，其中，所述形成相邻的MOSFET的步骤包括：
在所述半导体层上形成栅叠层；以及
在所述半导体层中位于所述栅叠层外侧的位置形成源区和漏区。
11.根据权利要求10所述的方法，其中，所述形成相邻的MOSFET的步骤包括：
形成与所述源区和漏区电连接的源/漏导电通道；以及
形成与所述背栅电连接的背栅导电通道。
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