TWI755063B - 半導體結構、積體電路以及形成半導體結構的方法 - Google Patents

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Abstract

提供一種形成半導體結構的方法。閘極電極層位於介電層上方。閘極電極層與介電層都位於鰭狀半導體結構的上方及周圍。通過兩步圖案化製程從閘極電極層形成閘極電極。在第一圖案化步驟中，對閘極電極層的上部分進行圖案化。接著形成介電膜，介電膜覆蓋閘極電極層的圖案化上部分。在形成介電膜之後，執行第二圖案化步驟以對閘極電極層的下部分進行圖案化。

Description

半導體結構、積體電路以及形成半導體結構的方法
本揭示的實施方式係關於一種半導體結構、積體電路以及形成半導體結構的方法。
嵌入式記憶體是指任何非獨立記憶體，其與邏輯核心及其他組件集成在晶片上，並且集成在晶片上系統(system-on-chip,SOC)積體電路中。嵌入式記憶體支持邏輯核心以完成預期的功能。高性能及高可靠性的嵌入式記憶單元由於具有高速及廣大的匯流排寬度(bus-width)能力，因此是微控制器等超大規模集成(very-large-scale-integration,VLSI)晶片上系統中的關鍵組件。可以說，嵌入式記憶體的使用消除了晶片間的通信，晶片間的通信是造成延遲的主要原因。
由分裂閘極金屬氧化物氮氧化物矽(split-gate metal oxide nitride oxide silicon,SG-MONOS)製成的嵌入式快閃記憶體已經被證明具有快速編程速度及高可靠性。SG-MONOS設備的記憶單元包括選擇閘極 (select gate,SG)及記憶閘極(memory gate,MG)。氧化物-氮化物-氧化物的陷阱層位於選擇閘極及半導體本體之間，陷阱層中儲存電荷。在SG-MONOS記憶單元的讀取、編程或擦除操作中，將各種組合的邏輯電源、位置高電壓及負高電壓提供給選擇閘極、記憶閘極、源極及汲極。
FinFET SG-MONOS裝置比傳統的平面SG-MONOS裝置進一步改善了閘極控制及可擴縮性(scalability)。
本揭示的實施方式提供一種半導體結構。半導體結構包含一基板；一鰭狀半導體結構，位於基板上方；一絕緣層，位於基板上方，並橫向地相鄰於鰭狀半導體結構；一第一閘極結構，位於基板上方，第一閘極結構包括一第一部分及一第二部分，第一部分至少部分地位於鰭狀半導體結構的一上表面上方，而第二部分從第一部分向下延伸至絕緣層的一第一表面，絕緣層的第一表面低於鰭狀半導體結構的上表面；以及一第一介電膜，相鄰於第一閘極結構的第一部分的一邊緣表面，第一閘極結構的第二部分從第一介電膜暴露，第一閘極結構的第二部分的一邊緣表面從第一介電膜往內退縮。
本揭示的另一實施方式提供一種積體電路。積體電路包含一基板；一鰭狀半導體結構，位於基板上方，鰭狀 半導體結構具有一上表面以及與上表面會合的一側壁表面；一絕緣層，位於基板上方並橫向地相鄰於鰭狀半導體結構；一選擇閘極結構，位於基板上方，選擇閘極結構相鄰於鰭狀半導體結構的上表面及側壁表面；一記憶閘極結構，位於基板上方，記憶閘極結構相鄰於鰭狀半導體結構的上表面及側壁表面；一電荷儲存層，位於記憶閘極結構與基板之間，並位於記憶閘極結構與選擇閘極結構之間；以及一第一介電膜，相鄰於記憶閘極結構的一上部分，使得記憶閘極結構的一下部分從第一介電膜暴露，記憶閘極結構的下部分相對於第一介電膜為基本上垂直或倒錐形。
本揭示的又一實施方式提供一種形成半導體結構的方法。方法包含接收一晶圓，晶圓具有位於一基板上方的一鰭狀半導體結構；形成一介電層於基板及鰭狀半導體結構上方；形成一閘極電極層於介電層上方，閘極電極層環繞鰭狀半導體結構於鰭狀半導體結構的一上表面及鰭狀半導體結構的兩個側壁表面；第一次圖案化閘極電極層以形成一上邊緣表面，上邊緣表面從閘極電極層的一上表面延伸至鰭狀半導體結構的上表面的上方的一點；形成一介電膜，介電膜覆蓋上邊緣表面；以及在形成覆蓋上邊緣表面的介電膜後，第二次圖案化閘極電極層及位於閘極電極層下方的介電層以形成一下邊緣表面。
300:SG-MONOS結構
302:基板
304:裝置
306:閘極結構
308:閘極結構
310:裝置
320:鰭結構
322:上表面
324:側壁表面
330:絕緣層
332:上表面
340:電荷陷阱層
342、344:氧化矽膜
346:矽氮化物膜
352:閘極電極
354:閘極介電質
362:源極區
364:汲極區
372:邊緣表面
374:邊緣表面
376:上部分/通道區
378:上部分/通道區
380:上方間隔物結構
382:上表面
384:底邊緣
386:頂邊緣
388:部分
390:部分
392:垂直空間
394:下部分
396:底切區域
398:上方間隔物結構
402:邊緣表面
404:上部分
500:製程
510:操作
520:操作
530:操作
540:操作
550:操作
560:操作
570:操作
580:操作
590:操作
595:操作
600:晶圓
606:選擇閘極結構
608:記憶閘極結構
610:基板
620:鰭結構
622:上表面
630:絕緣層
632:上表面
640:電荷陷阱層
642:第一氧化矽層
642L:下邊緣表面
642M:側壁邊緣表面
642U:上邊緣表面
644:第二氧化矽層
646:氮化矽層
648:記憶閘極電極層
648L:下部分
648U:上部分
649L:邊緣表面
649U:邊緣表面
652:閘極電極層
654:閘極介電層
656:硬遮罩層
662:第一源極/汲極部分
664:第二源極/汲極部分
680:介電膜
681:硬遮罩層
682:上表面
683:邊緣表面
684:外邊緣表面
686:底切部分
689:摻雜製程
690:間隔物結構
1500:積體電路(IC)裝置
1510:SG-MONOS記憶單元
1520:第一源極/汲極結構
1522:第二源極/汲極結構
1530:選擇閘極
1532:記憶閘極
1534:介電膜
1536:介電層
1540:第一鰭狀通道
1542:第二鰭狀通道
1544:上表面
1546:上表面
1550:互連結構
1552:互連結構
1554:互連結構
1556:互連結構
1532U:上部分
T1:厚度
當結合附圖閱讀時，從以下詳細敘述中將最好地理 解本揭示的各態樣。在圖式中，除非上下文另外指出，否則相同的附圖標記表示相似的元件或動作。圖式中元件的尺寸及相對位置不必按比例繪製。實際上，為了清楚起見，各種特徵的尺寸可以任意增加或減小。
第1圖示出了一示例結構的透視圖。
第2圖示出了第1圖的結構的橫截面圖。
第3圖示出了另一示例結構。
第4圖示出了另一示例結構。
第5圖示出了一示例製程。
第6圖至第15圖示出了第5圖的示例製程的各個製造階段的晶圓。
第16圖示出了具有SG-MONOS單元的示例積體電路。
根據本文的實施方式所敘述的技術為一種新穎的製程，其用以製造具有改進之記憶閘極側壁輪廓的finFET MONOS裝置。
本文所揭露的技術為半導體晶圓製造製程及半導體結構，其提供SG-MONOS裝置的選擇閘極及/或記憶閘極的改進之表面輪廓。
在以下敘述中，闡述了某些特定細節，以便提供對所揭露申請標的之各個態樣的透徹理解。然而可以在沒有這些具體細節的情況下實踐所揭露的申請標的。在一些情形下中，沒有詳細敘述包括本文揭露的申請標的之實施方 式的半導體製程的習知結構及方法，以避免妨礙本揭示的其他態樣的敘述。
除非上下文另外要求，否則在整個說明書及隨後的申請專利範圍中，詞語「包括(comprise)」及其變體如「包括(comprises)」及「包括(comprising)」應解釋為開放、包容式的含義，即「包括但不僅限於」。
在整個說明書中對「一實施方式(one embodiment)」或「一實施方式(an embodiment)」的引用是指此實施方式所敘述的特定特徵，結構或特性包括在至少一個實施方式中。因此，在整個說明書中各處出現的短語「在一實施方式中(in one embodiment)」或「在一實施方式中(in an embodiment)」並不一定全都指同一態樣。此外，在本揭示的一個或多個態樣中，可以以任何合適的方式組合特定特徵，結構或特性。
在整個說明書中對積體電路的指稱通常旨在包括建立在半導體基板上的積體電路組件，無論這些組件是否被耦合到電路中或能夠被互連。在整個說明書中，術語「層」以其最廣義使用，包括薄膜、覆蓋等，並且一層可以由多個子層組成。
在整個說明書中，用於沉積氮化矽、二氧化矽、金屬或類似材料的習知薄膜沉積技術包括諸如化學氣相沉積(CVD)，低壓化學氣相沉積(LPCVD)、金屬有機化學氣相沉積(MOCVD)、電漿增強化學氣相沉積(PECVD)、電漿氣相沉積(PVD)、原子層沉積(ALD)、分子束外延 (MBE)、電鍍、無電式電鍍等。這裡參考這些製程的實施例敘述特定的實施方式。但是，本揭示及對某些沉積技術的引用不應限於所敘述的那些。舉例來說，在某些情況下，引用CVD的敘述可以使用PVD進行，或指定電鍍的敘述可以使用無電式電鍍來完成。此外，形成薄膜的習知技術可包括原位生長膜。舉例而言，在一些實施方式中，通過將矽表面暴露在加熱室內的氧氣或濕氣中，可以控制氧化物生長到所需的厚度。
在整個說明書中，習知光刻技術是半導體製造領域中用於對各種薄膜進行圖案化的已知技術，其包括旋轉-曝光-顯影製程，之後通常伴隨蝕刻製程。替代地或附加地，光阻也可以用於圖案化硬遮罩(例如氮化矽硬遮罩)，此硬遮罩又可以用於圖案化其底下的膜。
在整個說明書中，參考半導體製造領域中已知的用於選擇性地移除多晶矽、氮化矽、二氧化矽、金屬、光阻、聚酰亞胺或類似材料的習知蝕刻技術包括濕式化學蝕刻、反應性離子(電漿)蝕刻(RIE)、清洗、濕法清洗、預清洗、噴霧清洗、化學機械平坦化(CMP)等。這裡參考這些製程的實施例敘述特定的實施方式。但是，本揭示及對某些沉積技術的引用不應限於所敘述的那些。在某些情況下，兩種技術可以互換。舉例而言，剝離光阻可包含將樣品浸入濕化學浴中，或直接噴塗濕化學劑於樣品上。
第1圖示出了示例SG-MONOS結構300的透視圖。第2圖示出了沿著剖切線B-B的示例SG-MONOS 結構300的橫截面圖。如第1圖及第2圖所示，SG-MONOS結構300包括基板302及形成在基板302上方的裝置304。基板302包括從基板302向上延伸的鰭結構320。鰭結構320可包括與基板302相同或不同的半導體材料。在一實施方式中，基板302及鰭結構320是矽。絕緣層330位於基板302上方並相鄰於鰭結構320，例如在其附近。對於絕緣層330的至少某些部分，絕緣層330的上表面332低於鰭結構320的上表面322。
裝置304包括兩個閘極結構306、308，其都圍繞或包圍鰭結構320的至少三個表面，例如鰭結構320的上表面322及兩個側壁表面324。在一種SG-MONOS配置中，閘極結構306配置為選擇閘極(select gate,SG)或控制閘極。閘極結構308配置為記憶閘極(memory gate,MG)。電荷陷阱層或電荷儲存層340(陷阱層)位於閘極結構308的下方及旁邊。電荷陷阱層340沿第一橫向方向(在此為x軸方向)分隔閘極結構308與閘極結構306，並沿垂直方向(在此為z軸方向)分隔閘極結構308與絕緣層330。電荷陷阱層340沿垂直的z軸方向及第二橫向方向(在此為y軸方向)分隔閘極結構308與鰭結構320。電荷陷阱層340包括疊層結構，此疊層結構由兩個氧化矽膜342、344及夾設在這兩個氧化矽膜342、344之間的矽氮化物膜346。意即電荷陷阱層340為氧化物-氮化物-氧化物(O-N-O)疊層結構。
閘極結構306包括閘極電極352及閘極介電質 354，閘極介電質354位於閘極電極352與鰭結構320之間。閘極結構308可包括或可不包括閘極介電層。意即電荷陷阱層340可作為電荷陷阱層及閘極介電層。
鰭結構320可包括源極區362與汲極區364。源極區362與汲極區364分別相鄰於閘極結構306的邊緣表面372或閘極結構308的邊緣表面374。第1圖及第2圖示出了源極區362相鄰於閘極結構308的邊緣表面372，而汲極區364相鄰於閘極結構306的邊緣表面374，作為一示範性實施例。源極區362與汲極區364的位置可以交換，以在不同的編程設計下將電荷儲存在電荷陷阱層340中。
在某種程度上，裝置310包括兩個電晶體、一選擇電晶體(select transistor)及一記憶電晶體(memory transistor)，共享源極區362與汲極區364。用於選擇電晶體的通道區376是鰭結構320中相鄰於或被閘極結構306包圍的一部份。用於記憶電晶體的通道區378是鰭結構320中相鄰於或被閘極結構308包圍的一部份。
上方間隔物結構380(上方間隔物)相鄰於閘極結構308的邊緣表面372的上部分376(通道區)。在一實施方式中，上方間隔物結構380從閘極結構308的上表面382垂直延伸至位於電荷陷阱層340與鰭結構320的上表面322(或具體地為鰭結構320的源極區362的上表面322)之間的一個點。意即上方間隔物結構380的底邊 緣384高於鰭結構320的上表面322或與鰭結構320的上表面322基本上位於同一水平。上方間隔物結構380的底邊緣384高於電荷陷阱層340或與電荷陷阱層340基本上位於同一水平。
在其他實施方式中，上方間隔物結構380可從閘極結構308的上表面378(上部分/通道區)垂直延伸至電荷陷阱層340之上或鰭結構320的上表面322之下的一個點。意即上方間隔物結構380的底邊緣384可高於電荷陷阱層340或低於鰭結構320的上表面322。
在另一實施方式中，上方間隔物結構380的頂邊緣386可低於鰭結構320的上表面322。
在多種實施方式中，上方間隔物結構380的頂邊緣386高於電荷陷阱層340的一部分388，此部分388位於鰭結構320的上表面322的上方。上方間隔物結構380的底邊緣384高於電荷陷阱層340的一部分390，此部分390位於絕緣層330的上方。上方間隔物結構380與絕緣層330之間維持一垂直空間392。垂直空間392確保源極區362(或汲極區)充分暴露以接收摻雜，例如通過離子植入的摻雜。
在一實施方式中，上方間隔物結構380的底邊緣384高於或基本上齊平於電荷陷阱層340的垂直空間392，垂直空間392位於鰭結構320的上表面322的上方。
在上方間隔物結構380覆蓋邊緣表面372的上部分的情況下，可以分開地對邊緣表面372的上部分及下部 分394進行圖案化，下部分394從上方間隔物結構380暴露出來。結果，邊緣表面372的下部分394在x軸方向上沒有延伸超過上方間隔物結構380。意即相對於上方間隔物結構380，邊緣表面372的下部分394向內退縮。在一實施方式中，下部分394為基本上垂直，如第1圖及第2圖所示。
在另一實施方式中，如第3圖所示，下部分394是倒錐形。底切區域396形成於下部分394與絕緣層330之間。
上方間隔物結構380為氮化矽、氧化矽或其他合適的介電質材料。
在一實施方式中，上方間隔物結構可相鄰於閘極結構306的邊緣表面。上方間隔物結構的結構及位置特徵可類似於上方間隔物結構380。為了簡單起見，在此省略了上方間隔物結構的詳細敘述。
在另一實施方式中，如第4圖所示，上方間隔物結構398相鄰於閘極結構306的邊緣表面402的上部分404。上方間隔物結構398為氮化矽、氧化矽或其他合適的介電質材料。
第5圖為製造示例結構300或其他半導體結構的示例製程500的流程圖。第6圖至第15圖示例製程500的多種製造階段時的晶圓600。參照第5圖及第6圖，在示例操作510中，提供晶圓600。晶圓600包括基板610，例如矽、矽鍺及/或其他合適的半導體材料。舉例而言， 基板610可包括如碳化矽、砷化鎵、砷化銦及/或磷化銦的化合物半導體。此外基板610還可包括絕緣體上矽(silicon-on-insulator,SOI)結構。
垂直的鰭結構620位於基板610上方。在一實施方式中，鰭結構620可以直接從基板610延伸。舉例而言，可以通過對基板610進行圖案化來形成鰭結構620。也可以通過在基板610上方的磊晶製程(epitaxy process)形成鰭結構620。舉例而言，可形成介電層並對其進行圖案化以在基板610上方形成溝槽，以定義鰭結構620的尺寸。可以通過在溝槽內進行磊晶製程來形成鰭結構620。
在另一實施方式中，絕緣層位於鰭結構620與基板610之間。絕緣層可形成在基板610上方或可包括在基板610中以作為掩埋氧化物層(buried oxide layer,BOX)。舉例而言，可以使用已經形成有掩埋氧化物層的絕緣體上矽(SOI)晶圓600。SOI晶圓是半導體行業中常用的標準起始材料。
在本文的敘述中，作為說明性示例，鰭結構620直接從基板610延伸。鰭結構620可包括與基板610相同或不同的半導體材料。在鰭結構620包括與基板610相同的半導體材料的情況下，鰭結構620的半導體材料可包括與基板610不同的結晶度或面取向(facial orientation)。可以通過圖案化從基板610形成鰭結構620，或可通過磊晶製程從基板610生長鰭結構620。磊晶的鰭結構620可以各自以各種方式摻雜有各種摻雜劑/ 雜質，例如砷、磷、硼、鎵、銦、銻、氧、氮或其組合。
晶圓600還包括相鄰於鰭結構620的絕緣層630。相對於基板610，絕緣層630的上表面632低於鰭結構620的上表面622。絕緣層630為氧化矽、氮化矽或其他合適的介電質材料。在一些實施方式中，蝕刻停止層(未繪示)形成於絕緣層630與基板610之間，以及絕緣層630與鰭結構620之間。蝕刻停止層是與絕緣層630不同的介電材料，例如在絕緣層630是氧化矽的情況下，蝕刻停止層420是氮化矽。在一實施方式中，絕緣層630及蝕刻停止層(若有)相鄰於鰭結構620的下鰭部分，而鰭結構620的上部分從絕緣層630及蝕刻停止層暴露出。在本文的敘述中，鰭結構620的暴露的上部分也被稱為鰭結構620，而不與鰭結構620整體上有所區別。
在示例操作520中，參照第7A圖及第7B圖，在鰭結構620上方形成選擇閘極結構606。在一實施方式中，選擇閘極結構606形成為相鄰於或圍繞鰭結構620的三個表面。在一實施方式中，選擇閘極結構606可包括閘極電極層652及閘極介電層654，閘極介電層654位於閘極電極層652與鰭結構620之間。選擇閘極結構606也可包括閘極覆蓋層(gate cap layer)(為簡單起見未示出)及一個或多個襯裡層(為簡單起見未示出)。閘極覆蓋層及/或襯裡層可以是氧化矽、氮化矽或其他合適的介電材料。
在一實施方式中，可以首先在鰭結構620及絕緣 層630上方毯覆式地形成閘極介電層654及閘極電極層652，接著對其進行圖案化以形成選擇閘極結構606。在圖案化上述毯覆層時所使用的硬遮罩層656(或光阻層)可以保留在選擇閘極結構606的頂部，如第7A圖及第7B圖所示。
在示例操作530中，參照第8圖，電荷陷阱層640毯覆式地形成於晶圓600上方。具體地，電荷陷阱層640形成於硬遮罩層656、選擇閘極結構606、鰭結構620、絕緣層630上方。在一實施方式中，電荷陷阱層640包括第一氧化矽層642、第二氧化矽層644及夾設於第一氧化矽層642與第二氧化矽層644之間的氮化矽層646。可以通過薄膜製程或其他合適的沉積製程來形成第一氧化矽層642、第二氧化矽層644與氮化矽層646。
在示例操作540中，參照第9圖，記憶閘極電極層648形成於電荷陷阱層640上方並相鄰於選擇閘極結構606。在一實施方式中，記憶閘極電極層648為多晶矽或其他合適的導電材料。
在示例操作550，參照第10A圖及第10B圖，執行第一圖案化製程以形成記憶閘極結構608的上部分648U。在一實施方式中，上部分648U從記憶閘極電極層648的上表面682垂直延伸至鰭結構620的上表面622上方的電荷陷阱層640。在其他實施方式中，上部分648U可延伸到高於電荷陷阱層640的一個點或低於鰭結構620的上表面622的一個點。
在形成上部分648U時，調控第一圖案化製程(例如乾蝕刻製程)以形成上部分648U的邊緣表面649U的輪廓。乾蝕刻製程的條件不需要考慮記憶閘極結構608的下部分的邊緣表面的輪廓，這是因為記憶閘極結構608的下部分尚未形成。由於上部分648U的蝕刻條件不受絕緣層630與鰭結構620之間的深度差的影響，所以可更佳地形成邊緣表面649U的輪廓。在一實施方式中，邊緣表面649U為基本上垂直。
在示例操作560中，參照第11A圖及第11B圖，包含介電材料的介電膜680形成且相鄰於記憶閘極結構608的上部分648U的邊緣表面649U。具體地，在橫向x軸方向上，介電膜680覆蓋邊緣表面649U。可以使用薄膜製程或其他合適的製程來形成介電膜680。
如第11A圖及第11B圖所示，在操作560中可以保留用於對上部分648U進行圖案化的硬遮罩層681。因此，上部分648U的上表面682受硬遮罩層681保護。介電膜680也可初始形成以在硬遮罩層681的邊緣表面683上延伸，如第11B圖的虛線所示。初始形成的介電膜680的額外延伸有助於確保上部分648U的邊緣表面649U不會受到後續製程的影響，例如形成記憶閘極結構608的下部分的製程。
根據裝置設計及/或製程設計來選擇及控制介電膜680的厚度T1，例如記憶閘極結構608的尺寸、上部分648U的高度或用於形成記憶閘極結構608的下部分的 蝕刻製程。在一實施方式中，介電膜680的厚度T1控制為足夠薄，使得上部分648U及記憶閘極結構608的下部分之間的尺寸變化為最小。在一實施方式中，厚度T1為約1nm至約10nm。在另一實施方式中，厚度T1為約2nm至約5nm。
在示例操作570中，參照第12A圖至第12C圖，在形成介電膜680後，執行第二圖案化製程以形成記憶閘極結構608的下部分648L。下部分648L從上部分648U延伸直到抵達絕緣層630上的電荷陷阱層640。在一實施方式中，下部分648L的邊緣表面649L基本上垂直或倒錐形(如第11A圖及第11B圖的虛線所示)。意即下部分648L的邊緣表面649L沒有突出超過介電膜680的外邊緣表面684。在一實施方式中，底切部分686形成於介電膜680與下部分648L的邊緣表面649L之間。在一實施方式中，下部分648L的邊緣表面649L基本垂直對齊於上部分648U的邊緣表面649U。
由於邊緣表面649U被介電膜680所覆蓋，因此選擇並控制第二圖案化製程(例如第二乾蝕刻製程)的條件以完善邊緣表面649L的輪廓，不會妥協平衡上部分648U的邊緣表面649U的輪廓。
在一實施方式中，在示例操作570中，電荷陷阱層640也被圖案化，以垂直對準於記憶閘極結構608的下部分648L。更具體地，絕緣層630上方的電荷陷阱層640的下邊緣表面642L基本上垂直於下部分648L的邊緣表 面649L。鰭結構620上方的電荷陷阱層640的上邊緣表面642U也基本上垂直於下部分648L的邊緣表面649L。
在一些其他實施方式中，在操作550的第一圖案化製程中，鰭結構620上方的電荷陷阱層640的一部分與上部分648U一起受到圖案化。因此鰭結構620上方的電荷陷阱層640的上邊緣表面642U基本上垂直於上部分648U的邊緣表面649U，並且在橫向上被介電膜680所覆蓋。在操作570的第二圖案化製程之後，絕緣層630上方的電荷陷阱層640的下邊緣表面642L基本上垂直於下部分648L的邊緣表面649L。
如在此所述，下部分648L的邊緣表面649L是垂直的或倒錐形的，並且不突出超過介電膜680。電荷陷阱層640的邊緣表面642L垂直對齊於邊緣表面649L，也沒有突出超過介電膜680。
在第二次圖案化後，側壁邊緣表面642M橫向對齊於下部分648L的邊緣表面649L。電荷陷阱層640的側壁邊緣表面642M也沒有突出超過介電膜680。
在示例操作580中，參照第13圖，在鰭結構620的第一源極/汲極部分662上執行摻雜製程689。第一源極/汲極部分662相鄰於記憶閘極結構608。在一實施方式中，第一源極/汲極部分662設計及控制位於介電膜680的外部。由於邊緣表面642U、642L、642M各自沒有突出超過介電層下部分648L的邊緣表面649L，所以 基本上減少或甚至消除引入到電荷陷阱層640中的摻雜劑。
在示例操作580中，也可摻雜相鄰於選擇閘極結構606的第二源極/汲極部分664。
此外可進一步對電荷陷阱層640進行圖案化，使得電荷陷阱層640僅保留在記憶閘極電極層648下方並位於記憶閘極電極層648與選擇閘極結構606之間(第14圖)。
在示例操作590中，參照第14圖，可選地，形成間隔物結構690，間隔物結構690圍繞選擇閘極結構606與記憶閘極結構608。介電膜680被間隔物結構690包圍，並位於上部分648U的邊緣表面649U與間隔物結構690之間。介電膜680可配置為上方間隔物結構，僅覆蓋由記憶閘極電極層648所形成的記憶閘極結構608的上部分648U。
在示例操作595中，參照第15圖，定義了選擇閘極結構606及記憶閘極結構608的閘極高度。從選擇閘極結構606與記憶閘極結構608的頂部移除硬遮罩層681。對於一個或多個選擇閘極結構606及記憶閘極結構608而言，也可移除閘極結構的上部分以定義閘極高度。第14圖顯示選擇閘極結構606與記憶閘極結構608具有基本相同的高度，這是說明性示例。選擇閘極結構606與記憶閘極結構608可具有不同高度。
在為記憶閘極結構608定義了閘極高度後，介電 膜680的至少一部分可以保持相鄰於上部分648U。
如在此所述，使用兩步製程分別形成記憶閘極結構608的邊緣表面649U、649L，並在形成邊緣表面649L之前形成相鄰於邊緣表面649U的介電膜680。兩步製程有助於減少或消除電荷陷阱層640的摻雜物污染。可以使用非常相似的製程來形成選擇閘極結構606的邊緣表面。類似地，可形成介電層，介電層相鄰於位在鰭結構620的上表面622上方的選擇閘極結構606的上部分。選擇閘極結構606的下部分沒有突出超過介電層。結果，在第二源極/汲極部分664的摻雜製程中，引入到閘極介電層654中的摻雜劑將會較少。
第16圖示出了積體電路(IC)裝置1500。積體電路裝置1500包括嵌入式SG-MONOS記憶單元1510。SG-MONOS記憶單元1510包括第一源極/汲極結構1520、第二源極/汲極結構1522、選擇閘極1530、記憶閘極1532、第一鰭狀通道1540及第二鰭狀通道1542。第一源極/汲極結構1520及第二源極/汲極結構1522分別連接至第一鰭狀通道1540及第二鰭狀通道1542。選擇閘極1530及記憶閘極1532分別形成在第一鰭狀通道1540及第二鰭狀通道1542上方。互連結構1550位於記憶閘極1532與鰭狀通道1542之間。介電膜1534相鄰於鰭狀通道1542的上表面1544上方的記憶閘極1532的上部分1532U。介電層1536相鄰於第一鰭狀通道1540的上表面1546上方的選擇閘極1530的上部分。在x軸 方向上，選擇閘極1530與記憶閘極1532各別沒有突出超過介電層1536及介電層1534。互連結構1550、1552分別耦合到選擇閘極1530及記憶閘極1532。互連結構1554、1556分別耦合到第一源極/汲極結構1520及第二源極/汲極結構1522。
在操作中，各種電勢被施加到選擇閘極1530、記憶閘極1532、第一源極/汲極結構1520及第二源極/汲極結構1522以實現SG-MONOS記憶單元1510的讀取、編程或擦除操作。舉例而言，在讀取操作中，第二源極/汲極結構1522可接地，並且可將較小的正電壓(如約1V)施加到選擇閘極1530、記憶閘極1532及第一源極/汲極結構1520。第一鰭狀通道1540可受到儲存於互連結構1550中的電荷的影響，因此代表儲存於SG-MONOS記憶單元1510中的數據的電流在第一源極/汲極結構1520與第二源極/汲極結構1522之間流動。
對於寫入操作，可以通過第二源極/汲極結構1522將電荷載流子注入到互連結構1550中。舉例而言，第一源極/汲極結構1520可接地，並且可將相對較高的正電壓(大約5V)施加到第二源極/汲極結構1522。舉例而言，可將相對較高的正電壓(大約10V)施加到記憶閘極1532。可將稍微大於第一鰭狀通道1540的閾值電壓的電壓施加到選擇閘極1530。
在SG-MONOS記憶單元1510的讀取、寫入及擦除操作中可以使用其他編程方案，其全部包括在本揭示 中。
通過以下實施方式的敘述可以進一步理解本揭示。
在一些實施方式中，一種半導體結構包括基板與位於基板上方的鰭狀半導體結構。絕緣層位於基板上方，並橫向地相鄰於鰭狀半導體結構。第一閘極結構位於基板上方。第一閘極結構包括第一部分及第二部分。第一部分至少部分地位於鰭狀半導體結構的一上表面上方，而第二部分從第一部分向下延伸至絕緣層的一第一表面。絕緣層的第一表面低於鰭狀半導體結構的上表面。第一介電膜相鄰於第一閘極結構的第一部分的一邊緣表面。第一閘極結構的第二部分從第一介電膜暴露。第一閘極結構的第二部分的一邊緣表面從第一介電膜往內退縮。
在一些實施方式中，半導體結構更包含一第二介電膜，位於第一閘極結構的第二部分與絕緣層的第一表面之間。
在一些實施方式中，其中第二介電膜的一邊緣表面從第一介電膜往內退縮。
在一些實施方式中，其中第二介電膜包括一第一氧化物膜、一第二氧化物膜及一氮化物膜，氮化物膜夾設於第一氧化物膜與第二氧化物膜之間。
在一些實施方式中，其中第一介電膜橫向地覆蓋第二介電膜的一部分，該部分位於鰭狀半導體結構的上表面的上方。
在一些實施方式中，半導體結構更包含一間隔物結構，間隔物結構相鄰於第一閘極結構，第一介電膜被封閉於間隔物結構與第一閘極結構的第一部分之間。
在一些實施方式中，半導體結構更包含一第二閘極結構，位於基板上方並相鄰於第一閘極結構，第二介電膜橫向地位於第一閘極結構與第二閘極結構之間。
在一些實施方式中，其中第二閘極結構包括一第一部分與一第二部分，第一部分至少部分地位於鰭狀半導體結構的一上表面上方，而第二部分從第一部分向下延伸至絕緣層的第一表面，以及更包含一第三介電膜，第三介電膜相鄰於第二閘極結構的第一部分的一邊緣表面，第二閘極結構的第二部分從第三介電膜暴露，第二閘極結構的第二部分的一邊緣表面從第三介電膜往內退縮。
在一些實施方式中，其中第二閘極結構包括一閘極電極及一閘極介電層，第二閘極結構的閘極介電層的一材料不同於第二介電膜的一材料。
在一些實施方式中，其中第二介電膜的一部分位於鰭狀半導體結構的上表面的上方，並從第一介電膜往內退縮。
在一些實施方式中，一種積體電路包含基板與位於基板上方的鰭狀半導體結構。鰭狀半導體結構具有一上表面以及與上表面會合的一側壁表面。絕緣層位於基板上方並橫向地相鄰於鰭狀半導體結構。選擇閘極結構位於基板上方。選擇閘極結構相鄰於鰭狀半導體結構的上表面及側 壁表面。記憶閘極結構位於基板上方。記憶閘極結構相鄰於鰭狀半導體結構的上表面及側壁表面。電荷儲存層位於記憶閘極結構與基板之間，並位於記憶閘極結構與選擇閘極結構之間。第一介電膜相鄰於記憶閘極結構的一上部分，使得記憶閘極結構的一下部分從第一介電膜暴露。記憶閘極結構的下部分相對於第一介電膜為基本上垂直或倒錐形。
在一些實施方式中，積體電路更包含一底切部分，形成於記憶閘極結構的下部分與第一介電層之間。
在一些實施方式中，其中鰭狀半導體結構的上表面上方的電荷儲存層的一邊緣表面基本上垂直地對齊於記憶閘極結構的上部分的一邊緣表面。
在一些實施方式中，其中第一介電膜橫向地覆蓋位於鰭狀半導體結構的上表面上方的電荷儲存層的邊緣表面。
在一些實施方式中，其中位於鰭狀半導體結構的上表面的電荷儲存層的一邊緣表面基本上垂直地對齊於記憶閘極結構的下部分的一邊緣表面。
在一些實施方式中，其中電荷儲存層包括一第一氧化物膜、一第二氧化物膜及一氮化物膜，氮化物膜夾設於第一氧化物膜與第二氧化物膜之間。
在一些實施方式中，積體電路更包含一間隔物結構，間隔物結構橫向地包圍選擇閘極結構與記憶閘極結構，第一介電膜被封閉於間隔物結構與記憶閘極結構的上部分之 間。
在一些實施方式中，形成半導體結構的方法包含接收晶圓，晶圓具有位於一基板上方的一鰭狀半導體結構。形成一介電層於基板及鰭狀半導體結構上方。形成一閘極電極層於介電層上方。閘極電極層環繞鰭狀半導體結構於鰭狀半導體結構的一上表面及鰭狀半導體結構的兩個側壁表面。第一次圖案化閘極電極層以形成一上邊緣表面，上邊緣表面從閘極電極層的一上表面延伸至鰭狀半導體結構的上表面的上方的一點。形成一介電膜覆蓋上邊緣表面。在形成覆蓋上邊緣表面的介電膜後，第二次圖案化閘極電極層及位於閘極電極層下方的介電層以形成一下邊緣表面。
在一些實施方式中，其中第二次圖案化係控制為使下邊緣表面形成為相對於介電膜為基本上垂直或倒錐形。
在一些實施方式中，在形成下邊緣表面後，更包含摻雜位於閘極電極層外的鰭狀半導體結構的一部分。
可根據以上詳細敘述對實施方式進行修改。通常，在以下申請專利範圍中，所使用的術語不應解釋為將申請專利範圍限制為說明書及申請專利範圍中揭露的特定實施方式，而應解釋為包括所有可能的實施方式以及等同物的全部範圍。因此，申請專利範圍不受揭露內容的限制。
300:SG-MONOS結構
302:基板
304:裝置
306:閘極結構
308:閘極結構
310:裝置
320:鰭結構
322:上表面
324:側壁表面
330:絕緣層
332:上表面
340:電荷陷阱層
342、344:氧化矽膜
346:矽氮化物膜
352:閘極電極
354:閘極介電質
362:源極區
364:汲極區
372:邊緣表面
374:邊緣表面
376:上部分
378:上部分
380:上方間隔物結構
382:上表面
384:底邊緣
386:頂邊緣
388:部分
390:部分
392:垂直空間

Claims (10)

  1. 一種半導體結構，包含：一基板；一鰭狀半導體結構，位於該基板上方；一絕緣層，位於該基板上方，並橫向地相鄰於該鰭狀半導體結構；一第一閘極結構，位於該基板上方，該第一閘極結構包括一第一部分及一第二部分，該第一部分至少部分地位於該鰭狀半導體結構的一上表面上方，而該第二部分從該第一部分向下延伸至該絕緣層的一第一表面，該絕緣層的該第一表面低於該鰭狀半導體結構的該上表面；以及一第一介電膜，相鄰於該第一閘極結構的該第一部分的一邊緣表面，該第一閘極結構的該第二部分從該第一介電膜暴露，該第一閘極結構的該第二部分的一邊緣表面從該第一介電膜往內退縮。
  2. 如請求項1所述的半導體結構，更包含一第二介電膜，位於該第一閘極結構的該第二部分與該絕緣層的該第一表面之間。
  3. 如請求項2所述的半導體結構，其中該第二介電膜的一邊緣表面從該第一介電膜往內退縮。
  4. 如請求項2所述的半導體結構，其中該第一介電膜橫向地覆蓋該第二介電膜的一部分，該部分位於該鰭狀半導體結構的該上表面的上方。
  5. 如請求項2所述的半導體結構，更包含一間隔物結構，該間隔物結構相鄰於該第一閘極結構，該第一介電膜被封閉於該間隔物結構與該第一閘極結構的該第一部分之間。
  6. 一種積體電路，包含：一基板；一鰭狀半導體結構，位於該基板上方，該鰭狀半導體結構具有一上表面以及與該上表面會合的一側壁表面；一絕緣層，位於該基板上方並橫向地相鄰於該鰭狀半導體結構；一選擇閘極結構，位於該基板上方，該選擇閘極結構相鄰於該鰭狀半導體結構的該上表面及該側壁表面；一記憶閘極結構，位於該基板上方，該記憶閘極結構相鄰於該鰭狀半導體結構的該上表面及該側壁表面；一電荷儲存層，位於該記憶閘極結構與該基板之間，並位於該記憶閘極結構與該選擇閘極結構之間；以及一第一介電膜，相鄰於該記憶閘極結構的一上部分，使得該記憶閘極結構的一下部分從該第一介電膜暴露，該記 憶閘極結構的該下部分相對於該第一介電膜為基本上垂直或倒錐形。
  7. 如請求項6所述的積體電路，更包含一底切部分，形成於該記憶閘極結構的該下部分與該第一介電層之間。
  8. 如請求項6所述的積體電路，其中該鰭狀半導體結構的該上表面上方的該電荷儲存層的一邊緣表面基本上垂直地對齊於該記憶閘極結構的該上部分的一邊緣表面。
  9. 一種形成半導體結構的方法，包含：接收一晶圓，該晶圓具有位於一基板上方的一鰭狀半導體結構；形成一介電層於該基板及該鰭狀半導體結構上方；形成一閘極電極層於該介電層上方，該閘極電極層環繞該鰭狀半導體結構於該鰭狀半導體結構的一上表面及該鰭狀半導體結構的兩個側壁表面；第一次圖案化該閘極電極層以形成一上邊緣表面，該上邊緣表面從該閘極電極層的一上表面延伸至該鰭狀半導體結構的該上表面的上方的一點；形成一介電膜，該介電膜覆蓋該上邊緣表面；以及在形成覆蓋該上邊緣表面的該介電膜後，第二次圖案化 該閘極電極層及位於該閘極電極層下方的該介電層以形成一下邊緣表面。
  10. 如請求項9所述的方法，其中在形成該下邊緣表面後，更包含摻雜位於該閘極電極層外的該鰭狀半導體結構的一部分。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100193857A1 (en) * 2009-02-03 2010-08-05 Nec Electronics Corporation Nonvolatile semiconductor memory device and method for manufacturing the same
US20160284702A1 (en) * 2013-09-24 2016-09-29 Samsung Electronics Co., Ltd. Semiconductor device
TW201735260A (zh) * 2016-01-07 2017-10-01 瑞薩電子股份有限公司 半導體裝置及其製造方法
US20170294363A1 (en) * 2016-02-03 2017-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of getter layer for memory device
US20190198681A1 (en) * 2017-12-27 2019-06-27 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100193857A1 (en) * 2009-02-03 2010-08-05 Nec Electronics Corporation Nonvolatile semiconductor memory device and method for manufacturing the same
US20160284702A1 (en) * 2013-09-24 2016-09-29 Samsung Electronics Co., Ltd. Semiconductor device
TW201735260A (zh) * 2016-01-07 2017-10-01 瑞薩電子股份有限公司 半導體裝置及其製造方法
US20170294363A1 (en) * 2016-02-03 2017-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of getter layer for memory device
US20190198681A1 (en) * 2017-12-27 2019-06-27 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same

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