CN112530974A - 半导体结构、集成电路以及形成半导体结构的方法 - Google Patents

半导体结构、集成电路以及形成半导体结构的方法 Download PDF

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Abstract

一种半导体结构、集成电路以及形成半导体结构的方法。提供一种制造finFET装置的制程。栅极电极层位于介电层上方。栅极电极层与介电层都位于鳍状半导体结构的上方及周围。通过两步图案化制程从栅极电极层形成栅极电极。在第一图案化步骤中，对栅极电极层的上部分进行图案化。接着形成介电膜，介电膜覆盖栅极电极层的图案化上部分。在形成介电膜之后，执行第二图案化步骤以对栅极电极层的下部分进行图案化。

Description

半导体结构、集成电路以及形成半导体结构的方法
技术领域
本揭示的实施方式是关于一种半导体结构、集成电路以及形成半导体结构的方法。
背景技术
嵌入式记忆体是指任何非独立记忆体，其与逻辑核心及其他组件集成在晶片上，并且集成在晶片上系统(system-on-chip,SOC)集成电路中。嵌入式记忆体支持逻辑核心以完成预期的功能。高性能及高可靠性的嵌入式记忆单元由于具有高速及广大的总线宽度(bus-width)能力，因此是微控制器等超大规模集成(very-large-scale-integration,VLSI)晶片上系统中的关键组件。可以说，嵌入式记忆体的使用消除了晶片间的通信，晶片间的通信是造成延迟的主要原因。
由分裂栅极金属氧化物氮氧化物硅(split-gate metal oxide nitride oxidesilicon,SG-MONOS)制成的嵌入式快闪记忆体已经被证明具有快速编程速度及高可靠性。SG-MONOS设备的记忆单元包括选择栅极(select gate,SG)及记忆栅极(memory gate,MG)。氧化物-氮化物-氧化物的陷阱层位于选择栅极及半导体本体之间，陷阱层中储存电荷。在SG-MONOS记忆单元的读取、编程或擦除操作中，将各种组合的逻辑电源、位置高电压及负高电压提供给选择栅极、记忆栅极、源极及漏极。
FinFET SG-MONOS装置比传统的平面SG-MONOS装置进一步改善了栅极控制及可扩缩性(scalability)。
发明内容
本揭示的实施方式提供一种半导体结构。半导体结构包含一基板；一鳍状半导体结构，位于基板上方；一绝缘层，位于基板上方，并横向地相邻于鳍状半导体结构；一第一栅极结构，位于基板上方，第一栅极结构包括一第一部分及一第二部分，第一部分至少部分地位于鳍状半导体结构的一上表面上方，而第二部分从第一部分向下延伸至绝缘层的一第一表面，绝缘层的第一表面低于鳍状半导体结构的上表面；以及一第一介电膜，相邻于第一栅极结构的第一部分的一边缘表面，第一栅极结构的第二部分从第一介电膜暴露，第一栅极结构的第二部分的一边缘表面从第一介电膜往内退缩。
本揭示的另一实施方式提供一种集成电路。集成电路包含一基板；一鳍状半导体结构，位于基板上方，鳍状半导体结构具有一上表面以及与上表面会合的一侧壁表面；一绝缘层，位于基板上方并横向地相邻于鳍状半导体结构；一选择栅极结构，位于基板上方，选择栅极结构相邻于鳍状半导体结构的上表面及侧壁表面；一记忆栅极结构，位于基板上方，记忆栅极结构相邻于鳍状半导体结构的上表面及侧壁表面；一电荷储存层，位于记忆栅极结构与基板之间，并位于记忆栅极结构与选择栅极结构之间；以及一第一介电膜，相邻于记忆栅极结构的一上部分，使得记忆栅极结构的一下部分从第一介电膜暴露，记忆栅极结构的下部分相对于第一介电膜为基本上垂直或倒锥形。
本揭示的又一实施方式提供一种形成半导体结构的方法。方法包含接收一晶圆，晶圆具有位于一基板上方的一鳍状半导体结构；形成一介电层于基板及鳍状半导体结构上方；形成一栅极电极层于介电层上方，栅极电极层环绕鳍状半导体结构于鳍状半导体结构的一上表面及鳍状半导体结构的两个侧壁表面；第一次图案化栅极电极层以形成一上边缘表面，上边缘表面从栅极电极层的一上表面延伸至鳍状半导体结构的上表面的上方的一点；形成一介电膜，介电膜覆盖上边缘表面；以及在形成覆盖上边缘表面的介电膜后，第二次图案化栅极电极层及位于栅极电极层下方的介电层以形成一下边缘表面。
附图说明
当结合附图阅读时，从以下详细叙述中将最好地理解本揭示的实施方式的各态样。在附图中，除非上下文另外指出，否则相同的附图标记表示相似的元件或动作。附图中元件的尺寸及相对位置不必按比例绘制。实际上，为了清楚起见，各种特征的尺寸可以任意增加或减小。
图1示出了一示例结构的透视图；
图2示出了图1的结构的横截面图；
图3示出了另一示例结构；
图4示出了另一示例结构；
图5示出了一示例制程；
图6至图15示出了图5的示例制程的各个制造阶段的晶圆；
图16示出了具有SG-MONOS单元的示例集成电路。
【符号说明】
300…SG-MONOS结构
302…基板
304…装置
306…栅极结构/选择栅极
308…栅极结构/记忆栅极
310…装置
320…鳍结构
322…上表面
324…侧壁表面
330…绝缘层
332…上表面
340…电荷陷阱层
342、344…氧化硅膜
346…硅氮化物膜
352…栅极电极
354…栅极介电质
362…源极区
364…漏极区
372…边缘表面
374…边缘表面
376…上部分/通道区
378…上部分/通道区
380…上方间隔物结构/上方间隔物
382…上表面
384…底边缘
386…顶边缘
388…部分
390…部分
392…垂直空间/部分
394…下部分
396…底切区域
398…上方间隔物结构
402…边缘表面
404…上部分
500…制程
510…操作
520…操作
530…操作
540…操作
550…操作
560…操作
570…操作
580…操作
590…操作
595…操作
600…晶圆
606…选择栅极/选择栅极结构
608…记忆栅极结构
610…基板
620…鳍状结构/鳍结构
622…上表面
630…绝缘层
632…上表面
640…电荷陷阱层
642…第一氧化硅层
642L…下边缘表面
642M…侧壁边缘表面
642U…上边缘表面
644…第二氧化硅层
646…氮化硅层
648…记忆栅极电极层
648L…下部分
648U…上部分
649L…边缘表面
649U…边缘表面
652…栅极电极层
654…栅极介电层
656…硬遮罩层
662…第一源极/漏极部分
664…第二源极/漏极部分
680…介电膜
681…硬遮罩层
682…上表面
683…边缘表面
684…外边缘表面
686…底切部分
689…掺杂制程
690…间隔物结构
1500…集成电路(IC)装置
1510…SG-MONOS记忆单元
1520…第一源极/漏极结构
1522…第二源极/漏极结构
1530…选择栅极
1532…记忆栅极
1534…介电膜
1536…介电层
1540…第一鳍状通道
1542…第二鳍状通道
1544…上表面
1546…上表面
1550…电荷储存层/互连结构
1552…互连结构
1554…互连结构
1556…互连结构
1532U…上部分
T1…厚度
具体实施方式
根据本文的实施方式所叙述的技术为一种新颖的制程，其用以制造具有改进的记忆栅极侧壁轮廓的finFET MONOS装置。
本文的实施方式所揭露的技术为半导体晶圆制造制程及半导体结构，其提供SG-MONOS装置的选择栅极及/或记忆栅极的改进的表面轮廓。
在以下叙述中，阐述了某些特定细节，以便提供对所揭露申请标的的各个态样的透彻理解。然而可以在没有这些具体细节的情况下实践所揭露的申请标的。在一些情形下中，没有详细叙述包括本文的实施方式揭露的申请标的的实施方式的半导体制程的已知结构及方法，以避免妨碍本揭示的实施方式的其他态样的叙述。
除非上下文另外要求，否则在整个说明书及随后的权利要求书中，词语“包括(comprise)”及其变体如“包括(comprises)”及“包括(comprising)”应解释为开放、包容式的含义，即“包括但不仅限于”。
在整个说明书中对“一实施方式(one embodiment)”或“一实施方式(anembodiment)”的引用是指此实施方式所叙述的特定特征，结构或特性包括在至少一个实施方式中。因此，在整个说明书中各处出现的短语“在一实施方式中(in one embodiment)”或“在一实施方式中(in an embodiment)”并不一定全都指同一态样。此外，在本揭示的实施方式的一个或多个态样中，可以以任何合适的方式组合特定特征，结构或特性。
在整个说明书中对集成电路的指称通常旨在包括建立在半导体基板上的集成电路组件，无论这些组件是否被耦合到电路中或能够被互连。在整个说明书中，术语“层”以其最广义使用，包括薄膜、覆盖等，并且一层可以由多个子层组成。
在整个说明书中，用于沉积氮化硅、二氧化硅、金属或类似材料的已知薄膜沉积技术包括诸如化学气相沉积(CVD)，低压化学气相沉积(LPCVD)、金属有机化学气相沉积(MOCVD)、电浆增强化学气相沉积(PECVD)、电浆气相沉积(PVD)、原子层沉积(ALD)、分子束外延(MBE)、电镀、无电式电镀等。这里参考这些制程的实施例叙述特定的实施方式。但是，本揭示的实施方式及对某些沉积技术的引用不应限于所叙述的那些。举例来说，在某些情况下，引用CVD的叙述可以使用PVD进行，或指定电镀的叙述可以使用无电式电镀来完成。此外，形成薄膜的已知技术可包括原位生长膜。举例而言，在一些实施方式中，通过将硅表面暴露在加热室内的氧气或湿气中，可以控制氧化物生长到所需的厚度。
在整个说明书中，已知光刻技术是半导体制造领域中用于对各种薄膜进行图案化的已知技术，其包括旋转－曝光－显影制程，之后通常伴随蚀刻制程。替代地或附加地，光阻也可以用于图案化硬遮罩(例如氮化硅硬遮罩)，此硬遮罩又可以用于图案化其底下的膜。
在整个说明书中，参考半导体制造领域中已知的用于选择性地移除多晶硅、氮化硅、二氧化硅、金属、光阻、聚酰亚胺或类似材料的已知蚀刻技术包括湿式化学蚀刻、反应性离子(电浆)蚀刻(RIE)、清洗、湿法清洗、预清洗、喷雾清洗、化学机械平坦化(CMP)等。这里参考这些制程的实施例叙述特定的实施方式。但是，本揭示的实施方式及对某些沉积技术的引用不应限于所叙述的那些。在某些情况下，两种技术可以互换。举例而言，剥离光阻可包含将样品浸入湿化学浴中，或直接喷涂湿化学剂于样品上。
图1示出了示例SG-MONOS结构300的透视图。图2示出了沿着剖切线B-B的示例SG-MONOS结构300的横截面图。如图1及图2所示，SG-MONOS结构300包括基板302及形成在基板302上方的装置304。基板302包括从基板302向上延伸的鳍结构320。鳍结构320可包括与基板302相同或不同的半导体材料。在一实施方式中，基板302及鳍结构320是硅。绝缘层330位于基板302上方并相邻于鳍结构320，例如在其附近。对于绝缘层330的至少某些部分，绝缘层330的上表面332低于鳍结构320的上表面322。
装置304包括两个栅极结构306、308，其都围绕或包围鳍结构320的至少三个表面，例如鳍结构320的上表面322及两个侧壁表面324。在一种SG-MONOS配置中，栅极结构306配置为选择栅极(select gate,SG)或控制栅极。栅极结构308配置为记忆栅极(memory gate,MG)。电荷陷阱层或电荷储存层340(陷阱层)位于记忆栅极308的下方及旁边。电荷陷阱层340沿第一横向方向(在此为x轴方向)分隔记忆栅极308与选择栅极306，并沿垂直方向(在此为z轴方向)分隔记忆栅极308与绝缘层330。电荷陷阱层340沿垂直的z轴方向及第二横向方向(在此为y轴方向)分隔记忆栅极308与鳍结构320。电荷陷阱层340包括叠层结构，此叠层结构由两个氧化硅膜342、344及夹设在这两个氧化硅膜342、344之间的硅氮化物膜346。意即电荷陷阱层340为氧化物-氮化物-氧化物(O-N-O)叠层结构。
选择栅极306包括栅极电极352及栅极介电质354，栅极介电质354位于栅极电极352与鳍结构320之间。记忆栅极308可包括或可不包括栅极介电层。意即电荷陷阱层340可作为电荷陷阱层及栅极介电层。
鳍结构320可包括源极区362与漏极区364。源极区362与漏极区364分别相邻于选择栅极306的边缘表面372或记忆栅极308的边缘表面374。图1及图2示出了源极区362相邻于记忆栅极308的边缘表面372，而漏极区364相邻于选择栅极306的边缘表面374，作为一示范性实施例。源极区362与漏极区364的位置可以交换，以在不同的编程设计下将电荷储存在电荷陷阱层340中。
在某种程度上，装置310包括两个晶体管、一选择晶体管(select transistor)及一记忆晶体管(memory transistor)，共享源极区362与漏极区364。用于选择晶体管的通道区376是鳍结构320中相邻于或被选择栅极306包围的一部分。用于记忆晶体管的通道区378是鳍结构320中相邻于或被记忆栅极308包围的一部分。
上方间隔物结构380(上方间隔物)相邻于记忆栅极308的边缘表面372的上部分376(通道区)。在一实施方式中，上方间隔物380从记忆栅极308的上表面382垂直延伸至位于电荷陷阱层340与鳍结构320的上表面322(或具体地为鳍结构320的源极区362的上表面322)之间的一个点。意即上方间隔物380的底边缘384高于鳍结构320的上表面322或与鳍结构320的上表面322基本上位于同一水平。上方间隔物380的底边缘384高于电荷陷阱层340或与电荷陷阱层340基本上位于同一水平。
在其他实施方式中，上方间隔物380可从记忆栅极308的上表面378(上部分/通道区)垂直延伸至电荷陷阱层340之上或鳍结构320的上表面322之下的一个点。意即上方间隔物380的底边缘384可高于电荷陷阱层340或低于鳍结构320的上表面322。
在另一实施方式中，上方间隔物结构380的顶边缘386可低于鳍结构320的上表面322。
在多种实施方式中，上方间隔物结构380的顶边缘386高于电荷陷阱层340的一部分388，此部分388位于鳍结构320的上表面322的上方。上方间隔物380的底边缘384高于电荷陷阱层340的一部分390，此部分390位于绝缘层330的上方。上方间隔物结构380与绝缘层330之间维持一垂直空间392。垂直空间392确保源极区362(或漏极区)充分暴露以接收掺杂，例如通过离子植入的掺杂。
在一实施方式中，上方间隔物结构380的底边缘384高于或基本上齐平于电荷陷阱层340的部分(垂直空间)392，部分(垂直空间)392位于鳍结构320的上表面322的上方。
在上方间隔物结构380覆盖边缘表面372的上部分的情况下，可以分开地对边缘表面372的上部分及下部分394进行图案化，下部分394从上方间隔物结构380暴露出来。结果，边缘表面372的下部分394在x轴方向上没有延伸超过上方间隔物结构380。意即相对于上方间隔物结构380，边缘表面372的下部分394向内退缩。在一实施方式中，下部分394为基本上垂直，如图1及图2所示。
在另一实施方式中，如图3所示，下部分394是倒锥形。底切区域396形成于下部分394与绝缘层330之间。
上方间隔物结构380为氮化硅、氧化硅或其他合适的介电质材料。
在一实施方式中，上方间隔物结构可相邻于选择栅极306的边缘表面。上方间隔物结构的结构及位置特征可类似于上方间隔物结构380。为了简单起见，在此省略了上方间隔物结构的详细叙述。
在另一实施方式中，如图4所示，上方间隔物结构398相邻于选择栅极306的边缘表面402的上部分404。上方间隔物结构398为氮化硅、氧化硅或其他合适的介电质材料。
图5为制造示例结构300或其他半导体结构的示例制程500的流程图。图6至图15示例制程500的多种制造阶段时的晶圆600。参照图5及图6，在示例操作510中，提供晶圆600。晶圆600包括基板610，例如硅、硅锗及/或其他合适的半导体材料。举例而言，基板610可包括如碳化硅、砷化镓、砷化铟及/或磷化铟的化合物半导体。此外基板610还可包括绝缘体上硅(silicon-on-insulator,SOI)结构。
垂直的鳍状结构620位于基板610上方。在一实施方式中，鳍状结构620(鳍结构)可以直接从基板610延伸。举例而言，可以通过对基板610进行图案化来形成鳍结构620。也可以通过在基板610上方的磊晶制程(epitaxy process)形成鳍结构620。举例而言，可形成介电层并对其进行图案化以在基板610上方形成沟槽，以定义鳍结构620的尺寸。可以通过在沟槽内进行磊晶制程来形成鳍结构620。
在另一实施方式中，绝缘层位于鳍结构620与基板610之间。绝缘层可形成在基板610上方或可包括在基板610中以作为掩埋氧化物层(buried oxide layer,BOX)。举例而言，可以使用已经形成有掩埋氧化物层的绝缘体上硅(SOI)晶圆600。SOI晶圆是半导体行业中常用的标准起始材料。
在本文的叙述中，作为说明性示例，鳍结构620直接从基板610延伸。鳍结构620可包括与基板610相同或不同的半导体材料。在鳍结构620包括与基板610相同的半导体材料的情况下，鳍结构620的半导体材料可包括与基板610不同的结晶度或面取向(facialorientation)。可以通过图案化从基板610形成鳍结构620，或可通过磊晶制程从基板610生长鳍结构620。磊晶的鳍结构620可以各自以各种方式掺杂有各种掺杂剂/杂质，例如砷、磷、硼、镓、铟、锑、氧、氮或其组合。
晶圆600还包括相邻于鳍结构620的绝缘层630。相对于基板610，绝缘层630的上表面632低于鳍结构620的上表面622。绝缘层630为氧化硅、氮化硅或其他合适的介电质材料。在一些实施方式中，蚀刻停止层(未绘示)形成于绝缘层630与基板610之间，以及绝缘层630与鳍结构620之间。蚀刻停止层是与绝缘层630不同的介电材料，例如在绝缘层630是氧化硅的情况下，蚀刻停止层420是氮化硅。在一实施方式中，绝缘层630及蚀刻停止层(若有)相邻于鳍结构620的下鳍部分，而鳍结构620的上部分从绝缘层630及蚀刻停止层暴露出。在本文的叙述中，鳍结构620的暴露的上部分也被称为鳍结构620，而不与鳍结构620整体上有所区别。
在示例操作520中，参照图7A及图7B，在鳍结构620上方形成选择栅极606。在一实施方式中，选择栅极606形成为相邻于或围绕鳍结构620的三个表面。在一实施方式中，选择栅极606可包括栅极电极层652及栅极介电层654，栅极介电层654位于栅极电极层652与鳍结构620之间。选择栅极606也可包括栅极覆盖层(gate cap layer)(为简单起见未示出)及一个或多个衬里层(为简单起见未示出)。栅极覆盖层及/或衬里层可以是氧化硅、氮化硅或其他合适的介电材料。
在一实施方式中，可以首先在鳍结构620及绝缘层630上方毯覆式地形成栅极介电层654及栅极电极层652，接着对其进行图案化以形成选择栅极606。在图案化上述毯覆层时所使用的硬遮罩层656(或光阻层)可以保留在选择栅极606的顶部，如图7A及图7B所示。
在示例操作530中，参照图8，电荷陷阱层640毯覆式地形成于晶圆600上方。具体地，电荷陷阱层640形成于硬遮罩层656、选择栅极606、鳍结构620、绝缘层630上方。在一实施方式中，电荷陷阱层640包括第一氧化硅层642、第二氧化硅层644及夹设于第一氧化硅层642与第二氧化硅层644之间的氮化硅层646。可以通过薄膜制程或其他合适的沉积制程来形成第一氧化硅层642、第二氧化硅层644与氮化硅层646。
在示例操作540中，参照图9，记忆栅极电极层648形成于电荷陷阱层640上方并相邻于选择栅极结构606(选择栅极606)。在一实施方式中，记忆栅极电极层648为多晶硅或其他合适的导电材料。
在示例操作550，参照图10A及图10B，执行第一图案化制程以形成记忆栅极结构608的上部分648U。在一实施方式中，上部分648U从记忆栅极电极层648的上表面682垂直延伸至鳍结构620的上表面622上方的电荷陷阱层640。在其他实施方式中，上部分648U可延伸到高于电荷陷阱层640的一个点或低于鳍结构620的上表面622的一个点。
在形成上部分648U时，调控第一图案化制程(例如干蚀刻制程)以形成上部分648U的边缘表面649U的轮廓。干蚀刻制程的条件不需要考虑记忆栅极结构608的下部分的边缘表面的轮廓，这是因为记忆栅极结构608的下部分尚未形成。由于上部分648U的蚀刻条件不受绝缘层630与鳍结构620之间的深度差的影响，所以可更佳地形成边缘表面649U的轮廓。在一实施方式中，边缘表面649U为基本上垂直。
在示例操作560中，参照图11A及图11B，包含介电材料的介电膜680形成且相邻于记忆栅极结构608的上部分648U的边缘表面649U。具体地，在横向x轴方向上，介电膜680覆盖边缘表面649U。可以使用薄膜制程或其他合适的制程来形成介电膜680。
如图11A及图11B所示，在操作560中可以保留用于对上部分648U进行图案化的硬遮罩层681。因此，上部分648U的上表面682受硬遮罩层681保护。介电膜680也可初始形成以在硬遮罩层681的边缘表面683上延伸，如图11B的虚线所示。初始形成的介电膜680的额外延伸有助于确保上部分648U的边缘表面649U不会受到后续制程的影响，例如形成记忆栅极结构608的下部分的制程。
根据装置设计及/或制程设计来选择及控制介电膜680的厚度T1，例如记忆栅极结构608的尺寸、上部分648U的高度或用于形成记忆栅极结构608的下部分的蚀刻制程。在一实施方式中，介电膜680的厚度T1控制为足够薄，使得上部分648U及记忆栅极结构608的下部分之间的尺寸变化为最小。在一实施方式中，厚度T1为约1nm至约10nm。在另一实施方式中，厚度T1为约2nm至约5nm。
在示例操作570中，参照图12A至图12C，在形成介电膜680后，执行第二图案化制程以形成记忆栅极结构608的下部分648L。下部分648L从上部分648U延伸直到抵达绝缘层630上的电荷陷阱层640。在一实施方式中，下部分648L的边缘表面649L基本上垂直或倒锥形(如图11A及图11B的虚线所示)。意即下部分648L的边缘表面649L没有突出超过介电膜680的外边缘表面684。在一实施方式中，底切部分686形成于介电膜680与下部分648L的边缘表面649L之间。在一实施方式中，下部分648L的边缘表面649L基本垂直对齐于上部分648U的边缘表面649U。
由于边缘表面649U被介电膜680所覆盖，因此选择并控制第二图案化制程(例如第二干蚀刻制程)的条件以完善边缘表面649L的轮廓，不会妥协平衡上部分648U的边缘表面649U的轮廓。
在一实施方式中，在示例操作570中，电荷陷阱层640也被图案化，以垂直对准于记忆栅极结构608的下部分648L。更具体地，绝缘层630上方的电荷陷阱层640的下边缘表面642L基本上垂直于下部分648L的边缘表面649L。鳍结构620上方的电荷陷阱层640的上边缘表面642U也基本上垂直于下部分648L的边缘表面649L。
在一些其他实施方式中，在操作550的第一图案化制程中，鳍结构620上方的电荷陷阱层640的一部分与上部分648U一起受到图案化。因此鳍结构620上方的电荷陷阱层640的上边缘表面642U基本上垂直于上部分648U的边缘表面649U，并且在横向上被介电膜680所覆盖。在操作570的第二图案化制程之后，绝缘层630上方的电荷陷阱层640的下边缘表面642L基本上垂直于下部分648L的边缘表面649L。
如在此所述，下部分648L的边缘表面649L是垂直的或倒锥形的，并且不突出超过介电膜680。电荷陷阱层640的边缘表面642L垂直对齐于边缘表面649L，也没有突出超过介电膜680。
在第二次图案化后，侧壁边缘表面642M横向对齐于下部分648L的边缘表面649L。电荷陷阱层640的侧壁边缘表面642M也没有突出超过介电膜680。
在示例操作580中，参照图13，在鳍结构620的第一源极/漏极部分662上执行掺杂制程689。第一源极/漏极部分662相邻于记忆栅极结构608。在一实施方式中，第一源极/漏极部分662设计及控制位于介电膜680的外部。由于边缘表面642U、642L、642M各自没有突出超过介电层下部分648L的边缘表面649L，所以基本上减少或甚至消除引入到电荷陷阱层640中的掺杂剂。
在示例操作580中，也可掺杂相邻于选择栅极结构606(选择栅极606)的第二源极/漏极部分664。
此外可进一步对电荷陷阱层640进行图案化，使得电荷陷阱层640仅保留在记忆栅极电极层648下方并位于记忆栅极电极层648与选择栅极结构606(选择栅极606)之间(图14)。
在示例操作590中，参照图14，可选地，形成间隔物结构690，间隔物结构690围绕选择栅极结构606(选择栅极606)与记忆栅极结构608。介电膜680被间隔物结构690包围，并位于上部分648U的边缘表面649U与间隔物结构690之间。介电膜680可配置为上方间隔物结构，仅覆盖由记忆栅极电极层648所形成的记忆栅极结构608的上部分648U。
在示例操作595中，参照图15，定义了选择栅极结构606(选择栅极606)及记忆栅极结构608的栅极高度。从选择栅极结构606(选择栅极606)与记忆栅极结构608的顶部移除硬遮罩层681。对于一个或多个选择栅极结构606(选择栅极606)及记忆栅极结构608而言，也可移除栅极结构的上部分以定义栅极高度。图14显示选择栅极结构606(选择栅极606)与记忆栅极结构608具有基本相同的高度，这是说明性示例。选择栅极结构606(选择栅极606)与记忆栅极结构608可具有不同高度。
在为记忆栅极结构608定义了栅极高度后，介电膜680的至少一部分可以保持相邻于上部分648U。
如在此所述，使用两步制程分别形成记忆栅极结构608的边缘表面649U、649L，并在形成边缘表面649L之前形成相邻于边缘表面649U的介电膜680。两步制程有助于减少或消除电荷陷阱层640的掺杂物污染。可以使用非常相似的制程来形成选择栅极结构606(选择栅极606)的边缘表面。类似地，可形成介电层，介电层相邻于位在鳍结构620的上表面622上方的选择栅极结构606(选择栅极606)的上部分。选择栅极结构606(选择栅极606)的下部分没有突出超过介电层。结果，在第二源极/漏极部分664的掺杂制程中，引入到栅极介电层654中的掺杂剂将会较少。
图16示出了集成电路(IC)装置1500。集成电路装置1500包括嵌入式SG-MONOS记忆单元1510。SG-MONOS记忆单元1510包括第一源极/漏极结构1520、第二源极/漏极结构1522、选择栅极1530、记忆栅极1532、第一鳍状通道1540及第二鳍状通道1542。第一源极/漏极结构1520及第二源极/漏极结构1522分别连接至第一鳍状通道1540及第二鳍状通道1542。选择栅极1530及记忆栅极1532分别形成在第一鳍状通道1540及第二鳍状通道1542上方。电荷储存层1550位于记忆栅极1532与鳍状通道1542之间。介电膜1534相邻于鳍状通道1542的上表面1544上方的记忆栅极1532的上部分1532U。介电层1536相邻于第一鳍状通道1540的上表面1546上方的选择栅极1530的上部分。在x轴方向上，选择栅极1530与记忆栅极1532各别没有突出超过介电层1536及介电层1534。互连结构1550、1552分别耦合到选择栅极1530及记忆栅极1532。互连结构1554、1556分别耦合到第一源极/漏极结构1520及第二源极/漏极结构1522。
在操作中，各种电势被施加到选择栅极1530、记忆栅极1532、第一源极/漏极结构1520及第二源极/漏极结构1522以实现SG-MONOS记忆单元1510的读取、编程或擦除操作。举例而言，在读取操作中，第二源极/漏极结构1522可接地，并且可将较小的正电压(如约1V)施加到选择栅极1530、记忆栅极1532及第一源极/漏极结构1520。第一鳍状通道1540可受到储存于电荷储存层1550中的电荷的影响，因此代表储存于SG-MONOS记忆单元1510中的数据的电流在第一源极/漏极结构1520与第二源极/漏极结构1522之间流动。
对于写入操作，可以通过第二源极/漏极结构1522将电荷载流子注入到电荷储存层1550中。举例而言，第一源极/漏极结构1520可接地，并且可将相对较高的正电压(大约5V)施加到第二源极/漏极结构1522。举例而言，可将相对较高的正电压(大约10V)施加到记忆栅极1532。可将稍微大于第一鳍状通道1540的阈值电压的电压施加到选择栅极1530。
在SG-MONOS记忆单元1510的读取、写入及擦除操作中可以使用其他编程方案，其全部包括在本揭示的实施方式中。
通过以下实施方式的叙述可以进一步理解本揭示的实施方式。
在一些实施方式中，一种结构包括基板与位于基板上方的鳍状半导体结构。绝缘层位于基板上方，并横向地相邻于鳍状半导体结构。第一栅极结构位于基板上方。第一栅极结构包括第一部分及第二部分。第一部分至少部分地位于鳍状半导体结构的一上表面上方，而第二部分从第一部分向下延伸至绝缘层的一第一表面。绝缘层的第一表面低于鳍状半导体结构的上表面。第一介电膜相邻于第一栅极结构的第一部分的一边缘表面。第一栅极结构的第二部分从第一介电膜暴露。第一栅极结构的第二部分的一边缘表面从第一介电膜往内退缩。
在一些实施方式中，结构还包含一第二介电膜，位于第一栅极结构的第二部分与绝缘层的第一表面之间。
在一些实施方式中，其中第二介电膜的一边缘表面从第一介电膜往内退缩。
在一些实施方式中，其中第二介电膜包括一第一氧化物膜、一第二氧化物膜及一氮化物膜，氮化物膜夹设于第一氧化物膜与第二氧化物膜之间。
在一些实施方式中，其中第一介电膜横向地覆盖第二介电膜的一部分，该部分位于鳍状半导体结构的上表面的上方。
在一些实施方式中，结构还包含一间隔物结构，间隔物结构相邻于第一栅极结构，第一介电膜被封闭于间隔物结构与第一栅极结构的第一部分之间。
在一些实施方式中，结构还包含一第二栅极结构，位于基板上方并相邻于第一栅极结构，第二介电膜横向地位于第一栅极结构与第二栅极结构之间。
在一些实施方式中，其中第二栅极结构包括一第一部分与一第二部分，第一部分至少部分地位于鳍状半导体结构的一上表面上方，而第二部分从第一部分向下延伸至绝缘层的第一表面，以及还包含一第三介电膜，第三介电膜相邻于第二栅极结构的第一部分的一边缘表面，第二栅极结构的第二部分从第三介电膜暴露，第二栅极结构的第二部分的一边缘表面从第三介电膜往内退缩。
在一些实施方式中，其中第二栅极结构包括一栅极电极及一栅极介电层，第二栅极结构的栅极介电层的一材料不同于第二介电膜的一材料。
在一些实施方式中，其中第二介电膜的一部分位于鳍状半导体结构的上表面的上方，并从第一介电膜往内退缩。
在一些实施方式中，一种集成电路包含基板与位于基板上方的鳍状半导体结构。鳍状半导体结构具有一上表面以及与上表面会合的一侧壁表面。绝缘层位于基板上方并横向地相邻于鳍状半导体结构。选择栅极结构位于基板上方。选择栅极结构相邻于鳍状半导体结构的上表面及侧壁表面。记忆栅极结构位于基板上方。记忆栅极结构相邻于鳍状半导体结构的上表面及侧壁表面。电荷储存层位于记忆栅极结构与基板之间，并位于记忆栅极结构与选择栅极结构之间。第一介电膜相邻于记忆栅极结构的一上部分，使得记忆栅极结构的一下部分从第一介电膜暴露。记忆栅极结构的下部分相对于第一介电膜为基本上垂直或倒锥形。
在一些实施方式中，集成电路还包含一底切部分，形成于记忆栅极结构的下部分与第一介电层之间。
在一些实施方式中，其中鳍状半导体结构的上表面上方的电荷储存层的一边缘表面基本上垂直地对齐于记忆栅极结构的上部分的一边缘表面。
在一些实施方式中，其中第一介电膜横向地覆盖位于鳍状半导体结构的上表面上方的电荷储存层的边缘表面。
在一些实施方式中，其中位于鳍状半导体结构的上表面的电荷储存层的一边缘表面基本上垂直地对齐于记忆栅极结构的下部分的一边缘表面。
在一些实施方式中，其中电荷储存层包括一第一氧化物膜、一第二氧化物膜及一氮化物膜，氮化物膜夹设于第一氧化物膜与第二氧化物膜之间。
在一些实施方式中，集成电路还包含一间隔物结构，间隔物结构横向地包围选择栅极结构与记忆栅极结构，第一介电膜被封闭于间隔物结构与记忆栅极结构的上部分之间。
在一些实施方式中，方法包含接收晶圆，晶圆具有位于一基板上方的一鳍状半导体结构。形成一介电层于基板及鳍状半导体结构上方。形成一栅极电极层于介电层上方。栅极电极层环绕鳍状半导体结构于鳍状半导体结构的一上表面及鳍状半导体结构的两个侧壁表面。第一次图案化栅极电极层以形成一上边缘表面，上边缘表面从栅极电极层的一上表面延伸至鳍状半导体结构的上表面的上方的一点。形成一介电膜覆盖上边缘表面。在形成覆盖上边缘表面的介电膜后，第二次图案化栅极电极层及位于栅极电极层下方的介电层以形成一下边缘表面。
在一些实施方式中，其中第二次图案化是控制为使下边缘表面形成为相对于介电膜为基本上垂直或倒锥形。
在一些实施方式中，在形成下边缘表面后，还包含掺杂位于栅极电极层外的鳍状半导体结构的一部分。
可组合上述各种实施方式以提供其他实施方式。本说明书中提及的及/或在申请资料表中列出的所有美国专利、美国专利申请公开、美国专利申请、外国专利，外国专利申请及非专利出版物通过引用整体并入本文。如果需要采用各种专利、申请及出版物的概念以提供其他实施方式，则可以修改实施方式的各态样。
可根据以上详细叙述对实施方式进行修改。通常，在以上权利要求书中，所使用的术语不应解释为将权利要求书限制为说明书及权利要求书中揭露的特定实施方式，而应解释为包括所有可能的实施方式以及等同物的全部范围。因此，权利要求书不受揭露内容的限制。

Claims (10)

1.一种半导体结构，其特征在于，包含：
一基板；
一鳍状半导体结构，位于该基板上方；
一绝缘层，位于该基板上方，并横向地相邻于该鳍状半导体结构；
一第一栅极结构，位于该基板上方，该第一栅极结构包括一第一部分及一第二部分，该第一部分至少部分地位于该鳍状半导体结构的一上表面上方，而该第二部分从该第一部分向下延伸至该绝缘层的一第一表面，该绝缘层的该第一表面低于该鳍状半导体结构的该上表面；以及
一第一介电膜，相邻于该第一栅极结构的该第一部分的一边缘表面，该第一栅极结构的该第二部分从该第一介电膜暴露，该第一栅极结构的该第二部分的一边缘表面从该第一介电膜往内退缩。
2.根据权利要求1所述的结构，其特征在于，还包含一第二介电膜，位于该第一栅极结构的该第二部分与该绝缘层的该第一表面之间。
3.根据权利要求2所述的结构，其特征在于，该第二介电膜的一边缘表面从该第一介电膜往内退缩。
4.根据权利要求2所述的结构，其特征在于，该第一介电膜横向地覆盖该第二介电膜的一部分，该部分位于该鳍状半导体结构的该上表面的上方。
5.根据权利要求2所述的结构，其特征在于，还包含一间隔物结构，该间隔物结构相邻于该第一栅极结构，该第一介电膜被封闭于该间隔物结构与该第一栅极结构的该第一部分之间。
6.一种集成电路，其特征在于，包含：
一基板；
一鳍状半导体结构，位于该基板上方，该鳍状半导体结构具有一上表面以及与该上表面会合的一侧壁表面；
一绝缘层，位于该基板上方并横向地相邻于该鳍状半导体结构；
一选择栅极结构，位于该基板上方，该选择栅极结构相邻于该鳍状半导体结构的该上表面及该侧壁表面；
一记忆栅极结构，位于该基板上方，该记忆栅极结构相邻于该鳍状半导体结构的该上表面及该侧壁表面；
一电荷储存层，位于该记忆栅极结构与该基板之间，并位于该记忆栅极结构与该选择栅极结构之间；以及
一第一介电膜，相邻于该记忆栅极结构的一上部分，使得该记忆栅极结构的一下部分从该第一介电膜暴露，该记忆栅极结构的该下部分相对于该第一介电膜为基本上垂直或倒锥形。
7.根据权利要求6所述的集成电路，其特征在于，还包含一底切部分，形成于该记忆栅极结构的该下部分与该第一介电层之间。
8.根据权利要求6所述的集成电路，其特征在于，该鳍状半导体结构的该上表面上方的该电荷储存层的一边缘表面基本上垂直地对齐于该记忆栅极结构的该上部分的一边缘表面。
9.一种形成半导体结构的方法，其特征在于，包含：
接收一晶圆，该晶圆具有位于一基板上方的一鳍状半导体结构；
形成一介电层于该基板及该鳍状半导体结构上方；
形成一栅极电极层于该介电层上方，该栅极电极层环绕该鳍状半导体结构于该鳍状半导体结构的一上表面及该鳍状半导体结构的两个侧壁表面；
第一次图案化该栅极电极层以形成一上边缘表面，该上边缘表面从该栅极电极层的一上表面延伸至该鳍状半导体结构的该上表面的上方的一点；
形成一介电膜，该介电膜覆盖该上边缘表面；以及
在形成覆盖该上边缘表面的该介电膜后，第二次图案化该栅极电极层及位于该栅极电极层下方的该介电层以形成一下边缘表面。
10.根据权利要求9所述的方法，其特征在于，在形成该下边缘表面后，还包含掺杂位于该栅极电极层外的该鳍状半导体结构的一部分。
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