TW201735260A - 半導體裝置及其製造方法 - Google Patents

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津田是文
山下朋弘
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Abstract

本發明實現FINFET（Fin Field Effect Transistor；鰭型場效電晶體）之高耐壓化、及它種FINFET之積體度的提昇。本發明於將記憶體單元MC形成於鰭片FA的上部、且將低耐壓電晶體Q1形成於鰭片FB的上部之情形下，使「將記憶體單元區域1A的鰭片FA彼此加以分割之槽D1」的深度大於「將邏輯區域1B的鰭片FB彼此加以分割之槽D2」的深度。藉此，在垂直於半導體基板SB的主面的方向，從鰭片FA的頂面至記憶體單元區域1A的元件分離區域EI的底面為止的距離大於從鰭片FB的頂面至邏輯區域1B的元件分離區域EI的底面為止的距離。

Description

半導體裝置及其製造方法
本發明係關於半導體裝置及其製造方法，尤其關於有效應用於含有鰭型電晶體之半導體裝置的技術。
就動作速度快速、可將洩漏電流及消費電力加以減低並可細微化之場效電晶體而言，普知有鰭型電晶體。鰭型電晶體（FINFET：Fin Field Effect Transistor；鰭型場效電晶體）例如係下述半導體元件：具有形成於基板上之半導體層的圖案作為通道層，且具有以橫越該圖案上之方式形成之閘極電極。
就可電性寫入、抹除之非揮發性半導體記憶裝置而言，廣泛使用有EEPROM（Electrically Erasable and Programmable Read Only Memory；電子抹除式可複寫唯讀記憶體）。現在廣泛使用之快閃記憶體所代表之此等記憶裝置，係在MISFET（Metal Insulator Semiconductor Field Effect Transistor；金屬絕緣半導體場效電晶體）的閘極電極下具有由氧化膜圍繞之導電性的浮遊閘極電極或陷阱性絕緣膜，且將在浮遊閘極或陷阱性絕緣膜之電荷累積狀態作為記憶資訊，並將其作為電晶體的閾值而讀出。此陷阱性絕緣膜係指可累積電荷之絕緣膜，就一例而言可舉例氮化矽膜等。藉由如此朝往電荷累積區域之電荷的注入─釋出，而使MISFET的閾值改換，且作為記憶元件而動作。就此快閃記憶體而言而言，有一種使用MONOS（Metal-Oxide-Nitride-Oxide-Semiconductor；金屬氮氧半導體）膜之分裂閘極型單元。
專利文獻1（日本特開2015－5746號公報）記載：在基板上設置活性基底（Active Base），且在從活性基底的頂面凸出之複數個鰭片各者的上部形成記憶體單元。
專利文獻2（日本特開2005－276930號公報）記載：於形成將元件分離區域加以埋填之槽之情形下，為了提昇絕緣膜之朝往槽內的埋填性，而形成相互縱橫比不同之複數種類的槽。其中，元件分離區域將複數個記憶體單元彼此加以分離。 [先前技術文獻] [專利文獻]
專利文獻1：日本特開2015－5746號公報 專利文獻2：日本特開2005－276930號公報
[發明所欲解決之問題] 於使用FINFET而形成記憶體單元等高耐壓元件之情況下，由提昇分離耐壓之觀點來看，將元件分離區域加以埋填之槽的深度宜深，此元件分離區域將鰭片彼此加以分離。但是，使記憶體單元與低耐壓FET混合搭載之晶片，會有下述問題：提昇記憶體單元之分離耐壓與提昇低耐壓FET之積體度難以兩立。
其他目的與新穎性特徵，當可由本說明書之記述及附加圖式而明瞭。 [解決問題之方式]
若將本發明所揭示的實施形態中具代表性者之概要簡單說明，則如下述。
本發明之一實施形態之半導體裝置，係將「將在上部形成有高耐壓記憶體單元之鰭片彼此加以分割之槽」，形成為比「將在上部形成有低耐壓FET之鰭片彼此加以分割之槽」更深。
又，本發明一實施形態之半導體裝置的製造方法，將「將在上部形成有高耐壓記憶體單元之鰭片彼此加以分割之槽」形成為比「將在上部形成有低耐壓FET之鰭片彼此加以分割之槽」更深。 [發明之效果]
依據本發明所揭示之一實施形態，則能提昇半導體裝置的性能。特別能提昇高耐壓元件的耐壓、且將低耐壓元件細微化。
[實施發明之較佳形態] 以下，基於圖式詳細說明本發明之實施形態。此外，於用以說明實施形態之全部圖式，對具有同一功能之構件標註同一符號，且省略重複說明。又，以下實施形態之中，除了特別須要時，原則上不重複同一或同樣部分的說明。
（實施形態1） ＜關於半導體裝置的構造＞ 以下，使用圖1～圖4說明本實施形態之半導體裝置的構造。圖1係將本實施形態之半導體裝置加以顯示之俯視圖。圖2及圖3係將本實施形態的半導體裝置加以顯示之剖面圖。圖4係將構成本實施形態的半導體裝置之記憶體單元加以顯示之立體圖。
圖2顯示圖1的A－A線及C－C線中之剖面。圖3顯示圖1的B－B線及D－D線中之剖面。圖2係沿著半導體基板的上部的鰭片的延伸方向之剖面，圖3係沿著鰭片上的閘極電極的延伸方向之剖面。圖1省略包含擴散層DF（參照圖2）之源極/汲極區域的圖示。圖1及圖4省略源極/汲極區域、層間絕緣膜的圖示，且利用虛線表示由元件分離區域所覆蓋之部分的鰭片等的輪廓。又，圖1省略各閘極電極上之矽化物層的圖示。又，圖4省略應添加於元件分離區域的剖面之影線的圖示，且省略邊壁的圖示，並省略邏輯區域1B的圖示。
本實施形態之半導體裝置，在同一半導體晶片上搭載有由二個FINFET構成之分裂閘極型的記憶體單元、及例如低耐壓的n型FINFET。如圖1～圖3所示，記憶體單元配置在記憶體單元區域1A，低耐壓FINFET配置在邏輯區域1B。記憶體單元區域1A及邏輯區域1B係沿著半導體基板SB的主面的方向排列之區域。
如圖1～圖3的記憶體單元區域1A所示，記憶體單元（非揮發性記憶元件）MC形成於係半導體基板SB的一部分、且係半導體基板SB的上部所形成之板狀鰭片FA的上部。又，如圖1～圖3的邏輯區域1B所示，低耐壓FINFET即電晶體Q1形成於係半導體基板SB的一部分、且係半導體基板SB的上部所形成之板狀鰭片FB的上部。鰭片FA、FB各者係沿著x方向（參照圖1）而延伸之半導體層的圖案。位在正交於x方向、且沿著半導體基板SB的主面之y方向（參照圖1）中之鰭片FA、FB各者的寬度，顯著小於x方向之FA、FB各者的寬度。半導體基板SB例如由單結晶矽構成。
鰭片FA、FB各者沿y方向排列配置複數個。圖1之中僅顯示二個沿方向排列之鰭片FA，但亦可在y方向排列配置更多鰭片FA。鰭片FB亦同樣。又，雖然未圖示，但記憶體單元區域1A之中亦可沿x方向亦排列配置複數個鰭片FA，且只要係具有長度、寬度、及高度之凸出部，則不論其形狀。例如，亦包含於俯視下蜿蜒的圖案。又，亦不論鰭片FA之排列方式。邏輯區域1B中之複數個鰭片FB、電晶體Q1之配置亦同樣。
複數個鰭片FA彼此之間，形成有在半導體基板SB的頂面形成之槽D1。複數個鰭片FB彼此之間，形成有在半導體基板SB的頂面形成之槽D2。如圖1所示，於y方向相鄰之二個鰭片FA雙方的端部藉由係半導體基板SB的一部分、且係由元件分離區域EI所覆蓋之下部圖案UP而連接。下部圖案UP從該二個鰭片FA雙方的端部往x方向延伸。同樣，於y方向相鄰之二個鰭片FB雙方的端部，藉著由元件分離區域EI所覆蓋之下部圖案UP而連接。又，雖然未圖示，但只要下部圖案UP連接鰭片FA、鰭片FB，則不論其形狀。
鰭片FA、及鰭片FA所連接之下部圖案UP各者的側壁，構成槽D1的側壁。又，鰭片FB、及鰭片FB所連接之下部圖案UP各者的側壁，構成槽D2的側壁。亦可不形成鰭片FA或FB所連接之上述下部圖案UP。意即，下部圖案UP所形成之區域，亦可成為埋填於槽D1或D2之元件分離區域EI的一部分。
如圖2及圖3所示，元件分離區域EI係埋填於槽D1及D2之絕緣膜。其中，槽元件分離區域EI未完全埋填D1及D2，元件分離區域EI的頂面上凸出有鰭片FA、FB各者的一部分。元件分離區域EI覆蓋上述下部圖案UP的全體。元件分離區域EI例如由氧化矽膜構成。
本發明將包含「係構成記憶體單元區域1A的半導體基板SB的一部分之圖案，且從元件分離區域EI露出，並沿x方向延伸之上層圖案」與「在該圖案的正下，從該上層圖案側到達槽D1的底部之下層圖案」之板狀半導體層稱作鰭片FA。同樣，將包含「係構成邏輯區域1B的半導體基板SB的一部分之圖案，且從元件分離區域EI露出，並沿x方向延伸之上層圖案」與「在該上層圖案的正下，從該上層圖案側到達槽D2的底部為止之下層圖案」之板狀半導體層稱作鰭片FB。
亦即，鰭片係在半導體基板的頂面朝往半導體基板的上方凸出之半導體圖案，例如圖1之沿x方向延伸之凸出部。於此，將下部圖案UP作為非鰭片FA、FB的一部分而進行說明。雖然省略圖示，但在鰭片FA、FB各者的頂面，將含有p型雜質（例如B（硼））之p型井形成為深於後述源極/汲極區域。
如圖1～圖4所示，沿y方向排列之複數個鰭片FA的正上，以橫越此等鰭片FA之方式，形成有沿y方向延伸之控制閘極電極CG、及沿y方向延伸之記憶體閘極電極MG。如圖2及圖3所示，控制閘極電極CG係隔著閘極絕緣膜GF而在鰭片FA上形成。如圖3所示，元件分離區域EI上的鰭片FA的側壁隔著閘極絕緣膜GF而形成有控制閘極電極CG。記憶體單元區域1A的閘極絕緣膜GF覆蓋從元件分離區域EI露出之鰭片FA的頂面及側壁，且例如由氧化矽膜構成。控制閘極電極CG例如由多晶矽膜構成。
如圖1及圖2所示，x方向中之控制閘極電極CG的一側壁係由邊壁SW所覆蓋，且另一側壁隔著ONO（Oxide-Nitride-Oxide；氧氮化物）膜ON而形成有記憶體閘極電極MG。ONO膜ON係從半導體基板SB側及控制閘極電極CG側而依序將氧化矽膜X1、氮化矽膜N1、及氧化矽膜X2加以層疊之層疊膜，且記憶體閘極電極MG例如由多晶矽膜構成。氮化矽膜N1係陷阱性絕緣膜（電荷累積膜、電荷保持膜），能藉由記憶體單元MC的動作使氮化矽膜N1的電荷累積狀態變化，而藉以使記憶體單元MC的閾值電壓變化。
如圖2及圖4所示，記憶體閘極電極MG係在鰭片FA上隔著ONO膜ON而形成。亦即，ONO膜ON具有沿著鰭片FA的頂面與控制閘極電極CG的側壁而連續形成之L字型的剖面。記憶體閘極電極MG藉由ONO膜ON而與控制閘極電極CG、鰭片FA絕緣。
如圖2所示，由邊壁SW覆蓋係x方向中之記憶體閘極電極MG的側壁、且係未與ONO膜ON銜接之側壁。邊壁SW例如由氮化矽膜或氧化矽膜或此等之層疊膜構成。控制閘極電極CG及記憶體閘極電極MG各者的頂面形成有矽化物層S1。矽化物層S1例如由NiSi（鎳矽化物）或CoSi（鈷矽化物）構成。矽化物層S1係為了減低接點插栓（未圖示）與控制閘極電極CG或記憶體閘極電極MG之連接電阻而設置，此接點插栓連接至控制閘極電極CG的頂面及記憶體閘極電極MG的頂面各者。
記憶體單元區域1A的鰭片FA的正上，沿x方向排列而形成一對圖案，此一對圖案包含隔著ONO膜ON而相互鄰接之控制閘極電極CG及記憶體閘極電極MG。該一對圖案相互分開，且將該一對圖案加以構成之二個控制閘極電極CG彼此相向的面，鄰接有記憶體閘極電極MG。
x方向中之該圖案旁邊的兩側的鰭片FA的頂面型成有一對源極/汲極區域。源極/汲極區域各者係由導入有n型雜質（例如P（磷）或As（砷））之二個n型半導體區域即擴展（extension）區域EX及擴散層DF而構成。擴展區域EX相較於擴散層DF而言，係n型雜質濃度低的區域。於此，將擴散層DF形成為深於擴展區域EX。又，擴展區域EX相較於鄰接之擴散層DF而言，係配置在與控制閘極電極CG及記憶體閘極電極MG各者的正下的鰭片FA的頂面相近的位置。如上所述，該源極/汲極區域具有：LDD（Lightly Doped Drain；低摻雜汲極）構造，包含雜質濃度低的擴展區域EX與雜質濃度高的擴散層DF。
控制閘極電極CG，與該控制閘極電極CG的兩側的鰭片FA的頂面所形成之一對源極/汲極區域，構成MISFET構造之第一電晶體（控制用電晶體）。又，記憶體閘極電極MG，與該記憶體閘極電極MG的兩側的鰭片FA的頂面所形成之一對源極/汲極區域，構成MISFET構造之第二電晶體（記憶體用電晶體）。本實施形態之一記憶體單元MC，係由相互共享源極/汲極區域之第一電晶體與第二電晶體而構成。亦即，記憶體單元MC具有控制閘極電極CG、記憶體閘極電極MG、ONO膜ON、控制閘極電極CG附近的汲極區域、及記憶體閘極電極MG附近的源極區域。
一個鰭片FA上形成有二個記憶體單元MC。該二個記憶體單元MC共享雙方的源極區域。控制閘極電極CG及記憶體閘極電極MG各者的正下的鰭片FA的頂面，包含：通道區域，於記憶體單元MC動作時形成通道。該通道係鰭型通道。記憶體單元MC係寫入動作及抹除動作皆可電性改寫之非揮發性記憶體。
又，如圖1～圖3所示，邏輯區域1B之中，沿y方向排列之複數個鰭片FB的正上，以橫越此等鰭片FB之方式形成有沿y方向延伸之閘極電極G1。如圖2及圖3所示，閘極電極G1係在鰭片FB上及元件分離區域EI上隔著閘極絕緣膜GI而形成。如圖3所示，元件分離區域EI上的鰭片FB的側壁，隔著閘極絕緣膜GI而形成有閘極電極G1。閘極絕緣膜GI覆蓋從元件分離區域EI露出之鰭片FB的頂面與側壁、及元件分離區域EI的頂面。
又，如圖2所示，閘極絕緣膜GI連續地覆蓋閘極電極G1的底面及兩側的側壁。意即，閘極電極G1於其頂面以外的面係由閘極絕緣膜GI圍繞。此外，雖然未圖示，但閘極絕緣膜GI與鰭片FB之間，亦可例如形成氧化矽膜而作為閘極絕緣膜的一部分。可對閘極絕緣膜GI使用例如氧化鉿膜、氧化鋯膜、氧化鋁膜、氧化鉭膜、或氧化鑭膜等金屬氧化物膜。閘極絕緣膜GI係與氧化矽膜相較而電容率高之所謂的高k(high－k)膜。
閘極電極G1例如由Al（鋁）膜構成。又，閘極電極G1亦可具有例如由在半導體基板SB上依序層疊之鈦鋁（TiAl）膜及鋁（Al）膜構成之層疊構造。
如圖1及圖2所示，x方向中之閘極電極G1的兩側的側壁各者係由邊壁SW所覆蓋。閘極電極G1的頂面未形成矽化物層S1。於將閘極電極G1與其上之接點插栓（未圖示）連接之情況下，由金屬膜構成之閘極電極G1與矽膜相比而係低電阻，因此即使不經由矽化物層S1，亦能將閘極電極G1與接點插栓加以歐姆連接。邏輯區域1B的鰭片FB的正上，沿x方向排列形成有一對閘極電極G1。該一對閘極電極G1相互分開。
x方向中之閘極電極G1旁邊的兩側的鰭片FB的頂面，形成有一對源極/汲極區域。源極/汲極區域各者與記憶體單元區域1A的源極/汲極區域同樣，係由導入有n型雜質（例如P（磷）或As（砷））之二個n型半導體區域即擴展區域EX及擴散層DF構成。此外，記憶體單元區域1A的源極/汲極區域相較於邏輯區域1B的源極/汲極區域，而雜質濃度高。
閘極電極G1，與該閘極電極G1的兩側的鰭片FB的頂面所形成之一對源極/汲極區域，構成具有MISFET構造之低耐壓電晶體Q1。一個鰭片FB上形成有二個電晶體Q1。閘極電極G1的正下的鰭片FB的頂面，包含：通道區域，於電晶體Q1動作時形成通道。該通道係鰭型通道。該二個電晶體Q1，共享雙方具有的一對源極/汲極區域中之一者。
本發明具有將一部分作為通道區域之鰭片FA，且將鰭片FA的上部所形成之上述第一電晶體、第二電晶體、及電晶體Q1稱作FINFET。構成記憶體單元MC之第一電晶體及第二電晶體，與構成邏輯電路之低耐壓電晶體Q1相較，係以高電壓驅動之電晶體，因此相較於電晶體Q1而言，須要高耐壓性能。
元件分離區域EI的頂面、鰭片FA、FB、及邊壁SW的側壁係由層間絕緣膜IL所覆蓋。層間絕緣膜IL例如由氧化矽膜構成。此外，雖然圖示省略，但層間絕緣膜IL與下者之間，形成有薄的絕緣膜，且該絕緣膜例如由氮化矽膜構成：元件分離區域EI的頂面、鰭片FA、FB、及邊壁SW的側壁。層間絕緣膜IL、邊壁SW、閘極電極G1、ONO膜ON、控制閘極電極CG、及記憶體閘極電極MG各者的頂面係在約略同一平面平坦化。
雖然未圖示，但層間絕緣膜IL、記憶體單元MC、及電晶體Q1各者的上部係由層間絕緣膜所覆蓋。又，雖然未圖示，但形成有將層間絕緣膜IL與層間絕緣膜IL上的該層間絕緣膜加以貫穿之複數個接點插栓，且接點插栓電性連接至閘極電極G1、控制閘極電極CG、記憶體閘極電極MG、及各源極/汲極區域。又，接點插栓上形成有配線（未圖示）。
於此，本實施形態的半導體裝置的主要特徵如同上述，在具有所需耐壓性能不同之複數種類的FINFET之半導體裝置中，將分離高耐壓的複數個FINFET彼此之元件分離區域EI加以埋填之槽的深度，大於將分離低耐壓的複數個FINFET彼此之元件分離區域EI加以埋填之槽的深度。亦即，在垂直於半導體基板SB的主面的方向，記憶體單元區域1A的鰭片FA的頂面與記憶體單元區域1A的元件分離區域EI的底面之間隔，大於邏輯區域1B的鰭片FB的頂面與邏輯區域1B的元件分離區域EI的底面之間隔。邏輯區域1B之中，閘極電極G1、邊壁SW、及層間絕緣膜IL各者的頂面係由例如由氧化矽膜構成之絕緣膜IF4覆蓋。 ＜關於半導體裝置的動作＞ 其次，使用圖54說明本實施形態的半導體裝置中之主要關於非揮發性記憶體的動作。圖54係用以將分裂閘極側之記憶體單元的動作電壓加以說明之表。
本實施形態的記憶體單元具有MISFET構造，且將該MISFET閘極電極內的陷阱性絕緣膜之電荷累積狀態作為記憶資訊，並將其作為電晶體的閾值而讀出。陷阱性絕緣膜係指可累積電荷之絕緣膜，就一例而言可例舉氮化矽膜等。藉由此種朝往電荷累積區域之電荷的注入─釋出而使MISFET的閾值改換並作為記憶元件而動作。就使用陷阱性絕緣膜之非揮發性半導體記憶裝置而言，如本實施形態之記憶體單元者，有分裂閘極型的MONOS記憶體。
圖54係將本實施形態的「寫入」、「抹除」、及「讀出」時之朝往選擇記憶體單元的各部位之電壓的施加條件的一例加以顯示之表。圖54的表記載有：於「寫入」、「抹除」、及「讀出」時各時，如圖2所示之施加至記憶體單元MC的記憶體閘極電極MG之電壓Vmg、施加至源極區域之電壓Vs、施加至控制閘極電極CG之電壓Vcg、施加至汲極區域之電壓Vd、及施加至半導體基板的頂面的p型井之基本電壓Vb。於此所指之選擇記憶體單元，係指作為進行「寫入」、「抹除」、或「讀出」之對象而選擇的記憶體單元。
此外，圖2所示之非揮發性記憶體的例之中，記憶體閘極電極MG側的半導體區域係源極區域，且控制閘極電極CG側的半導體區域係汲極區域。又，圖54的表所示者係電壓施加條件適宜的一例，並不限定於此，可因應須要而進行各種變更。又，本實施形態之中，將記憶體電晶體的ONO膜ON中之朝往電荷累積部即氮化矽膜N1之電子的注入定義為「寫入」、孔洞（hole：電洞）的注入定義為「抹除」。
又，圖54的表之中，A欄對應於寫入方法係SSI（Source Side Injection：源極側注入）方式、且抹除方法係BTBT（Band-To-Band Tunneling：帶間穿隧現象）方式之情形，B欄對應於寫入方法係SSI方式、且抹除方法係FN（Fowler Nordheim；富爾諾罕）方式之情形。
SSI方式能視為將熱電子注入至氮化矽膜N1（參照圖2）而藉以進行記憶體單元的寫入之動作法，BTBT方式能視為將熱孔注入至氮化矽膜N1而進行記憶體單元的抹除之動作法，FN方式能視為藉由電子或孔洞之穿隧而進行寫入或抹除之動作法。若以其他表現描述FN方式，則FN方式之寫入能視為藉由FN穿隧效應將電子注入至氮化矽膜N1而藉以進行記憶體單元的寫入之動作方式，且FN方式之抹除能視為藉由FN穿隧效應將孔洞注入至氮化矽膜N1而藉以進行記憶體單元的抹除之動作方式。以下，具體說明。
寫入方式有以下方式：利用稱作所謂SSI方式之源極側注入所行之熱電子注入而進行寫入之寫入方式（熱電子注入寫入方式）；以及藉由稱作所謂FN方式之FN穿隧而進行寫入之寫入方式（穿隧寫入方式）。本發明說明進行SSI方式所行之寫入之情形。
SSI方式之寫入之中，例如將如圖54的表的A欄或B欄之「寫入動作電壓」所示之電壓（Vmg＝10V、Vs＝5V、Vcg＝1V、Vd＝0.5V、Vb＝0V），施加至進行寫入之選擇記憶體單元的各部位，且將電子注入至選擇記憶體單元的ONO膜ON中之氮化矽膜N1中而藉以進行寫入。
此際，熱電子產生在二個閘極電極（記憶體閘極電極MG及控制閘極電極CG）間下的通道區域（源極/汲極間），且熱電子注入至記憶體閘極電極MG下的ONO膜ON中的電荷累積部即氮化矽膜N1。注入之熱電子（電子）受到構成ONO膜ON之氮化矽膜N1中的陷阱能階所補捉，於是，記憶體電晶體的閾值電壓上昇。亦即，記憶體電晶體成為寫入狀態。
抹除方法會有稱為所謂BTBT方式之藉由BTBT所行之熱孔注入而進行抹除之抹除方式（熱孔注入抹除方式）、稱為所謂FN方式之藉由FN穿隧而進行抹除之抹除方式（穿隧抹除方式）。
BTBT方式之抹除之中，將由BTBT所產生之孔洞（電洞）注入至電荷累積部（ONO膜ON中的氮化矽膜N1）而藉以進行抹除。例如將如圖54的表的A欄的「抹除動作電壓」所示之電壓（Vmg＝－6V、Vs＝6V、Vcg＝0V、Vd＝open、Vb＝0V）施加至進行抹除之選擇記憶體單元的各部位。藉此，藉由BTBT現象而使孔洞產生且電場加速，藉以將孔洞注入至將選擇記憶體單元的ONO膜ON加以構成之氮化矽膜N1中，藉此使記憶體電晶體的閾值電壓降低。亦即，記憶體電晶體成為抹除狀態。
FN方式之抹除之中，將例如由如圖54的表的B欄或D欄的「抹除動作電壓」所示之電壓（Vmg＝12V、Vs＝0V、Vcg＝0V、Vd＝0V、Vb＝0V）施加至進行抹除之選擇記憶體單元的各部位，且在選擇記憶體單元使孔洞從記憶體閘極電極MG穿隧，並將該孔洞注入至ONO膜ON中的氮化矽膜N1，而藉以進行抹除。此際，孔洞係從記憶體閘極電極MG藉由FN穿隧（FN穿隧效應）而將氧化矽膜X2穿隧且注入至ONO膜ON中，並受到構成ONO膜ON之氮化矽膜N1中的陷阱能階所補捉，於是，記憶體電晶體的閾值電壓降低。亦即，記憶體電晶體成為抹除狀態。
讀出時，例如將由如圖54的表的A欄或B欄的「讀出動作電壓」所示之電壓施加至進行讀出之選擇記憶體單元的各部位。能藉由將讀出時施加至記憶體閘極電極MG之電壓Vmg定為寫入狀態中記憶體電晶體的閾值電壓與抹除狀態中閾值電壓之間的值，而判斷寫入狀態與抹除狀態。
＜半導體裝置的製造方法＞ 使用圖5～圖41說明本實施形態之半導體裝置的製造方法。圖5、圖7、圖9、圖11～圖18、及圖20～圖41係將本實施形態之半導體裝置的製造方法加以說明之剖面圖。圖6、圖8、圖10、及圖19係將本實施形態之半導體裝置的製造方法加以說明之俯視圖。
圖11、圖13、圖15、圖17、圖20、圖21、圖23、圖25、圖27～圖37、及圖39～圖41，將與圖10及圖19的記憶體單元區域1A中之A－A線相同位置的剖面顯示在圖的左側，並將與邏輯區域1B中之C－C線相同位置的剖面顯示在圖的右側。圖7、圖9、圖12、圖14、圖16、圖18、圖22、圖24、及圖38，將與圖6、圖8、及圖10的記憶體單元區域1A中之B－B線相同位置的剖面顯示在圖的左側，並將與邏輯區域1B中之D－D線相同位置的剖面顯示在圖的右側。
首先，如圖5所示，準備半導體基板SB，且在半導體基板SB上例如使用CVD（Chemical Vapor Deposition，化學氣相沉積）法而形成絕緣膜IF1。絕緣膜IF1例如由氮化矽膜構成。其次，在絕緣膜IF1上，例如使用CVD法而形成非晶矽膜SL1。此外，雖然圖示省略，但於絕緣膜IF1形成前，藉由熱氧化法等而將薄氧化矽膜形成於半導體基板SB的頂面。
其次，如圖6及圖7所示，使用光刻技術及乾蝕刻法而將非晶矽膜SL1圖案化。藉此加工之非晶矽膜SL1具有於俯視下沿x方向延伸之長方形的形狀。圖式中，記憶體單元區域1A及邏輯區域1B各者，顯示有各一個非晶矽膜SL1的圖案，但包含未圖示區域，則記憶體單元區域1A及邏輯區域1B各者，於俯視下呈行列狀配置有複數個非晶矽膜SL1。記憶體單元區域1A的非晶矽膜SL1的y方向中之寬度大於邏輯區域1B的非晶矽膜SL1的y方向中之寬度。
其次，如圖8及圖9所示，形成將非晶矽膜SL1的側壁加以覆蓋之邊壁SW1。於此，在非晶矽膜SL1及絕緣膜IF1上例如使用CVD法而沉積氧化矽膜後，回蝕（etch back）該氧化矽膜，藉以形成由該氧化矽膜構成之邊壁SW1。亦即，於該回蝕之中，使非晶矽膜SL1的頂面及絕緣膜IF1的頂面露出。如圖8所示，邊壁SW1具有於俯視下矩形之環狀構造。
其次，如圖10～圖12所示，例如進行濕蝕刻，藉以去除非晶矽膜SL1。藉此，於俯視下矩形之框狀邊壁SW1留存在記憶體單元區域1A及邏輯區域1B各者的絕緣膜IF1上。
其次，如圖13及圖14所示，僅在邏輯區域1B加工絕緣膜IF1與半導體基板SB的頂面的一部分，藉以形成由包含半導體基板SB的頂面的一部分構成之鰭片FB、鰭片FB周圍的槽D2。於此，露出邏輯區域1B，且形成將記憶體單元區域1A的邊壁SW1及絕緣膜IF1加以覆蓋之光阻膜PR1後，將光阻膜PR1及邏輯區域1B的邊壁SW1作為遮罩使用而進行乾蝕刻。
藉此，加工從邏輯區域1B的邊壁SW1露出之絕緣膜IF1及半導體基板SB的頂面的一部分，藉以在半導體基板SB的頂面形成向上方凸出之板狀鰭片FB。半導體基板SB的頂面的一部分之板狀圖案包含沿x方向延伸之二個鰭片FB，且具有於俯視下矩形的環狀構造。
其次，去除光阻膜PR1後，如圖15及圖16所示，僅在記憶體單元區域1A加工絕緣膜IF1與半導體基板SB的頂面的一部分，藉以形成由包含半導體基板SB的頂面之一部分構成之鰭片FA、鰭片FA周圍的槽D1。於此，露出記憶體單元區域1A，且形成將邏輯區域1B的邊壁SW1、絕緣膜IF1、鰭片FB、及半導體基板SB加以覆蓋之光阻膜PR2後，將光阻膜PR2及記憶體單元區域1A的邊壁SW1作為遮罩使用而進行乾蝕刻。
藉此，加工從記憶體單元區域1A的邊壁SW1露出之絕緣膜IF1及半導體基板SB的頂面的一部分，藉以在半導體基板SB的頂面形成向上方凸出之板狀鰭片FA。半導體基板SB的頂面的一部分之板狀圖案，包含沿x方向延伸之二個鰭片FA，且具有於俯視下矩形的環狀構造。
槽D1、D2形成於半導體基板SB的頂面。在垂直於半導體基板的主面之方向，從半導體基板SB的頂面即鰭片FA的頂面至槽D1的底面為止之距離DP1大於從半導體基板SB的頂面即鰭片FB的頂面至槽D2的底面為止之距離DP2。此外，於此已說明將使用圖13及圖14說明之步驟加以進行，藉以形成槽D2，其後將使用圖15及圖16說明之步驟加以進行而形成槽D2，但亦可於槽D2形成前，形成槽D1。
其次，去除光阻膜PR2後，如圖17及圖18所示，例如使用CVD法而由絕緣膜將槽D1、D2各者的內側加以埋填。該絕緣膜例如由氧化矽膜構成。其後，例如使用CMP（Chemical Mechanical Polishing；化學機械拋光）法拋光該絕緣膜及邊壁SW1。藉此，使記憶體單元區域1A及邏輯區域1B的絕緣膜IF1的頂面露出，並將絕緣膜IF1的頂面與埋填於槽D1、D2之上述絕緣膜各者的頂面平坦化。藉由該拋光去除邊壁SW1。埋填於槽D1、D2之上述絕緣膜構成元件分離區域EI。
其次，圖19及圖20所示，使用光刻技術及乾蝕刻法而去除從元件分離區域EI露出之絕緣膜IF1的一部分、包含半導體基板SB的頂面之板狀圖案的一部分。亦即，在記憶體單元區域1A，加工具有矩形的環狀構造之板狀圖案中之例如沿y方向延伸的部分，意即將沿y方向排列之二個鰭片FA彼此加以連接的部分。藉此，在構成板狀圖案、且沿y方向延伸之圖案中，去除上部的一部分。換言之，回蝕沿y方向延伸之板狀圖案的頂面。此步驟之中，同樣去除邏輯區域1B的板狀圖案中之將沿y方向排列之鰭片FB的端部彼此加以連接、且沿y方向延伸之圖案中之上部的一部分。又，雖然未圖示，但去除之圖案為任意圖案，且能藉由此除去步驟，而最終形成用以構成電路任意的鰭片FA、鰭片FB。
其次，使用CVD法等而將例如由氧化矽膜構成之絕緣膜埋填於於上述步驟已去除絕緣膜IF1的一部分及板狀圖案的一部分之區域。其後，例如使用CMP法而進行拋光，且藉此使該絕緣膜的頂面平坦化，並使絕緣膜IF1的頂面露出。
此外，圖19及圖20之中省略該絕緣膜與下者之邊界的圖示：使用圖17及圖18說明之步驟中埋填於槽D1、D2各者的內側之絕緣膜。此等絕緣膜構成元件分離區域EI。又，圖19之中，利用虛線顯示由元件分離區域EI所覆蓋之板狀圖案的輪廓。
其次，如圖21及圖22所示，藉由濕蝕刻而去除絕緣膜IF1並使鰭片FA、FB各者的頂面露出後，藉由回蝕而使元件分離區域EI的頂面後退，藉以使鰭片FA、FB各者的側壁從元件分離區域EI露出。該回蝕可使用乾蝕刻法或濕蝕刻法任一者而進行。此時，使係板狀圖案的一部分、且沿y方向延伸之下部圖案UP不從元件分離區域EI露出。意即，元件分離區域EI的頂面上所露之半導體基板SB僅係沿x方向延伸之鰭片FA、FB。
此外，針對元件分離區域EI的頂面之該回蝕，亦可針對記憶體單元區域1A及邏輯區域1B各者而分別進行。於此情形，於不進行回蝕之區域係以光阻膜所覆蓋之狀態下進行回蝕。如上所述，從元件分離區域EI露出之部分的鰭片FA的厚度與從元件分離區域EI露出之部分的鰭片FB的厚度之間亦可設有差異。
槽D1深於槽D2，因此埋填於槽D1之元件分離區域EI之從頂面至下底面為止的距離大於埋填於槽D2之元件分離區域EI之從頂面至下底面為止的距離。但是，於如同上述從元件分離區域EI露出之部分的鰭片FA的厚度與從元件分離區域EI露出之部分的鰭片FB的厚度之間有差異之情形下，記憶體單元區域1A及邏輯區域1B的元件分離區域EI的厚度可同等。即使於如此情形下，於垂直於半導體基板SB之主面的方向，從鰭片FA的頂面至元件分離區域EI的底面為止的長度大於從鰭片FB的頂面至元件分離區域EI的底面為止的長度。
本實施形態的主要特徵之一係藉由形成如此構造，而於下者設有差異：形成於記憶體單元區域1A之高耐壓元件的分離耐壓；以及形成於邏輯區域1B之低耐壓元件的分離耐壓。
其次，如圖23及圖24所示，形成絕緣膜IF2，其覆蓋從元件分離區域EI露出之鰭片FA、FB各者的表面。絕緣膜IF2例如能由熱氧化處理形成，且例如由氧化矽膜構成。絕緣膜IF2覆蓋鰭片FA、FB各者的頂面及側壁，且元件分離區域EI的頂面從絕緣膜IF2露出。
其次，如圖25及圖26所示，在元件分離區域EI、鰭片FA、FB、及絕緣膜IF2上例如使用CVD法而形成多晶矽膜（導體膜）SL2後，藉由CMP法等而拋光多晶矽膜SL2的頂面。其次，雖然省略圖示，但將多晶矽膜SL2的頂面加以熱氧化，藉以形成覆蓋該頂面之氧化矽膜。其次，在多晶矽膜SL2上例如使用CVD法而形成絕緣膜IF3。絕緣膜IF3例如由氮化矽膜構成。
其次，如圖27所示，使用光刻技術及乾蝕刻法而加工記憶體單元區域1A的絕緣膜IF3、多晶矽膜SL2、及絕緣膜IF2。亦即，於由光阻膜（未圖示）覆蓋邏輯區域1B之狀態下進行圖案化。該圖案化之後，去除光阻膜。藉此，於鰭片FA的正上，沿x方向排列形成由絕緣膜IF3、多晶矽膜SL2、及絕緣膜IF2構成之層疊圖案。藉由此圖案化，形成由多晶矽膜SL2構成之控制閘極電極CG，並形成由絕緣膜IF2構成之閘極絕緣膜GF。
由絕緣膜IF3及控制閘極電極CG構成之層疊圖案沿y方向延伸，且配置成橫越複數個鰭片FA上及閘極絕緣膜GF上。在記憶體單元區域1A，藉由上述蝕刻去除記憶體單元區域1A的絕緣膜IF3、多晶矽膜SL2、及絕緣膜IF2，而藉以將該層疊圖案形成處以外的區域露出鰭片FA的表面及元件分離區域EI的頂面。
其次，如圖28所示，進行熱氧化處理，藉以氧化從閘極絕緣膜GF露出之鰭片FA的表面及控制閘極電極CG的側壁。藉此，形成將鰭片FA的表面及控制閘極電極CG的側壁加以覆蓋的氧化矽膜（下層氧化膜）X1。圖28之中，顯示有從鰭片FA的表面至控制閘極電極CG的側壁整體連續形成之氧化矽膜X1，但在閘極絕緣膜GF的側壁亦可不形成氧化矽膜X1。
其次，例如使用CVD法而在氧化矽膜X1、絕緣膜IF1之上形成氮化矽膜N1。該氮化矽膜N1係作為用以在其後形成之記憶體單元累積電荷之陷阱絕緣膜而發揮功能。此外，於此已說明形成氮化矽膜N1作為電荷累積膜，但就電荷累積膜的材料而言不限於氮化矽膜，例如亦可形成由HfSiO（鉿矽酸鹽）構成之絕緣膜。其次，例如使用CVD法而在氮化矽膜N1上形成氧化矽膜（上層氧化膜）X2。
由在半導體基板SB上依序形成之氧化矽膜X1、氮化矽膜N1、及氧化矽膜X2構成之層疊膜，將ONO膜ON加以構成。與控制閘極電極CG的側壁銜接之ONO膜ON，係由從控制閘極電極CG側依序沿x方向形成之氧化矽膜X1、氮化矽膜N1、及氧化矽膜X2構成。於此，ONO膜ON之最上層之上層氧化膜的材料，不限於氧化矽，例如亦可係氧化鋁（Al2 O3 ）。
其次，如圖29所示，在ONO膜ON上例如使用CVD法而形成多晶矽膜SL3。多晶矽膜SL3的厚度具有至少為控制閘極電極CG的厚度以上之大小。於此，利用由控制閘極電極CG及絕緣膜IF3構成之層疊膜的膜厚之膜厚形成多晶矽膜SL3，藉以覆蓋包含控制閘極電極CG、絕緣膜IF3、及ONO膜ON之層疊膜。其後，使用CMP法等而將多晶矽膜SL3的頂面平坦化。
其次，藉由進行回蝕，而使多晶矽膜SL3的頂面後退，例如使多晶矽膜SL3的頂面的高度與控制閘極電極CG的頂面的高度相齊。藉此，將絕緣膜IF3及絕緣膜IF3加以覆蓋之ONO膜ON向多晶矽膜SL3的頂面上凸出。藉由針對上述多晶矽膜SL3之平坦化步驟及回蝕步驟，而去除邏輯區域1B的多晶矽膜SL3。
其次，如圖30所示，在ONO膜ON上及多晶矽膜SL3上例如使用CVD法而形成絕緣膜。該絕緣膜例如由氮化矽膜構成，且其厚度例如係10～50nm。其次，進行乾蝕刻，藉以使多晶矽膜SL3的頂面與絕緣膜IF3的正上之ONO膜ON的頂面從該絕緣膜露出。藉此，絕緣膜IF3的側壁隔著ONO膜ON而形成有由該絕緣膜構成之邊壁SW2。藉由該乾蝕刻步驟，去除邏輯區域1B的該絕緣膜。
其次，如圖31所示，將邊壁SW2作為硬遮罩使用而進行乾蝕刻，藉以加工多晶矽膜SL3。藉此，鰭片FA的表面所銜接之ONO膜ON的頂面從多晶矽膜SL3露出。在控制閘極電極CG旁邊的兩側，隔著ONO膜ON而形成由多晶矽膜SL3的圖案構成之記憶體閘極電極MG。其中，控制閘極電極CG的一側壁所鄰接之記憶體閘極電極MG係於其後步驟去除之圖案，不留存在完成後之半導體裝置。
其次，如圖32所示，使用光刻技術及蝕刻法，去除由控制閘極電極CG及絕緣膜IF3構成之層疊膜的一側壁所鄰接之記憶體閘極電極MG及該記憶體閘極電極MG的正上之邊壁SW2。藉此，控制閘極電極CG的另一側壁所鄰接之記憶體閘極電極MG存留。其次，去除從控制閘極電極CG、記憶體閘極電極MG露出之ONO膜ON。
亦即，ONO膜ON僅留存在記憶體閘極電極MG與鰭片FA之間、記憶體閘極電極MG與控制閘極電極CG之間、及邊壁SW與絕緣膜IF3之間。因此，記憶體單元區域1A之中，在從控制閘極電極CG及記憶體閘極電極MG露出之區域，鰭片FA的表面及元件分離區域EI的表面從ONO膜ON露出。又，在記憶體單元區域1A及邏輯區域1B，絕緣膜IF3的頂面及一側壁露出。
沿著鰭片FA的頂面即半導體基板SB而延伸之ONO膜ON、及沿著控制閘極電極CG的側壁而延伸之ONO膜ON，係連續形成，且具有L字型的剖面。鰭片FA上形成有：一對圖案，具有控制閘極電極CG、及該控制閘極電極CG隔著ONO膜ON所鄰接之記憶體閘極電極MG。在一對控制閘極電極CG彼此之間，一對記憶體閘極電極MG彼此相向。其次，於其後針對鰭片FA進行之雜質佈植步驟，就以防止鰭片FA受損傷等目的而言，亦可針對鰭片FA的表面進行氧化處理。
其次，如圖33所示，形成將記憶體單元區域1A加以覆蓋、且將邏輯區域1B的一部分露出之光阻膜的圖案（未圖示）後，將該光阻膜作為遮罩使用而進行乾蝕刻，藉以加工邏輯區域1B的絕緣膜IF3，其次加工多晶矽膜SL2。藉此，在鰭片FB上，一對由虛置閘極電極DG及虛置閘極電極DG上的絕緣膜IF3構成之層疊膜沿x方向排列並形成於鰭片FB的正上，且此虛置閘極電極DG係由由多晶矽膜SL2構成。此等層疊膜旁邊的區域之中，鰭片FB及元件分離區域EI露出。亦即，鰭片FB上隔著絕緣膜IF2而形成有虛置閘極電極DG及絕緣膜IF3。虛置閘極電極DG係於其後的步驟去除之偽擬閘極電極，不留存在完成之半導體裝置。
其次，去除上述光阻膜後，將絕緣膜IF3、邊壁SW2、及ONO膜ON作為遮罩使用而進行離子佈植步驟，藉以將n型雜質（例如P（磷）或As（砷））植入至鰭片FA、FB各者的頂面。藉此，形成複數個雜質濃度較低的n型半導體區域即擴展區域EX。記憶體單元區域1A的擴展區域EX，形成於具有控制閘極電極CG與記憶體閘極電極MG之圖案旁邊的鰭片FA的頂面，且此記憶體閘極電極MG隔著ONO膜ON鄰接該控制閘極電極CG。邏輯區域1B的擴展區域EX，形成於虛置閘極電極DG旁邊的鰭片FB的頂面。於此，亦可因應需要而對鰭片FA、FB以環形佈植進行p型雜質（例如B（硼））之植入。
其次，如圖34所示，在半導體基板SB上，例如使用CVD法而形成絕緣膜。該絕緣膜例如由氧化矽膜或氮化矽膜或此等層疊膜構成。其次，進行乾蝕刻，藉以使鰭片FA、FB、絕緣膜IF3各者的頂面從該絕緣膜露出。藉此，記憶體單元區域1A之中，在包含控制閘極電極CG、記憶體閘極電極MG、ONO膜ON、絕緣膜IF3、及邊壁SW2之圖案的兩側的側壁，形成由上述絕緣膜構成之邊壁SW。又，邏輯區域1B之中，在以虛置閘極電極DG及絕緣膜IF3作為層疊膜之兩側的側壁，形成由上述絕緣膜構成之邊壁SW。
其次，如圖35所示，將絕緣膜IF3、邊壁SW、SW2、及ONO膜ON作為遮罩使用而進行離子佈植步驟，藉以將n型雜質（例如P（磷）或As（砷））植入至鰭片FA、FB各者的頂面。藉此，形成複數個雜質濃度較高之n型半導體區域即擴散層DF。記憶體單元區域1A的擴散層DF係形成於具有控制閘極電極CG及記憶體閘極電極MG之圖案旁邊的鰭片FA的頂面，且此記憶體閘極電極MG隔著ONO膜ON鄰接該控制閘極電極CG。邏輯區域1B的擴散層DF係形成於虛置閘極電極DG旁邊的鰭片FB的頂面。
擴散層DF形成於與該擴散層DF所銜接之擴展區域EX相比，而在x方向更離開控制閘極電極CG、記憶體閘極電極MG、或虛置閘極電極DG更離開之位置。擴散層DF相較於擴展區域EX，而形成深度更深，且n型雜質濃度更高。相互銜接之擴展區域EX及擴散層DF，構成電晶體的源極/汲極區域。此後，為了使擴展區域EX內及擴散層DF內的雜質活性化，而因應需要而進行熱處理。
此外，於此已說明利用同一步驟形成記憶體單元區域1A及邏輯區域1B各者的源極/汲極區域，但可以在與邏輯區域1B所形成之電晶體相較而形成高耐壓記憶體單元之記憶體單元區域1A之中，將源極/汲極區域的雜質濃度定為大於邏輯區域的源極/汲極區域的雜質濃度。故，亦可分別進行以下步驟：記憶體單元區域1A的擴展區域EX、擴散層DF之形成步驟；以及邏輯區域1B的擴展區域EX、擴散層DF之形成步驟。又，於此已說明藉由離子佈植而形成源極/汲極區域，但亦可取代離子佈植而使用磊晶成長法，將導入有雜質之磊晶層形成於各閘極電極旁邊的鰭片的表面。
其次，如圖36所示，在半導體基板SB上，例如使用CVD法而依序形成由例如具有5～20nm的膜厚之氮化矽膜構成之絕緣膜（未圖示）、例如由氧化矽膜構成之層間絕緣膜IL。層間絕緣膜IL至少具有大於控制閘極電極CG之膜厚，且於此具有大於由閘極絕緣膜GF、控制閘極電極CG、及絕緣膜IF3構成之層疊膜的膜厚。
其次，如圖37及圖38所示，將層間絕緣膜IL的頂面例如使用CMP法而拋光，藉以平坦化。該拋光步驟之中，完全去除絕緣膜IF3、邊壁SW2，且去除邊壁SW、ONO膜ON各者的上部的一部分，並使控制閘極電極CG、記憶體閘極電極MG、及虛置閘極電極DG各者的頂面露出。意即，使控制閘極電極CG、記憶體閘極電極MG、及虛置閘極電極DG、ONO膜ON、邊壁SW、及層間絕緣膜IL各者的頂面在約略同一平面平坦化，且相齊為同高度。
藉此露出頂面之控制閘極電極CG、記憶體閘極電極MG、及源極/汲極區域，構成分裂閘極型的記憶體單元MC，此源極/汲極區域係由包含該控制閘極電極CG及記憶體閘極電極MG之圖案的兩側所形成之擴展區域EX及擴散層DF構成。亦即，記憶體單元MC構成MONOS型的非揮發性記憶體，此MONOS型的非揮發性記憶體包含控制閘極電極CG之第一電晶體、及記憶體閘極電極MG之第二電晶體。
如圖38所示，記憶體單元區域1A的控制閘極電極CG在鰭片FA及元件分離區域EI各者的正上，以橫越複數個鰭片FA的上部之方式沿y方向延伸。又，控制閘極電極CG形成為埋填於向元件分離區域EI上凸出之複數個鰭片FA彼此之間。又，邏輯區域1B的虛置閘極電極DG在鰭片FB及元件分離區域EI各者的正上，以橫越複數個鰭片FB的上部之方式沿y方向延伸。又，虛置閘極電極DG形成為埋填於向元件分離區域EI上凸出之複數個鰭片FB彼此之間。
其次，如圖39所示，於以光阻膜（未圖示）保護記憶體單元區域1A的控制閘極電極CG及記憶體閘極電極MG之狀態下進行濕蝕刻，藉以去除虛置閘極電極DG。其次，去除絕緣膜IF2。此外，絕緣膜IF2亦可不去除，而作為於其後步驟形成於邏輯區域1B之閘極絕緣膜的一部分而使用。藉由上述除去步驟，邏輯區域1B之中，在已去除虛置閘極電極DG及絕緣膜IF2之區域形成槽。其後，去除記憶體單元區域1A的上述光阻膜。
其次，如圖40所示，在半導體基板SB上，例如使用ALD（Atomic layer Deposition：原子層沉積）法而形成絕緣膜後，在該絕緣膜上例如藉由濺鍍法形成金屬膜，藉以將由該絕緣膜及該金屬膜構成之層疊膜埋填於上述槽內。其後，例如使用CMP法而進行拋光，藉以去除層間絕緣膜IL上多餘之上述絕緣膜及金屬膜，且使層間絕緣膜IL、控制閘極電極CG、及記憶體閘極電極MG各者的頂面露出。藉此，形成埋填於上述槽內之由絕緣膜構成之閘極絕緣膜GI、及隔著閘極絕緣膜GI而埋填於上述槽內之由金屬膜構成之閘極電極G1。
閘極電極G1與閘極電極G1旁邊的鰭片FB所形成之一對源極/汲極區域，構成電晶體Q1。電晶體Q1係利用較第一電晶體、第二電晶體任一者更低之電壓而驅動之低耐壓MISFET，且具有金屬閘極電極。就構成閘極絕緣膜GI之上述絕緣膜而言，例如可使用氧化鉿膜、氧化鋯膜、氧化鋁膜、氧化鉭膜、或氧化鑭膜等金屬氧化物膜。亦即，閘極絕緣膜GI係與氧化矽膜相較而電容率更高之高－k膜（高電容率膜）。
構成閘極電極G1之上述金屬膜例如係由二層層疊膜而構成。該層疊膜具有依序從半導體基板SB側層疊之第一金屬膜及第二金屬膜。第一金屬膜例如由鈦鋁（TiAl）膜構成，且第二金屬膜例如由鋁（Al）膜構成。又，亦可在第一金屬膜及第二金屬膜之間插設鈦（Ti）膜或氮化鈦（TiN）膜或此等的層疊膜，而調整電晶體Q1的閾值電壓。此外，圖式中將上述第一金屬膜及第二金屬膜作為一個金屬膜顯示。
閘極絕緣膜GI在上述槽內，覆蓋閘極電極G1的底面及側壁、以及該槽的底面及側壁。此外，於使用圖39說明之步驟除去絕緣膜IF2之情況下，亦可於形成閘極絕緣膜GI前進行氧化處理，藉以在該槽的底面形成新的絕緣膜，且將該絕緣膜作為閘極絕緣膜GI的一部分使用。又，於此，雖然已說明於虛置閘極電極DG（參照圖37）去除後形成上述高－k膜，但亦可於係形成將虛置閘極電極DG加以構成之多晶矽膜SL2（參照圖25）前、且係使用圖22說明之步驟後，形成該高－k膜，並將此高－k膜作為邏輯區域1B的閘極絕緣膜而留存。
其次，如圖41所示，藉由絕緣膜IF4而覆蓋邏輯區域1B的閘極電極G1的頂面後，形成將控制閘極電極CG及記憶體閘極電極MG各者的頂面加以覆蓋之矽化物層S1。
絕緣膜IF4由例如藉由CVD法形成之氧化矽膜構成。於此，以覆蓋記憶體單元區域1A及邏輯區域1B之方式形成絕緣膜IF4後，進行圖案化，藉以去除記憶體單元區域1A的絕緣膜IF4。藉此，將邏輯區域1B的層間絕緣膜IL、邊壁SW、及閘極電極G1各者的頂面加以覆蓋之絕緣膜IF4留存。其次，在露出之控制閘極電極CG及記憶體閘極電極MG上，例如使用濺鍍法而形成由鎳（Ni）膜或鈷（Co）膜構成之金屬膜後，進行熱處理，而使該金屬膜與下者進行反應：控制閘極電極CG及記憶體閘極電極MG各者的頂面。
藉此，將覆蓋控制閘極電極CG及記憶體閘極電極MG各者的頂面、且由鎳矽化物（NiSi）層或鈷矽化物（CoSi）層構成之矽化物層S1加以形成後，藉由濕蝕刻等去除未反應的金屬膜。藉此，元件分離區域EI及絕緣膜IF4露出。於此，因為由絕緣膜IF4覆蓋閘極電極G1，所以能防止金屬閘極電極即閘極電極G1受到該濕蝕刻所去除。又，矽化物層不形成於閘極電極G1上。
此後，雖然圖示省略，但在層間絕緣膜IL上形成層間絕緣膜，且形成將此等層間絕緣膜加以貫穿、並與控制閘極電極CG、記憶體閘極電極MG、源極/汲極區域、或閘極電極G1連接之複數個接點插栓（連接部），藉以完成本實施形態的半導體裝置。
具體而言，例如使用CVD法而將由氧化矽膜等構成之層間絕緣膜形成於層間絕緣膜IL上後，使用光刻技術及乾蝕刻法，形成將由層間絕緣膜IL及其上的該層間絕緣膜構成之層疊層間絕緣膜加以貫穿之複數個接觸孔洞。接觸孔洞係使構成記憶體單元MC的源極/汲極區域之擴散層DF、構成電晶體Q1的源極/汲極區域之擴散層DF、控制閘極電極CG、記憶體閘極電極MG、或閘極電極G1各者的頂面從層疊層間絕緣膜露出之開口部。此外，在控制閘極電極CG及記憶體閘極電極MG各者的正上之接觸孔洞的底面，露出矽化物層S1的頂面。
其次，例如使用濺鍍法等而在層疊層間絕緣膜上，將例如主要由鎢（W）構成之金屬膜形成作為連接用的導電膜，且藉此將各接觸孔洞內完全地埋填。於此，於形成例如由鈦膜或氮化鈦膜或此等層疊膜構成之阻障導體膜後，在阻障導體膜上形成由鎢膜構成之主導體膜，藉以形成由阻障導體膜及主導體膜構成之該金屬膜。其後，由CMP法等去除層疊層間絕緣膜上之無用的該金屬膜，藉以形成埋填於各接觸孔洞內之接點插栓。接點插栓電性連接至控制閘極電極CG、記憶體閘極電極MG、源極/汲極區域、或閘極電極G1。
＜半導體裝置及其製造方法的效果＞ 以下，使用顯示有比較例之圖55及圖56而說明本實施形態的半導體裝置及其製造方法的效果。圖55及圖56係將比較例之半導體裝置加以顯示之剖面圖，且係包含由FINFET構成之記憶體單元之剖面圖。圖55與圖2同樣係沿著鰭片的延伸方向之剖面圖，且係將記憶體單元區域及邏輯區域的電晶體加以顯示之剖面圖。圖56與圖3同樣係沿著閘極電極的延伸方向之剖面圖，且係將記憶體單元區域及邏輯區域的閘極電極加以顯示之剖面圖。亦即，圖55係與圖1的A－A線及C－C線對應之位置的剖面圖，圖56係與圖1的B－B線及D－D線對應之位置的剖面圖。
構成快閃記憶體之記憶體單元，相較於邏輯區域所形成之電晶體而言，係利用較高的電壓而驅動，因此為了防止相鄰之單元彼此之間產生擊穿，而須要高耐壓性能。另一方面，構成邏輯電路之低電阻電晶體，即使不具有如同記憶體單元的高耐壓性能，亦不發生鄰接單元彼此之間的擊穿。因此，邏輯區域的電晶體，與構成記憶體單元之電晶體相比，所要求之耐壓性能較低。
具有鰭型通道之FET，係藉由埋填於相鄰之鰭片彼此之間的槽內之元件分離區域，而進行元件間的耐壓分離。此情況下，該槽越深、且從鰭片的頂面至元件分離區域的底面為止之高低差異越大，則越能提昇元件間的耐壓。又，鰭片彼此之間的距離越大，則越能提升元件間的耐壓。因此，能在不要求高耐壓性能的邏輯區域，利用縮短鰭片彼此之間的距離而提昇元件的積體度。
於此，當上部記憶體單元形成之鰭片彼此之間的元件分離區域的深度為淺時，則鄰接單元彼此之間容易發生擊穿或干擾（誤寫入），降低半導體裝置的可靠性。為了防止上述情形，如圖55及圖56所示，吾人考慮將記憶體單元區域1A及邏輯區域1B各者的槽D3、D4深幅地形成，提昇不同之鰭片FC上所形成之記憶體單元MC間的耐壓。於此，槽D3及槽D4因為係於加工半導體基板SB的頂面之同一步驟形成，所以具有相同深度。
但是，於將邏輯區域1B的鰭片FD彼此之間的槽D4深幅地形成之情況下，會有以下疑慮：當欲縮小邏輯區域1B的鰭片FD彼此的距離而提昇元件的積體度時，則無法適當埋填於與由沉積法形成之元件分離區域EI相較而更深的槽D4內。亦即，縱橫比大之槽D4內之中，產生埋填缺陷。此情況下，會產生邏輯區域的元件間之耐壓降低、或成膜異常、異物留存於缺陷部等問題，半導體裝置的可靠性、耐壓性能、及產出率降低。
故，於提昇記憶體單元區域1A的元件間的耐壓而使槽D3、D4為深之情況下，為了防止邏輯區域1B的槽D4內之元件分離區域EI之埋填異常發生，而產生大程度確保邏輯區域1B的鰭片FD彼此的間隔之必要性，半導體裝置的細微化變得困難。如上所述，會有難以使半導體裝置的可靠性提昇及性能提昇並存之問題。此外，圖55及圖56顯示一般形成有元件分離區域EI之構造，但於元件分離區域EI未適當埋填於槽D4內之情況下，則可能有以下情形：空隙產生在槽D4內的元件分離區域EI中、或凹凸形成於元件分離區域EI的頂面。
於是，本實施形態藉由各別的步驟、以各別的深度形成圖1～圖3所示之記憶體單元區域1A的槽D1、邏輯區域1B的槽D2。亦即，在上部形成有記憶體單元MC之鰭片FA彼此之間的槽D1（參照圖3）的深度，大於在上部形成有低耐壓電晶體Q1之鰭片FB彼此之間的槽D2（參照圖3）的深度。換言之，在垂直於半導體基板SB之主面的方向，從鰭片FA的頂面至記憶體單元區域1A的元件分離區域EI的底面為止的長度，大於從鰭片FB的頂面至邏輯區域1B的元件分離區域EI的底面為止的長度。
因此，能藉由使槽D1為深，而提昇不同之鰭片FA各者的上部所形成之高耐壓MONOS記憶體即記憶體單元MC彼此的耐壓，且防止此等記憶體單元MC相互間之擊穿及干擾之產生。又，因為能提昇鰭片FA彼此之間的耐壓，所以能防止擊穿之產生，且收窄鰭片FA彼此的間隔。因此，能提昇記憶體單元MC的積體度。
又，邏輯區域1B之中，因為能淺幅地形成槽D2，所以能提昇槽D2內中之元件分離區域EI的埋填性。因此，可縮小不同之鰭片FB各者的上部所形成之低耐壓電晶體Q1彼此的間隔。如圖3所示，相鄰之鰭片FB彼此相互間的距離小於相鄰之鰭片FA彼此相互間的距離。如上所述，能藉由縮短鰭片FB彼此的間隔，而提昇元件的積體度。
藉由以上說明，能提昇半導體裝置的可靠性、且提昇半導體裝置的性能。
此外，如圖3所示，本實施形態藉由將鰭片FA的兩側的槽D1各者同樣深程度形成，而可確保與其他鰭片FA之間的耐壓。又，能藉由將鰭片FB的兩側的槽D2各者同樣淺程度形成，而有效提昇元件的積體度。意即，若僅於預定的鰭片旁邊的兩側的槽各者的深度設有差異，則無法得到上述效果。
上述效果在如同本實施形態具有金屬閘極電極、且具有須高速動作之低耐壓電晶體Q1之半導體裝置有效。其中，邏輯區域1B的電晶體Q1的閘極電極G1亦可非金屬閘極電極。意即，本實施形態已說明藉由於源極/汲極區域形成後形成閘極電極G1的方法即所謂後閘極製程，而形成記憶體單元MC及電晶體Q1。相對於此，於不將電晶體Q1的閘極電極更換為金屬閘極電極而將於本實施形態形成作為虛置閘極電極之多晶矽膜作為閘極電極使用之情形下，亦可不進行使用圖37～圖40說明之步驟。
＜關於變形例1＞ 以下，使用圖42及圖43而說明本實施形態之半導體裝置的變形例1。圖42及圖43係本實施形態的變形例1之半導體裝置的剖面圖。圖42及圖43顯示與使用圖14及圖16說明之步驟相同步驟中之相同處的剖面。於此，說明於形成鰭片周圍的槽後，進行氧化處理而覆蓋鰭片的表面，且藉此而於其後步驟進行之光阻膜的形成步驟、除去步驟、及清洗步驟等保護鰭片的表面。
本變形例的半導體裝置的製造步驟之中，進行使用圖5～12說明之步驟後，如圖42所示，進行與使用圖13及圖14而說明之步驟同樣的步驟，而形成邏輯區域1B的槽D2及鰭片FB。其後，去除光阻膜PR1（參照圖13及圖14）。然後進行清洗步驟。其次，例如進行熱氧化等氧化處理，藉以形成將露出之邏輯區域1B的半導體基板SB的表面加以覆蓋之絕緣膜IF6。絕緣膜IF6係由氧化矽膜構成。藉此，鰭片FB的側壁係由絕緣膜IF6所覆蓋。
該氧化處理之中，因為環境氣體中的氧與半導體基板SB的表面的矽反應而形成氧化矽膜，所以鰭片FB的側壁的一部分更換為絕緣膜IF6。因此，沿著半導體基板SB的主面之方向中之鰭片FB的寬度變小。
其次，如圖43所示，進行與使用圖15及圖16說明之步驟同樣的步驟。亦即，藉由光阻膜PR2（參照圖15及圖16）而覆蓋邏輯區域1B。此時，因為利用絕緣膜IF6而覆蓋鰭片FB的側壁，所以能防止光阻內雜質導致之對矽的汚染、擴散。其次，形成記憶體單元區域1A的槽D1及鰭片FA。其後，去除光阻膜PR2，然後進行清洗步驟。
其次，例如進行熱氧化等氧化處理，藉以形成將露出之記憶體單元區域1A的半導體基板SB的表面加以覆蓋之絕緣膜IF5。絕緣膜IF5係由氧化矽膜構成。藉此，鰭片FA的側壁係由絕緣膜IF5所覆蓋，且能去除上述加工導致之對於矽之損傷層。又，該熱處理之中，鰭片FB的表面進一步氧化，絕緣膜IF6進一步變厚，沿著半導體基板SB的主面之方向中之鰭片FB的寬度進一步變小。
此後的步驟，以與使用圖19～圖41說明之步驟同樣的方式進行，藉此完成本變形例之半導體裝置。
於此，使用圖8及圖9說明之步驟之中，在記憶體單元區域1A及邏輯區域1B，自相匹配地形成具有同一寬度之邊壁SW1。因此，當利用使用圖13～圖16說明之步驟將此等的邊壁SW1作為遮罩而形成鰭片FA、FB時，則鰭片FA、FB各者的寬度可為同等。
相對於此，如同本變形例於鰭片形成後進行鰭片的表面的氧化處理之情況下，於邏輯區域1B的鰭片FB之形成步驟及記憶體單元區域1A的鰭片FA之形成步驟各者進行氧化處理，因此與鰭片FA相較而言先形成之鰭片FB的表面係氧化二次。因此，與表面僅氧化一次之鰭片FA相比，鰭片FB的表面的氧化量大，且鰭片FB的寬度小於鰭片FA的寬度。意即，能將鰭片FA、FB各者的寬度定為不同大小。
本變形例之中，能將鰭片FB的寬度定為小於鰭片FA的寬度，因此與圖41所示之記憶體單元MC的閘極寬度相比，能縮小電晶體Q1的閘極寬度，並藉此提昇電晶體Q1的控制性。
＜變形例2＞ 以下，使用圖44及圖45而說明本實施形態之半導體裝置的變形例2。圖44及圖45係本實施形態的變形例2之半導體裝置的剖面圖。圖44及圖45顯示與使用圖16及圖14說明之步驟相同步驟中之相同處的剖面。於此，說明於形成鰭片周圍的槽後，進行氧化處理而藉以覆蓋鰭片的表面，並藉此而於其後步驟進行之光阻膜的形成步驟保護鰭片的表面。於此，與上述變形例1相反，先形成記憶體單元區域的鰭片，其後形成邏輯區域的鰭片。
本變形例之半導體裝置的製造步驟之中，於進行使用圖5～12說明之步驟後，如圖44所示，進行與使用圖15及圖16說明之步驟同樣的步驟，而形成記憶體單元區域1A的槽D1及鰭片FA。其後，去除光阻膜PR2（參照圖15及圖16），然後進行清洗步驟。其次，例如進行熱氧化等氧化處理，藉以形成將露出之記憶體單元區域1A的半導體基板SB的表面加以覆蓋之絕緣膜IF5。絕緣膜IF5係由氧化矽膜構成。藉此，由絕緣膜IF5覆蓋鰭片FA的側壁。藉由該氧化處理，而使沿著半導體基板SB的主面之方向中之鰭片FA的寬度變小。
其次，如圖45所示，進行與使用圖13及圖14說明之步驟同樣的步驟。亦即，於藉由光阻膜PR1而覆蓋記憶體單元區域1A之狀態下，形成邏輯區域1B的槽D2及鰭片FB。其次，去除光阻膜PR1（參照圖13及圖14），然後進行清洗步驟。其次，例如進行熱氧化等氧化處理，藉以形成將露出之邏輯區域1B的半導體基板SB的表面加以覆蓋之絕緣膜IF6。絕緣膜IF6係由氧化矽膜構成。藉此，鰭片FB的側壁係由絕緣膜IF6所覆蓋。
又，該熱處理之中，鰭片FA的表面進一步氧化，絕緣膜IF5進一步變厚，沿著半導體基板SB的主面之方向中之鰭片FA的寬度進一步變小。於此，與前述變形例1不同，鰭片FB的表面僅氧化一次，因此與鰭片FB的表面係氧化二次之情形相比，絕緣膜IF6的膜厚較小。故，形成於槽D2兩側的側壁、且相互相向之絕緣膜IF6彼此之間的距離，大於鰭片FB的表面氧化二次之情形。
此後的步驟，同樣進行使用圖19～圖41說明之步驟，且藉此完成本變形例的半導體裝置。
本變形例之中，與鰭片FA相較後形成之鰭片FB的表面僅氧化一次，因此與鰭片FB的表面係氧化二次之情形相比，在沿著半導體基板SB的主面之方向相向之絕緣膜IF6彼此之間的槽D2的寬度變大。因此，與鰭片FB的表面係氧化二次之情形相比，能提昇元件分離區域EI的埋填性，因此能縮小鰭片FB彼此之間的距離，且進一步提昇邏輯區域1B中之積體度。
（實施形態2） 以下，使用圖46～圖48說明本實施形態2。圖46～圖48係將本實施形態之半導體裝置的製造步驟加以說明之剖面圖。圖46顯示使用圖16說明之步驟後，去除光阻膜之狀態下的剖面。圖47及圖48顯示已完成之半導體裝置，且分別顯示與圖2及圖3相同處之剖面。亦即，圖46及圖48係與圖1的B－B線及D－D線對應之位置的剖面圖，圖47係與圖1的A－A線及C－C線對應之位置的剖面圖。
設明本實施形態之中各鰭片設置有推拔之情事。於此，說明將記憶體單元區域的鰭片加以分離之槽的深度、與使邏輯區域的鰭片加以分離之槽的深度相齊的構造，但亦可如前述實施形態1，使記憶體單元區域及邏輯區域各者的分離槽的深度設有差異。
本實施形態之半導體裝置的製造步驟之中，首先進行使用圖5～圖12說明之步驟後，於預定蝕刻條件下，進行使用圖13～圖16說明之步驟，然後去除光阻膜PR2，藉以獲得圖46所示之構造。使用圖13～圖16而說明之槽D1、D2、鰭片FA及FB的形成步驟之中，於將半導體基板SB加以乾蝕刻之際，使用包含HBr（溴化氫）、CHF3 （三氟甲烷）、及O2 （氧）之蝕刻氣體而進行蝕刻。又，使用圖15及圖16說明之鰭片FA的形成步驟與使用圖13及圖14說明之鰭片FB的形成步驟相比，利用CHF3 （三氟甲烷）的流量比為小的條件進行蝕刻。
亦即，例如於藉由HBr－Cl2 －O2 －CHF3 系混合氣體之環境氣體中的蝕刻而分別形成鰭片FA、FB之情況下，當使CHF3 氣體的流量比增加時，則在鰭片的側壁獲得正推拔形狀，而越使CHF3 氣體的流量比減少，則鰭片的側壁越接近垂直形狀。意即，鰭片的側壁與半導體基板的主面而形成之角度接近90度。
關於此理由，吾人認為如下。亦即，CHF3 氣體的流量比大的情況下，蝕刻生成物容易沉積，在圖案端部形成側面保護膜。此側面保護膜作為蝕刻的遮罩材而作用，因此矽的寬度隨著矽蝕刻往圖案下部區域前進而變廣。於是，就最終形狀而言，獲得正推拔形狀。
另一方面，CHF3 氣體的流量比為小時，蝕刻時不易形成側面保護膜。因此，因為無側面保護膜所成之針對蝕刻的保護作用，所以即使蝕刻前進，矽的寬度亦不擴大，就最終形狀而言，獲得近於垂直的形狀。
本實施形態之中，於為了記憶體單元區域1A的鰭片FA之形成而進行的蝕刻步驟，減低CHF3 氣體的流量比，用以使鰭片FA的側壁接進垂直形狀，於為了邏輯區域1B的鰭片FB之形成而進行的蝕刻步驟，利用與鰭片FA的形成步驟相較而CHF3 氣體的流量比更大的條件進行蝕刻。因此，鰭片FA的頂面與鰭片FA的側壁形成之角度大於90度，且小於鰭片FB的頂面與鰭片FB的側壁形成之角度。
此後的步驟係進行與使用圖17～圖41說明之步驟同樣的步驟，藉以完成圖47及圖48所示之半導體裝置。所形成之記憶體單元MC的寫入方法係SSI方式，且抹除方法係BTBT方式。
藉由乾蝕刻形成鰭片之情況下，吾人認為鰭片的側壁不垂直於半導體基板SB的主面，而係稍微斜傾。亦即，鰭片的側壁相對於半導體基板SB的主面具有推拔。本實施形態之中，如圖46所示，鰭片FA的側壁係傾斜於半導體基板SB的主面而形成，且垂直於該主面的方向與該側壁之間的角度係a1。又，鰭片FA的頂面與該側壁形成之角度係b1。又，鰭片FB的側壁係傾斜於半導體基板SB的主面而形成，且垂直於該主面的方向與該側壁之間的角度係a2。又，鰭片FB的頂面與該側壁形成之角度係b2。本發明所稱之側壁的推拔係指上述角度a1、a2。
本實施形態之中，如同上述於鰭片FA的形成步驟與鰭片FB的形成步驟變更CHF3 的流量比，因此鰭片FA的側壁的推拔小於鰭片FB的側壁的推拔。亦即，a1＞a2之關係、及b1＞b2之關係成立。亦即，與鰭片FB的側壁相比，鰭片FA的側壁係以接近垂直於半導體基板SB之主面的角度形成。換言之，相較於角度b2，角度b1近於直角。此外，於此為了防止鰭片FA、FB倒塌，而將角度b1、b2均定為90度以上。
其次，使用圖57說明本實施形態之半導體裝置及其製造方法的效果。圖57係用以說明將鰭片的表面氧化之情形下的鰭片的構造之剖面圖。
鰭片的表面例如於使用圖23及圖24說明之步驟氧化，且由藉此形成之氧化矽膜所覆蓋。又，鰭片的表面亦於將使用圖28說明之ONO膜ON加以構成之下層的氧化矽膜（下層氧化膜）X1的形成步驟氧化。又，於用以形成使用圖33及圖35說明之源極/汲極區域之佈植步驟前，藉由氧化膜而覆蓋保護鰭片的表面之情形下，亦針對鰭片進行氧化處理。與如同邏輯區域形成濃度小的源極/汲極區域之情形相較，如同記憶體單元區域形成濃度高的源極/汲極區域之情形特別須要如上所述形成氧化膜，用以保護鰭片的表面免於受離子佈植影響。基於以上理由，與邏輯區域相比，記憶體單元區域的鰭片受氧化的量較大。
此等氧化步驟之中，構成鰭片的表面之矽與氧反應而形成氧化矽膜，因此因氧化而鰭片的表面的矽更換為氧化矽膜。意即鰭片的表面受到侵蝕。於此，圖57分別顯示有表面已氧化之鰭片FE、EF。鰭片FE的側壁係垂直於半導體基板SB的主面而形成，鰭片FF的側壁係相對於半導體基板SB的主面具有推拔。因此，鰭片FF朝上方而末端漸細、具有尖梢的形狀。
將鰭片FE、FF的表面加以氧化之情況下，鰭片FE、FF各者的表面更換為氧化矽膜即絕緣膜IF7，鰭片FE、FF各者的寬度變小。於此，鰭片FF具有上端漸細的形狀，因此該上端特別容易氧化。故，因鰭片FF的表面受到侵蝕而寬度變小，而由矽構成之鰭片FF的末端變為更細尖狀，且鰭片FF的頂面的寬度特別變小。此情況下，吾人認為於其後步驟形成於鰭片FF上之電晶體的通道的y方向的寬度即閘極寬度過小、或鰭片形狀出現問題。因此，在該電晶體會有產生動作缺陷的疑慮。
另一方面，「側壁的推拔小、且具有以接近垂直於半導體基板SB之主面的角度形成之側壁之」鰭片FE，即使表面的氧化量與鰭片FF係同樣的量，亦能充分維持鰭片FE的頂面的寬度，因此能防止鰭片FE的上端的形狀出現問題。故，於鰭片FE的表面受到氧化之情形下，能防止在鰭片FE上所形成之電晶體產生動作缺陷。
如同上述，與邏輯區域相比，記憶體單元區域的鰭片受到氧化的量較大，因此與邏輯區域的鰭片相比，記憶體單元區域的鰭片的側壁只要推拔小、且以接近垂直於半導體基板SB的主面之角度形成，則容易防止氧化導致之動作缺陷的產生。
本實施形態如圖46～圖48所示，鰭片FA的側壁與鰭片FB的側壁相比，係以接近垂直於半導體基板SB的主面之形狀形成，且推拔小。因此，為了形成記憶體單元MC而氧化步驟多於邏輯區域1B之記憶體單元區域1A之中，鰭片FA的頂面與側壁形成之角度b1近於直角，能藉以防止鰭片表面之氧化為原因之電晶體的動作缺陷的產生。故，能提昇半導體裝置的可靠性。又，因為能防止動作缺陷的產生、並且使鰭片FA的寬度變小，所以能提昇記憶體單元的特性。
又，鰭片FB與鰭片FA相比而側壁的推拔大，且鰭片FB的側壁係傾斜於半導體基板SB的主面及槽D2的底面而形成。換言之，鰭片FB的側壁與槽D2的底面之連接部分非直角。此情況下，於使用圖17及圖18說明之步驟中容易將元件分離區域EI埋填於槽D2內。換言之，提昇槽D2的埋填性。因此，即便使相鄰之鰭片FB彼此接近，亦能適當將元件分離區域EI埋填於槽D2內，因此能提昇邏輯區域1B中之元件的積體度。
於此，圖47所示之記憶體單元MC係一種寫入方法為SSI方式、且抹除方法為BTBT方式之記憶體（參照圖54的A欄）。如此記憶體單元MC的寫入動作之中，藉由記憶體閘極電極MG的正下的鰭片FA的頂面的陡峭電場而使電子加速，且藉由將藉此產生之熱電子注入至氮化矽膜N1內之SSI方式而進行資訊的寫入。又，抹除動作之中，使電場集中至記憶體閘極電極MG的正下的鰭片FA的頂面而產生撞擊離子，藉以藉由將熱孔注入至氮化矽膜N1之BTBT方式而進行資訊的抹除。
此時，若鰭片FA的角部的角度意即鰭片FA的頂面與側壁形成之角度b1（參照圖46）近於90度，則於SSI方式的寫入動作及BTBT方式的抹除動作，電場容易集中至鰭片FA的上部，資訊的改寫效率提昇。亦即，能防止於寫入動作及抹除動作進行錯誤改寫動作。
本實施形態如圖46所示，鰭片FA的頂面的角部的角度b1小於鰭片FB的頂面的角部的角度b2，且近於90度。因此，圖47所示之記憶體閘極電極MG的正下的鰭片FA的頂面的角部，因為電場容易集中，所以能於寫入方法為SSI方式、且抹除方法為BTBT方式之記憶體單元MC，防止錯誤寫入的產生。故，能提昇半導體裝置的可靠性。
＜變形例＞ 以下，與使用圖46說明之構造相反，使用圖49說明記憶體單元區域的鰭片的側壁具有大的推拔之情形。圖49係本實施形態的變形例之半導體裝置的剖面圖。圖49與圖48不同，就記憶體單元區域1A的半導體裝置的剖面而言，顯示有係沿著y方向之剖面、且係包含記憶體閘極電極MG及其正下的ONO膜ON之剖面。圖49的邏輯區域1B中之剖面的位置與圖3及圖48相同。
本實施形態之半導體裝置的構造，鰭片FA的推拔角度大於鰭片FB的推拔角度，此點之外則與使用圖47及圖48說明之構造相同。
亦即，半導體裝置的製造步驟中使用圖13～圖16說明之槽D1、D2、鰭片FA及FB的形成步驟之中，將半導體基板SB加以乾蝕刻之際，使用包含HBr（溴化氫）、CHF3 （三氟甲烷）、及O2 （氧）之蝕刻氣體而進行蝕刻。又，使用圖15及圖16說明之鰭片FA的形成步驟，與使用圖13及圖14說明之鰭片FB的形成步驟相比，係以CHF3 （三氟甲烷）的流量比為大的條件進行蝕刻。
因此，鰭片FA的頂面與鰭片FA的側壁形成之角度c1大於90度，且大於鰭片FB的頂面與鰭片FB的側壁形成之角度c2。此後步驟之中，進行與使用圖17～圖41說明之步驟同樣的步驟，藉以完成圖49所示之半導體裝置。圖49所示之記憶體單元MC的寫入方法為SSI方式，抹除方法為FN方式（參照圖54的B欄）。
其次，使用圖58及圖59說明本變形例之半導體裝置及其製造方法的效果。圖58及圖59係將鰭片上的記憶體單元中之寫入、抹除動作加以說明之剖面圖。圖58及圖59係沿著y方向（閘極寬度方向）之剖面圖，且係將記憶體閘極電極與記憶體閘極電極的正下所配置之ONO膜、鰭片、元件分離區域加以顯示之擴大剖面圖。圖58及圖59之中，為使圖式容易理解，而省略影線。
寫入方法係SSI方式之記憶體單元進行寫入之際，熱電子從鰭片的頂面的通道注入至ONO膜內的氮化矽膜，藉此寫入資訊。亦即，電子注入至鰭片的頂面的端部即角部附近的ONO膜內。相對於此，抹除方法係FN方式之記憶體單元進行抹除之際，熱孔從記憶體閘極電極內注入至ONO膜內的氮化矽膜，且將於上述寫入動作注入至ONO膜內的電子加以抵消，藉以抹除資訊。因此，於寫入時電子所注入至ONO膜之處與於抹除時孔洞所注入至ONO膜之處，須係ONO膜內的同一區域。
但是，如圖58所示，於鰭片FG的側壁係垂直於半導體基板的主面之情況，與寫入時熱電子係注入至鰭片FG的頂面的端部即角部附近的ONO膜ON內之情況相較，抹除時之熱孔特別容易從記憶體閘極電極MG的具有與銳角相近角度之角部注入至ONO膜ON內。此係因為電場容易集中至記憶體閘極電極MG內的該角部。
意即，在垂直於半導體基板SB的主面之鰭片FG的側壁與元件分離區域EI的頂面之連接部的附近，記憶體閘極電極MG具有直角的角部，於此情況下，熱孔容易注入至該角部附近的ONO膜ON。因此，寫入時之電子的注入處與抹除時之孔洞的注入處產生偏移，因此產生以下疑慮：即使進行抹除動作，但記憶體單元的資訊仍不受抹除。
相對於此，如圖59所示，鰭片FH的側壁相對於半導體基板SB的主面具有推拔之情形下，在該側壁與元件分離區域EI的頂面之連接部的附近，記憶體閘極電極MG的角部的角度變大。故，能防止於抹除動作中記憶體閘極電極MG內的電場集中至該角部，且使孔洞的注入處接近鰭片FH的頂面的角部側。亦即，能防止寫入時之電子的注入處與抹除時之孔洞的注入處產生偏移。
本變形例之中，如圖49所示，沿著元件分離區域EI的頂面、元件分離區域EI上所露出之鰭片FA的側壁、及鰭片FA的頂面而形成ONO膜ON。又，鰭片FA的頂面與側壁、及元件分離區域EI的頂面隔著ONO膜ON而由記憶體閘極電極MG所覆蓋。
於此，本變形例之中，使鰭片FA的推拔大於鰭片FB的推拔，防止記憶體閘極電極MG的角度在鰭片FA的側壁與元件分離區域EI的頂面之連接部的附近成為與銳角相近的角度（例如直角）。因此，能與使用圖59說明之構造同樣使孔洞的注入處接近鰭片FA的頂面的角部側，因此能防止寫入時之電子的注入處與抹除時之孔洞的注入處產生偏移。故，能提昇改寫效率，並提昇半導體裝置的可靠性。
（實施形態3） 以下與前述實施形態1、2不同，使用圖50～圖53說明並非設置記憶體單元而係設置高耐壓FINFET之情形。圖50、圖52、及圖53係將本實施形態之半導體裝置的製造步驟加以說明之剖面圖。圖51係將本實施形態之半導體裝置的製造步驟加以說明之俯視圖。
圖50將進行與使用圖27、及圖33說明之步驟對應之閘極電極形成步驟後之製造步驟中的半導體裝置加以顯示。意即，圖50係與圖10的A－A線及C－C線對應之位置的剖面圖。其中，圖50中的左側並非顯示記憶體單元區域而係顯示I／O（Input／Output）區域1C中之剖面。圖51係與圖1對應之俯視圖。圖52係與圖2及圖41對應之剖面圖。圖53係與圖3對應之剖面圖。亦即，圖52係圖51的A－A線及C－C線中之剖面圖，圖53係圖51的B－B線及D－D線中之剖面圖。
本實施形態之半導體裝置的製造步驟之中，首先進行與使用圖5～圖26說明之步驟同樣的步驟。其中，因為取代記憶體單元而說明高耐壓電晶體的形成步驟，所以圖50之中顯示I／O區域1C。I／O區域係一種將構成I／O電路之高耐壓半導體元件加以設置的區域。I／O電路係輸入輸出電路，且用以從半導體晶片內而在與連接於半導體晶片外部之設備之間進行資料的輸入輸出。圖50之中，左側顯示I／O區域1C，且右側顯示邏輯區域1B。此件於其後說明使用之圖51及圖52亦同樣。
其次，如圖50所示，同時進行使用圖27及圖33說明之閘極電極形成步驟。但是，與前述實施形態1不同，於此並非在I／O區域1C的鰭片FA上形成一對閘極電極，而係僅形成一個閘極電極G2。亦即，於此使用光刻技術及乾蝕刻法而將I／O區域1C及邏輯區域1B的絕緣膜IF3圖案化，然後將絕緣膜IF3的正下的多晶矽膜SL2、及絕緣膜IF2圖案化。藉此，形成由I／O區域1C的多晶矽膜SL2構成之閘極電極G2、由邏輯區域1B的多晶矽膜SL2構成之閘極電極G1、由I／O區域1C的絕緣膜IF2構成之閘極絕緣膜GF。
此後，進行使用圖34～圖41說明之步驟，藉以完成圖51～圖53所示之本實施形態之半導體裝置。如圖51所示，閘極電極G2在I／O區域1C沿y方向延伸，且以橫越複數個鰭片FA的正上之方式形成。如圖52所示，閘極電極G2與閘極電極G2旁邊的鰭片FA的頂面所形成之源極/汲極區域，構成高耐壓電晶體Q2。
本實施形態之中，與前述實施形態1同樣，藉由各別的步驟、以各別的深度形成I／O區域1C的槽D1與邏輯區域1B的槽D2。亦即，在上部形成有高耐壓電晶體Q2之鰭片FA彼此之間的槽D1的深度，大於在上部形成有低耐壓電晶體Q1之鰭片FB彼此之間的槽D2的深度。換言之，在垂直於半導體基板SB的主面的方向，從鰭片FA的頂面至I／O區域1C的元件分離區域EI的底面為止之長度，大於從鰭片FB的頂面至邏輯區域1B的元件分離區域EI的底面為止之長度。
因此，能藉由使槽D1為深，而提昇不同之鰭片FA各者的上部所形成之高耐壓電晶體Q2彼此的耐壓，防止此等電晶體Q2相互間中之擊穿的產生。又，邏輯區域1B能淺程度形成槽D2，因此提昇槽D2內中之元件分離區域EI的埋填性。因此，因為能將不同之鰭片FB各者的上部所形成之低耐壓電晶體Q1彼此的間隔縮小，所以能提昇元件的積體度。故，能提昇半導體裝置的可靠性，並且提昇半導體裝置的性能。
以上，已基於實施形態而具體說明由本案發明者達成之發明，但本發明不限定於前述實施形態，當可在不離脫其要旨的範圍進行各種變更。
例如，可組合前述實施形態1與前述實施形態2，亦可組合前述實施形態2與前述實施形態3。
此外，以下記載實施形態所記載之內容的一部分。
（1）一種半導體裝置，具有： 半導體基板，具有沿著主面而排列之第一區域及第二區域； 複數個第一凸出部，係前述第一區域的前述半導體基板的一部分，且從前述半導體基板的頂面凸出，往沿著前述半導體基板的前述主面之第一方向延伸； 第一元件分離區域，埋填於相鄰之前述第一凸出部彼此之間的第一槽內； 第一電晶體，具備第一閘極電極與第一源極/汲極區域，前述第一閘極電極隔著第一絕緣膜而形成於前述第一凸出部的頂面上、且往與前述第一方向正交的第二方向延伸，前述第一源極/汲極區域形成於前述第一凸出部的前述頂面； 複數個第二凸出部，係前述第二區域的前述半導體基板的一部分，且從前述半導體基板的前述頂面凸出，往前述第一方向延伸； 第二元件分離區域，埋填於相鄰之前述第二凸出部彼此之間的第二槽內；以及 第二電晶體，具備第二閘極電極與第二源極/汲極區域，前述第二閘極電極隔著第二絕緣膜而形成於前述第二凸出部的頂面上、且往前述第二方向延伸，前述第二源極/汲極區域形成於前述第二凸出部的前述頂面； 且前述第一凸出部的前述頂面與側壁形成之角度小於前述第二凸出部的前述頂面與側壁形成之角度。
（2）如（1）之半導體裝置，其中， 在前述第二方向，相鄰之前述第一凸出部彼此的間隔大於相鄰之前述第二凸出部彼此的間隔。
（3）一種半導體裝置，具有： 半導體基板，具有沿著主面而排列之第一區域及第二區域； 複數個第一凸出部，係前述第一區域的前述半導體基板的一部分，且從前述半導體基板的頂面凸出，往沿著前述半導體基板的前述主面之第一方向延伸； 第一元件分離區域，埋填於相鄰之前述第一凸出部彼此之間的第一槽內； 第一電晶體，具備第一閘極電極與第一源極/汲極區域，前述第一閘極電極隔著第一絕緣膜而形成於前述第一凸出部的頂面上、且往與前述第一方向正交的第二方向延伸，前述第一源極/汲極區域形成於前述第一凸出部的前述頂面； 複數個第二凸出部，係前述第二區域的前述半導體基板的一部分，且從前述半導體基板的前述頂面凸出，往前述第一方向延伸； 第二元件分離區域，埋填於相鄰之前述第二凸出部彼此之間的第二槽內； 第二電晶體，具備第二閘極電極與第二源極/汲極區域，前述第二閘極電極隔著第二絕緣膜而形成於前述第二凸出部的頂面上、且往前述第二方向延伸，前述第二源極/汲極區域前述第二凸出部的前述頂面； 由第三絕緣膜及電荷累積膜所構成的第四絕緣膜，前述第三絕緣膜及電荷累積膜沿著前述第一元件分離區域的頂面、前述第一元件分離區域上之前述第一凸出部的側壁、及前述第一凸出部的前述頂面而依序在前述第一凸出部上及前述第一元件分離區域上形成；以及 第三閘極電極，隔著前述第四絕緣膜而鄰接前述第一閘極電極的側壁，且往前述第二方向延伸； 前述第一凸出部的前述頂面與前述側壁、及前述第一元件分離區域的前述頂面，隔著前述第四絕緣膜而由前述第三閘極電極所覆蓋， 前述第三閘極電極及前述第一源極/汲極區域構成第三電晶體， 前述第一電晶體及前述第二電晶體構成非揮發性記憶元件 前述第一凸出部的前述頂面與側壁形成之角度大於前述第二凸出部的前述頂面與側壁形成之角度。
1A‧‧‧記憶體單元區域
1B‧‧‧邏輯區域
1C‧‧‧I／O（Input／Output）區域
b1、b2‧‧‧角度
c1、c2‧‧‧角度
CG‧‧‧控制閘極電極
D1～D4‧‧‧槽
DF‧‧‧擴散層
DG‧‧‧虛置閘極電極
DP1、DP2‧‧‧距離
EI‧‧‧元件分離區域
EX‧‧‧擴展區域
FA、FB、FC、FD、FE、FF、FG、FH‧‧‧鰭片
G1、G2‧‧‧閘極電極
GF、GI‧‧‧閘極絕緣膜
IF1～IF7‧‧‧絕緣膜
IL‧‧‧層間絕緣膜
MC‧‧‧記憶體單元
MG‧‧‧記憶體閘極電極
N1‧‧‧氮化矽膜
ON‧‧‧ONO膜
Q1、Q2‧‧‧電晶體
S1‧‧‧矽化物層
SB‧‧‧半導體基板
SL1～SL3‧‧‧非晶矽膜
SW、SW1、SW2‧‧‧邊壁
UP‧‧‧下部圖案
X1、X2‧‧‧氧化矽膜
圖1係將本發明實施形態1之半導體裝置加以顯示之俯視圖。 圖2係將本發明實施形態1之半導體裝置加以顯示之圖1的A－A線及C－C線中之剖面圖。 圖3係將本發明實施形態1之半導體裝置加以顯示之圖1的B－B線及D－D線中之剖面圖。 圖4係將本發明實施形態1之半導體裝置加以顯示之立體圖。 圖5係將本發明實施形態1之半導體裝置的製造步驟加以說明之剖面圖。 圖6係將接續圖5之半導體裝置的製造步驟加以說明之俯視圖。 圖7係將接續圖5之半導體裝置的製造步驟加以說明之圖6的B－B線及D－D線中之剖面圖。 圖8係將接續圖7之半導體裝置的製造步驟加以說明之俯視圖。 圖9係將接續圖7之半導體裝置的製造步驟加以說明之圖8的B－B線及D－D線中之剖面圖。 圖10係將接續圖9之半導體裝置的製造步驟加以說明之俯視圖。 圖11係將接續圖9之半導體裝置的製造步驟加以說明之圖10的A－A線及C－C線中之剖面圖。 圖12係將接續圖9之半導體裝置的製造步驟加以說明之圖10的B－B線及D－D線中之剖面圖。 圖13係將接續圖12之半導體裝置的製造步驟加以說明之圖10的A－A線及C－C線中之剖面圖。 圖14係將接續圖12之半導體裝置的製造步驟加以說明之圖10的B－B線及D－D線中之剖面圖。 圖15係將接續圖14之半導體裝置的製造步驟加以說明之圖10的A－A線及C－C線中之剖面圖。 圖16係將接續圖14之半導體裝置的製造步驟加以說明之圖10的B－B線及D－D線中之剖面圖。 圖17係將接續圖16之半導體裝置的製造步驟加以說明之圖10的A－A線及C－C線中之剖面圖。 圖18係將接續圖16之半導體裝置的製造步驟加以說明之圖10的B－B線及D－D線中之剖面圖。 圖19係將接續圖18之半導體裝置的製造步驟加以說明之俯視圖。 圖20係將接續圖18之半導體裝置的製造步驟加以說明之圖19的A－A線及C－C線中之剖面圖。 圖21係將接續圖20之半導體裝置的製造步驟加以說明之圖10的A－A線及C－C線中之剖面圖。 圖22係將接續圖20之半導體裝置的製造步驟加以說明之圖10的B－B線及D－D線中之剖面圖。 圖23係將接續圖22之半導體裝置的製造步驟加以說明之圖10的A－A線及C－C線中之剖面圖。 圖24係將接續圖22之半導體裝置的製造步驟加以說明之圖10的B－B線及D－D線中之剖面圖。 圖25係將接續圖24之半導體裝置的製造步驟加以說明之圖10的A－A線及C－C線中之剖面圖。 圖26係將接續圖24之半導體裝置的製造步驟加以說明之圖10的B－B線及D－D線中之剖面圖。 圖27係將接續圖26之半導體裝置的製造步驟加以說明之圖10的A－A線及C－C線中之剖面圖。 圖28係將接續圖27之半導體裝置的製造步驟加以說明之剖面圖。 圖29係將接續圖28之半導體裝置的製造步驟加以說明之剖面圖。 圖30係將接續圖29之半導體裝置的製造步驟加以說明之剖面圖。 圖31係將接續圖30之半導體裝置的製造步驟加以說明之剖面圖。 圖32係將接續圖31之半導體裝置的製造步驟加以說明之剖面圖。 圖33係將接續圖32之半導體裝置的製造步驟加以說明之剖面圖。 圖34係將接續圖33之半導體裝置的製造步驟加以說明之剖面圖。 圖35係將接續圖34之半導體裝置的製造步驟加以說明之剖面圖。 圖36係將接續圖35之半導體裝置的製造步驟加以說明之剖面圖。 圖37係將接續圖36之半導體裝置的製造步驟加以說明之圖10的A－A線及C－C線中之剖面圖。 圖38係將接續圖36之半導體裝置的製造步驟加以說明之圖10的B－B線及D－D線中之剖面圖。 圖39係將接續圖38之半導體裝置的製造步驟加以說明之圖10的A－A線及C－C線中之剖面圖。 圖40係將接續圖39之半導體裝置的製造步驟加以說明之剖面圖。 圖41係將接續圖40之半導體裝置的製造步驟加以說明之剖面圖。 圖42係將本發明實施形態1的變形例1之半導體裝置的製造步驟加以說明之剖面圖。 圖43係將接續圖42之半導體裝置的製造步驟加以說明之剖面圖。 圖44係將本發明實施形態1的變形例2之半導體裝置的製造步驟加以說明之剖面圖。 圖45係將本發明實施形態1的變形例2之半導體裝置的製造步驟加以說明之剖面圖。 圖46係將本發明實施形態2之半導體裝置的製造步驟加以顯示之剖面圖。 圖47係將接續圖46之半導體裝置的製造步驟加以說明之圖1的A－A線及C－C線中之剖面圖。 圖48係將接續圖46之半導體裝置的製造步驟加以說明之圖1的B－B線及D－D線中之剖面圖。 圖49係將本發明實施形態2的變形例之半導體裝置的製造步驟加以說明之剖面圖。 圖50係將本發明實施形態3之半導體裝置加以顯示之剖面圖。 圖51係將本發明實施形態3之半導體裝置加以顯示之俯視圖。 圖52係將本發明實施形態3之半導體裝置加以顯示之剖面圖。 圖53係將本發明實施形態3之半導體裝置加以顯示之剖面圖。 圖54係將分裂閘極側之記憶體單元的動作電壓加以說明之表。 圖55係將比較例之半導體裝置加以顯示之剖面圖。 圖56係將比較例之半導體裝置加以顯示之剖面圖。 圖57係用以將鰭片的表面氧化之情形下之鰭片構造加以說明之剖面圖。 圖58係將鰭片上的記憶體單元中之寫入、抹除動作加以說明之剖面圖。 圖59係將鰭片上的記憶體單元中之寫入、抹除動作加以說明之剖面圖。
無
1A‧‧‧記憶體單元區域
1B‧‧‧邏輯區域
CG‧‧‧控制閘極電極
D1、D2‧‧‧槽
DF‧‧‧擴散層
DP1、DP2‧‧‧距離
EI‧‧‧元件分離區域
EX‧‧‧擴展區域
FA、FB‧‧‧鰭片
G1‧‧‧閘極電極
GF、GI‧‧‧閘極絕緣膜
IF4‧‧‧絕緣膜
IL‧‧‧層間絕緣膜
MC‧‧‧記憶體單元
MG‧‧‧記憶體閘極電極
N1‧‧‧氮化矽膜
ON‧‧‧ONO膜
Q1‧‧‧電晶體
S1‧‧‧矽化物層
SB‧‧‧半導體基板
SW‧‧‧邊壁
UP‧‧‧下部圖案
X1、X2‧‧‧氧化矽膜

Claims (18)

  1. 一種半導體裝置，具有： 半導體基板，具有沿著主面而排列之第一區域及第二區域； 複數個第一凸出部，係該第一區域的該半導體基板的一部分，且從該半導體基板的頂面凸出，並往沿著該半導體基板的該主面之第一方向延伸； 第一元件分離區域，埋填於相鄰之該第一凸出部彼此之間的第一槽內； 第一電晶體，包含第一閘極電極與第一源極/汲極區域，該第一閘極電極係隔著第一絕緣膜而形成於該第一凸出部的頂面上，且往與該第一方向正交之第二方向延伸，該第一源極/汲極區域係形成於該第一凸出部的該頂面； 複數個第二凸出部，係該第二區域的該半導體基板的一部分，且從該半導體基板的該頂面凸出，往該第一方向延伸； 第二元件分離區域，埋填於相鄰之該第二凸出部彼此之間的第二槽內；以及 第二電晶體，包含第二閘極電極與第二源極/汲極區域，該第二閘極電極係隔著第二絕緣膜而形成於該第二凸出部的頂面上，且往該第二方向延伸，該第二源極/汲極區域係形成於該第二凸出部的該頂面； 在垂直於該半導體基板的該主面的方向，從該第一凸出部的該頂面至該第一元件分離區域的底面為止之距離大於從該第二凸出部的該頂面至該第二元件分離區域的底面為止之距離。
  2. 如申請專利範圍第1項之半導體裝置，其中更具有： 由在該第一凸出部上依序形成之第三絕緣膜及電荷累積膜所構成的第四絕緣膜；以及 第三閘極電極，隔著該第四絕緣膜而鄰接該第一閘極電極的側壁，往該第二方向延伸； 且該第三閘極電極與該第一凸出部之間插設有該第四絕緣膜， 該第三閘極電極及該第一源極/汲極區域構成第三電晶體， 該第一電晶體及該第二電晶體構成非揮發性記憶元件。
  3. 如申請專利範圍第1項之半導體裝置，其中 在該第二方向，相鄰之該第一凸出部彼此的間隔大於相鄰之該第二凸出部彼此的間隔。
  4. 如申請專利範圍第1項之半導體裝置，其中 該第一凸出部的該頂面與該第一凸出部的側壁形成之角度小於該第二凸出部的該頂面與該第二凸出部的側壁形成之角度。
  5. 如申請專利範圍第2項之半導體裝置，其中 該第一凸出部的該頂面與該第一凸出部的側壁形成之角度大於該第二凸出部的該頂面與該第二凸出部的側壁形成之角度。
  6. 如申請專利範圍第1項之半導體裝置，其中， 在該第二方向，該第一凸出部的寬度大於該第二凸出部的寬度。
  7. 如申請專利範圍第1項之半導體裝置，其中， 在該第二方向，該第一凸出部的寬度小於該第二凸出部的寬度。
  8. 如申請專利範圍第1項之半導體裝置，其中， 該第一電晶體係由高於該第二電晶體之電壓而驅動。
  9. 如申請專利範圍第1項之半導體裝置，其中， 該第二閘極電極含有金屬。
  10. 一種半導體裝置的製造方法，具有： （a）步驟，準備具有沿著主面而排列之第一區域及第二區域之半導體基板； （b）步驟，在該第一區域的該半導體基板的頂面形成第一槽，藉以形成複數個第一凸出部，複數個該第一凸出部係該半導體基板的一部分，且從該半導體基板的該頂面凸出，並往沿著該半導體基板的該主面之第一方向延伸； （c）步驟，在該第二區域的該半導體基板的頂面形成第二槽，藉以形成複數個第二凸出部，複數個該第二凸出部係該半導體基板的一部分，且從該半導體基板的該頂面凸出，並該第一方向延伸； （d）步驟，形成埋填於該第一槽內之第一元件分離區域與埋填於該第二槽內之第二元件分離區域；以及 （e）步驟，形成包含第一閘極電極與第一源極/汲極區域的第一電晶體、及包含第二閘極電極與第二源極/汲極區域的第二電晶體，且該第一閘極電極係隔著第一絕緣膜而形成於該第一凸出部及該第一元件分離區域各者的正上，並往與該第一方向正交之第二方向延伸，該第一源極/汲極區域形成於該第一凸出部的頂面，該第二閘極電極係隔著第二絕緣膜而形成於該第二凸出部及該第二元件分離區域各者的正上，並往該第二方向延伸，該第二源極/汲極區域形成於該第二凸出部的頂面； 且在垂直於該半導體基板的該主面的方向，從該第一凸出部的該頂面至該第一元件分離區域的底面為止之距離大於從該第二凸出部的該頂面至該第二元件分離區域的底面為止之距離。
  11. 如申請專利範圍第10項之半導體裝置的製造方法，其中， 該（e）步驟更具有：形成步驟，形成該第一電晶體及該第二電晶體，且形成第三電晶體，該第三電晶體包含第三閘極電極、及由第三絕緣膜與電荷累積膜所構成的第四絕緣膜，該第三閘極電極在該第一凸出部上與該第一閘極電極的側壁相鄰，該第四絕緣膜插設在該第三閘極電極與該第一閘極電極之間、及該第一凸出部與該第一閘極電極之間，該第三絕緣膜及該電荷累積膜依序形成於該第一凸出部上； 該第一電晶體及該第二電晶體構成非揮發性記憶元件。
  12. 如申請專利範圍第10項之半導體裝置的製造方法，其中， 在該第二方向，相鄰之該第一凸出部彼此的間隔大於相鄰之該第二凸出部彼此的間隔。
  13. 如申請專利範圍第10項之半導體裝置的製造方法，其中， 該第一凸出部的該頂面與該第一凸出部的側壁形成之角度小於該第二凸出部的該頂面與該第二凸出部的側壁形成之角度。
  14. 如申請專利範圍第10項之半導體裝置的製造方法，其中， 該第一凸出部的該頂面與該第一凸出部的側壁形成之角度大於該第二凸出部的該頂面與該第二凸出部的側壁形成之角度。
  15. 如申請專利範圍第10項之半導體裝置的製造方法，其中， 於該（c）步驟之後進行該（b）步驟， 且該（c）步驟之中，於形成該第二槽及複數個該第二凸出部後，氧化該第二凸出部的側壁。
  16. 如申請專利範圍第10項之半導體裝置的製造方法，其中， 於該（b）步驟之後進行該（c）步驟， 且該（b）步驟之中，於形成該第一槽及複數個該第一凸出部後，氧化該第一凸出部的側壁。
  17. 如申請專利範圍第10項之半導體裝置的製造方法，其中該（e）步驟具有： （e1）步驟，在該第一凸出部的正上隔著該第一絕緣膜而形成該第一閘極電極，且在該第二凸出部的正上隔著該第一絕緣膜而形成虛置閘極電極； （e2）步驟，於該（e1）步驟之後，形成該第一源極/汲極區域及該第二源極/汲極區域，藉以形成該第一電晶體； （e3）步驟，於該（e2）步驟之後，去除該虛置閘極電極； （e4）步驟，於該（e1）步驟之前或該（e3）步驟之後，在該第二凸出部的正上形成該第二絕緣膜；以及 （e5）步驟，在該第二絕緣膜的正上形成含有金屬之該第二閘極電極，藉以形成該第二電晶體。
  18. 如申請專利範圍第10項之半導體裝置的製造方法，其中更具有： （a1）步驟，於該（a）步驟之後、該（b）步驟及該（c）步驟之前，在該半導體基板的該主面上形成膜後，在該膜的側壁形成邊壁； 且該（b）步驟之中，將該邊壁作為遮罩而進行蝕刻，藉以形成該第一槽及該第一凸出部， 該（c）步驟之中，將該邊壁作為遮罩而進行蝕刻，藉以形成該第二槽及該第二凸出部。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI658585B (zh) * 2018-03-30 2019-05-01 世界先進積體電路股份有限公司 半導體結構及其製造方法
TWI724560B (zh) * 2018-09-27 2021-04-11 台灣積體電路製造股份有限公司 半導體結構
US11158533B2 (en) 2018-11-07 2021-10-26 Vanguard International Semiconductor Corporation Semiconductor structures and fabrication method thereof
TWI755063B (zh) * 2019-09-17 2022-02-11 台灣積體電路製造股份有限公司 半導體結構、積體電路以及形成半導體結構的方法
TWI800881B (zh) * 2020-12-15 2023-05-01 日商鎧俠股份有限公司 半導體裝置、其製造方法及記憶裝置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019050314A (ja) * 2017-09-11 2019-03-28 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR102403031B1 (ko) * 2017-10-19 2022-05-27 삼성전자주식회사 반도체 장치
CN109979943B (zh) * 2017-12-28 2022-06-21 联华电子股份有限公司 半导体元件及其制造方法
JP6998267B2 (ja) * 2018-05-08 2022-01-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR102582074B1 (ko) * 2018-12-28 2023-09-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11158648B2 (en) * 2019-03-14 2021-10-26 Taiwan Semiconductor Manufacturing Co., Ltd. Double channel memory device
JP2021082656A (ja) * 2019-11-15 2021-05-27 ルネサスエレクトロニクス株式会社 半導体装置
US11114451B1 (en) * 2020-02-27 2021-09-07 Silicon Storage Technology, Inc. Method of forming a device with FinFET split gate non-volatile memory cells and FinFET logic devices
JP2021174911A (ja) 2020-04-28 2021-11-01 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN115295570B (zh) * 2022-09-26 2022-12-30 合肥晶合集成电路股份有限公司 Cmos图像传感器的制作方法
CN115863252B (zh) * 2023-01-29 2023-05-23 合肥晶合集成电路股份有限公司 一种半导体结构的制备方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6204126B1 (en) * 2000-02-18 2001-03-20 Taiwan Semiconductor Manufacturing Company Method to fabricate a new structure with multi-self-aligned for split-gate flash
JP4564272B2 (ja) 2004-03-23 2010-10-20 株式会社東芝 半導体装置およびその製造方法
US7098477B2 (en) * 2004-04-23 2006-08-29 International Business Machines Corporation Structure and method of manufacturing a finFET device having stacked fins
KR100652433B1 (ko) * 2005-09-08 2006-12-01 삼성전자주식회사 다중 비트 저장이 가능한 비휘발성 메모리 소자 및 그 제조방법
US7612405B2 (en) * 2007-03-06 2009-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Fabrication of FinFETs with multiple fin heights
KR100990599B1 (ko) * 2008-05-30 2010-10-29 주식회사 하이닉스반도체 반도체 장치의 제조 방법 및 그에 따라 제조된 반도체 장치
JP2010182751A (ja) * 2009-02-03 2010-08-19 Renesas Electronics Corp 不揮発性半導体記憶装置及びその製造方法
JP2011009296A (ja) * 2009-06-23 2011-01-13 Panasonic Corp 半導体装置及びその製造方法
JP2011040458A (ja) * 2009-08-07 2011-02-24 Renesas Electronics Corp 半導体装置およびその製造方法
US8941153B2 (en) * 2009-11-20 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with different fin heights
US20110147848A1 (en) * 2009-12-23 2011-06-23 Kuhn Kelin J Multiple transistor fin heights
JP5816560B2 (ja) * 2012-01-10 2015-11-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8748989B2 (en) * 2012-02-28 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistors
KR101823105B1 (ko) * 2012-03-19 2018-01-30 삼성전자주식회사 전계 효과 트랜지스터의 형성 방법
JP5951374B2 (ja) * 2012-07-09 2016-07-13 ルネサスエレクトロニクス株式会社 半導体装置
KR101953240B1 (ko) * 2012-09-14 2019-03-04 삼성전자 주식회사 핀 트랜지스터 및 이를 포함하는 반도체 집적 회로
US9012287B2 (en) * 2012-11-14 2015-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Cell layout for SRAM FinFET transistors
US8896067B2 (en) * 2013-01-08 2014-11-25 International Business Machines Corporation Method of forming finFET of variable channel width
US9159832B2 (en) * 2013-03-08 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor fin structures and methods for forming the same
KR102054302B1 (ko) 2013-06-21 2019-12-10 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US20150014808A1 (en) * 2013-07-11 2015-01-15 United Microelectronics Corp. Semiconductor structure and fabrication method thereof
US9006110B1 (en) * 2013-11-08 2015-04-14 United Microelectronics Corp. Method for fabricating patterned structure of semiconductor device
US9184087B2 (en) * 2013-12-27 2015-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for forming FinFETs with different fin heights
WO2015142847A1 (en) * 2014-03-17 2015-09-24 Tufts University Integrated circuit with multi-threshold bulk finfets
JP2015185613A (ja) * 2014-03-20 2015-10-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9214358B1 (en) * 2014-10-30 2015-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Equal gate height control method for semiconductor device with different pattern densites
KR102327143B1 (ko) * 2015-03-03 2021-11-16 삼성전자주식회사 집적회로 소자
US10396000B2 (en) * 2015-07-01 2019-08-27 International Business Machines Corporation Test structure macro for monitoring dimensions of deep trench isolation regions and local trench isolation regions

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI658585B (zh) * 2018-03-30 2019-05-01 世界先進積體電路股份有限公司 半導體結構及其製造方法
TWI724560B (zh) * 2018-09-27 2021-04-11 台灣積體電路製造股份有限公司 半導體結構
US11158533B2 (en) 2018-11-07 2021-10-26 Vanguard International Semiconductor Corporation Semiconductor structures and fabrication method thereof
TWI755063B (zh) * 2019-09-17 2022-02-11 台灣積體電路製造股份有限公司 半導體結構、積體電路以及形成半導體結構的方法
TWI800881B (zh) * 2020-12-15 2023-05-01 日商鎧俠股份有限公司 半導體裝置、其製造方法及記憶裝置

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US11393838B2 (en) 2022-07-19
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CN106952920A (zh) 2017-07-14
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