TWI842085B

TWI842085B - 半導體結構與其形成方法

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Publication number: TWI842085B
Application number: TW111134023A
Authority: TW
Inventors: 吳高銘; 姜慧如; 黃健豪; 林仲德
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2021-12-09
Filing date: 2022-09-08
Publication date: 2024-05-11

Abstract

在基底上方形成具有多個分立的介電模板結構的二維陣列。可在所述具有多個分立的介電模板結構之間的多個溝渠的多個下部部分中形成第一介電間隔件矩陣層。可在所述多個溝渠的多個上部部分中形成第二介電間隔件矩陣層。可在各所述具有多個分立的介電模板結構的體積內形成一對源極腔及汲極腔。可分別在每一源極腔及每一汲極腔中形成源極電極及汲極電極。可在形成所述具有多個分立的介電模板結構的二維陣列之前或之後形成多個閘極電極，以提供具有多個場效電晶體的二維陣列，所述具有多個場效電晶體的二維陣列可連接至記憶體元件或可含有記憶體元件。

Description

半導體結構與其形成方法

本發明實施例是有關於一種半導體結構與其形成方法。

已經開發了各種電晶體結構來滿足各種設計標準。由於薄膜電晶體(thin film transistor，TFT)可在低溫下處理且因不會損壞先前製作的元件，因此由氧化物半導體(oxide semiconductor)製成的薄膜電晶體(TFT)是後段製程(back-end-of-line，BEOL)整合的一個有吸引力的選項。舉例而言，製作條件及技術不會損壞先前製作的前段製程(front-end-of-line，FEOL)及中段製程(middle end-of-line，MEOL)元件。

本發明實施例提供一種形成半導體結構的方法，包括：在基底上方形成具有多個分立的介電模板結構的二維陣列，其中所述多個分立的介電模板結構藉由多個溝渠彼此間隔開；藉由在所述多個溝渠的多個下部部分中沈積第一介電間隔件材料來形成第一介電間隔件矩陣層；藉由在所述多個溝渠的多個上部部分中沈積第二介電間隔件材料來形成第二介電間隔件矩陣層；在各所述多個分立的介電模板結構的體積內形成一對源極腔及汲極腔；分別在各所述多個源極腔及各所述多個汲極腔中形成源極電極及汲極電極；以及在形成具有所述多個分立的介電模板結構的所述二維陣列之前或之後形成多個閘極電極，以此形成具有多個場效電晶體的二維陣列。

本發明實施例提供一種半導體結構，包括：具有多個源極-間隔件-汲極組合的二維陣列，所述多個源極-間隔件-汲極組合位於基底上方並藉由複合介電矩陣彼此在側向上間隔開，其中選自具有所述多個源極-間隔件-汲極組合的所述二維陣列中的每一源極-間隔件-汲極組合包括與源極電極及汲極電極接觸的電極間介電間隔件，並且其中所述複合介電矩陣包括包含第一介電間隔件材料的第一介電間隔件矩陣層及包含第二介電間隔件材料並上覆在所述第一介電間隔件矩陣層上的第二介電間隔件矩陣層；具有多個主動層的二維陣列，上覆在具有所述多個源極-間隔件-汲極組合的所述二維陣列上或位於具有所述多個源極-間隔件-汲極組合的所述二維陣列之下；多個閘極電極，藉由閘極介電層與具有所述多個主動層的所述二維陣列間隔開；以及具有多個記憶體結構的二維陣列，其中具有所述多個記憶體結構的所述二維陣列內的每一記憶體結構電性連接至具有所述多個源極-間隔件-汲極組合的所述二維陣列內的相應源極電極。

本發明實施例提供一種半導體結構，包括：具有多個源極-間隔件-汲極組合的二維陣列，所述多個源極-間隔件-汲極組合位於基底上方並藉由複合介電矩陣彼此在側向上間隔開，其中選自具有所述多個源極-間隔件-汲極組合的所述二維陣列中的每一源極-間隔件-汲極組合包括與源極電極及汲極電極接觸的電極間介電間隔件，並且其中所述複合介電矩陣包括包含第一介電間隔件材料的第一介電間隔件矩陣層及包含第二介電間隔件材料並上覆在所述第一介電間隔件矩陣層上的第二介電間隔件矩陣層；具有多個主動層的二維陣列，上覆在具有所述多個源極-間隔件-汲極組合的所述二維陣列上方或位於具有所述多個源極-間隔件-汲極組合的所述二維陣列之下；以及具有多個層堆疊的二維陣列，其中各所述多個層堆疊包括電荷儲存元件、阻擋介電層及閘極電極，並且藉由隧穿介電層與具有所述多個主動層的所述二維陣列內的相應主動層間隔開。

3:字元線

4:字元線金屬襯墊

5:字元線金屬填充材料部分

8:基底

9:半導體材料層

10、752:閘極介電層

12:閘極連接通孔結構

13:通孔金屬襯墊

14:通孔金屬填充材料部分

15:閘極電極

16:閘極金屬襯墊

17:閘極金屬填充材料部分

20:主動層

20L:連續主動層

40:介電層

41:溝渠

42:電極間介電間隔件

42L:介電模板材料層

42T:分立的介電模板結構

43:蝕刻終止介電襯墊

44:第一介電間隔件矩陣層

44A:第一介電間隔件子層

44B:第二介電間隔件子層

45:凹陷區

46:第二介電間隔件矩陣層

47:經圖案化的硬罩幕層

47L:硬罩幕層

51:源極腔

52:源極電極

53:源極金屬襯墊

53L:金屬襯墊層

54:源極金屬填充材料部分

54L:金屬填充材料層

56:汲極電極

57:汲極金屬襯墊

58:汲極金屬填充材料部分

59:汲極腔

70:第一連接層級介電材料層

71:蝕刻罩幕材料部分

71L:蝕刻罩幕材料層/蝕刻終止材料層

72:源極接觸通孔結構

73L:第一圖案轉移輔助層

74:第一源極連接接墊

75L:第二圖案轉移輔助層

76:汲極接觸通孔結構

77:光阻層

78:位元線

80:第二連接層級介電材料層

82:源極連接通孔結構

84:第二源極連接接墊

90:記憶體層級介電材料層

92:第一電極/第一電容器板

94:節點介電層

96:第二電極/第二電容器板/接地側板

98:電容器結構

99:記憶胞

100:記憶陣列區

152:阻擋介電層

154:電荷儲存元件

156:隧穿介電層

171:蝕刻終止介電層

184:源極連接通孔結構

192:第一電極

194:電阻式記憶體元件

196:第二電極

198:電阻式記憶體結構

199:金屬板

200:周邊區

601:第一介電材料層/接觸層級介電材料層

610:第一內連線層級介電材料層

612:元件接觸通孔結構

618:第一金屬線結構

620:第二內連線層級介電材料層

622:第一金屬通孔結構

628:第二金屬線結構

632:第二金屬通孔結構

635:閘極層級絕緣層

635’:製程中閘極層級絕緣層

668:第六金屬線結構

670:第七內連線層級介電材料層

672:第六金屬通孔結構

678:第七金屬線結構

700:CMOS電路系統

701:場效電晶體

720:淺溝渠隔離結構

732:源極電極

735:半導體通道

738:汲極電極

742:源極側金屬半導體合金區

748:汲極側金屬半導體合金區

750:閘極結構

754:閘極電極

756:介電閘極間隔件

758:閘極頂蓋介電質

4410、4420、4430、4440、4450、4460、4510、4520、4530、4540、4550、4560:步驟

A-A’:水平面

AL_L:主動層長度

AL_W:主動層寬度

B-B’、C-C’、D-D’、E-E’:垂直面

DBL:汲極底部長度

DTL:汲極頂部長度

DBW:汲極底部寬度

DTW:汲極頂部寬度

GL:閘極長度

hd1:第一水平方向

hd2:第二水平方向

HP1:第一水平面

HP2:第二水平面

SBL:源極底部長度

SBW:源極底部寬度

STL:源極頂部長度

STW:源極頂部寬度

UC:單元胞元區域

結合附圖閱讀以下詳細說明，將最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。

在用圖號(figure numeral)及字母後綴(alphabetical suffix)的組合進行標注的圖示中，具有相同圖號的圖示對應於相同的處理步驟。圖號在2至12範圍內的圖示中，用圖號及字母後綴「A」的組合進行標注的圖示是俯視圖。圖號在2至12範圍內的圖示中，用圖號及選自「B」、「C」、「D」或「E」的字母後綴的組合進行標注的圖示分別是在用相同的圖號及字母後綴「A」進行標注的圖示中所示結構的沿垂直面B-B’、C-C’、D-D’或E-E’的垂直剖視圖。圖號在2至12範圍內的圖示中，垂直面B-B’、C-C’、D-D’及E-E’在可適用的各種俯視圖及各種垂直剖視圖中示出。

圖1是根據本揭露的實施例，在形成互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)電晶體、形成於多個下部層級介電材料層(lower-level dielectric material layer)中的多個第一金屬內連線結構(first metal interconnect structure)及隔離介電層(isolation dielectric layer)之後的第一示例性結構的垂直剖視圖。

圖2A至圖2C是根據本揭露的第一實施例，在形成製程中閘極層級絕緣層(in-process gate-level insulating layer)及多個字元線(word line)之後，第一示例性結構的記憶陣列區的一部分的各種視圖。圖2A是俯視圖，且圖2B及圖2C分別是沿圖2A的垂直面B-B’或垂直面C-C’的垂直剖視圖。

圖3A至圖3C是根據本揭露的第一實施例，在形成閘極連接通孔結構(gate-connection via structure)及閘極電極(gate electrode)之後，第一示例性結構的記憶陣列區的所述部分的各種視圖。圖3A是俯視圖，且圖3B及圖3C分別是沿圖3A 的垂直面B-B’或垂直面C-C’的垂直剖視圖。

圖4A至圖4C是根據本揭露的第一實施例，在形成閘極介電層(gate dielectric layer)、連續主動層(continuous active layer)、介電模板材料層(dielectric template material layer)及硬罩幕層(hard mask layer)之後，第一示例性結構的記憶陣列區的所述部分的各種視圖。圖4A是俯視圖，且圖4B及圖4C分別是沿圖4A的垂直面B-B’或垂直面C-C’的垂直剖視圖。

圖5A至圖5C是根據本揭露的第一實施例，在形成經圖案化的硬罩幕層、多個分立的介電模板結構及多個主動層(active layer)之後，第一示例性結構的記憶陣列區的所述部分的各種視圖。圖5A是俯視圖，且圖5B及圖5C分別是沿圖5A的垂直面B-B’或垂直面C-C’的垂直剖視圖。

圖6A至圖6C是根據本揭露的第一實施例，在分立的介電模板結構之間的多個溝渠中形成蝕刻終止介電襯墊(etch stop dielectric liner)及第一介電間隔件矩陣層(first dielectric spacer matrix layer)之後，第一示例性結構的記憶陣列區的所述部分的各種視圖。圖6A是俯視圖，且圖6B及圖6C分別是沿圖6A的垂直面B-B’或垂直面C-C’的垂直剖視圖。

圖7A至圖7C是根據本揭露的第一實施例，在相對於分立的介電模板結構選擇性地使第一介電間隔件矩陣層垂直凹陷之後，第一示例性結構的記憶陣列區的所述部分的各種視圖。圖7A是俯視圖，且圖7B及圖7C分別是沿圖7A的垂直面B-B’ 或垂直面C-C’的垂直剖視圖。

圖8A至圖8C是根據本揭露的第一實施例，在溝渠的凹陷體積中形成第二介電間隔件矩陣層(second dielectric spacer matrix layer)之後，第一示例性結構的記憶陣列區的所述部分的各種視圖。圖8A是俯視圖，且圖8B及圖8C分別是沿圖8A的垂直面B-B’或垂直面C-C’的垂直剖視圖。

圖9A至圖9D是根據本揭露的第一實施例，在形成蝕刻罩幕材料層(etch mask material layer)、至少一個圖案轉移輔助層(pattern-transfer assist layer)及經圖案化的光阻層(patterned photoresist layer)之後，第一示例性結構的記憶陣列區的所述部分的各種視圖。圖9A是俯視圖，且圖9B、圖9C及圖9D分別是沿圖9A的垂直面B-B’、垂直面C-C’或垂直面D-D’的垂直剖視圖。

圖10A至圖10D是根據本揭露的第一實施例，在藉由相對於第二介電間隔件矩陣層選擇性地經由分立的介電模板結構來轉移光阻層中的圖案而形成多個源極腔(source cavity)及多個汲極腔(drain cavity)之後，第一示例性結構的記憶陣列區的所述部分的各種視圖。圖10A是俯視圖，且圖10B、圖10C及圖10D分別是沿圖10A的垂直面B-B’、垂直面C-C’或垂直面D-D’的垂直剖視圖。

圖11A至圖11D是根據本揭露的第一實施例，在源極腔及汲極腔中沈積至少一種金屬材料之後，第一示例性結構的記憶陣列區的所述部分的各種視圖。圖11A是俯視圖，且圖11B、圖11C及圖11D分別是沿圖11A的垂直面B-B’、垂直面C-C’或垂直面D-D’的垂直剖視圖。

圖12A至圖12E是根據本揭露的第一實施例，在形成多個源極電極(source electrode)及多個汲極電極(source electrode)之後，第一示例性結構的記憶陣列區的所述部分的各種視圖。圖12A是俯視圖，且圖12B、圖12C、圖12D及圖12E分別是沿圖12A的垂直面B-B’、垂直面C-C’、垂直面D-D’或垂直面E-E’的垂直剖視圖。

圖13A至圖13E是根據本揭露的第一實施例，在形成至少一個第一連接層級介電材料層(first connection-level dielectric material layer)及多個第一連接層級金屬內連線結構(first connection-level metal interconnect structure)之後，第一示例性結構的記憶陣列區的所述部分的各種視圖。圖13A是俯視圖，且圖13B、圖13C、圖13D及圖13E分別是沿圖13A的垂直面B-B’、垂直面C-C’、垂直面D-D’或垂直面E-E’的垂直剖視圖。

圖14A至圖14E是根據本揭露的第一實施例，在形成至少一個第二連接層級介電材料層(second connection-level dielectric material layer)及多個第二連接層級金屬內連線結構(second connection-level metal interconnect structure)之後，第一示例性結構的記憶陣列區的所述部分的各種視圖。圖14A 是俯視圖，且圖14B、圖14C、圖14D及圖14E分別是沿圖14A的垂直面B-B’、垂直面C-C’、垂直面D-D’或垂直面E-E’的垂直剖視圖。

圖15A至圖15E是根據本揭露的第一實施例，在形成具有多個電容器結構(capacitor structure)的二維陣列之後，第一示例性結構的記憶陣列區的所述部分的各種視圖。圖15A是沿圖15B至圖15E中所示的水平面A-A’的水平剖視圖，且圖15B、圖15C、圖15D及圖15E分別是沿圖15A的垂直面B-B’、垂直面C-C’、垂直面D-D’或垂直面E-E’的垂直剖視圖。

圖16A至圖16E是根據本揭露的第一實施例，在形成具有多個電阻式記憶體元件(resistive memory element)的二維陣列之後，第一示例性結構的第一替代配置的記憶陣列區的所述部分的各種視圖。圖16A是沿圖16B至圖16E所示的水平面A-A’的水平剖視圖，且圖16B、圖16C、圖16D及圖16E分別是沿圖16A的垂直面B-B’、垂直面C-C’、垂直面D-D’或垂直面E-E’的垂直剖視圖。

圖17是根據本揭露的第一實施例，在形成多個附加連接層級介電材料層(additional connection-level dielectric material layer)及多個附加上層金屬內連線結構(additional upper-level metal interconnect structure)之後，第一示例性結構的垂直剖視圖。

圖18A至圖18C是根據本揭露的第一實施例，在形成源極電極及汲極電極之後，第一示例性結構的第二替代配置的記憶陣列區的所述部分的各種視圖。圖18A是俯視圖，且圖18B及圖18C分別是沿圖19A的垂直面B-B’或垂直面C-C’的垂直剖視圖。

圖19A至圖19C是根據本揭露的第一實施例，在形成源極電極及汲極電極之後，第一示例性結構的第三替代配置的記憶陣列區的所述部分的各種視圖。圖19A是俯視圖，且圖19B及圖19C分別是沿圖19A的垂直面B-B’或垂直面C-C’的垂直剖視圖。

圖20A至圖20C是根據本揭露的第一實施例，在形成源極電極及汲極電極之後，第一示例性結構的第四替代配置的記憶陣列區的所述部分的各種視圖。圖20A是俯視圖，且圖20B及圖20C分別是沿圖20A的垂直面B-B’或垂直面C-C’的垂直剖視圖。

圖21A至圖21C是根據本揭露的第二實施例，在形成記憶體結構的二維陣列及嵌入於連接層級介電材料層內的連接層級金屬內連線結構之後，第二示例性結構的記憶陣列區的所述部分的各種視圖。圖21A是俯視圖，且圖21B及圖21C分別是沿圖21A的垂直面B-B’或垂直面C-C’的垂直剖視圖。

圖22A至圖22C是根據本揭露的第二實施例，在形成介電模板材料層及硬罩幕層之後，第二示例性結構的記憶陣列區的一部分的各種視圖。圖22A是俯視圖，且圖22B及圖22C 分別是沿圖22A的垂直面B-B’或垂直面C-C’的垂直剖視圖。

圖23A至圖23C是根據本揭露的第二實施例，在形成經圖案化的硬罩幕層及多個分立的介電模板結構之後，第二示例性結構的記憶陣列區的所述部分的各種視圖。圖23A是俯視圖，且圖23B及圖23C分別是沿圖23A的垂直面B-B’或垂直面C-C’的垂直剖視圖。

圖24A至圖24C是根據本揭露的第二實施例，在分立的介電模板結構之間的多個溝渠中形成蝕刻終止介電襯墊及第一介電間隔件矩陣層之後，第二示例性結構的記憶陣列區的所述部分的各種視圖。圖24A是俯視圖，且圖24B及圖24C分別是沿圖24A的垂直面B-B’或垂直面C-C’的垂直剖視圖。

圖25A至圖25C是根據本揭露的第二實施例，在相對於分立的介電模板結構選擇性地使第一介電間隔件矩陣層垂直凹陷之後，第二示例性結構的記憶陣列區的所述部分的各種視圖。圖25A是俯視圖，且圖25B及圖25C分別是沿圖25A的垂直面B-B’或垂直面C-C’的垂直剖視圖。

圖26A至圖26C是根據本揭露的第二實施例，在溝渠的凹陷體積中形成第二介電間隔件矩陣層之後，第二示例性結構的記憶陣列區的所述部分的各種視圖。圖26A是俯視圖，且圖26B及圖26C分別是沿圖26A的垂直面B-B’或垂直面C-C’的垂直剖視圖。

圖27A至圖27D是根據本揭露的第二實施例，在形成蝕刻罩幕材料層、至少一個圖案轉移輔助層及經圖案化的光阻層之後，第二示例性結構的記憶陣列區的所述部分的各種視圖。圖27A是俯視圖，且圖27B、圖27C及圖27D分別是沿圖27A的垂直面B-B’、垂直面C-C’或垂直面D-D’的垂直剖視圖。

圖28A至圖28D是根據本揭露的第二實施例，在藉由相對於第二介電間隔件矩陣層選擇性地經由分立的介電模板結構來轉移光阻層中的圖案而形成多個源極腔及多個汲極腔之後，第二示例性結構的記憶陣列區的所述部分的各種視圖。圖28A是俯視圖，且圖28B、圖28C及圖28D分別是沿圖28A的垂直面B-B’、垂直面C-C’或垂直面D-D’的垂直剖視圖。

圖29A至圖29D是根據本揭露的第二實施例，在源極腔及汲極腔中沈積至少一種金屬材料之後，第二示例性結構的記憶陣列區的所述部分的各種視圖。圖29A是俯視圖，且圖29B、圖29C及圖29D分別是沿圖29A的垂直面B-B’、垂直面C-C’或垂直面D-D’的垂直剖視圖。

圖30A至圖30E是根據本揭露的第二實施例，在形成多個源極電極及多個汲極電極之後，第二示例性結構的記憶陣列區的所述部分的各種視圖。圖30A是俯視圖，且圖30B、圖30C、圖30D及圖30E分別是沿圖30A的垂直面B-B’、垂直面C-C’、垂直面D-D’或垂直面E-E’的垂直剖視圖。

圖31A至圖31E是根據本揭露的第二實施例，在形成具有多個主動層的二維陣列之後，第二示例性結構的記憶陣列區的所述部分的各種視圖。圖31A是俯視圖，且圖31B、圖31C、圖31D及圖31E分別是沿圖31A的垂直面B-B’、垂直面C-C’、垂直面D-D’或垂直面E-E’的垂直剖視圖。

圖32A至圖32E是根據本揭露的第二實施例，在形成閘極介電層及多個閘極電極之後，第二示例性結構的記憶陣列區的所述部分的各種視圖。圖32A是俯視圖，且圖32B、圖32C、圖32D及圖32E分別是沿圖32A的垂直面B-B’、垂直面C-C’、垂直面D-D’或垂直面E-E’的垂直剖視圖。

圖33A至圖33E是根據本揭露的第二實施例，在形成閘極層級絕緣層之後，第二示例性結構的記憶陣列區的所述部分的各種視圖。圖33A是沿圖33B、圖33C、圖33D及圖33E的水平面A-A’的水平剖視圖，且圖33B、圖33C、圖33D及圖33E分別是沿圖33A的垂直面B-B’、垂直面C-C’、垂直面D-D’或垂直面E-E’的垂直剖視圖。

圖34A至圖34C是根據本揭露的第三實施例，在形成製程中閘極層級絕緣層及多個字元線之後，第三示例性結構的記憶陣列區的一部分的各種視圖。圖34A是俯視圖，且圖34B及圖34C分別是沿圖34A的垂直面B-B’或垂直面C-C’的垂直剖視圖。

圖35A至圖35C是根據本揭露的第三實施例，在形成具有多個堆疊的二維陣列之後，第三示例性結構的記憶陣列區的一部分的各種視圖，所述多個堆疊各自包含閘極電極、阻擋介電層(blocking dielectric layer)及電荷儲存元件(charge storage element)。圖35A是俯視圖，且圖35B及圖35C分別是沿圖35A的垂直面B-B’或垂直面C-C’的垂直剖視圖。

圖36A至圖36E是根據本揭露的第三實施例，在形成具有多個快閃記憶體裝置(flash memory device)的二維陣列、至少一個第一連接層級介電層及多個第一連接層級金屬內連線結構之後，第三示例性結構的記憶陣列區的所述部分的各種視圖。圖36A是俯視圖，且圖36B、圖36C、圖36D及圖36E分別是沿圖36A的垂直面B-B’、垂直面C-C’、垂直面D-D’或垂直面E-E’的垂直剖視圖。

圖37A至圖37E是根據本揭露的第四實施例，在形成具有多個堆疊的二維陣列之後，第四示例性結構的記憶陣列區的所述部分的各種視圖，所述多個堆疊各自包含隧穿介電層(tunneling dielectric layer)及電荷儲存元件、阻擋介電層及閘極電極。圖37A是俯視圖，且圖37B、圖37C、圖37D及圖37E分別是沿圖37A的垂直面B-B’、垂直面C-C’、垂直面D-D’或垂直面E-E’的垂直剖視圖。

圖38A至圖38E是根據本揭露的第四實施例，在形成具有多個快閃記憶體裝置的二維陣列之後，第四示例性結構的記憶陣列區的所述部分的各種視圖。圖38A是俯視圖，且圖38B、圖38C、圖38D及圖38E分別是沿圖38A的垂直面B-B’、垂直面C-C’、垂直面D-D’或垂直面E-E’的垂直剖視圖。

圖39是根據本揭露的第一實施例，第一示例性結構的第五替代配置的垂直剖視圖。

圖40是根據本揭露的第二實施例，第二示例性結構的替代配置的垂直剖視圖。

圖41是根據本揭露的第三實施例，第三示例性結構的替代配置的垂直剖視圖。

圖42是根據本揭露的第四實施例，第四示例性結構的替代配置的垂直剖視圖。

圖43是根據本揭露的實施例的任何示例性結構的替代配置的垂直剖視圖。

圖44是示出根據本揭露的實施例，用於製造半導體元件的概括製程步驟的第一流程圖。

圖45是示出根據本揭露的實施例，用於製造半導體元件的概括製程步驟的第二流程圖。

以下揭露內容提供用於實施所提供標的的不同特徵的許多不同的實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例而非旨在進行限制。舉例而言，在以下說明中，在第二特徵之上或第二特徵上形成第一特徵可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中在第一特徵與第二特徵之間可形成附加特徵從而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡明及清晰的目的，且自身並不表示所討論的各種實施例及/或配置之間的關係。

此外，為易於說明，本文中可能使用例如「在...之下(beneath)」、「在...下方(below)」、「下部的(lower)」、「在...上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示一個元件或特徵與另一(其他)元件或特徵的關係。除了圖中所繪示的取向以外，所述空間相對性用語還旨在囊括元件在使用或操作中的不同取向。裝置可具有其他取向(旋轉90度或處於其他取向)，且本文所用的空間相對性描述語可同樣相應地作出解釋。除非另有明確陳述，否則具有相同參考編號的元件被稱為同一元件，且被假定具有相同的材料組成及相同的厚度範圍。

一般而言，本揭露的結構及方法可用於在先進節點的後段製程(BEOL)結構中形成嵌入式隨機存取記憶體(random access memory，RAM)。此種嵌入式RAM可在元件密度方面提供優於靜態隨機存取記憶體(static random access memory，SRAM)的優勢。本揭露使用包括半導電金屬氧化物主動層的電晶體(例如，薄膜電晶體)。因此，本揭露的嵌入式RAM可包括BEOL結構，並且不同於單晶矽系(single crystalline silicon-based)場效電晶體或使用單晶半導體鰭的鰭式場效電晶體，其在前段製程(FEOL)層級不佔據元件面積。RAM的存取電晶體(access transistor)可透過使用自對準複合介電矩陣而形成為薄膜電晶體，所述自對準複合介電矩陣(self-aligned composite dielectric matrix)包括第一介電間隔件矩陣層及第二介電間隔件矩陣層，所述第一介電間隔件矩陣層可藉由使用低介電常數(low k)介電材料而在相鄰一對存取電晶體之間提供減小的電容耦合，所述第二介電間隔件矩陣層上覆在所述第一介電間隔件矩陣層上並充當用於形成源極腔及汲極腔的自對準蝕刻罩幕。因此，源極區及汲極區與複合介電矩陣自對準，並且可避免相鄰存取電晶體之間的電性連接。現在參照附圖描述本揭露的各種實施例。

參照圖1，示出了根據本揭露第一實施例的第一示例性結構。第一示例性結構包括基底8，所述基底8可為半導體基底，例如市售的矽基底。基底8可至少在其上部部分處包括半導體材料層9。半導體材料層9可為塊狀半導體基底(bulk semiconductor substrate)的表面部分，或者可為絕緣體上半導體(semiconductor-on-insulator，SOI)基底的頂部半導體層。在一個實施例中，半導體材料層9包含單晶半導體材料，例如單晶矽。在一個實施例中，基底8可包括包含單晶矽材料的單晶矽基底。

可於半導體材料層9的上部部分中形成包含例如氧化矽等介電材料的多個淺溝渠隔離結構(Shallow trench isolation structure)720。可於由淺溝渠隔離結構720的一部分在側向上包圍的每一區域內形成例如p型阱及n型阱等合適的經摻雜半導體阱。可於半導體材料層9的頂表面上方形成場效電晶體701。舉例而言，每一場效電晶體701可包括源極電極732、汲極電極738、包括基底8的在源極電極732與汲極電極738之間延伸的表面部分的半導體通道(semiconductor channel)735、以及閘極結構(gate structure)750。半導體通道735可包含單晶半導體材料。每一閘極結構750可包括閘極介電層752、閘極電極754、閘極頂蓋介電質(gate cap dielectric)758及介電閘極間隔件(dielectric gate spacer)756。源極側金屬半導體合金區(source-side metal-semiconductor alloy region)742可形成於每一源極電極732上，且汲極側金屬半導體合金區(drain-side metal-semiconductor alloy region)748可形成於每一汲極電極738上。

第一示例性結構可包括記憶陣列區(memory array region)100，在所述記憶陣列區100中可隨後形成具有多個記憶胞(memory cell)的陣列。第一示例性結構可更包括其中提供用於記憶體裝置的陣列的多個金屬佈線的周邊區(peripheral region)200。一般而言，CMOS電路系統(CMOS circuitry)700中的場效電晶體701可藉由相應的一組金屬內連線結構電性連接至相應記憶胞的電極。

周邊區200中的多個元件(例如，場效電晶體701)可提供對隨後形成的記憶胞的陣列進行操作的功能。具體而言，周邊區中的元件可被配置成控制記憶胞的陣列的程式化操作、抹除操作及感測(讀取)操作。舉例而言，周邊區中的元件可包括感測電路系統及/或程式化電路系統。形成於半導體材料層9的頂表面上的元件可包括互補金屬氧化物半導體(CMOS)電晶體並視需要包括附加半導體元件(例如，電阻器、二極體、電容器結構等)，並且被統稱為CMOS電路系統700。

CMOS電路系統700中的場效電晶體701中的一或多者可包括半導體通道735，所述半導體通道735包括基底8中的半導體材料層9的一部分。若半導體材料層9包含例如單晶矽等單晶半導體材料，則CMOS電路系統700中的每一場效電晶體701的半導體通道735可包括例如單晶矽通道等單晶半導體通道。在一個實施例中，CMOS電路系統700中的多個場效電晶體701可包括相應的節點，所述節點隨後電性連接至隨後形成的相應記憶胞的節點。舉例而言，CMOS電路系統700中的多個場效電晶體701可包括相應的源極電極732或相應的汲極電極738，所述源極電極732或汲極電極738隨後電性連接至隨後形成的相應記憶胞的節點。

在一個實施例中，CMOS電路系統700可包括程式化控制電路(programming control circuit)，所述程式化控制電路被配置成控制一組場效電晶體701的閘極電壓(gate voltage)並控制隨後形成的電晶體的閘極電壓，所述一組場效電晶體701用於對相應的記憶胞進行程式化。在本實施例中，程式化控制電路可被配置成提供第一程式化脈衝，所述第一程式化脈衝將所選記憶胞中的相應介電材料層程式化為第一極化狀態，在所述第一極化狀態中，介電材料層中的電性極化指向所選記憶胞的第一電極，且所述程式化控制電路可被配置成提供第二程式化脈衝，所述第二程式化脈衝將所選記憶胞中的介電材料層程式化為第二極化狀態，在所述第二極化狀態中，介電材料層中的電性極化指向所選記憶胞的第二電極。

在一個實施例中，基底8可包括單晶矽基底，並且場效電晶體701可包括單晶矽基底的相應部分作為半導電通道。本文中使用的「半導電(semiconducting)」元件是指電導率(electrical conductivity)在1.0×10^-6西門子/公分(S/cm)至1.0×10⁵S/cm範圍內的元件。本文中使用的「半導體材料」是指在其內部不存在電性摻雜劑的情況下電導率在1.0×10^-6S/cm至1.0×10⁵S/cm範圍內的材料，並且在適當地摻雜有電性摻雜劑的情況下能夠產生電導率在1.0S/cm至1.0×10⁵S/cm範圍內的摻雜材料。

根據本揭露的態樣，場效電晶體701可隨後電性連接至存取電晶體的汲極電極及閘極電極，並且視需要電性連接至所述存取電晶體的源極電極，其中所述存取電晶體包括形成於場效電晶體701上方的半導電金屬氧化物板(semiconducting metal oxide plate)。在一個實施例中，場效電晶體701的子集(subset)可隨後電性連接至汲極電極及閘極電極中的至少一者。舉例而言，場效電晶體701可包括多個第一字元線驅動器及多個第二字元線驅動器，所述多個第一字元線驅動器被配置成藉由隨後形成的具有多個下部層級金屬內連線結構的第一子集將第一閘極電壓施加至多個第一字元線，所述多個第二字元線驅動器被配置成藉由具有多個下部層級金屬內連線結構的第二子集將第二閘極電壓施加至多個第二字元線。此外，場效電晶體701可包括多個位元線(bit line)驅動器及多個感測放大器(sense amplifier)，所述多個位元線驅動器被配置成將位元線偏置電壓施加至隨後形成的多個位元線，所述多個感測放大器被配置成在讀取操作期間偵測流經位元線的多個電流。

接著，可於基底8及其上的半導體元件(例如，場效電晶體701)上方形成在介電材料層內形成的各種金屬內連線結構。在說明性實例中，介電材料層可包括例如可為對連接至源極及汲極的多個接觸結構進行包圍之膜層的第一介電材料層601(其有時被稱為接觸層級介電材料層601)、第一內連線層級介電材料層610及第二內連線層級介電材料層620。金屬內連線結構可包括形成於第一介電材料層601中並且接觸CMOS電路系統700的相應組件的元件接觸通孔結構(device contact via structure)612、形成於第一內連線層級介電材料層610中的第一金屬線結構618、形成於第二內連線層級介電材料層620的下部部分中的第一金屬通孔結構622、以及形成於第二內連線層級介電材料層620的上部部分中的第二金屬線結構628。

介電材料層(包括第一介電材料層601、第一內連線層級介電材料層610、第二內連線層級介電材料層620)中的每一者可包含介電材料，例如未經摻雜的矽酸鹽玻璃、經摻雜的矽酸鹽玻璃、有機矽酸鹽玻璃、無定形氟化碳、其多孔變體或其組合。金屬內連線結構(包括元件接觸通孔結構612、第一金屬線結構618、第一金屬通孔結構622、第二金屬線結構628)中的每一者可包含至少一種導電材料，所述導電材料可為金屬襯墊(例如，金屬氮化物或金屬碳化物)及金屬填充材料的組合。每一金屬襯墊可包含TiN、TaN、WN、TiC、TaC及WC，並且每一金屬填充材料部分可包含W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金及/或其組合。亦可使用在本揭露的設想範圍內的其他合適的金屬襯墊及金屬填充材料。在一個實施例中，第一金屬通孔結構622及第二金屬線結構628可藉由雙鑲嵌製程形成為整合式線及通孔結構。介電材料層(包括第一介電材料層601、第一內連線層級介電材料層610、第二內連線層級介電材料層620)在本文中被稱為下部層級介電材料層。在下部層級介電材料層中形成的金屬內連線結構(包括接觸通孔結構612、第一金屬線結構618、第一金屬通孔結構622、第二金屬線結構628)在本文中被稱為下部層級金屬內連線結構。

儘管本揭露是使用其中記憶胞的陣列可形成於第二內連線層級介電材料層620上方的實施例進行闡述，但在本文中明確設想其中記憶胞的陣列可形成於不同的金屬內連線層級(metal interconnect level)處的實施例。

隨後可在其中形成有金屬內連線結構(包括接觸通孔結構612、第一金屬線結構618、第一金屬通孔結構622、第二金屬線結構628)的介電材料層(包括第一介電材料層601、第一內連線層級介電材料層610、第二內連線層級介電材料層620)之上沈積電晶體的陣列及記憶胞的陣列。在形成電晶體的陣列或記憶胞的陣列之前形成的所有介電材料層的集合被統稱為下部層級介電材料層(包括第一介電材料層601、第一內連線層級介電材料層610、第二內連線層級介電材料層620)。形成於下部層級介電材料層(包括第一介電材料層601、第一內連線層級介電材料層610、第二內連線層級介電材料層620)內的所有金屬內連線結構的集合在本文中被稱為第一金屬內連線結構(包括接觸通孔結構612、第一金屬線結構618、第一金屬通孔結構622、第二金屬線結構628)。一般而言，形成於至少一個下部層級介電材料層(包括第一介電材料層601、第一內連線層級介電材料層610、第二內連線層級介電材料層620)內的第一金屬內連線結構(包括接觸通孔結構612、第一金屬線結構618、第一金屬通孔結構622、第二金屬線結構628)可形成於位於基底8中的半導體材料層9上方。

根據本揭露的態樣，可隨後於金屬內連線層級中形成多個電晶體(例如，薄膜電晶體(thin film transistor，TFT))，所述金屬內連線層級上覆在含有下部層級介電材料層(包括第一介電材料層601、第一內連線層級介電材料層610、第二內連線層級介電材料層620)及第一金屬內連線結構(包括接觸通孔結構612、第一金屬線結構618、第一金屬通孔結構622、第二金屬線結構628)的金屬內連線層級上。在一個實施例中，可於下部層級介電材料層(包括第一介電材料層601、第一內連線層級介電材料層 610、第二內連線層級介電材料層620)上方形成具有均勻厚度的平面介電材料層。平面介電材料層在本文中被稱為製程中閘極層級絕緣層635’。製程中閘極層級絕緣層635’包含介電材料，例如未經摻雜的矽酸鹽玻璃、經摻雜的矽酸鹽玻璃、有機矽酸鹽玻璃或多孔介電材料，並且可藉由化學氣相沈積來沈積。製程中閘極層級絕緣層635’的厚度可在20奈米至300奈米的範圍內，但亦可使用更小及更大的厚度。在後續處理步驟中，可向製程中閘極層級絕緣層635’添加附加的絕緣層，並增加製程中閘極層級絕緣層635’的厚度。

一般而言，可於半導體元件上方形成其中含有金屬內連線結構(例如，第一金屬內連線結構(包括接觸通孔結構612、第一金屬線結構618、第一金屬通孔結構622、第二金屬線結構628))的內連線層級介電層(例如，下部層級介電材料層(包括第一介電材料層601、第一內連線層級介電材料層610、第二內連線層級介電材料層620))。製程中閘極層級絕緣層635’可形成於內連線層級介電層上方。

在一個實施例中，基底8可包含單晶半導體材料層(例如，半導體材料層9)，並且場效電晶體(例如，互補金屬氧化物半導體(CMOS)電晶體)可包括單晶半導體材料層的相應部分，乃因相應的通道區可形成於基底8上。隨後可在圖1所示的第一示例性結構上方形成包括單元胞元結構的二維陣列的記憶陣列。

參照圖2A至圖2C，可在製程中閘極層級絕緣層635’上方施加光阻層(未示出)，並且可將所述光阻層微影圖案化以形成線及間隔圖案(line-and-space pattern)。經圖案化的光阻層中的每一線圖案可沿第一水平方向hd1在側向上間隔開，並且可沿垂直於第一水平方向hd1的第二水平方向hd2在側向上延伸。在一個實施例中，經圖案化的光阻層中的線及間隔圖案可為沿第一水平方向hd1具有週期性的週期性圖案。用於形成單元胞元結構的區域用標記為「UC」的虛線矩形進行標記，並且在本文中被稱為單元胞元區域(unit cell area)UC。根據本揭露的實施例，線及間隔圖案中的至少四個間隔在側向上延伸貫穿每一單元胞元區域UC。換言之，每一單元胞元區域UC包括至少四個間隔圖案的區段。

可執行非等向性蝕刻製程以將光阻中的具有多個間隔的圖案轉移至製程中閘極層級絕緣層635’的上部部分中。多個線溝渠(line trench)(其在本文中稱為字元線溝渠)可形成於藉由非等向性蝕刻製程自其移除製程中閘極層級絕緣層635’的材料所形成之所述多個間隔中。字元線溝渠可沿第二水平方向hd2在側向上延伸，並且可沿第一水平方向hd1彼此在側向上間隔開。在一個實施例中，字元線溝渠可包括具有沿第二水平方向hd2在側向上延伸的直側壁的直線溝渠。字元線溝渠沿第一水平方向hd1的週期性可與單元胞元區域UC沿第一水平方向hd1的寬度相同。在一個實施例中，字元線溝渠可沿第一水平方向hd1具有相同的寬度，而無論位置如何。字元線溝渠的深度可在10奈米至300奈米的範圍內，例如為30奈米至100奈米，但亦可使用更小及更大的厚度。可隨後例如藉由灰化來移除經圖案化的光阻層。

可在字元線溝渠中沈積至少一種金屬材料。舉例而言，包含金屬障壁材料的字元線金屬襯墊層(word-line metallic liner layer)及包含金屬填充材料的字元線金屬填充材料層(word-line metallic fill material layer)可依序沈積在字元線溝渠中及製程中閘極層級絕緣層635’上方。字元線金屬襯墊層可包含金屬障壁材料，例如TiN、TaN、WN、TiC、TaC、WC或其堆疊，並且可藉由物理氣相沈積或化學氣相沈積來進行沈積。其他金屬襯墊材料亦在本揭露的設想範圍內。字元線金屬襯墊層的厚度可在1奈米至30奈米的範圍內，但亦可使用更小及更大的厚度。字元線金屬填充材料層可包含W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金及/或其組合。其他金屬填充材料亦在本揭露的設想範圍內。可對字元線金屬填充材料層的厚度進行選擇，使得字元線溝渠中的每一者以字元線金屬襯墊層及字元線金屬填充材料層的組合被填充。

可執行例如化學機械研磨(chemical mechanical polishing，CMP)製程等平坦化製程，以移除字元線金屬襯墊層及字元線金屬填充材料層的上覆在包括製程中閘極層級絕緣層635’的頂表面在內的水平面上的一些部分。字元線金屬襯墊層及填充相應字元線溝渠的字元線金屬填充材料層的每一剩餘的鄰接部分構成字元線3。每一字元線3可包括字元線金屬襯墊(word-line metallic liner)4以及字元線金屬填充材料部分(word-line metallic fill material portion)5。每一字元線金屬襯墊4是在平坦化製程之後保留的字元線金屬襯墊層的一部分。每一字元線金屬填充材料部分5是在平坦化製程之後保留的字元線金屬填充材料層的一部分。

參照圖3A至圖3C，可在製程中閘極層級絕緣層635’上方沈積絕緣材料層(其在本文中被稱為閘極通孔層級絕緣層(gate-via-level insulating layer))，並且可將所述絕緣材料層結合至製程中閘極層級絕緣層635’中。製程中閘極層級絕緣層635’的厚度可增加所添加的絕緣材料層的厚度，所述厚度例如可在30奈米至300奈米的範圍內，例如為60奈米至150奈米，但亦可使用更小及更大的厚度。

可貫穿製程中閘極層級絕緣層635’形成多個通孔腔，使得字元線3的頂表面可在通孔腔中的每一者的底部處被物理暴露出。可在通孔腔中沈積至少一種金屬材料。舉例而言，可在通孔腔中及製程中閘極層級絕緣層635’上方依序沈積包含金屬障壁材料的通孔金屬襯墊層(via metallic liner layer)及包含金屬填充材料的通孔金屬填充材料層(via metallic fill material layer)。通孔金屬襯墊層可包含金屬障壁材料，例如TiN、TaN、WN、TiC、TaC、WC或其堆疊，並且可藉由物理氣相沈積或化學氣相沈積來進行沈積。通孔金屬襯墊層的厚度可在1奈米至30奈米的範圍內，但亦可使用更小及更大的厚度。通孔金屬填充材料層可包含W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金及/或其組合。可對通孔金屬填充材料層的厚度進行選擇，使得通孔腔中的每一者以通孔金屬襯墊層及通孔金屬填充材料層的組合被填充。

可執行例如化學機械研磨(CMP)製程等平坦化製程，以移除通孔金屬襯墊層及通孔金屬填充材料層的上覆在包括製程中閘極層級絕緣層635’的頂表面在內的水平面上的一些部分。通孔金屬襯墊層及填充相應通孔腔的通孔金屬填充材料層的每一剩餘的鄰接部分構成閘極連接通孔結構(gate-connection via structure)12。每一閘極連接通孔結構12可包括通孔金屬襯墊(via metallic liner)13及通孔金屬填充材料部分(via metallic fill material portion)14。每一通孔金屬襯墊13是在平坦化製程之後保留的通孔金屬襯墊層的一部分。每一通孔金屬填充材料部分14是在平坦化製程之後保留的通孔金屬填充材料層的一部分。

可在製程中閘極層級絕緣層635’上方沈積附加的絕緣材料層(其在本文中被稱為閘極電極層級絕緣層(gate-electrode-level insulating layer))，並且可將所述附加的絕緣材料層結合至製程中閘極層級絕緣層635’中。製程中閘極層級絕緣層635’的厚度可增加所添加的絕緣材料層的厚度，所述厚度例如可在30奈米至300奈米的範圍內，例如為60奈米至150奈米，但亦可使用更小及更大的厚度。製程中閘極層級絕緣層635’變成在後續處理步驟中厚度不會增加的閘極層級絕緣層(gate-level insulating layer)635。

可貫穿閘極層級絕緣層635形成多個閘極腔(未示出)，使得閘極連接通孔結構12的頂表面可在閘極腔的底部處被物理暴露出。每一閘極連接通孔結構12的頂表面可在每一閘極腔的底部處被物理暴露出。

在一個實施例中，閘極腔中的每一者可具有相應的矩形水平剖面形狀。可在閘極腔中沈積至少一種金屬材料。舉例而言，可在閘極腔中及閘極層級絕緣層635上方依序沈積包含金屬障壁材料的閘極金屬襯墊層(gate metallic liner layer)及包含金屬填充材料的閘極金屬填充材料層(gate metallic fill material layer)。閘極金屬襯墊層可包含金屬障壁材料，例如TiN、TaN、WN、TiC、TaC、WC或其堆疊，並且可藉由物理氣相沈積或化學氣相沈積來進行沈積。閘極金屬襯墊層的厚度可在1奈米至30奈米的範圍內，但亦可使用更小及更大的厚度。閘極金屬填充材料層可包含W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金及/或其組合。可對閘極金屬填充材料層的厚度進行選擇，使得閘極腔中的每一者以閘極金屬襯墊層及閘極金屬填充材料層的組合被填充。

可執行例如化學機械研磨(CMP)製程等平坦化製程，以移除閘極金屬襯墊層及閘極金屬填充材料層的上覆在包括閘極層級絕緣層635的頂表面在內的水平面上的一些部分。閘極金屬襯墊層及填充相應閘極腔的閘極金屬填充材料層的每一剩餘的鄰接部分構成閘極電極15。每一閘極電極15可包括閘極金屬襯墊(gate metallic liner)16及閘極金屬填充材料部分(gate metallic fill material portion)17。每一閘極金屬襯墊16是在平坦化製程之後保留的閘極金屬襯墊層的一部分。每一閘極金屬填充材料部分 17是在平坦化製程之後保留的閘極金屬填充材料層的一部分。可形成具有多個閘極電極15的陣列，所述閘極電極15的陣列可被形成為沿第一水平方向hd1具有均勻間距的閘極電極15的一維週期性陣列。作為另一選擇，具有多個閘極電極15的陣列可被形成為具有多個閘極電極15的二維陣列，所述閘極電極15的二維陣列與隨後形成的相應一對源極電極及汲極電極具有面積交疊。

參照圖4A至圖4C，可在閘極層級絕緣層635及閘極電極15上方依序沈積閘極介電層10、連續主動層20L、介電模板材料層42L及硬罩幕層47L。可藉由沈積至少一種閘極介電材料而在閘極層級絕緣層635及閘極電極15上方形成閘極介電層10。閘極介電材料可包括但不限於氧化矽、氮氧化矽、介電常數大於氮化矽的介電常數(其為7.9)並且通常被稱為高介電常數(high k)介電材料的介電金屬氧化物(例如，氧化鋁、氧化鉿、氧化釔、氧化鑭等)或其堆疊。其他合適的介電材料亦在本揭露的設想範圍內。閘極介電材料可藉由原子層沈積或化學氣相沈積來進行沈積。閘極介電層10的厚度可在1奈米至50奈米的範圍內，例如為3奈米至30奈米，但亦可使用更小及更大的厚度。

可在閘極介電層10上方沈積包含半導電材料的連續主動層20L。連續主動層20L可為未經圖案化的(即，毯覆式)半導體材料層。在一個實施例中，連續主動層20L可包括化合物半導體材料。在一個實施例中，所述半導電材料包括在被適當地摻雜有電性摻雜劑(其可為p型摻雜劑或n型摻雜劑)時提供1.0西門子/米(S/m)至1.0×10⁵S/m範圍內的電導率的材料。可用於連續主動層20L的示例性半導電材料包括但不限於氧化銦鎵鋅(indium gallium zinc oxide，IGZO)、氧化銦鎢、氧化銦鋅、氧化銦錫、氧化鎵、氧化銦、經摻雜的氧化鋅、經摻雜的氧化銦、經摻雜的氧化鎘以及由其衍生出的各種其他經摻雜的變體。一般而言，連續主動層20L可包含選自In、Zn、Ga、Sn、Pb、Zr、Sr、Ru、Mn、Mg、Nb、Ta、Hf、Al、La、Sc、Ti、V、Cr、Mo、W、Fe、Co、Ni、Pd、Ir、Ag以及上述金屬的任意組合中的至少一種金屬(例如，至少兩種金屬及/或至少三種金屬)的氧化物。所述金屬元素中的一些金屬元素可以例如小於1.0%的原子百分比的摻雜劑濃度存在。其他合適的半導電材料亦在本揭露的設想範圍內。在一個實施例中，連續主動層20L的半導電材料可包括氧化銦鎵鋅。

連續主動層20L可包含多晶半導電材料、或者可隨後退火成具有更大平均粒度的多晶半導電材料的無定形半導電材料。連續主動層20L可藉由物理氣相沈積來進行沈積，但亦可使用其他合適的沈積製程。連續主動層20L的厚度可在1奈米至50奈米的範圍內，例如為2奈米至30奈米及/或4奈米至15奈米，但亦可使用更小及更大的厚度。

介電模板材料層42L包含可在隨後形成的多個源極電極與多個汲極電極之間提供電性隔離的介電材料。介電模板材料層42L包含可在將在隨後執行的後續平坦化製程中充當平坦化終止層的材料。在一個實施例中，介電模板材料層42L可包含未經摻雜的矽酸鹽玻璃或經摻雜的矽酸鹽玻璃，及/或可基本由未經摻雜的矽酸鹽玻璃或經摻雜的矽酸鹽玻璃組成。介電模板材料層42L的厚度可在2奈米至1,000奈米的範圍內，例如為5奈米至200奈米，但亦可使用更小及更大的厚度。

硬罩幕層47L可包含硬罩幕材料，所述硬罩幕材料可在後續非等向性蝕刻製程期間用作蝕刻罩幕，以用於對介電模板材料層42L的多個未掩蔽部分進行蝕刻。在一個實施例中，硬罩幕層47L可包含氮化矽、碳氮化矽、無定形碳或介電金屬氧化物，及/或可基本由氮化矽、碳氮化矽、無定形碳或介電金屬氧化物組成。硬罩幕層47L的厚度可在2奈米至50奈米的範圍內，但亦可使用更小及更大的厚度。

參照圖5A至圖5C，可在硬罩幕層47L上方施加光阻層(未示出)，並且可將所述光阻層微影圖案化成具有多個經圖案化的光阻材料部分的二維陣列。在一個實施例中，經圖案化的光阻材料部分的二維陣列可為具有多個經圖案化的光阻材料部分的週期性二維陣列，其沿第一水平方向hd1具有第一週期性，並且沿第二水平方向hd2具有第二週期性。在一個實施例中，第一週期性可在10奈米至500奈米的範圍內，並且第二週期性可在5奈米至500奈米的範圍內，但亦可針對所述第一週期性及所述第二週期性使用更小及更大的尺寸。在一個實施例中，每一經圖案化的光阻材料部分可具有矩形水平剖面形狀。在一個實施例中，相鄰的成對經圖案化的光阻材料部分之間的間隙可在1奈米至40奈米的範圍內，例如為2奈米至20奈米及/或3奈米至10奈米，但亦可針對每一間隙使用更小及更大的尺寸。在一個實施例中，可在每一單元胞元區域UC中形成一個矩形經圖案化的光阻材料部分。

可執行非等向性蝕刻製程，以經由硬罩幕層47L、介電模板材料層42L及連續主動層20L來轉移經圖案化的光阻材料部分中的圖案。經圖案化的光阻材料部分中的圖案可在硬罩幕層47L的多個經圖案化的部分中、在介電模板材料層42L的多個經圖案化的部分中以及在連續主動層20L的多個經圖案化的部分中複製。硬罩幕層47L的多個經圖案化的部分被統稱為經圖案化的硬罩幕層47。介電模板材料層42L的多個經圖案化的部分形成具有多個分立的介電模板結構42T的二維陣列。連續主動層20L的多個經圖案化的部分形成具有多個主動層20的二維陣列。

在一個實施例中，經圖案化的硬罩幕層47的側壁可為垂直的或實質上垂直的。在一個實施例中，分立的介電模板結構42T的側壁可為垂直的或實質上垂直的。在一個實施例中，主動層20的側壁可為垂直的或實質上垂直的。經圖案化的硬罩幕層47可至少在非等向性蝕刻製程的末端部分期間用作蝕刻罩幕結構，並且可改善分立的介電模板結構42T的側壁的垂直輪廓及主動層20的側壁的垂直輪廓。換言之，藉由使用經圖案化的硬罩幕層47，分立的介電模板結構42T的側壁及主動層20的側壁可變得更加垂直。經圖案化的光阻材料部分可在非等向性蝕刻製程期間被消耗，或者可在非等向性蝕刻製程之後例如藉由灰化被移除。

可在閘極介電層10上方形成具有多個層堆疊的週期性二維陣列，所述多個層堆疊各自包含主動層20、分立的介電模板結構42T及經圖案化的硬罩幕層47的一部分(即，硬罩幕部分)。每一層堆疊內的主動層20、分立的介電模板結構42T及硬罩幕部分的側壁可為垂直重合的，即可上覆在彼此上或位於彼此之下並且位於相應的垂直面內。一般而言，介電模板材料層42L及連續主動層20L可被圖案化成分立的介電模板結構42T的二維陣列及具有相同水平剖面形狀及具有相同二維週期性的主動層20的二維陣列的堆疊。在其中每一主動層20具有包括一對沿第一水平方向hd1延伸的縱向邊緣及一對沿第二水平方向hd2延伸的橫向邊緣的矩形水平剖面形狀的實施例中，縱向邊緣的長度在本文中被稱為主動層長度AL_L，並且橫向邊緣的長度在本文中被稱為主動層寬度AL_W。主動層長度AL_L可在8奈米至480奈米的範圍內，且主動層寬度AL_W可在3奈米至480奈米的範圍內，但亦可針對主動層長度AL_L及主動層寬度AL_W使用更小及更大的尺寸。

分立的介電模板結構42T的二維陣列內的多個分立的介電模板結構42T可藉由多個溝渠41彼此間隔開。溝渠41包括沿第一水平方向hd1在側向上延伸的多個第一溝渠及沿第二水平方向hd2在側向上延伸的多個第二溝渠。每一溝渠41的寬度可在1奈米至20奈米的範圍內，但亦可使用更小及更大的寬度。主動層20的二維陣列的底表面可形成於包括閘極介電層10的頂表面在內的第一水平面HP1內。分立的介電模板結構42T的二維陣列的頂表面可形成於第二水平面HP2內。

參照圖6A至圖6C，可視需要於主動層20及分立的介電模板結構42T的所有側壁上以及閘極介電層10的被物理暴露出的部分上形成蝕刻終止介電襯墊(etch stop dielectric liner)43。在存在有經圖案化的硬罩幕層47的實施例中，蝕刻終止介電襯墊43可形成於經圖案化的硬罩幕層47的表面上。作為另一選擇，在形成蝕刻終止介電襯墊43之前，可相對於主動層20及分立的介電模板結構42T的材料選擇性地移除經圖案化的硬罩幕層47。在本實施例中，蝕刻終止介電襯墊43可形成於分立的介電模板結構42T的頂表面上。蝕刻終止介電襯墊43包含無孔介電材料，所述無孔介電材料可在後續非等向性蝕刻製程期間充當蝕刻終止層，其中所述非等向性蝕刻製程移除分立的介電模板結構42T的未掩蔽部分。舉例而言，蝕刻終止介電襯墊43可包含介電材料，例如氧化矽、氮化矽、氮氧化矽、碳氮化矽或介電常數大於7.9的介電金屬氧化物(即高介電常數介電材料)。蝕刻終止介電襯墊43的厚度可在0.3奈米至3奈米的範圍內，例如為0.6奈米至1.5奈米，但亦可使用更小及更大的厚度。蝕刻終止介電襯墊43可使用例如原子層沈積製程或化學氣相沈積製程等共形沈積製程來進行沈積。

可在分立的介電模板結構42T之間的溝渠41的剩餘體積中沈積第一介電間隔件矩陣層(first dielectric spacer matrix layer)44。第一介電間隔件矩陣層44包含與分立的介電模板結構42T及蝕刻終止介電襯墊43的材料不同的第一介電間隔件材料。在一個實施例中，第一介電間隔件矩陣層44包含可隨後相對於分立的介電模板結構42T的材料選擇性地進行凹陷的材料。舉例而言，在分立的介電模板結構42T包含未經摻雜的矽酸鹽玻璃或經摻雜的矽酸鹽玻璃的實施例中，第一介電間隔件矩陣層44可包含介電常數小於3.9的多孔或無孔低介電常數介電材料。在一個實施例中，第一介電間隔件矩陣層44可包含無孔有機矽酸鹽玻璃及/或可基本上由無孔有機矽酸鹽玻璃組成，或者作為無孔有機矽酸鹽玻璃。在另一實例中，第一介電間隔件矩陣層44可包含可有效地阻擋氧原子或氫原子的擴散的介電擴散障壁材料，及/或可基本上由所述介電擴散障壁材料組成。舉例而言，第一介電間隔件矩陣層44可包含例如高介電常數的介電金屬氧化物材料、氮化矽或碳氮化矽等介電金屬氧化物材料，及/或可基本上由所述介電金屬氧化物材料組成。作為另一選擇，第一介電間隔件矩陣層44可包含矽酸鹽玻璃材料。在本實施例中，對第一介電間隔件矩陣層44的材料進行選擇，使得第一介電間隔件矩陣層44可隨後相對於分立的介電模板結構42T的材料選擇性地凹陷。在說明性實例中，分立的介電模板結構42T可包含未經摻雜的矽酸鹽玻璃，並且第一介電間隔件矩陣層44可包含提供較未經摻雜的矽酸鹽玻璃(例如，硼矽酸鹽玻璃)高的蝕刻速率的經摻雜的矽酸鹽玻璃。第一介電間隔件矩陣層44可藉由例如化學氣相沈積製程或原子層沈積製程等共形沈積製程進行沈積。

可執行平坦化製程，以自第二水平面HP2(即，包括分立的介電模板結構42T的頂表面在內的水平面)上方移除第一介電間隔件矩陣層44及可選的蝕刻終止介電襯墊43的一些部分。在存在有經圖案化的硬罩幕層47的實施例中，可使用經圖案化的硬罩幕層47作為研磨終止結構或作為蝕刻終止結構來執行化學機械研磨製程或凹陷蝕刻製程。可對凹陷蝕刻製程進行擴展，或者可執行附加的凹陷蝕刻製程，以自第二水平面HP2上方使第一介電間隔件矩陣層44及可選的蝕刻終止介電襯墊43的剩餘部分垂直凹陷。隨後，可例如藉由執行濕法蝕刻製程而相對於分立的介電模板結構42T選擇性地移除經圖案化的硬罩幕層47。在沈積可選的蝕刻終止介電襯墊43及第一介電間隔件矩陣層44之前移除經圖案化的硬罩幕層47的實施例中，分立的介電模板結構42T可用作研磨終止結構或蝕刻終止結構。

參照圖7A至圖7C，可藉由執行選擇性蝕刻製程而相對於分立的介電模板結構42T選擇性地使第一介電間隔件矩陣層44垂直凹陷。可對選擇性蝕刻製程的化學性質進行選擇，使得選擇性蝕刻製程在不移除分立的介電模板結構42T的材料或移除最少分立的介電模板結構42T的材料的情況下移除第一介電間隔件矩陣層44的材料。選擇性蝕刻製程可包括非等向性蝕刻製程或等向性蝕刻製程。作為另一選擇，在圖6A至圖6C的處理步驟中使用凹陷蝕刻製程的實施例中，在圖6A至圖6C的處理步驟中的凹陷蝕刻製程的持續時間可延長，使得第一介電間隔件矩陣層44的頂表面垂直凹陷至第二水平面HP2之下。在一些實施例中，可在第一介電間隔件矩陣層44的頂表面凹陷至第二水平面HP2之下之後執行經圖案化的硬罩幕層47的移除。

可在圖5A至圖5C的處理步驟中形成的溝渠41的上部部分的體積內於第一介電間隔件矩陣層44的經凹陷的水平表面與第二水平面HP2之間形成多個凹陷區(recess region)45。凹陷區45的深度可在分立的介電模板結構42T的高度(即厚度)的10%至90%的範圍內，例如為20%至80%及/或30%至70%。舉例而言，凹陷區45的深度可在1奈米至900奈米的範圍內，例如為10奈米至200奈米及/或5奈米至50奈米，但亦可使用更小及更大的深度。在一個實施例中，可藉由執行等向性蝕刻製程來移除蝕刻終止介電襯墊43的突出至第一介電間隔件矩陣層44的經凹陷的頂表面上方的部分。一般而言，溝渠41的下部部分可透過可選的蝕刻終止介電襯墊43及第一介電間隔件矩陣層44被填充。凹陷區45可存在於溝渠41的上部部分中。

參照圖8A至圖8C，可在包括溝渠41的凹陷體積的凹陷區45中沈積包含第二介電間隔件材料的第二介電間隔件矩陣層(second dielectric spacer matrix layer)46。第二介電間隔件材料不同於分立的介電模板結構42T及第一介電間隔件矩陣層44的材料。第二介電間隔件材料可與蝕刻終止介電襯墊43的材料相同，或者亦可不同於所述蝕刻終止介電襯墊43的材料。在一個實施例中，第二介電間隔件矩陣層46包括在對分立的介電模板結構42T 的材料進行蝕刻的後續非等向性蝕刻製程期間可充當蝕刻罩幕材料的材料。舉例而言，在分立的介電模板結構42T包含未經摻雜的矽酸鹽玻璃或經摻雜的矽酸鹽玻璃的實施例中，第二介電間隔件矩陣層46可包含氮化矽、碳氮化矽、氮氧化矽、介電常數大於7.9的介電金屬氧化物(即高介電常數介電金屬氧化物材料)。作為另一選擇，第二介電間隔件矩陣層46可包含摻雜有氮的低介電常數介電材料，例如摻雜有氮的有機矽酸鹽玻璃。作為另一選擇，第一介電間隔件矩陣層44可包含經摻雜的矽酸鹽玻璃材料，例如硼矽酸鹽玻璃或氟矽酸鹽玻璃，並且第二介電間隔件矩陣層46可包含可在後續非等向性蝕刻製程期間充當針對經摻雜的矽酸鹽玻璃材料的蝕刻罩幕材料的未經摻雜的矽酸鹽玻璃。第二介電間隔件矩陣層46可藉由例如化學氣相沈積製程或原子層沈積製程等共形沈積製程進行沈積。

可執行平坦化製程以自第二水平面HP2(即，包括分立的介電模板結構42T的頂表面在內的水平面)上方移除第二介電間隔件矩陣層46的一些部分。可執行化學機械研磨製程或凹陷蝕刻製程，以自第二水平面HP2上方移除第二介電間隔件矩陣層46的所述部分。在平坦化製程期間使用過度研磨或過度蝕刻的實施例中，第二水平面HP2可垂直向下位移過度研磨距離或過度蝕刻距離，所述距離可在0奈米至50奈米的範圍內，例如為0奈米至5奈米及/或0奈米至1奈米。第二介電間隔件矩陣層46的經平坦化的頂表面可位於與包括分立的介電模板結構42T的頂表面在內的水平面(即，第二水平面HP2)相同的水平面內。

可選的蝕刻終止介電襯墊43、第一介電間隔件矩陣層44及第二介電間隔件矩陣層46的組合在本文中被稱為複合介電矩陣(composite dielectric matrix)(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)，其在側向上包圍分立的介電模板結構42T的二維陣列。換言之，分立的介電模板結構42T的二維陣列內的每一分立的介電模板結構42T被複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)在側向上包圍。在複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)包括蝕刻終止介電襯墊43的實施例中，蝕刻終止介電襯墊43可接觸第一介電間隔件矩陣層44的整個底表面及側壁、以及每一分立的介電模板結構42T的下部部分。蝕刻終止介電襯墊43可接觸第二介電間隔件矩陣層46的底表面的一些區段。

在一個實施例中，複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)的底表面與主動層20的二維陣列內的主動層20的底表面可位於同一水平面(即，第一水平面HP1)內。在一個實施例中，主動層20的二維陣列內的每一主動層20的底表面可位於包括複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)的底表面在內的水平面(即，第一水平面HP1)內。

參照圖9A至圖9D，可於分立的介電模板結構42T的二維陣列及複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)上方依序形成蝕刻罩幕材料層(etch mask material layer)71L、至少一個可選的圖案轉移輔助層(optional pattern-transfer assist layer)(例如，第一圖案轉移輔助層73L、第二圖案轉移輔助層75L)及光阻層(photoresist layer)77。

蝕刻罩幕材料層71L可包含在對第一介電間隔件矩陣層44的材料進行蝕刻的非等向性蝕刻步驟期間可充當蝕刻罩幕材料的材料。舉例而言，在第一介電間隔件矩陣層44包含矽酸鹽玻璃材料的實施例中，蝕刻罩幕材料層71L可包含氮化矽、碳氮化矽、氮氧化矽或介電常數大於7.9的介電金屬氧化物材料。在第一介電間隔件矩陣層44包含無孔有機矽酸鹽玻璃的實施例中，蝕刻罩幕材料層(亦可稱為蝕刻終止材料層)71L可包含氧化矽。蝕刻終止材料層71L可藉由共形或非共形沈積製程形成。蝕刻終止材料層71L的厚度可在2奈米至100奈米的範圍內，例如為5奈米至50奈米及/或10奈米至30奈米，但亦可使用更小及更大的厚度。

所述至少一個可選的圖案轉移輔助層(例如，第一圖案轉移輔助層73L、第二圖案轉移輔助層75L)可包含可有利地用於對自光阻層77轉移至分立的介電模板結構42T的未掩蔽部分上的影像的保真度(fidelity of image)進行改善的至少一種材料。在說明性實例中，所述至少一個可選的圖案轉移輔助層(例如，第一圖案轉移輔助層73L、第二圖案轉移輔助層75L)可包括第一圖案轉移輔助層73L及第二圖案轉移輔助層75L。第一圖案轉移輔助層73L可包括此項技術中已知的底部抗反射塗層(bottom anti reflection coating，BARC)。第二圖案轉移輔助層75L可包含厚度在10奈米至35奈米範圍內的旋塗氧化物(spin-on oxide，SOG)材料。一般而言，可將可改善光阻層77中的影像形成及/或可改善轉移至下伏材料層中的圖案的保真度的任何微影材料堆疊(lithographic material stack)用於所述至少一個可選的圖案轉移輔助層(例如，第一圖案轉移輔助層73L、第二圖案轉移輔助層75L)。

光阻層77可形成於蝕刻終止材料層71L及所述至少一個可選的圖案轉移輔助層(例如，第一圖案轉移輔助層73L、第二圖案轉移輔助層75L)上方。根據本揭露的態樣，可藉由微影曝光及顯影而在光阻層77中形成具有多個開口的二維陣列。可對光阻層77中的開口的圖案進行選擇，使得光阻層77中的開口的二維陣列中的每一開口具有在相鄰的一對分立的介電模板結構42T上方以及在第二介電間隔件矩陣層46的一部分上方連續延伸的相應區域，其中所述相鄰的一對分立的介電模板結構42T選自沿第一水平方向hd1在側向上間隔開的分立的介電模板結構42T，所述第一水平方向hd1是溝渠41的第一子集(即，第一溝渠)沿其在側向上間隔開的水平方向。換言之，光阻層77中的每一開口在第一個分立的介電模板結構42T的一部分、沿第一水平方向hd1與第一個分立的介電模板結構42T的所述部分在側向上間隔開的第二個分立的介電模板結構42T的一部分、以及位於第一個分立的介電模板結構42T的所述部分與第二個分立的介電模板結構42T的所述部分之間的複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)的一部分上方連續延伸。

在一個實施例中，光阻層77可用線及間隔圖案進行圖案化，其中光阻層77中的開口具有沿垂直於第一水平方向hd1的第二水平方向hd2在側向上延伸的直邊。在一個實施例中，光阻層77中的每一開口可具有第一直邊以及第二直邊，所述第一直邊在沿第二水平方向hd2排列的分立的介電模板結構42T的第一行(column)上方延伸，所述第二直邊在分立的介電模板結構42T的第二行上方延伸。第二行可沿第一水平方向hd1自第一行在側向上偏移小於分立的介電模板結構42T的二維陣列的間距。填充第二溝渠(即，沿第二水平方向hd2在側向上延伸的溝渠41)的複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)的一部分位於光阻層77中的每一開口之下。

參照圖10A至圖10D，藉由執行非等向性蝕刻製程，可相對於第二介電間隔件矩陣層46的材料選擇性地經由至少一個可選的圖案轉移輔助層(例如，第一圖案轉移輔助層73L、第二圖案轉移輔助層75L)及蝕刻罩幕材料層71L而轉移光阻層77中的圖案，並將其轉移至分立的介電模板結構42T的一些部分中。在一個實施例中，非等向性蝕刻製程可包括第一非等向性蝕刻步驟，所述步驟經由至少一個可選的圖案轉移輔助層(例如，第一圖案轉移輔助層73L、第二圖案轉移輔助層75L)及蝕刻罩幕材料層71L來轉移光阻層77中的圖案。蝕刻罩幕材料層71L可被圖案化成多個蝕刻罩幕材料部分(etch mask material portion)71，所述蝕刻罩幕材料部分71複製光阻層77中的開口的圖案。在一個實施例中，蝕刻罩幕材料部分71可被形成為具有線及間隔圖案的多個蝕刻罩幕材料部分71的一維週期性陣列，其沿第一水平方向hd1的週期性與閘極電極15沿第一水平方向hd1的週期性及主動層20沿第一水平方向hd1的週期性相同。在一個實施例中，每一蝕刻罩幕材料部分71可具有沿第二水平方向hd2在側向上延伸的一對直的縱向邊緣(lengthwise edge)，並且可被沿第二水平方向hd2排列的一行分立的介電模板結構42T及位於之下的一行主動層20橫跨。在一個實施例中，每一蝕刻罩幕材料部分71可自始至終具有均勻的寬度，並且可位於相應一行分立的介電模板結構42T內的每一分立的介電模板結構42T的中心部分處。

非等向性蝕刻製程可包括第二非等向性蝕刻步驟，所述步驟相對於第二介電間隔件矩陣層46的材料選擇性地蝕刻分立的介電模板結構42T的材料。如在本文中所使用的，若蝕刻製程期間第二材料的蝕刻速率小於蝕刻製程期間第一材料的蝕刻速率的 1/3，則蝕刻第一材料的蝕刻製程被稱為對第二材料的選擇性蝕刻。因此，第二非等向性蝕刻步驟期間第二介電間隔件矩陣層46的材料的蝕刻速率小於第二非等向性蝕刻步驟期間分立的介電模板結構42T的材料的蝕刻速率的1/3，且較佳地小於1/10及/或小於1/30。第二非等向性蝕刻步驟對分立的介電模板結構42T的未被經圖案化的蝕刻罩幕材料層掩蔽的部分(即，蝕刻罩幕材料部分71)進行非等向性地蝕刻。換言之，光阻層77及第二介電間隔件矩陣層46可對任何下伏材料進行掩蔽使其免受非等向性蝕刻製程的影響。在一個實施例中，第二非等向性蝕刻步驟的化學性質可對蝕刻終止介電襯墊43的材料具有選擇性。換言之，在其中存在蝕刻終止介電襯墊43的實施例中，蝕刻終止介電襯墊43可用作蝕刻終止結構，以保護第一介電間隔件矩陣層44在第二非等向性蝕刻步驟期間免受附帶蝕刻。

一般而言，在第二非等向性蝕刻步驟期間，可相對於第二介電間隔件矩陣層46的材料選擇性地對分立的介電模板結構42T的位於光阻層77中的開口區域內的部分進行非等向性蝕刻。在藉由蝕刻製程移除分立的介電模板結構42T的一些部分時可能生成的體積中，可形成多個源極腔51及多個汲極腔59。光阻層77中的開口的圖案可相對於第二介電間隔件矩陣層46選擇性地經由分立的介電模板結構42T進行轉移。因此，源極腔51及汲極腔59的圖案可為複合圖案，所述複合圖案是光阻層77中的開口的圖案與分立的介電模板結構42T的圖案的結合。換言之，源極腔51及汲極腔59的圖案包括位於光阻層77中的開口的相應一者內及位於分立的介電模板結構42T的相應一者內的區域。主動層20的頂表面可在每一源極腔51的底部以及每一汲極腔59的底部被物理暴露出。

可於分立的介電模板結構42T中的每一者的體積內形成一對源極腔51及汲極腔59。對於藉由移除同一分立的介電模板結構42T的一些部分而形成的每對源極腔51及汲極腔59，源極腔51的體積及汲極腔59的體積可相同、實質上相同，或者可在彼此的50%至200%及/或75%至133%及/或90%至110%的範圍內。在第二非等向性蝕刻步驟之後，分立的介電模板結構42T的每一剩餘部分包括將源極腔51與汲極腔59分開的電極間介電間隔件(inter-electrode dielectric spacer)42。每一電極間介電間隔件42位於源極腔51中的相應一者與汲極腔59中的相應一者之間，並物理暴露於所述兩者。在後續處理步驟中，可在每一源極腔51中形成源極電極52，並且在後續處理步驟中，可在每一汲極腔59中形成汲極電極56。在形成源極電極52及汲極電極56時，每一電極間介電間隔件42可定位於源極電極52與汲極電極56之間。

根據本揭露的態樣，蝕刻罩幕材料部分71上覆在沿第二水平方向hd2排列的一行電極間介電間隔件42上。蝕刻罩幕材料部分71在整個第二非等向性蝕刻步驟中保護所述一行電極間介電間隔件42的被物理暴露出的側壁表面免受隅角侵蝕。因此，電極間介電間隔件42的所有被物理暴露出的側壁的整體可位於與沿第二水平方向hd2在側向上延伸的蝕刻罩幕材料部分71的縱向側壁垂直重合的垂直面內。

相比之下，在第二非等向性蝕刻步驟期間，第二介電間隔件矩陣層46的與源極腔51或汲極腔59相鄰的頂部隅角部分可能經受附帶蝕刻，儘管蝕刻速率較低。因此，在第二非等向性蝕刻步驟期間，在第二介電間隔件矩陣層46的與源極腔51或汲極腔59相鄰的頂部隅角部分處可能發生隅角圓化(corner rounding)。在各種實施例中，每一源極腔51及每一汲極腔59可包括至少一個與第二介電間隔件矩陣層46的頂表面鄰接的波狀側壁，例如與第二介電間隔件矩陣層46的頂表面鄰接的三個波狀側壁。每一波狀側壁可包括第二介電間隔件矩陣層46的與第二介電間隔件矩陣層46的垂直延伸表面區段鄰接的錐形凸面區段(tapered convex surface segment)。第二介電間隔件矩陣層46的垂直延伸表面區段可與蝕刻終止介電襯墊43的垂直側壁鄰接，或者在不存在蝕刻終止介電襯墊43的實施例中可與第一介電間隔件矩陣層44的垂直側壁鄰接。

參照圖11A至圖11D，可在源極腔51及汲極腔59中以及蝕刻罩幕材料部分71(即，蝕刻罩幕材料層71L的經圖案化的部分)、具有電極間介電間隔件42的二維陣列及複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)上方沈積至少一種金屬材料。所述至少一種金屬材料可包括金屬襯墊材料及金屬填充材料。舉例而言，可沈積包含金屬襯墊材料的金屬襯墊層53L，並且可隨後沈積包含金屬填充材料的金屬填充材料層54L。金屬襯墊層53L可包含導電金屬氮化物或導電金屬碳化物，例如TiN、TaN、WN、TiC、TaC及/或WC。亦可使用在本揭露的設想範圍內的其他合適的材料。金屬襯墊層53L可藉由例如物理氣相沈積製程等非共形沈積製程進行沈積，或者可藉由例如化學氣相沈積製程等共形沈積製程進行沈積。金屬襯墊層53L的與主動層20中的相應一者的頂表面接觸的水平延伸部分的厚度可在1奈米至30奈米的範圍內，例如為2奈米至10奈米，但亦可使用更小及更大的厚度。金屬填充材料層54L可包含W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金及/或其組合。亦可使用在本揭露的設想範圍內的其他合適的材料。金屬填充材料層54L可藉由物理氣相沈積、化學氣相沈積、電鍍及/或無電鍍覆而形成。可對金屬填充材料層54L的厚度進行選擇，使得源極腔51及汲極腔59以金屬襯墊層53L及金屬填充材料層54L的組合被填充。

參照圖12A至圖12E，可藉由平坦化製程自第二水平面HP2(即，包括複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)及電極間介電間隔件42的二維陣列的頂表面在內的水平面)上方移除至少一種金屬材料的多餘部分。所述平坦化製程可包括化學機械研磨(CMP)製程及/或凹陷蝕刻製程。蝕刻罩幕材料部分71可在平坦化製程期間被附帶移除。可使用其他合適的平坦化製程。填充源極腔51的至少一種金屬材料的每一剩餘部分構成源極電極52。填充汲極腔59的至少一種金屬材料的每一剩餘部分構成汲極電極56。源極電極52及汲極電極56可分別形成於每一源極腔51及每一汲極腔59中。

在一個實施例中，每一源極電極52可包括源極金屬襯墊(source metallic liner)53及源極金屬填充材料部分(source metallic fill material portion)54，其中所述源極金屬襯墊53是沈積在源極腔51中的金屬襯墊層53L的剩餘部分，所述源極金屬填充材料部分54是沈積在源極腔51中的金屬填充材料層54L的剩餘部分。每一汲極電極56可包括汲極金屬襯墊(drain metallic liner)57及汲極金屬填充材料部分(drain metallic fill material portion)58，所述汲極金屬襯墊57是沈積在汲極腔59中的金屬襯墊層53L的剩餘部分，所述汲極金屬填充材料部分58是沈積在汲極腔59中的金屬填充材料層54L的剩餘部分。一般而言，可於每一主動層20的頂表面的相應部分上形成源極電極52及汲極電極56。可於每一單元胞元區域UC中形成電晶體(例如，薄膜電晶體)。

在一個實施例中，垂直於第一水平方向hd1的電極間介電間隔件42的側壁自相應電極間介電間隔件42的頂表面直線延伸至相應電極間介電間隔件42的底表面。因此，電極間介電間隔件42與源極電極52之間的每一介面的整體是直的(stright)及垂直的(vertical)(即，位於二維歐幾里德平面(Euclidean plane) 內)，並且電極間介電間隔件42與汲極電極56之間的每一介面的整體是直的及垂直的。

在一個實施例中，源極電極52中的每一者與複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)之間的至少一個介面可為波狀的(即，可不完全位於任何歐幾里德平面內)，並且可為錐形的(即，每一點具有相對於垂直方向成一定角度的切面)。在一個實施例中，源極電極52中的每一者與複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)之間的至少一個介面中的每一者可包括自第二介電間隔件矩陣層46的水平頂表面的邊緣向下延伸的波狀錐形介面區段、以及與波狀錐形介面區段的底部邊緣鄰接並向下延伸至複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)的底表面的垂直介面區段。在存在有蝕刻終止介電襯墊43的實施例中，垂直介面區段可包括蝕刻終止介電襯墊43與源極電極52及汲極電極56中的相應一者之間的介面。在不存在有蝕刻終止介電襯墊43的實施例中，垂直介面區段可包括第一介電間隔件矩陣層44與源極電極52及汲極電極56中的相應一者之間的介面。

複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)與源極電極52及汲極電極56中的每一者之間的介面的外形可使得源極電極52及汲極電極56中的每一者具有向外展開的垂直剖面輪廓，其中源極電極52及汲極電極56中的每一者的側向尺寸在接近第二水平面HP2的頂部部分附近逐漸增加。具體而言，源極電極52及汲極電極56中的每一者的側向尺寸在第一介電間隔件矩陣層44與第二介電間隔件矩陣層46之間的介面之下可為均勻的，並且可在第二介電間隔件矩陣層46的層級處隨著與基底的垂直距離而逐漸增加，即可顯示出張開特性(flaring characteristics)，其中所述側向尺寸是沿第一水平方向hd1及/或沿第二水平方向hd2依據距基底的垂直距離而量測的。

在與下伏主動層20的介面處量測的源極電極52的底表面沿第一水平方向hd1的長度在本文中被稱為源極底部長度(source bottom length)SBL。源極電極52的頂表面(其包含在第二水平面HP2內)沿第一水平方向hd1的長度在本文中被稱為源極頂部長度(source top length)STL。根據本揭露的態樣，源極頂部長度STL可大於源極底部長度SBL。在第一介電間隔件矩陣層44的層級處，每一源極電極52沿第一水平方向hd1的長度可為均勻的，並且可與源極底部長度SBL相同。在第二介電間隔件矩陣層46的層級處，每一源極電極52沿水平方向hd1的長度隨著與基底的垂直距離而在源極底部長度SBL與源極頂部長度STL之間逐漸增加。源極頂部長度STL與源極底部長度SBL之間的差可在0.5奈米至10奈米的範圍內，例如為1奈米至8奈米及/或2奈米至6奈米，但亦可使用更小及更大的尺寸。

在與下伏主動層20的介面處量測的汲極電極56的底表面沿第一水平方向hd1的長度在本文中被稱為汲極底部長度(drain bottom length)DBL。汲極電極56的頂表面(其包含在第二水平面HP2內)沿第一水平方向hd1的長度在本文中被稱為汲極頂部長度(drain top length)DTL。根據本揭露的態樣，汲極頂部長度DTL可大於汲極底部長度DBL。在第一介電間隔件矩陣層44的層級處，每一汲極電極56沿第一水平方向hd1的長度可為均勻的，並且可與汲極底部長度DBL相同。在第二介電間隔件矩陣層46的層級處，每一汲極電極56沿水平方向hd1的長度隨著與基底的垂直距離而在汲極底部長度DBL與汲極頂部長度DTL之間逐漸增加。汲極頂部長度DTL與汲極底部長度DBL之間的差可在0.5奈米至10奈米的範圍內，例如為1奈米至8奈米及/或2奈米至6奈米，但亦可使用更小及更大的尺寸。

每一電極間介電間隔件42沿第一水平方向hd1的長度界定相應薄膜電晶體的通道長度，並且在本文中被稱為閘極長度(gate length)GL。源極底部長度SBL、閘極長度GL及汲極底部長度DBL的總和可與主動層長度AL_L相同。

在與下伏主動層20的介面處量測的源極電極52的底表面沿第二水平方向hd2的寬度在本文中被稱為源極底部寬度(source bottom width)SBW。源極電極52的頂表面(其包含在第二水平面HP2內)沿第二水平方向hd2的寬度在本文中被稱為源極頂部寬度(source top width)STW。根據本揭露的態樣，源極頂部寬度STW可大於源極底部寬度SBW。在第一介電間隔件矩陣層44的層級處，每一源極電極52沿第二水平方向hd2的寬度可為均勻的，並且可與源極底部寬度SBW相同。在第二介電間隔件矩陣層46的層級處，每一源極電極52沿水平方向hd2的寬度隨著與基底的垂直距離而在源極底部寬度SBW與源極頂部寬度STW之間逐漸增加。源極頂部寬度STW與源極底部寬度SBW之間的差可在1奈米至20奈米的範圍內，例如為2奈米至16奈米及/或4奈米至12奈米，但亦可使用更小及更大的尺寸。源極底部寬度SBW可與主動層寬度AL_W(即，下伏主動層20沿第二水平方向hd2的側向尺寸)相同。

在與下伏主動層20的介面處量測的汲極電極56的底表面沿第二水平方向hd2的寬度在本文中被稱為汲極底部寬度(drain bottom width)DBW。汲極電極56的頂表面(其包含在第二水平面HP2內)沿第二水平方向hd2的寬度在本文中被稱為汲極頂部寬度(drain top width)DTW。根據本揭露的態樣，汲極頂部寬度DTW可大於汲極底部寬度DBW。在第一介電間隔件矩陣層44的層級處，每一汲極電極56沿第二水平方向hd2的寬度可為均勻的，並且可與汲極底部寬度DBW相同。在第二介電間隔件矩陣層46的層級處，每一汲極電極56沿水平方向hd2的寬度隨著與基底的垂直距離而在汲極底部寬度DBW與汲極頂部寬度DTW之間逐漸增加。汲極頂部寬度DTW與汲極底部寬度DBW之間的差可在1奈米至20奈米的範圍內，例如為2奈米至16奈米及/或4奈米至12奈米，但亦可使用更小及更大的尺寸。汲極底部寬度DBW可與主動層寬度AL_W(即，下伏主動層20沿第二水平方向hd2的側向尺寸)相同。

電極間介電間隔件42、源極電極52及汲極電極56的每一鄰接組合在本文中被稱為源極-間隔件-汲極組合(包括源極電極52、電極間介電間隔件42、汲極電極56)。每一源極-間隔件-汲極組合(包括源極電極52、電極間介電間隔件42、汲極電極56)被複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)在側向上包圍。源極-間隔件-汲極組合(包括源極電極52、電極間介電間隔件42、汲極電極56)的二維陣列位於主動層20的二維陣列上方，使得每一源極-間隔件-汲極組合(包括源極電極52、電極間介電間隔件42、汲極電極56)的底部周邊與相應下伏主動層20的頂部周邊重合。換言之，主動層長度AL_L(其為每一主動層20沿第一水平方向hd1的尺寸)可與源極底部長度SBL、閘極長度GL及汲極底部長度DBL的總和相同。

在一個實施例中，每一源極-間隔件-汲極組合(包括源極電極52、電極間介電間隔件42、汲極電極56)內的電極間介電間隔件42與源極電極52之間的整個介面以及每一源極-間隔件-汲極組合(包括源極電極52、電極間介電間隔件42、汲極電極56)內的電極間介電間隔件42與汲極電極56之間的整個介面可位於垂直面內。相比之下，每一源極-間隔件-汲極組合(包括源極電極 52、電極間介電間隔件42、汲極電極56)內的源極電極52與複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)之間的介面可包括與第二介電間隔件矩陣層46的頂表面鄰接的波狀介面區段。第二介電間隔件矩陣層46的錐形凸面區段可在波狀介面區段處接觸源極電極52的錐形凹面區段(tapered concave surface segment)。同樣，每一源極-間隔件-汲極組合(包括源極電極52、電極間介電間隔件42、汲極電極56)內的汲極電極56與複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)之間的介面可包括與第二介電間隔件矩陣層46的頂表面鄰接的波狀介面區段。第二介電間隔件矩陣層46的錐形凸面區段可在波狀介面區段接觸汲極電極56的錐形凹面區段。

一般而言，源極-間隔件-汲極組合(包括源極電極52、電極間介電間隔件42、汲極電極56)的二維陣列可位於基底上方，並且可藉由複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)而彼此在側向上間隔開。選自源極-間隔件-汲極組合(包括源極電極52、電極間介電間隔件42、汲極電極56)的二維陣列中的每一源極-間隔件-汲極組合(包括源極電極52、電極間介電間隔件42、汲極電極56)包括與源極電極52及汲極電極56接觸的電極間介電間隔件42。複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)包括第一介電間隔件矩陣層44 及第二介電間隔件矩陣層46，其中所述第一介電間隔件矩陣層44包含第一介電間隔件材料，所述第二介電間隔件矩陣層46包含第二介電間隔件材料並上覆在第一介電間隔件矩陣層44上方。源極-間隔件-汲極組合(包括源極電極52、電極間介電間隔件42、汲極電極56)的二維陣列內的每一源極-間隔件-汲極組合(包括源極電極52、電極間介電間隔件42、汲極電極56)接觸主動層20的二維陣列內的相應主動層20的水平表面。

源極電極52、汲極電極56及電極間介電間隔件42的每一鄰接組合與具有選自主動層20的二維陣列中的主動層20、閘極介電層10及閘極電極15的相應堆疊的水平表面接觸。在一個實施例中，複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)的頂表面、電極間介電間隔件42的頂表面以及源極電極52及汲極電極56的頂表面位於同一水平面(即，第二水平面HP2)內。

在一個實施例中，複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)包括蝕刻終止介電襯墊43，所述蝕刻終止介電襯墊43接觸第一介電間隔件矩陣層44的底表面及側壁，並接觸源極電極52及汲極電極56中的每一者的下部部分，並且接觸電極間介電間隔件42中的每一者的下部部分。在一個實施例中，蝕刻終止介電襯墊43可接觸主動層20的所有側壁，並且可具有位於含有主動層20的所有底表面的同一水平面(即，第一水平面HP1)內的底表面。

儘管使用在形成分立的介電模板結構42T的二維陣列之前形成閘極電極15的實施例描述了第一示例性結構，但本揭露的各種實施例允許在形成分立的介電模板結構42T的二維陣列之前或之後形成閘極電極15，由此形成場效電晶體的二維陣列(包括薄膜電晶體的二維陣列)。

一般而言，可在形成源極電極52及汲極電極56之前或之後形成主動層20的二維陣列，使得主動層20中的每一者具有與源極電極52中的相應一者以及與汲極電極56中的相應一者的面積交疊。本文中所使用的面積交疊是指平面圖中沿垂直方向的面積交疊。一般而言，主動層20的二維陣列上覆在源極-間隔件-汲極組合(包括源極電極52、電極間介電間隔件42、汲極電極56)的二維陣列上或位於所述源極-間隔件-汲極組合(包括源極電極52、電極間介電間隔件42、汲極電極56)之下。閘極電極15藉由閘極介電層10而與主動層20的二維陣列間隔開。

參照圖13A至圖13E，可於複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)及源極-間隔件-汲極組合(包括源極電極52、電極間介電間隔件42、汲極電極56)上方形成至少一個第一連接層級介電材料層70及第一連接層級金屬內連線結構(包括源極接觸通孔結構(source contact via structure)72、第一源極連接接墊(first source connection pad)74、汲極接觸通孔結構(drain contact via structure)76、位元線78)。所述至少一個第一連接層級介電材料層70可包括多個源極接觸通孔結構72及多個汲極接觸通孔結構76垂直延伸貫穿的第一通孔層級介電材料層(first via-level dielectric material layer)、以及其中形成有多個第一源極連接接墊74及多個位元線78的第一線層級介電材料層(first line-level dielectric material layer)。在一個實施例中，首先可形成第一通孔層級介電材料層，並且可貫穿第一通孔層級介電材料層形成源極接觸通孔結構72及汲極接觸通孔結構76。隨後，可於第一通孔層級介電材料層上方形成第一線層級介電材料層，並且可隨後貫穿第一線層級介電材料層將第一源極連接接墊74及位元線78形成於源極接觸通孔結構72及汲極接觸通孔結構76中的相應一者上。

作為另一選擇，第一通孔層級介電材料層及第一線層級介電材料層可被形成為單一介電材料層，並且可執行雙鑲嵌製程以形成多個整合式線及通孔結構(integrated line and via structure)。整合式線及通孔結構包括多個源極側(source-side)整合式線及通孔結構及多個汲極側(drain-side)整合式線及通孔結構，其中所述源極側整合式線及通孔結構包括源極接觸通孔結構72與第一源極連接接墊74的相應組合，所述汲極側整合式線及通孔結構包括汲極接觸通孔結構76與一體形成於汲極接觸通孔結構76內的位元線78的相應組合。在一個實施例中，每一位元線78沿第一水平方向hd1在側向上延伸，並且可電性連接至沿第一水平方向hd1排列的一組汲極電極56。

一般而言，可於源極電極52上形成源極接觸通孔結構 72，且可於汲極電極56上形成汲極接觸通孔結構76。可於汲極接觸通孔結構76上形成位元線78，使得位元線78中的每一者沿與字元線3的縱向方向垂直的水平方向在側向上延伸。位元線78可沿不同於第二水平方向hd2的水平方向(例如，第一水平方向hd1)在側向上延伸。在一個實施例中，主動層20中的每一者可具有矩形水平剖面形狀，所述矩形水平剖面形狀具有平行於第一水平方向hd1的第一邊且具有平行於第二水平方向hd2的第二邊。

參照圖14A至圖14E，可在至少一個第一連接層級介電材料層70上方形成至少一個第二連接層級介電材料層80及第二連接層級金屬內連線結構(包括源極連接通孔結構(source connection via structure)82、第二源極連接接墊(second source connection pad)84)。所述至少一個第二連接層級介電材料層80可包括多個源極連接通孔結構82垂直延伸貫穿的第二通孔層級介電材料層(second via-level dielectric material layer)、以及其中形成有多個第二源極連接接墊84的第二線層級介電材料層(second line-level dielectric material layer)。在一個實施例中，可形成第二通孔層級介電材料層，並且可貫穿第二通孔層級介電材料層形成源極接觸通孔結構82。可隨後於第二通孔層級介電材料層上方形成第二線層級介電材料層，並且隨後可貫穿第二線層級介電材料層將第二源極連接接墊84形成於源極連接通孔結構82中的相應一者上。

作為另一選擇，第二通孔層級介電材料層及第二線層級介電材料層可被形成為單一介電材料層，並且可執行雙鑲嵌製程以形成整合式線及通孔結構。整合式線及通孔結構包括源極側整合式線及通孔結構，所述源極側整合式線及通孔結構包括源極連接通孔結構82與第二源極連接接墊84的相應組合。

一般而言，可於場效電晶體上方形成連接層級介電材料層(包括第一連接層級介電材料層70、第二連接層級介電材料層80)。可於連接層級介電材料層(包括第一連接層級介電材料層70、第二連接層級介電材料層80)內形成源極連接金屬內連線結構(包括源極接觸通孔結構72、第一源極連接接墊74、源極連接通孔結構82、第二源極連接接墊84)，其可用於將源極電極52中的每一者電性連接至隨後形成的相應記憶體元件的導電節點。

參照圖15A至圖15E，可在場效電晶體的二維陣列上方形成具有多個記憶體結構的二維陣列。位於場效電晶體的二維陣列與記憶體結構的二維陣列之間的金屬內連線結構(包括源極接觸通孔結構72、第一源極連接接墊74、源極連接通孔結構82、第二源極連接接墊84)可被配置成使得記憶體結構的二維陣列內的每一記憶體結構電性連接至場效電晶體的二維陣列內的相應場效電晶體的源極電極52。

在說明性實例中，可於連接層級介電材料層(包括第一連接層級介電材料層70、第二連接層級介電材料層80)上方形成電容器結構(capacitor structure)98及記憶體層級介電材料層(memory-level dielectric material layer)90。舉例而言，可藉由沈積第一導電材料並對所述第一導電材料進行圖案化而將第一電極92(亦被稱為第一電容器板(first capacitor plate))形成於第二源極連接接墊84的頂表面上，其中所述第一導電材料可為金屬材料或重摻雜半導體材料。可藉由沈積例如氮化矽及/或介電金屬氧化物(例如，氧化鋁、氧化鑭及/或氧化鉿)等節點介電材料而在每一第一電極92上形成節點介電層(node dielectric layer)94。可藉由沈積第二導電材料並對所述第二導電材料進行圖案化而將第二電極96(亦被稱為第二電容器板或接地側板(ground-side plate))形成於節點介電質的被物理暴露出的表面上，其中所述第二導電材料可為金屬材料或重摻雜半導體材料。位於第一電極92與第二電極96之間的節點介電層94的每一部分構成節點介電質。第一電極92、節點介電質(其為節點介電層94的一部分)及第二電極96的每一鄰接組合可構成電容器結構98。記憶體層級介電材料層90可形成於電容器結構98上方。電容器結構98中的每一者可形成於記憶體層級介電材料層90內，並被記憶體層級介電材料層90在側向上包圍。

在一個實施例中，第一電極92中的每一者可電性連接至(即，電性連接至)源極電極52中的相應一者。第二電極96中的每一者可例如藉由形成接觸第二電極96並連接至上覆金屬板(未示出)的具有多個導電通孔結構(未示出)的陣列而電性接地。一般而言，電容器結構98可形成於包括位元線78的頂表面在內的水平面上方。電容器結構98中的每一者包括電性連接至源極電極52中的相應一者的節點。因此可提供具有多個記憶胞99的二維陣列。每一記憶胞99包括相應的存取電晶體(其為薄膜電晶體中的一者)及相應的電容器結構98。每一記憶胞99可形成於相應的單元胞元區域UC內。

參照圖16A至圖16E，示出了第一示例性結構的第一替代配置，其可藉由形成具有多個電阻式記憶體結構198的二維陣列代替圖15A至圖15E所示的電容器結構的二維陣列而自圖14A至圖14E所示的第一示例性結構中獲得。在本實施例中，每一電阻式記憶體結構198可包括相應的第一電極192、包含提供至少兩個不同電阻率層級的材料的電阻式記憶體元件(resistive memory element)194、以及第二電極196的垂直堆疊。每一電阻式記憶體元件194可包括此項技術中已知的電阻式記憶體元件中的任一者，其包括相變記憶體材料部分、磁性隧穿結胞元、氧空位調變介電金屬氧化物部分(例如氧化鉿)、金屬-絕緣體-轉變(metal-insulator-transition，MIT)材料部分(其可包含例如VO₂或NbO₂)等。第二電極196可根據需要電性連接至合適的電壓源或電性接地。在說明性實例中，可於具有多個第二電極196的二維陣列上方形成金屬板199。可根據需要使用替代的電性連接方案。因此可提供記憶胞99的二維陣列。每一記憶胞99包括相應的存取電晶體(其為薄膜電晶體中的一者)及相應的電阻式記憶體結構198。每一記憶胞99可形成於相應的單元胞元區域UC內。

一般而言，可於本揭露的場效電晶體的二維陣列上方或之下形成記憶體結構的二維陣列。可於場效電晶體的二維陣列上方或之下形成金屬內連線結構(包括源極接觸通孔結構72、第一源極連接接墊74、汲極接觸通孔結構76、位元線78、源極連接通孔結構82、第二源極連接接墊84)，使得記憶體結構的二維陣列內的每一記憶體結構電性連接至場效電晶體的二維陣列內的相應場效電晶體的源極電極52。在一些實施例中，記憶體結構的二維陣列包括：電容器結構的二維陣列，所述電容器結構的二維陣列包括相應的第一電容器板(例如第一電極92)、相應的節點介電質(其為與第一電容器板接觸的節點介電層94的一部分)、以及相應的第二電容器板(例如，第二電極96)；或者電阻式記憶體結構的二維陣列，所述電阻式記憶體結構的二維陣列包括相應的第一電極192、包含提供至少兩種不同電阻率層級的材料的電阻式記憶體元件194、以及第二電極196。

參照圖17，示出了在閘極層級絕緣層635上方形成記憶胞99的二維陣列之後的第一示例性結構。可於閘極層級絕緣層635、介電層40、連接層級介電材料層(包括第一連接層級介電材料層70、第二連接層級介電材料層80)及記憶體層級介電材料層90中形成各種附加的金屬內連線結構(包括第二金屬通孔結構632、第六金屬線結構668)。附加的金屬內連線結構(包括第二金屬通孔結構632、第六金屬線結構668)可包括例如多個第二金屬通孔結構632，所述第二金屬通孔結構632可貫穿閘極層級絕緣層635及介電層40形成於第二金屬線結構628中的相應一者的頂表面上。此外，附加金屬內連線結構(包括第二金屬通孔結構632、第六金屬線結構668)可包括例如形成於記憶體層級介電材料層90的上部部分中的多個金屬線結構，所述金屬線結構在本文中被稱為第六金屬線結構668。

隨後可形成附加的內連線層級介電材料層及附加的金屬內連線結構。舉例而言，可於記憶體層級介電材料層90上方形成嵌入有多個第七金屬線結構678及多個第六金屬通孔結構672的第七內連線層級介電材料層670。儘管使用其中使用了七個層級的金屬線結構的實施例描述了本揭露，但在本文中明確地設想使用更少或更多數量的內連線層級的實施例。

一般而言，在圖10A至圖10D的處理步驟中的第二非等向性蝕刻步驟期間，源極電極52及汲極電極56的頂表面的形狀可依據第二介電間隔件矩陣層46的頂邊緣處的倒角的程度及幾何形狀而變化。圖18A至圖18C、圖19A至圖19C及圖20A至圖20C示出在處理步驟12A至12E處源極電極52及汲極電極56的頂表面的形狀的變化，此種變化可能是由於在圖10A至圖10D的處理步驟中的第二非等向性蝕刻步驟期間的處理條件的變化而發生的。

圖18A至圖18C示出在形成源極電極52及汲極電極56之後的第一示例性結構的第二替代配置。在第二替代配置中，源極電極52及汲極電極56的頂表面可具有圓角矩形(rounded rectangle)的相應形狀。

圖19A至圖19C示出在形成源極電極52及汲極電極56之後的第一示例性結構的第三替代配置。在本實施例中，在圖10A至圖10D的處理步驟中的第二非等向性蝕刻步驟期間，第二介電間隔件矩陣層46的頂部周邊處的倒角可比第一示例性結構的第二替代配置中的倒角更嚴重。在第三替代配置中，與複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)接觸的源極電極52及汲極電極56中的每一者的頂部周邊的部位可具有相應的波狀輪廓，使得與複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)接觸的源極電極52及汲極電極56中的每一者的頂部周邊的整體或主要部分是彎曲的(curved)。

圖20A至圖20C示出在形成源極電極52及汲極電極56之後的第一示例性結構的第四替代配置。在本實施例中，每一分立的介電模板結構42T可被形成為具有非矩形的水平剖面形狀，使得其中將要形成源極電極52及汲極電極56的區域沿第二水平方向hd2具有比其中隨後形成電極間介電間隔件42的區域更大的寬度。在第四替代配置中，沿第二水平方向hd2在側向上突出的源極電極52及汲極電極56中的每一者的端部部分可具有圓的(rounded)水平剖面輪廓。

共同參照圖18A至圖18C、圖19A至圖19C及圖20A至圖20C，可對分立的介電模板結構42T的水平剖面形狀以及源極電極52及汲極電極56的水平剖面形狀進行選擇，以對場效電晶體的元件效能進行最佳化。一般而言，蝕刻罩幕材料部分71可被形成有沿第二水平方向hd2在側向上延伸的直邊。在本實施例中，與源極電極52或汲極電極56接觸的電極間介電間隔件42的垂直側壁的整體可位於相應的歐幾里德垂直面內，即位於無曲率的相應垂直面內。

複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)的頂表面、電極間介電間隔件42的頂表面以及源極電極52及汲極電極56的頂表面可形成於同一水平面(例如第二水平面HP2)內。在一個實施例中，電極間介電間隔件42與源極電極52之間的每一介面的整體可為直的及垂直的，並且可位於相應的垂直歐幾里德平面內。在一個實施例中，電極間介電間隔件42與汲極電極56之間的每一介面的整體可為直的及垂直的，並且可位於相應的垂直歐幾里德平面內。在一個實施例中，源極電極52中的每一者與複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)之間的至少一個介面及/或每一介面包括自第二介電間隔件矩陣層46的水平頂表面的邊緣向下延伸的波狀錐形介面區段、以及與波狀錐形介面區段的底部邊緣鄰接並向下延伸至複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)的底表面的垂直介面區段。在一個實施例中，汲極電極56中的每一者與複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)之間的至少一個介面及/或每一介面包括自第二介電間隔件矩陣層46的水平頂表面的邊緣向下延伸的波狀錐形介面區段、以及與波狀錐形介面區段的底部邊緣鄰接並向下延伸至複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)的底表面的垂直介面區段。

參照圖21A至圖21C，根據本揭露的第二實施例的第二示例性結構可藉由省略製程中閘極層級絕緣層635’的形成並且藉由形成具有多個記憶體結構(例如，電容器結構98、電阻式記憶體結構198)的二維陣列而自圖1所示的第一示例性結構獲得。記憶體結構(例如，電容器結構98、電阻式記憶體結構198)的二維陣列可包括電容器結構98的二維陣列或者電阻式記憶體結構198的二維陣列。記憶體結構(例如，電容器結構98、電阻式記憶體結構198)的二維陣列的組件可垂直排列，使得記憶體結構(例如，電容器結構98、電阻式記憶體結構198)的第一電極(例如，第一電極92、第一電極192)形成於頂部。在本實施例中，隨後形成的金屬內連線結構(例如，源極連接通孔結構82)的子集可接觸記憶體結構(例如，電容器結構98、電阻式記憶體結構198)的第一電極(92、192)中的相應一者的頂表面。一般而言，記憶體結構(例如，電容器結構98、電阻式記憶體結構198)的二維陣列可形成於記憶體層級介電材料層90內。

可於記憶體層級介電材料層90上方形成連接層級介電材料層(包括第一連接層級介電材料層70、第二連接層級介電材料層80)，並且可於連接層級介電材料層(包括第一連接層級介電材料層70、第二連接層級介電材料層80)內形成金屬內連線結構(包括源極接觸通孔結構72、第一源極連接接墊74、汲極接觸通孔結構76、位元線78、源極連接通孔結構82、第二源極連接接墊84)。舉例而言，可於記憶體層級介電材料層90上方形成至少一個第二連接層級介電材料層80及多個源極連接通孔結構82。所述至少一個第二連接層級介電材料層80可包括源極連接通孔結構82垂直延伸貫穿的第二通孔層級介電材料層。源極連接通孔結構82中的每一者可接觸記憶體結構(例如，電容器結構98、電阻式記憶體結構198)的相應第一電極。

隨後可形成至少一個第一連接層級介電材料層70及可選的蝕刻終止介電層171。可於所述至少一個第一連接層級介電材料層70及可選的蝕刻終止介電層171中形成第一連接層級金屬內連線結構(包括源極接觸通孔結構72、第一源極連接接墊74、汲極接觸通孔結構76、位元線78)。所述至少一個第一連接層級介電材料層70可包括其中形成有多個第一源極連接接墊74及多個位元線78的第一線層級介電材料層、以及多個源極接觸通孔結構72及多個汲極接觸通孔結構76垂直延伸貫穿的第一通孔層級介電材料層。

一般而言，可於源極電極52上形成源極接觸通孔結構72，且可於汲極電極56上形成汲極接觸通孔結構76。可於汲極接觸通孔結構76上形成位元線78，使得位元線78中的每一者沿與字元線3的縱向方向垂直的水平方向在側向上延伸。位元線78可沿不同於第二水平方向hd2的水平方向(例如，第一水平方向hd1)在側向上延伸。在一個實施例中，主動層20中的每一者可具有矩形水平剖面形狀，所述矩形水平剖面形狀具有平行於第一水平方向hd1的第一邊且具有平行於第二水平方向hd2的第二邊。

可於連接層級介電材料層(包括第一連接層級介電材料層70、第二連接層級介電材料層80)內形成源極連接金屬內連線結構(包括源極接觸通孔結構72、第一源極連接接墊74、源極連接通孔結構82)，並且可將其用於將記憶體結構(例如，電容器結構98、電阻式記憶體結構198)的每一第一電極電性連接至隨後形成的相應源極電極。在本實施例中，可在隨後形成源極電極的位置處貫穿蝕刻終止介電層171形成每一源極接觸通孔結構72。同樣，可於連接層級介電材料層(包括第一連接層級介電材料層70、第二連接層級介電材料層80)內形成汲極連接金屬內連線結構(包括汲極接觸通孔結構76、位元線78)，並且可將其用於將位元線78電性連接至隨後形成的汲極電極的相應子集。在本實施例中，可於隨後形成汲極電極的位置處貫穿蝕刻終止介電層171形成每一汲極接觸通孔結構76。源極接觸通孔結構72可被形成為具有多個源極接觸通孔結構72的二維週期性陣列，且汲極接觸通孔結構76可被形成為具有多個汲極接觸通孔結構76的二維週期性陣列。

參照圖22A至圖22C，可於源極接觸通孔結構72的二維週期性陣列及汲極接觸通孔結構76的二維週期性陣列上方形成介電模板材料層42L及硬罩幕層47L。圖4A至圖4C的處理步驟可用於形成介電模板材料層42L及硬罩幕層47L。介電模板材料層42L及硬罩幕層47L中的每一者可具有與本揭露的第一實施例中相同的材料組成及相同的厚度範圍。

參照圖23A至圖23C，可執行圖5A至圖5C的處理步驟，以將硬罩幕層47L及介電模板材料層42L圖案化成經圖案化的硬罩幕層47及多個分立的介電模板結構42T的二維週期性陣列。分立的介電模板結構42T的底表面可位於第一水平面HP1內，且分立的介電模板結構42T的頂表面可位於第二水平面HP2內。由於在本處理步驟處在第二示例性結構中不存在連續的主動層，因此在將介電模板材料層42L圖案化為分立的介電模板結構42T期間，非等向性蝕刻製程可使用蝕刻終止介電層171作為蝕刻終止結構。

參照圖24A至圖24C，可執行圖6A至圖6C的處理步驟，以沈積蝕刻終止介電襯墊43及第一介電間隔件矩陣層44，並將蝕刻終止介電襯墊43及第一介電間隔件矩陣層44平坦化。可視需要移除經圖案化的硬罩幕層47。第一介電間隔件矩陣層44的頂表面可與分立的介電模板結構42T的二維週期性陣列的頂表面共面，或者可與其實質上共面。

參照圖25A至圖25C，可執行圖7A至圖7C的處理步驟，以使第一介電間隔件矩陣層44的頂表面垂直凹陷。可於第一介電間隔件矩陣層44的經凹陷的頂表面上方形成多個凹陷區45。

參照圖26A至圖26C，可執行圖8A至圖8C的處理步驟以形成第二介電間隔件矩陣層46，第二介電間隔件矩陣層46可具有位於第二水平面HP2內的頂表面。形成複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)，複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)可具有與分立的介電模板結構42T的二維陣列相同的高度(即，垂直厚度)。

參照圖27A至圖27D，可依序於分立的介電模板結構42T的二維陣列及複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)上方形成蝕刻罩幕材料層71L、至少一個可選的圖案轉移輔助層(例如，第一圖案轉移輔助層73L、第二圖案轉移輔助層75L)及光阻層77。可使用圖9A至圖9D的處理步驟。光阻層77可以與參照圖9A至圖9D所述者相同的方式利用開口進行圖案化。

參照圖28A至圖28D，可執行圖10A至圖10D的處理步驟，以相對於第二介電間隔件矩陣層46的材料選擇性地經由至少一個可選的圖案轉移輔助層(例如，第一圖案轉移輔助層73L、第二圖案轉移輔助層75L)及蝕刻罩幕材料層71L來轉移光阻層77中的圖案，並將其轉移至分立的介電模板結構42T的一些部分中。可以與以上參照圖10A至圖10D所述者相同的方式執行非等向性蝕刻製程。源極腔51、汲極腔59及第二介電間隔件矩陣層 46中的每一者的水平剖面輪廓及垂直剖面輪廓可與以上參照圖10A至圖10D所述者相同。

參照圖29A至圖29D，可執行圖11A至圖11D的處理步驟，以沈積至少一種金屬材料，所述至少一種金屬材料可沈積在源極腔51及汲極腔59中以及蝕刻罩幕材料部分71(即，蝕刻罩幕材料層71L的經圖案化的部分)、電極間介電間隔件42的二維陣列及複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)上方。舉例而言，所述至少一種金屬材料可包括金屬襯墊層53L及金屬填充材料層54L。

參照圖30A至圖30E，可執行圖12A至圖12E的處理步驟來對所述至少一種金屬材料進行平坦化，並形成多個源極電極52及多個汲極電極56。源極電極52、汲極電極56及第二介電間隔件矩陣層46中的每一者的水平剖面輪廓及垂直剖面輪廓可與以上參照圖12A至圖12E所述者相同。形成具有多個源極-間隔件-汲極組合(包括源極電極52、電極間介電間隔件42、汲極電極56)的二維陣列。

複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)的頂表面、電極間介電間隔件42的頂表面以及源極電極52及汲極電極56的頂表面可形成於同一水平面(例如，第二水平面HP2)內。在一個實施例中，電極間介電間隔件42與源極電極52之間的每一介面的整體可為直的及垂直的，並且可位於相應的垂直歐幾里德平面內。在一個實施例中，電極間介電間隔件42與汲極電極56之間的每一介面的整體可為直的及垂直的，並且可位於相應的垂直歐幾里德平面內。在一個實施例中，源極電極52中的每一者與複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)之間的至少一個介面及/或每一介面包括自第二介電間隔件矩陣層46的水平頂表面的邊緣向下延伸的波狀錐形介面區段、以及與波狀錐形介面區段的底部邊緣鄰接並向下延伸至複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)的底表面的垂直介面區段。在一個實施例中，汲極電極56中的每一者與複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)之間的至少一個介面及/或每一介面包括自第二介電間隔件矩陣層46的水平頂表面的邊緣向下延伸的波狀錐形介面區段、以及與波狀錐形介面區段的底部邊緣鄰接並向下延伸至複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)的底表面的垂直介面區段。

在一個實施例中，複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)包括蝕刻終止介電襯墊43，所述蝕刻終止介電襯墊43接觸第一介電間隔件矩陣層44的底表面及側壁，且接觸源極電極52及汲極電極56中的每一者的下部部分，並且接觸電極間介電間隔件42中的每一者的下部部分。在一個實施例中，蝕刻終止介電襯墊43可具有位於含有電極間介電間隔件42的底表面的同一水平面(即，第一水平面HP1)內的底表面。

在第二示例性結構中，在形成源極電極52及汲極電極56之前形成記憶體結構(例如，電容器結構98、電阻式記憶體結構198)的二維陣列。記憶體結構(例如，電容器結構98、電阻式記憶體結構198)的二維陣列內的每一記憶體結構(例如，電容器結構98、電阻式記憶體結構198)電性連接至源極-間隔件-汲極組合(包括源極電極52、電極間介電間隔件42、汲極電極56)的二維陣列內的相應源極電極52。

參照圖31A至圖31E，可在複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)及源極-間隔件-汲極組合(包括源極電極52、電極間介電間隔件42、汲極電極56)的二維陣列上方沈積連續的主動層。連續的主動層可隨後被圖案化成具有多個主動層20的二維週期性陣列，所述主動層20可具有與第一示例性結構中的主動層20相同的材料組成及相同的厚度範圍。在一個實施例中，主動層20的二維陣列可形成於源極電極52及汲極電極56上方，使得主動層20的二維陣列內的每一主動層20直接形成於相應的一對源極電極52及汲極電極56的頂表面上。在一個實施例中，主動層20的二維陣列內的每一主動層20的底表面可位於包括複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)的頂表面在內的水平面內。在一個實施例中，源極-間隔件-汲極組合(包括源極電極52、電極間介電間隔件42、汲極電極56)的二維陣列內的每一源極-間隔件-汲極組合(包括源極電極52、電極間介電間隔件42、汲極電極56)與主動層20的二維陣列內的相應主動層20的水平表面接觸。

在一個實施例中，主動層20中的每一者可具有相同的水平剖面形狀，所述水平剖面形狀可為覆蓋相應下伏源極-間隔件-汲極組合(包括源極電極52、電極間介電間隔件42、汲極電極56)的整個頂部區域的矩形形狀。在一個實施例中，每一主動層20的側壁可自下伏源極-間隔件-汲極組合(包括源極電極52、電極間介電間隔件42、汲極電極56)的頂表面的周邊在側向上向外偏移，而不彼此接觸。相鄰成對主動層20之間的間隙可在1奈米至40奈米的範圍內，例如為2奈米至20奈米，但亦可將更小及更大的尺寸用於所述間隙。

參照圖32A至圖32E，可於主動層20的二維陣列上方形成閘極介電層10及多個閘極電極15。閘極介電層10可具有與本揭露第一實施例的閘極介電層10相同的材料組成及相同的厚度範圍。閘極電極15可在主動層20的相應行上方沿第二水平方向hd2在側向上延伸。在平面圖中閘極電極15沿第一水平方向hd1的側向範圍以及每一閘極電極15與相應下伏主動層20的面積交疊可與第一示例性結構中所述者相同或大約相同。

在第二實施例中，可在形成分立的介電模板結構42T的二維陣列、源極電極52及汲極電極56之後形成閘極電極15。主動層20的二維陣列內的主動層20的底表面及閘極介電層10的底表面的與第二介電間隔件矩陣層46接觸的區段可位於與源極電極52及汲極電極56以及第二介電間隔件矩陣層46的頂表面相同的水平面(例如，第二水平面HP2)內。

參照圖33A至圖33E，可在閘極電極15上方沈積閘極層級絕緣層635並對其進行平坦化，以提供具有多個記憶胞99的二維陣列。

共同參照圖1至圖33E，可於場效電晶體的二維陣列(其可包括具有多個薄膜電晶體的二維陣列)上方或之下形成記憶體結構(例如，電容器結構98、電阻式記憶體結構198)的二維陣列。可於場效電晶體的二維陣列上方或之下形成金屬內連線結構(包括源極接觸通孔結構72、第一源極連接接墊74、汲極接觸通孔結構76、位元線78、源極連接通孔結構82、第二源極連接接墊84)，使得記憶體結構(例如，電容器結構98、電阻式記憶體結構198)的二維陣列內的每一記憶體結構(例如，電容器結構98、電阻式記憶體結構198)電性連接至場效電晶體的二維陣列內的相應場效電晶體的源極電極52。

在場效電晶體的二維陣列內，主動層20的二維陣列上覆在源極-間隔件-汲極組合(包括源極電極52、電極間介電間隔件42、汲極電極56)的二維陣列上或位於源極-間隔件-汲極組合(包括源極電極52、電極間介電間隔件42、汲極電極56)的二維陣列之下。在一個實施例中，源極電極52、汲極電極56及電極間介電間隔件42的每一鄰接組合與具有選自主動層20的二維陣列中的主動層20、閘極介電層10及閘極電極15的相應堆疊的水平表面接觸。

閘極電極15可在形成分立的介電模板結構42T的二維陣列、源極電極52及汲極電極56之前或之後形成。主動層20的二維陣列可在形成源極電極52及汲極電極56之前或之後形成，使得主動層20中的每一者具有與源極電極52中的相應一者以及與汲極電極56中的相應一者的面積交疊。主動層20的二維陣列內的每一主動層20的底表面可位於包括複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)的頂表面或複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)的底表面在內的水平面內。所述水平面可為上述第一水平面HP1或上述第二水平面HP2。

參照圖34A至圖34C，根據本揭露第三實施例的第三示例性結構可與圖2A至圖2C所示本揭露的第一實施例相同或實質上相同。每一字元線3的寬度沿第二水平方向hd2可為均勻的，並且可根據需要進行最佳化。在一個實施例中，每一字元線3的寬度可大於隨後形成的閘極電極、阻擋介電層及電荷儲存元件的堆疊沿第一水平方向hd1的側向尺寸。

參照圖35A至圖35C，可於字元線3上方形成具有多個堆疊的二維陣列，所述多個堆疊各自包含閘極電極15、阻擋介電層152及電荷儲存元件154。舉例而言，可於字元線3上方沈積閘極電極材料層、連續阻擋介電層及連續電荷儲存材料層。可在連續電荷儲存材料層上方施加光阻層(未示出)，並且可將所述光阻層微影圖案化為在平面圖中位於字元線3的區域內的具有多個分立的光阻材料部分的二維陣列。可執行非等向性蝕刻製程，以經由連續電荷儲存材料層、連續阻擋介電層及閘極電極材料層來轉移光阻層中的圖案。連續電荷儲存材料層可被分成具有多個電荷儲存元件154的二維陣列。連續阻擋介電層可被分成具有多個阻擋介電層152的二維陣列。閘極電極材料層可被分成具有多個閘極電極15的二維陣列。在具有閘極電極15、阻擋介電層152及電荷儲存元件154的每一堆疊內，閘極電極15、阻擋介電層152及電荷儲存元件154的側壁可垂直地重合，即可位於同一垂直面內。

每一閘極電極15包含至少一種導電材料，例如至少一種金屬材料。每一閘極電極15的厚度可在10奈米至150奈米的範圍內，例如為30奈米至100奈米，但亦可使用更小及更大的厚度。每一阻擋介電層152包含至少一種可有效阻擋電子的隧穿的介電材料。舉例而言，每一阻擋介電層152可包含氧化矽及/或介電金屬氧化物(例如，氧化鋁)。每一阻擋介電層152的厚度可在5奈米至30奈米的範圍內，例如為8奈米至15奈米，但亦可使用更小及更大的厚度。每一電荷儲存元件154包含可在其中保留電荷的材料。舉例而言，每一電荷儲存元件154可包含介電電荷俘獲材料(例如，氮化矽)，或者可包含浮置閘極材料(其可包括半導體材料或金屬材料)。每一電荷儲存元件154的厚度可在5奈米至100奈米的範圍內，例如為10奈米至30奈米，但亦可使用更小及更大的厚度。可在製程中閘極層級絕緣層635’上方沈積附加的絕緣材料層(其在本文中被稱為閘極電極層級絕緣層)，並且可將其結合至製程中閘極層級絕緣層635’中以提供閘極層級絕緣層635。

參照圖36A至圖36E，可在進行使用隧穿介電層156代替閘極介電層10此種修改的情況下執行圖4A至圖4C至圖12A至圖12E的處理步驟。隧穿介電層156是一種允許電荷載子由此隧穿的閘極介電層。因此，隧穿介電層156包含電荷載子(例如，電子或電洞)可由此隧穿的介電材料。此項技術中已知的任何隧穿介電材料皆可用於隧穿介電層156。在說明性實例中，隧穿介電層156可包含氧化矽，或者包含第一氧化矽層、氮氧化矽層及第二氧化矽層的層堆疊(在此項技術中被稱為ONO堆疊)。隧穿介電層156的厚度可在1奈米至6奈米的範圍內，例如為2奈米至4奈米，但亦可使用更小及更大的厚度。

源極電極52、汲極電極56及第二介電間隔件矩陣層46中的每一者的水平剖面輪廓及垂直剖面輪廓可與第一示例性結構及第二示例性結構中相同。一般而言，於閘極電極15中的每一者與選自源極電極52及汲極電極56中的相應相鄰一對源極電極52及汲極電極56之間形成包括隧穿介電層156、電荷儲存元件154 及阻擋介電層152的堆疊。在隧穿介電層156之下設置層堆疊(具有閘極電極15、阻擋介電層152、電荷儲存元件154)的二維陣列。層堆疊(具有閘極電極15、阻擋介電層152、電荷儲存元件154)中的每一者包括電荷儲存元件154、阻擋介電層152及閘極電極15，並且藉由隧穿介電層156與主動層20的二維陣列內的相應主動層20間隔開。

複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)的底表面及主動層20的二維陣列內的主動層20的底表面位於同一水平面(例如，第一水平面HP1)內。主動層20的二維陣列內的每一主動層20的底表面位於包括複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)的底表面在內的水平面(例如，第一水平面HP1)內。源極-間隔件-汲極組合(包括源極電極52、電極間介電間隔件42、汲極電極56)的二維陣列內的每一源極-間隔件-汲極組合(包括源極電極52、電極間介電間隔件42、汲極電極56)與主動層20的二維陣列內的相應主動層20的水平表面(例如，頂表面)接觸。

隨後，可在源極電極52及汲極電極56上方形成連接層級介電材料層(例如，第一連接層級介電材料層70)，並且可在連接層級介電材料層中形成金屬內連線結構(例如，源極接觸通孔結構72、第一源極連接接墊74、汲極接觸通孔結構76、位元線78)，以提供與源極電極52及汲極電極56的電性連接。在一個實施例中，每一源極電極52可被CMOS電路系統700中的相應節點電性偏置，每一汲極電極56可被CMOS電路系統700中的相應節點電性偏置。在說明性實例中，源極電極52可電性接地，且汲極電極56可連接至CMOS電路系統700內的位元線驅動器。

參照圖37A至圖37E，根據本揭露第四實施例的第四示例性結構可藉由以下方式而自圖32A至圖32E所示的第二示例性結構中獲得：在圖21A至圖21C的處理步驟處省略形成記憶體結構(例如，電容器結構98、電阻式記憶體結構198)的二維陣列，對用於多個源極連接通孔結構82、184的電性連接進行修改使得每一源極電極52電性連接至CMOS電路系統700中的相應節點，形成隧穿介電層156來代替閘極介電層10，以及形成層堆疊(具有閘極電極15、阻擋介電層152、電荷儲存元件154)的二維陣列來代替在第二示例性結構中使用的閘極電極15。因此，每一源極電極52可被CMOS電路系統700中的相應節點電性偏置，每一汲極電極56可被CMOS電路系統700中的相應節點電性偏置。在說明性實例中，源極電極52可電性接地，且汲極電極56可連接至CMOS電路系統700內的位元線驅動器。

隧穿介電層156是一種允許電荷載子由此隧穿的閘極介電層。第四示例性結構中的隧穿介電層156可具有與第三示例性結構中的隧穿介電層156相同的材料組成及相同的厚度範圍。除了每一層堆疊(具有閘極電極15、阻擋介電層152、電荷儲存元件154)內的膜層的垂直順序相反之外，第四示例性結構中的層堆疊(具有閘極電極15、阻擋介電層152、電荷儲存元件154)的二維陣列可與第三示例性結構中的層堆疊(具有閘極電極15、阻擋介電層152、電荷儲存元件154)的二維陣列相同或者可與其實質上相同。在一個實施例中，第四示例性結構中的層堆疊(具有閘極電極15、阻擋介電層152、電荷儲存元件154)的二維陣列可藉由依序沈積連續電荷儲存材料層、連續阻擋介電層及閘極電極材料層且隨後對所述連續電荷儲存材料層、連續阻擋介電層及閘極電極材料層進行圖案化來形成。

源極電極52、汲極電極56及第二介電間隔件矩陣層46中的每一者的水平剖面輪廓及垂直剖面輪廓可與第一示例性結構及第二示例性結構中相同。一般而言，於閘極電極15中的每一者與選自源極電極52及汲極電極56中的相應相鄰一對源極電極52及汲極電極56之間形成包括隧穿介電層156、電荷儲存元件154及阻擋介電層152的堆疊。在隧穿介電層156上方設置具有多個層堆疊(包括電荷儲存元件154、阻擋介電層152、閘極電極15)的二維陣列。層堆疊(包括電荷儲存元件154、阻擋介電層152、閘極電極15)中的每一者包括電荷儲存元件154、阻擋介電層152及閘極電極15，並且藉由隧穿介電層156與主動層20的二維陣列內的相應主動層20間隔開。

在一個實施例中，主動層20的二維陣列內的主動層20的底表面及隧穿介電層156(其為允許電荷由此隧穿的閘極介電層)的底表面的與第二介電間隔件矩陣層46接觸的區段位於與源極電極52及汲極電極56的頂表面相同的水平面(例如，第二水平面HP2)內。在一個實施例中，主動層20的二維陣列內的每一主動層20的底表面位於包括複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)的頂表面在內的水平面內。

參照圖38A至圖38E，可於層堆疊(包括電荷儲存元件154、阻擋介電層152、閘極電極15)的二維陣列上方形成閘極層級絕緣層635。可於閘極層級絕緣層635的上部部分上形成沿第二水平方向hd2在側向上延伸的線溝渠，使得一行閘極電極15的頂表面在每一線溝渠的底部被物理暴露出。可在線溝渠中沈積至少一種導電材料，並且所述至少一種導電材料的多餘部分可自包括閘極層級絕緣層635的頂表面在內的水平面上方移除。所述至少一種導電材料的剩餘部分構成字元線3。每一字元線3與相應的一行閘極電極15接觸，並且沿第二水平方向hd2在側向上延伸。

可提供前述示例性結構的各種替代配置。根據本揭露的態樣，第一介電間隔件矩陣層44可藉由沈積多於兩種介電材料並使所述多於兩種介電材料垂直凹陷來形成。在各種替代配置的每一者中可使用或者可不使用蝕刻終止介電襯墊43。儘管隨後描述的替代配置的實例不使用任何蝕刻終止介電襯墊43，但在本文中明確地設想一個蝕刻終止介電襯墊43與下文描述的替代配置中的修改結合使用的實施例。

參照圖39，藉由使用第一介電間隔件子層44A與第二介電間隔件子層44B的組合，第一示例性結構的第五替代配置可自第一示例性結構或第一示例性結構的任何前述替代配置中獲得。第一介電間隔件子層44A可包含可相對於分立的介電模板結構42T的材料選擇性地垂直凹陷的任何介電材料。可藉由在溝渠41中沈積第一介電間隔件子層材料並使第一介電間隔件子層44A的頂表面垂直凹陷至第二水平面HP2之下來形成第一介電間隔件子層44A。第二介電間隔件子層44B可包含可相對於分立的介電模板結構42T的材料選擇性地垂直凹陷的任何介電材料，並且不同於第一介電間隔件子層44A的材料。可藉由在第一介電間隔件子層44A的頂表面上方的溝渠41中沈積第二介電間隔件子層材料並使第二介電間隔件子層44B的頂表面垂直凹陷至第二水平面HP2之下來形成第二介電間隔件子層44B。第一介電間隔件子層44A及第二介電間隔件子層44B的組合構成第一介電間隔件矩陣層44。可於第一介電間隔件矩陣層44上方形成第二介電間隔件矩陣層46，使得第二介電間隔件矩陣層46的頂表面位於第二水平面HP2內。一般而言，第一介電間隔件子層44A及第二介電間隔件子層44B的材料可選自可用於前述實施例的第一介電間隔件矩陣層44的任何材料。

參照圖40，藉由用第一介電間隔件子層44A與第二介電間隔件子層44B的組合來代替上述第二示例性結構中的第一介電間隔件矩陣層44，可自第二示例性結構中獲得第二示例性結構的替代配置。參照圖39所示的第一示例性結構的第五替代配置中所描述的處理步驟可用於在第二示例性結構的替代配置中以用提供第一介電間隔件子層44A與第二介電間隔件子層44B的組合。

參照圖41，藉由用第一介電間隔件子層44A與第二介電間隔件子層44B的組合來代替上述第三示例性結構中的第一介電間隔件矩陣層44，可自第三示例性結構中獲得第三示例性結構的替代配置。參照圖39所示的第一示例性結構的第五替代配置中所描述的處理步驟可用於在第三示例性結構的替代配置中以用提供第一介電間隔件子層44A與第二介電間隔件子層44B的組合。

參照圖42，藉由用第一介電間隔件子層44A與第二介電間隔件子層44B的組合來代替上述第四示例性結構中的第一介電間隔件矩陣層44，可自第四示例性結構中獲得第四示例性結構的替代配置。參照圖39所示的第一示例性結構的第五替代配置中所描述的處理步驟可用於在第四示例性結構的替代配置中以用提供第一介電間隔件子層44A與第二介電間隔件子層44B的組合。

參照圖43，根據本揭露的實施例，示出了示例性結構中的任一者的替代配置。可藉由垂直堆疊多個之具有多個記憶胞99的二維陣列而自上述示例性結構中的任一者獲得圖43所示的替代配置。儘管在圖44中示出了垂直堆疊四個具有多個記憶胞99的二維陣列的配置，但在本文中明確地設想其中垂直堆疊二個、三個、五個或更多個具有多個記憶胞99的二維陣列的附加配置。

參照圖44，第一流程圖示出用於製造根據本揭露實施例的半導體元件的第一組概括處理步驟。

參照步驟4410及圖1至圖3C及圖34A至圖35C，在基底上方形成多個閘極電極15。

參照步驟4420及圖4A至圖5C及圖36A至圖36E，形成具有多個分立的介電模板結構42T的二維陣列。分立的介電模板結構42T藉由多個溝渠41彼此間隔開。

參照步驟4430及圖6A至圖7C、圖36A至圖36E、圖39及圖41，藉由在溝渠41的下部部分中沈積第一介電間隔件材料來形成第一介電間隔件矩陣層44。

參照步驟4440以及圖8A至圖8C及圖36A至圖36E，藉由在溝渠41的上部部分中沈積第二介電間隔件材料來形成第二介電間隔件矩陣層46。

參照步驟4450及圖9A至圖10D及圖36A至圖36E，在分立的介電模板結構42T中的每一者的體積內形成一對源極腔51及汲極腔59。

參照步驟4460及圖11A至圖17、圖18A至圖18C、圖19A至圖19C、圖20A至圖20C及圖36A至圖36E，分別在每一源極腔51及每一汲極腔59中形成源極電極52及汲極電極56。

參照圖45，第二流程圖示出用於製造根據本揭露實施例的半導體元件的第二組概括處理步驟。

參照步驟4510以及圖21A至圖23C及圖37A至圖37E，形成具有多個分立的介電模板結構42T的二維陣列。分立的介電模板結構42T藉由多個溝渠41彼此間隔開。

參照步驟4520及圖24A至圖25C、圖37A至圖37E、圖40及圖42，藉由在溝渠41的下部部分中沈積第一介電間隔件材料來形成第一介電間隔件矩陣層44。

參照步驟4530及圖26A至圖26C及圖37A至圖37E，藉由在溝渠41的上部部分中沈積第二介電間隔件材料來形成第二介電間隔件矩陣層46。

參照步驟4540及圖27A至圖28D及圖37A至圖37E，在分立的介電模板結構42T中的每一者的體積內形成一對源極腔51及汲極腔59。

參照步驟4550及圖29A至圖30E及圖37A至圖37E，分別在每一源極腔51及每一汲極腔59中形成源極電極52及汲極電極56。

參照步驟4560及圖31A至圖33E、圖37A至圖37E及圖38A至圖38E，在源極電極52及汲極電極56上方形成閘極電極15。

參照所有附圖並根據本揭露的各種實施例，提供一種半導體結構，所述半導體結構包括：具有多個源極-間隔件-汲極組合(包括源極電極52、電極間介電間隔件42、汲極電極56)的二維陣列，位於基底上方並藉由複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)彼此在側向上間隔開，其中選自所述具有多個源極-間隔件-汲極組合(包括源極電極52、電極間介電間隔件42、汲極電極56)的二維陣列中的每一源極-間隔件-汲極組合(包括源極電極52、電極間介電間隔件42、汲極電極56)包括與源極電極52及汲極電極56接觸的電極間介電間隔件42，並且其中所述複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)包括包含第一介電間隔件材料的第一介電間隔件矩陣層44及包含第二介電間隔件材料並上覆在所述第一介電間隔件矩陣層44上的第二介電間隔件矩陣層46；具有多個主動層20的二維陣列，上覆在所述具有多個源極-間隔件-汲極組合(包括源極電極52、電極間介電間隔件42、汲極電極56)的二維陣列上或位於所述具有多個源極-間隔件-汲極組合(包括源極電極52、電極間介電間隔件42、汲極電極56)的二維陣列之下；多個閘極電極15，藉由閘極介電層10與所述具有多個主動層20的二維陣列間隔開；以及具有多個記憶體結構(例如，電容器結構98、電阻式記憶體結構198)的二維陣列，其中記憶體結構(例如，電容器結構98、電阻式記憶體結構198)的二維陣列內的每一記憶體結構(例如，電容器結構98、電阻式記憶體結構198)電性連接至所述具有多個源極-間隔件-汲極組合(包括源極電極52、電極間介電間隔件42、汲極電極56)的二維陣列內的相應源極電極52。

參照所有附圖並根據本揭露的各種實施例，提供一種半導體結構，所述半導體結構包括：具有多個源極-間隔件-汲極組合(包括源極電極52、電極間介電間隔件42、汲極電極56)的二維陣列，位於基底上方並藉由複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)彼此在側向上間隔開，其中選自所述具有多個源極-間隔件-汲極組合(包括源極電極52、電極間介電間隔件42、汲極電極56)的二維陣列中的每一源極-間隔件-汲極組合(包括源極電極52、電極間介電間隔件42、汲極電極56)包括與源極電極52及汲極電極56接觸的電極間介電間隔件42，並且其中所述複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)包括包含第一介電間隔件材料的第一介電間隔件矩陣層44及包含第二介電間隔件材料並上覆在所述第一介電間隔件矩陣層44上的第二介電間隔件矩陣層46；具有多個主動層20的二維陣列，上覆在所述具有多個源極-間隔件-汲極組合(包括源極電極52、電極間介電間隔件42、汲極電極56)的二維陣列上方或位於所述具有多個源極-間隔件-汲極組合(包括源極電極52、電極間介電間隔件42、汲極電極56)的二維陣列之下；以及具有多個層堆疊(具有閘極電極15、阻擋介電層152、電荷儲存元件154)的二維陣列，其中所述具有多個層堆疊(具有閘極電極15、阻擋介電層152、電荷儲存元件154)中的每一者包括電荷儲存元件154、阻擋介電層152及閘極電極15，並且藉由所述隧穿介電層156與所述具有多個主動層20的二維陣列內的相應主動層20間隔開。

本揭露的各種實施例可用於提供具有多個電晶體(例如，薄膜電晶體)的二維陣列，所述多個電晶體藉由複合介電矩陣(包括蝕刻終止介電襯墊43、第一介電間隔件矩陣層44、第二介電間隔件矩陣層46)彼此在側向上間隔開，由此在製造製程期間限制多個源極電極52及多個汲極電極56的側向範圍。因此，所述多個電晶體的所述多個源極電極52及所述多個汲極電極56為自對準。所述具有多個電晶體的二維陣列的自對準特徵為其製造提供了提高的產品良率及降低的效能可變性。

根據一些實施例，所述方法更包括：在具有所述多個分立的介電模板結構的所述二維陣列及所述第二介電間隔件矩陣層上方施加光阻層並對所述光阻層進行圖案化，以形成具有多個開口的二維陣列；以及相對於所述第二介電間隔件矩陣層的材料選擇性地對位於所述光阻層中的所述多個開口的區域內的所述多個分立的介電模板結構的一些部分進行非等向性蝕刻。根據一些實施例，在所述方法中，具有所述多個開口的所述二維陣列中的每一開口具有相應的區域，所述區域在選自所述多個分立的介電模板結構中的相鄰一對分立的介電模板結構上方以及在所述第二介電間隔件矩陣層的一部分上方連續延伸，所述多個分立的介電模板結構沿第一水平方向在側向上間隔開，所述多個溝渠的第一子集沿所述第一水平方向在側向上延伸。根據一些實施例，在所述方法中，利用線及間隔圖案對所述光阻層進行圖案化，其中所述多個開口具有沿垂直於所述第一水平方向的第二水平方向在側向上延伸的直邊；且所述光阻層中的每一開口具有在沿所述第二水平方向排列的所述多個分立的介電模板結構的第一行上方延伸的第一直邊以及在所述多個分立的介電模板結構的第二行上方延伸的第二直邊，所述第二行自所述第一行在側向上偏移小於具有所述多個分立的介電模板結構的所述二維陣列沿所述第一水平方向的間距。根據一些實施例，所述方法更包括：在所述第二介電間隔件矩陣層上方形成蝕刻罩幕材料層；藉由執行第一非等向性蝕刻步驟來對所述蝕刻罩幕材料層進行圖案化，所述第一非等向性蝕刻步驟經由所述蝕刻罩幕材料層來轉移所述光阻層中的圖案；以及藉由執行第二非等向性蝕刻步驟來對所述多個分立的介電模板結構的未被經圖案化的所述蝕刻罩幕材料層掩蔽的多個部分進行非等向性蝕刻，所述第二非等向性蝕刻步驟相對於所述第二介電間隔件矩陣層的材料選擇性地蝕刻具有所述多個分立的介電模板結構的所述二維陣列的材料。根據一些實施例，在所述方法中，在所述第二非等向性蝕刻步驟之後，所述多個分立的介電模板結構的每一剩餘部分包括位於所述源極腔中的相應一者與所述汲極腔中的相應一者之間並物理暴露於所述兩者的電極間介電間隔件；所述方法包括在形成所述多個源極電極及所述多個汲極電極之前或之後形成具有多個主動層的二維陣列，使得具有所述多個主動層的所述二維陣列中的每一者具有與所述多個源極電極中的相應一者及與所述多個汲極電極中的相應一者的面積交疊；且具有所述多個源極電極中的一者、所述多個汲極電極中的一者及所述多個電極間介電間隔件中的一者的各鄰接組合與具有選自具有所述多個主動層的二維陣列的一個主動層、閘極介電層及選自所述多個閘極電極的一個閘極電極的相應堆疊的水平表面接觸。根據一些實施例，在所述方法中，在形成具有所述多個分立的介電模板結構的所述二維陣列之前形成所述多個閘極電極；且所述方法包括：在所述多個閘極電極上方形成閘極介電層、連續主動層及介電模板材料層；以及將所述介電模板材料層及所述連續主動層圖案化成包括具有所述多個分立的介電模板結構的所述二維陣列及具有多個主動層的二維陣列的堆疊。根據一些實施例，在所述方法中，在形成具有所述多個分立的介電模板結構的所述二維陣列之後形成所述多個閘極電極；且所述方法包括：在所述多個源極電極及所述多個汲極電極上方形成具有多個主動層的二維陣列，其中具有所述多個主動層的所述二維陣列中的每一主動層直接形成於相應一對源極電極及汲極電極的頂表面上；以及在具有所述多個主動層的所述二維陣列上方形成閘極介電層，其中所述多個閘極電極形成於所述閘極介電層上方。根據一些實施例，所述方法更包括：在具有所述多個場效電晶體的所述二維陣列上方或之下形成具有多個記憶體結構的二維陣列；以及在具有所述多個場效電晶體的所述二維陣列上方或之下形成金屬內連線結構，使得具有所述多個記憶體結構的所述二維陣列內的每一記憶體結構電性連接至具有所述多個場效電晶體的所述二維陣列內的相應場效電晶體的源極電極。根據一些實施例，所述方法更包括在各所述多個閘極電極與選自所述多個源極電極及所述多個汲極電極中的相應相鄰一對源極電極及汲極電極之間形成包括隧穿介電層、電荷儲存元件及阻擋介電層的堆疊。

根據一些實施例，在所述半導體結構中，所述複合介電矩陣的頂表面、所述多個電極間介電間隔件的頂表面以及所述多個源極電極及所述多個汲極電極的頂表面位於同一水平面內。根據一些實施例，在所述半導體結構中，所述多個電極間介電間隔件與所述多個源極電極之間的每一介面的整體是直的；且各所述多個源極電極與所述複合介電矩陣之間的至少一個介面包括自所述第二介電間隔件矩陣層的水平頂表面的邊緣向下延伸的波狀錐形介面區段以及鄰接所述波狀錐形介面區段的底部邊緣並向下延伸至所述複合介電矩陣的底表面的垂直介面區段。根據一些實施例，在所述半導體結構中，所述複合介電矩陣包括蝕刻終止介電襯墊，所述蝕刻終止介電襯墊接觸所述第一介電間隔件矩陣層的底表面及側壁，並接觸所述多個源極電極及所述多個源極-間隔件-汲極組合汲極電極中的每一者的下部部分，並且接觸各所述多個電極間介電間隔件的下部部分。根據一些實施例，在所述半導體結構中，具有所述多個記憶體結構的所述二維陣列包括：具有多個電容器結構的二維陣列，各所述多個電容器結構包括相應的第一電容器板、相應的節點介電質及相應的第二電容器板；或者具有多個電阻式記憶體結構的二維陣列，各所述多個電阻式記憶體結構包括相應的第一電極、包含提供至少兩個不同電阻率層級的材料的電阻式記憶體元件、以及第二電極。

根據一些實施例，在所述半導體結構中，所述複合介電矩陣的底表面與具有所述多個主動層的所述二維陣列內的所述主動層的底表面位於同一水平面內。根據一些實施例，在所述半導體結構中，具有所述多個主動層的所述二維陣列內的所述多個主動層的底表面及所述閘極介電層的底表面的與所述第二介電間隔件矩陣層接觸的區段與所述多個源極電極及所述多個汲極電極的頂表面位於同一水平面內。根據一些實施例，在所述半導體結構中，各所述多個源極-間隔件-汲極組合內的所述電極間介電間隔件與所述源極電極之間的介面的整體以及各所述多個源極-間隔件-汲極組合內的所述電極間介電間隔件與所述汲極電極之間的介面的整體位於垂直面內；各所述多個源極-間隔件-汲極組合內的所述源極電極與所述複合介電矩陣之間的介面包括鄰接所述第二介電間隔件矩陣層的頂表面的波狀介面區段；且所述第二介電間隔件矩陣層的錐形凸面區段在所述波狀介面區段處接觸各所述多個源極-間隔件-汲極組合內的所述源極電極的錐形凹面區段。根據一些實施例，在所述半導體結構中，具有所述多個主動層的所述二維陣列內的每一主動層的底表面位於包括所述複合介電矩陣的頂表面或所述複合介電矩陣的底表面的水平面內；且具有所述多個源極-間隔件-汲極組合的所述二維陣列內的每一源極-間隔件-汲極組合接觸具有所述多個主動層的所述二維陣列內的相應主動層的水平表面。

以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，其可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者還應認識到，該些等效構造並不背離本揭露的精神及範圍，而且其可在不背離本揭露的精神及範圍的條件下對其作出各種改變、替代及變更。

4510、4520、4530、4540、4550、4560:步驟

Claims

一種形成半導體結構的方法，包括：在基底上方形成具有多個分立的介電模板結構的二維陣列，其中所述多個分立的介電模板結構藉由多個溝渠彼此間隔開；藉由在所述多個溝渠的多個下部部分中沈積第一介電間隔件材料來形成第一介電間隔件矩陣層；藉由在所述多個溝渠的多個上部部分中沈積第二介電間隔件材料來形成第二介電間隔件矩陣層；在各所述多個分立的介電模板結構的體積內形成一對源極腔及汲極腔；分別在各所述多個源極腔及各所述多個汲極腔中形成源極電極及汲極電極；以及在形成具有所述多個分立的介電模板結構的所述二維陣列之前或之後形成多個閘極電極，以此形成具有多個場效電晶體的二維陣列。
如請求項1所述的方法，更包括：在具有所述多個分立的介電模板結構的所述二維陣列及所述第二介電間隔件矩陣層上方施加光阻層並對所述光阻層進行圖案化，以形成具有多個開口的二維陣列；以及相對於所述第二介電間隔件矩陣層的材料選擇性地對位於所述光阻層中的所述多個開口的區域內的所述多個分立的介電模板結構的一些部分進行非等向性蝕刻。
如請求項2所述的方法，其中具有所述多個開口的所述二維陣列中的每一開口具有相應的區域，所述區域在選自所述多個分立的介電模板結構中的相鄰一對分立的介電模板結構上方以及在所述第二介電間隔件矩陣層的一部分上方連續延伸，所述多個分立的介電模板結構沿第一水平方向在側向上間隔開，所述多個溝渠的第一子集沿所述第一水平方向在側向上延伸。
如請求項3所述的方法，其中：利用線及間隔圖案對所述光阻層進行圖案化，其中所述多個開口具有沿垂直於所述第一水平方向的第二水平方向在側向上延伸的直邊；且所述光阻層中的每一開口具有在沿所述第二水平方向排列的所述多個分立的介電模板結構的第一行上方延伸的第一直邊以及在所述多個分立的介電模板結構的第二行上方延伸的第二直邊，所述第二行自所述第一行在側向上偏移小於具有所述多個分立的介電模板結構的所述二維陣列沿所述第一水平方向的間距。
一種半導體結構，包括：具有多個源極-間隔件-汲極組合的二維陣列，所述多個源極-間隔件-汲極組合位於基底上方並藉由複合介電矩陣彼此在側向上間隔開，其中選自具有所述多個源極-間隔件-汲極組合的所述二維陣列中的每一源極-間隔件-汲極組合包括與源極電極及汲極電極接觸的電極間介電間隔件，並且其中所述複合介電矩陣包括包含第一介電間隔件材料的第一介電間隔件矩陣層及包含第二介電間隔件材料並上覆在所述第一介電間隔件矩陣層上的第二介電間隔件矩陣層；具有多個主動層的二維陣列，上覆在具有所述多個源極-間隔件-汲極組合的所述二維陣列上或位於具有所述多個源極-間隔件-汲極組合的所述二維陣列之下；多個閘極電極，藉由閘極介電層與具有所述多個主動層的所述二維陣列間隔開；以及具有多個記憶體結構的二維陣列，其中具有所述多個記憶體結構的所述二維陣列內的每一記憶體結構電性連接至具有所述多個源極-間隔件-汲極組合的所述二維陣列內的相應源極電極。
如請求項5所述的半導體結構，其中所述複合介電矩陣包括蝕刻終止介電襯墊，所述蝕刻終止介電襯墊接觸所述第一介電間隔件矩陣層的底表面及側壁，並接觸所述多個源極電極及所述多個源極-間隔件-汲極組合汲極電極中的每一者的下部部分，並且接觸各所述多個電極間介電間隔件的下部部分。
如請求項5所述的半導體結構，其中具有所述多個記憶體結構的所述二維陣列包括：具有多個電容器結構的二維陣列，各所述多個電容器結構包括相應的第一電容器板、相應的節點介電質及相應的第二電容器板；或者具有多個電阻式記憶體結構的二維陣列，各所述多個電阻式記憶體結構包括相應的第一電極、包含提供至少兩個不同電阻率層級的材料的電阻式記憶體元件、以及第二電極。
一種半導體結構，包括：具有多個源極-間隔件-汲極組合的二維陣列，所述多個源極-間隔件-汲極組合位於基底上方並藉由複合介電矩陣彼此在側向上間隔開，其中選自具有所述多個源極-間隔件-汲極組合的所述二維陣列中的每一源極-間隔件-汲極組合包括與源極電極及汲極電極接觸的電極間介電間隔件，並且其中所述複合介電矩陣包括包含第一介電間隔件材料的第一介電間隔件矩陣層及包含第二介電間隔件材料並上覆在所述第一介電間隔件矩陣層上的第二介電間隔件矩陣層；具有多個主動層的二維陣列，上覆在具有所述多個源極-間隔件-汲極組合的所述二維陣列上方或位於具有所述多個源極-間隔件-汲極組合的所述二維陣列之下；以及具有多個層堆疊的二維陣列，其中各所述多個層堆疊包括電荷儲存元件、阻擋介電層及閘極電極，並且藉由隧穿介電層與具有所述多個主動層的所述二維陣列內的相應主動層間隔開。
如請求項8所述的半導體結構，其中所述複合介電矩陣的底表面與具有所述多個主動層的所述二維陣列內的所述主動層的底表面位於同一水平面內。
如請求項8所述的半導體結構，其中具有所述多個主動層的所述二維陣列內的所述多個主動層的底表面及閘極介電層的底表面的與所述第二介電間隔件矩陣層接觸的區段與所述多個源極電極及所述多個汲極電極的頂表面位於同一水平面內。