CN106952920A - 半导体器件及其制造方法 - Google Patents

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Abstract

本公开涉及半导体器件及其制造方法。当存储单元形成在第一鳍之上且低击穿电压晶体管形成在第二鳍之上时，用于划分存储单元区域中的第一鳍的第一沟槽的深度被制成为大于用于划分逻辑区域中的第二鳍的第二沟槽的深度。从而，在垂直于半导体衬底的主面的方向上，存储单元区域中的第一鳍的上表面和元件隔离区域的底表面之间的距离大于逻辑区域中的第二鳍的上表面与元件隔离区域的底表面之间的距离。

Description

半导体器件及其制造方法
相关申请的交叉参考
于2016年1月7日提交的日本专利申请第2016-001669号的包括说明书、附图和摘要的公开以引用的方式全部引入本申请。
技术领域
本发明涉及半导体器件及其制造方法，并且具体地，涉及在应用于包括鳍式晶体管的半导体器件时有效的技术。
背景技术
鳍式晶体管已知为场效应晶体管，其操作速度较高、泄露电流和功耗可降低，并且可以实现小型化。鳍式晶体管(FINFET：鳍式场效应晶体管)是例如具有形成在衬底之上作为沟道层的半导体层图案和形成为在图案之上延展的栅电极的半导体元件。
EEPROM(电可擦除可编程只读存储器)被广泛用作非易失性半导体存储器件，其中数据可以电写入/擦除。这些存储器件中的每一个都通过现在广泛使用的闪存来表示，其在MISFET的栅电极下方具有导电浮置栅电极或被氧化物膜环绕的陷阱绝缘膜，使得浮置栅极或陷阱绝缘膜中的电荷存储状态(即，存储数据)被读取作为晶体管的阈值。该陷阱绝缘膜表示可以存储电荷的绝缘膜，并且其示例包括氮化硅膜等。这些存储器件中的每一个都通过电荷注入到这种电荷存储区域/从这种电荷存储区域释放对MISFET的阈值进行偏移来作为存储元件进行操作。该闪存的示例是使用MONOS(金属-氧化物-氮化物-氧化物-半导体)膜的分离栅极型单元。
专利文献1(日本未审查专利申请公开第2015-5746号)公开了有源基底设置在衬底之上并且存储单元形成在从有源基底的上表面突出的多个鳍中的每一个之上。
专利文献2(日本未审查专利申请公开第2005-276930号)公开了当形成沟槽(用于将多个存储单元彼此隔离的元件隔离区域将被嵌入至沟槽的每一个中)时，形成多种类型的沟槽(每种均具有不同于其他的纵横比)，以便改善绝缘膜在沟槽中的嵌入性。
发明内容
当通过使用FINFET形成诸如存储单元的高击穿电压元件时，优选从改进隔离击穿电压的观点来说，嵌入有用于将鳍彼此隔离的元件隔离区域的沟槽的深度较大。然而，在存储单元和低击穿电压FET安装到一起的芯片中，存在难以同时满足存储单元的隔离击穿电压的改进和低击穿电压FET的集成度的改进。
其他目的和新特性将从说明书的描述和附图中变得清楚。
在本申请公开的优选实施例中，以下将简要描述典型实施例的概况。
在根据一个实施例的半导体器件中，划分每一个之上形成有高集成电压存储器的鳍的沟槽被形成为深于划分每一个之上形成有低击穿电压FET的鳍的沟槽。
在根据一个实施例的半导体器件的制造方法中，划分每一个之上形成有高集成电压存储器的鳍的沟槽被形成为深于划分每一个之上形成有低击穿电压FET的鳍的沟槽。
本发明的优点
根据本申请公开的一个实施例，可以提高半导体器件的性能。具体地，可以改进高击穿电压元件的击穿电压，并且可以小型化低击穿电压元件。
附图说明
图1是示出根据本发明第一实施例的半导体器件的平面图；
图2是示出根据本发明第一实施例的半导体器件的沿着图1中的A-A线和C-C线截取的截面图；
图3是示出根据本发明第一实施例的半导体器件的沿着图1中的B-B线和D-D线截取的截面图；
图4是示出根据本发明第一实施例的半导体器件的立体图；
图5是用于说明根据本发明第一实施例的半导体器件的制造步骤的截面图；
图6是在图5之后用于说明半导体器件的制造步骤的平面图；
图7是在图5之后用于说明半导体器件的制造步骤的沿着图6中的B-B线和D-D线截取的截面图；
图8是在图7之后用于说明半导体器件的制造步骤的平面图；
图9是在图7之后用于说明半导体器件的制造步骤的沿着图8中的B-B线和D-D线截取的截面图；
图10是在图9之后用于说明半导体器件的制造步骤的平面图；
图11是在图9之后用于说明半导体器件的制造步骤的沿着图10中的A-A线和C-C线截取的截面图；
图12是在图9之后用于说明半导体器件的制造步骤的沿着图10中的B-B线和D-D线截取的截面图；
图13是在图12之后用于说明半导体器件的制造步骤的沿着图10中的A-A线和C-C线截取的截面图；
图14是在图12之后用于说明半导体器件的制造步骤的沿着图10中的B-B线和D-D线截取的截面图；
图15是在图14之后用于说明半导体器件的制造步骤的沿着图10中的A-A线和C-C线截取的截面图；
图16是在图14之后用于说明半导体器件的制造步骤的沿着图10中的B-B线和D-D线截取的截面图；
图17是在图16之后用于说明半导体器件的制造步骤的沿着图10中的A-A线和C-C线截取的截面图；
图18是在图16之后用于说明半导体器件的制造步骤的沿着图10中的B-B线和D-D线截取的截面图；
图19是在图18之后用于说明半导体器件的制造步骤的平面图；
图20是在图18之后用于说明半导体器件的制造步骤的沿着图19中的A-A线和C-C线截取的截面图；
图21是在图20之后用于说明半导体器件的制造步骤的沿着图10中的A-A线和C-C线截取的截面图；
图22是在图20之后用于说明半导体器件的制造步骤的沿着图10中的B-B线和D-D线截取的截面图；
图23是在图22之后用于说明半导体器件的制造步骤的沿着图10中的A-A线和C-C线截取的截面图；
图24是在图22之后用于说明半导体器件的制造步骤的沿着图10中的B-B线和D-D线截取的截面图；
图25是在图24之后用于说明半导体器件的制造步骤的沿着图10中的A-A线和C-C线截取的截面图；
图26是在图24之后用于说明半导体器件的制造步骤的沿着图10中的B-B线和D-D线截取的截面图；
图27是在图26之后用于说明半导体器件的制造步骤的沿着图10中的A-A线和C-C线截取的截面图；
图28是在图27之后用于说明半导体器件的制造步骤的截面图；
图29是在图28之后用于说明半导体器件的制造步骤的截面图；
图30是在图29之后用于说明半导体器件的制造步骤的截面图；
图31是在图30之后用于说明半导体器件的制造步骤的截面图；
图32是在图31之后用于说明半导体器件的制造步骤的截面图；
图33是在图32之后用于说明半导体器件的制造步骤的截面图；
图34是在图33之后用于说明半导体器件的制造步骤的截面图；
图35是在图34之后用于说明半导体器件的制造步骤的截面图；
图36是在图35之后用于说明半导体器件的制造步骤的截面图；
图37是在图36之后用于说明半导体器件的制造步骤的沿着图10中的A-A线和C-C线截取的截面图；
图38是在图36之后用于说明半导体器件的制造步骤的沿着图10中的B-B线和D-D线截取的截面图；
图39是在图38之后用于说明半导体器件的制造步骤的沿着图10中的A-A线和C-C线截取的截面图；
图40是在图39之后用于说明半导体器件的制造步骤的截面图；
图41是在图40之后用于说明半导体器件的制造步骤的截面图；
图42是用于说明根据本发明第一实施例的第一变形例的半导体器件的制造步骤的截面图；
图43是在图42之后用于说明半导体器件的制造步骤的截面图；
图44是用于说明根据本发明第一实施例的第二变形例的半导体器件的制造步骤的截面图；
图45是用于说明根据本发明第一实施例的第二变形例的半导体器件的制造步骤的截面图；
图46是示出根据本发明第二实施例的半导体器件的制造步骤的截面图；
图47是在图46之后用于说明半导体器件的制造步骤的沿着图10中的A-A线和C-C线截取的截面图；
图48是在图46之后用于说明半导体器件的制造步骤的沿着图1中的B-B线和D-D线截取的截面图；
图49是用于说明根据本发明第二实施例的变形例的半导体器件的制造步骤的截面图；
图50是示出根据本发明第三实施例的半导体器件的截面图；
图51是示出根据本发明第三实施例的半导体器件的平面图；
图52是示出根据本发明第三实施例的半导体器件的截面图；
图53是示出根据本发明第三实施例的半导体器件的截面图；
图54是用于说明分离栅极侧上的存储单元的操作电压的表格；
图55是示出比较示例的半导体器件的截面图；
图56是示出比较示例的半导体器件的截面图；
图57是用于说明表面被氧化的鳍的结构的截面图；
图58是用于说明鳍之上的存储单元中的写入/擦除操作的截面图；以及
图59是用于说明鳍之上的存储单元中的写入/擦除操作的截面图。
具体实施方式
下文将基于附图详细描述本发明的优选实施例。在用于说明实施例的每幅图中，具有相同功能的部件将用相同的参考标号来表示，并且将省略其重复描述。此外，在以下实施例中，原则上不重复相同或相似部分的描述，除非实际上需要这种描述。
(第一实施例)
<半导体器件的结构>
下文将参照图1至图4描述根据本实施例的半导体器件的结构。图1是示出根据该实施例的半导体器件的平面图。图2和图3是示出根据该实施例的半导体器件的截面图。图4是示出形成根据该实施例的半导体器件的存储单元的立体图。
图2示出了沿着图1中的A-A线和C-C线截取的截面。图3示出了沿着图1中的B-B线和D-D线截取的截面。图2示出了沿着鳍在半导体衬底之上延伸的方向截取的截面，以及图3示出了沿着栅电极在鳍之上延伸的方向截取的截面。在图1中，未示出包括扩散层DF(参见图2)的源极/漏极区域。在图1和图4中，未示出源极/漏极区域和层间绝缘膜，并且通过虚线示出位于用元件隔离区域覆盖的部分中的鳍等的轮廓。在图1中，未示出每个栅电极之上的硅化物层。在图4中，未示出在元件隔离区域的截面上绘制的剖线，并且未示出侧壁间隔件和逻辑区域1B。
在根据本实施例的半导体器件中，包括两个FINFET和例如低击穿电压n型FINFET的两个分离栅极型存储单元形成在相同的半导体芯片之上。如图1至图3所示，存储单元被布置在存储单元区域1A中，并且低击穿电压FINFET布置在逻辑区域1B中。存储单元区域1A和逻辑区域1B是在沿着半导体衬底SB的主表面的方向上排队的区域。
如图1至图3中的存储单元区域1A所示，存储单元(非易失性存储元件)MC形成在作为半导体衬底SB的一部分并形成在半导体衬底SB的上部中的板状鳍FA之上。如图1至图3中的逻辑区域1B所示，晶体管Q1、低击穿电压FINFET形成在作为半导体衬底SB的一部分且形成在半导体衬底SB的上部中的板状鳍FB之上。鳍FA和FB中的每一个都是沿着x方向(参见图1)延伸的半导体层图案，其中x方向沿着半导体衬底SB的主表面，并且每个鳍FA和FB在以直角与x方向相交的y方向上的宽度(y方向沿着半导体衬底SB的主表面延伸)显著小于它们中的每一个在x方向上的宽度。例如，半导体衬底SB包括单晶硅。
多个相应的鳍FA和FB被布置为在y方向上排列。尽管在图1中示出仅有两个鳍FA在y方向上排列，但多于两个的鳍FA可以被布置为在y方向上排列。这同样适用于鳍FB。尽管未示出，但鳍FA可以被布置为也在存储单元区域1A中的x方向上排列，并且鳍FA的形状不受限，只要其是具有长度、宽度和高度的突出部分即可。例如，平面图中的图案曲折也是可以接受的。此外，不限制鳍FA排列的方式。这同样适用于逻辑区域1B中的鳍FB和晶体管Q1的布置。
形成在半导体衬底SB的上表面中的沟槽D1被形成在鳍FA之间。形成在半导体衬底SB的上表面中的沟槽D2形成在鳍FB之间。如图1所示，在y方向上彼此相邻的两个鳍FA的端部通过下部图案UP耦合，该下部图案UP作为半导体衬底SB的一部分并且用元件隔离区域EI覆盖。从两个鳍FA的两个端部开始，下部图案UP在x方向上延伸。类似地，在y方向上彼此相邻的两个鳍FB的端部通过下部图案UP耦合，其中下部图案UP被元件隔离区域EI覆盖。尽管未示出，但下部图案UP的形状不受限制，只要其将鳍FA耦合到一起且将鳍FB耦合到一起。
鳍FA的侧壁和耦合至鳍FA的下部图案UP中的每一个形成沟槽D1的侧壁。鳍FB的侧壁和耦合至鳍FB的下部图案UP中的每一个形成沟槽D2的侧壁。可以不形成耦合至鳍FA或FB的上述下部图案UP。即，形成下部图案UP的区域可以是嵌入到沟槽D1或D2中的元件隔离区域EI的一部分。
如图2和图3所示，元件隔离区域EI是填充沟槽D1和D2的绝缘膜。然而，元件隔离区域EI不完全填充沟槽D1和D2，并且鳍FA和FB中的每一个的一部分在元件隔离区域EI的上表面之上突出。元件隔离区域EI覆盖整个下部图案UP。元件隔离区域EI例如包括氧化硅膜。
在本申请中，板状半导体层被称为鳍FA，板状半导体层包括：上层图案，其是形成半导体衬底SB的存储单元区域1A中的一部分且从元件隔离区域EI暴露以在x方向上延伸的图案；以及下部图案，其到达位于上层图案正下方的上层图案侧上的沟槽D1的底部。类似地，板状半导体层被称为鳍FB，板状半导体层包括：上层图案，其是形成半导体衬底SB的逻辑区域1B中的一部分并且从元件隔离区域EI暴露以在x方向上延伸的图案；以及下层图案，其到达位于上层图案正下方的上层图案侧上的沟槽D2的底部。
即，鳍是在半导体衬底的上表面中突出到半导体衬底上方的半导体图案并且是例如在图1的x方向上延伸的突出部分。这里，假设下部图案UP不是鳍FA和FB的一部分来进行描述。尽管未示出，但包含p型杂质(例如，B(硼))的p型阱形成在鳍FA和FB的每一个上表面之上以便比稍后描述的源极/漏极区域更深。
如图1至图4所示，在y方向上延伸的控制栅电极CG以及在y方向上延伸的存储栅电极MG直接形成在y方向上排列的鳍FA之上，以在鳍FA之上延展。如图2和图3所示，控制栅电极CG经由栅极绝缘膜GF形成在鳍FA之上。如图3所示，控制栅电极CG经由栅极绝缘膜GF形成在元件隔离区域EI之上的鳍FA的侧壁之上。存储单元区域1A中的栅极绝缘膜GF覆盖从元件隔离区域EI暴露的鳍FA的上表面和侧壁，并且例如包括氧化硅膜。控制栅电极CG例如包括多晶硅膜。
如图1和图2所示，控制栅电极CG的x方向上的一个侧壁覆盖有侧壁间隔件SW，并且在其其他侧壁之上，存储栅电极MG经由ONO(氧化物-氮化物-氧化物)膜ON形成。ONO膜ON是层压膜，其中，从半导体衬底SB侧和控制栅电极CG侧顺次形成氧化硅膜X1、氮化硅膜N1和氧化硅膜X2，并且存储栅电极MG例如包括多晶硅膜。氮化硅膜N1是陷阱绝缘膜(电荷存储膜、电荷保持膜)，并且可以通过利用存储单元MC的操作改变氮化硅膜N1的电荷存储状态来改变存储单元MC的阈值。
如图2和图4所示，存储栅电极MG经由ONO膜ON形成在鳍FA之上。即，ONO膜ON具有L形截面，其沿着鳍FA的上表面和控制栅电极CG的侧壁连续形成。存储栅电极MG通过ONO膜ON与控制栅电极CG和鳍FA绝缘。
如图2所示，存储栅电极MG的x方向上的侧壁(该侧壁不接触ONO膜ON)覆盖有侧壁间隔件SW。侧壁间隔件SW例如包括氮化硅膜、氧化硅膜或其层压膜。硅化物层S1形成在控制栅电极CG和存储栅电极MG中的每一个的上表面之上。硅化物层S1例如包括NiSi(硅化镍)或CoSi(硅化钴)。设置硅化物层S1以减小耦合至控制栅电极CG和存储栅电极MG的每个上表面的接触插塞(未示出)与控制栅电极CG或存储栅电极MG之间的耦合电阻。
一对图案(每对均包括经由ONO膜ON彼此相邻的控制栅电极CG和存储栅电极MG)直接形成在存储单元区域1A中的鳍FA之上，以在x方向上排列。一对图案相互隔开，并且存储栅电极MG与形成这一对图案的两个控制栅电极CG的表面相邻，上述表面相互面对。
一对源极/漏极区域形成在鳍FA的上表面中，其沿x方向位于图案的两侧旁边和两侧上。每个源极/漏极区域都通过引入n型杂质(例如，P(磷)或As(砷))的两个n型半导体区域形成，即通过延伸区域EX和扩散层DF。延伸区域EX是n型杂质的浓度低于扩散层DF的浓度的区域。这里，扩散层DF被形成为深于延伸区域EX。此外，延伸区域EX被布置在与相邻的扩散层DF相比更接近直接位于每个控制栅电极CG和存储栅电极MG下方的鳍FA的上表面的位置处。因此，源极/漏极区域具有LDD(轻掺杂漏极)结构，其包括具有较低杂质浓度的延伸区域EX和具有较高杂质浓度的扩散层DF。
控制栅电极CG和形成在控制栅电极CG两侧上的鳍FA的上表面中的一对源极/漏极区域形成具有MISFET(金属绝缘体半导体场效应晶体管)结构的第一晶体管(控制晶体管)。存储栅电极MG和形成在存储栅电极MG两侧上的鳍FA的上表面中的一对源极/漏极区域形成具有MISFET结构的第二晶体管(存储晶体管)。根据本实施例的存储单元MC通过相互共享源极/漏极区域的第一晶体管和第二晶体管形成。即，存储单元MC具有控制栅电极CG、存储栅电极MG、ONO膜ON、接近控制栅电极CG的漏极区域以及接近存储栅电极MG的源极区域。
两个存储单元MC形成在一个鳍FA之上。两个存储单元MC相互共享源极区域。直接位于每个控制栅电极CG和存储栅电极MG下方的鳍FA的上表面包括当存储单元MC进行操作时形成沟道的沟道区域。沟道是鳍形沟道。存储单元MC是非易失性存储器，其中，可以写操作和擦除操作均可以电重写。
如图1至图3所示，在逻辑区域1B中，在y方向上延伸的栅电极G1直接形成在沿y方向排列的鳍FB之上，以在鳍FB之上延展。如图2和图3所示，栅电极G1经由栅极绝缘膜GI形成在鳍FB和元件隔离区域EI之上。如图3所示，栅电极G1经由栅极绝缘膜GI形成在元件隔离区域EI之上的鳍FB的侧壁之上。栅极绝缘膜GI覆盖从元件隔离区域EI暴露的鳍FB的上表面和侧壁以及元件隔离区域EI的上表面。
如图2所示，栅极绝缘膜GI连续覆盖栅电极G1的底表面和两个侧壁。即，栅电极G1的表面(除其上表面之外)被栅极绝缘膜GI环绕。尽管未示出，例如，作为栅极绝缘膜的一部分，氧化硅膜可形成在栅极绝缘膜GI和鳍FB之间。作为栅极绝缘膜GI，例如可以使用金属氧化物膜，诸如氧化铪膜、氧化锆膜、氧化铝膜、氧化钽膜或氧化镧膜。栅极绝缘膜GI是所谓的高k膜，其介电常数大于氧化硅膜的介电常数。
栅电极G1例如包括Al(铝)膜。栅电极G1可具有层压结构，其中，例如，在半导体衬底SB之上顺次层压例如钛铝(TiAl)膜和铝(Al)。
如图1和图2所示，栅电极G1两侧上沿x方向的每个侧壁覆盖有侧壁间隔件SW。硅化物层S1不形成在栅电极G1的上表面之上。当栅电极G1和其之上的接触插塞(未示出)耦合到一起时，它们可以欧姆耦合而硅化物层S1不夹置在其间，因为包括金属膜的栅电极G1的电阻低于硅树脂膜的电阻。一对栅电极G1直接形成在逻辑区域1B中的鳍FB之上，以在x方向上排列。一对栅电极G1相互隔开。
一对源极/漏极区域形成在鳍FB的上表面中，其沿x方向位于栅电极G1的两侧旁边和两侧上。类似于存储单元区域1A中的源极/漏极区域，每个源极/漏极区域都通过引入n型杂质(例如，P(磷)或As(砷))的两个n型半导体区域来形成，即通过延伸区域EX和扩散层DF。存储单元区域1A中的源极/漏极区域的杂质浓度高于逻辑区域1B中的源极/漏极区域的杂质。
栅电极G1和形成在栅电极G1两侧上的鳍FB的上表面中的一对源极/漏极区域形成具有MISFET结构的低击穿电压晶体管Q1。两个晶体管Q1形成在鳍FB之上。直接位于栅电极G1下方的鳍FB的上表面包括当晶体管Q1操作时形成沟道的沟道区域。沟道是鳍形沟道。两个晶体管Q1共享一对源极/漏极区域中的一个。
在本申请中，上述第一晶体管、第二晶体管中的每一个以及晶体管Q1(每一个均具有鳍FA的一部分作为沟道区域并形成在鳍FA之上)被称为FINFET。由于每个第一晶体管和第二晶体管(形成存储单元MC)都是由高于用于形成逻辑电路的低击穿电压晶体管Q1的电压驱动的晶体管，所以它们要求具有高于晶体管Q1的击穿电压性能。
元件隔离区域EI的上表面以及鳍FA、鳍FB的侧壁和侧壁间隔件SW覆盖有层间绝缘膜IL。层间绝缘膜IL例如包括氧化硅膜。尽管未示出，但薄绝缘膜形成在层间绝缘膜IL和元件隔离区域EI的上表面与鳍FA、鳍FB的侧壁和侧壁间隔件SW之间，薄绝缘膜例如包括氮化硅膜。层间绝缘膜IL、侧壁间隔件SW、栅电极G1、ONO膜ON、控制栅电极CG和存储栅电极MG的相应上表面几乎在相同的平坦平面上平坦化。
尽管未示出，但层间绝缘膜IL、存储单元MC和晶体管Q1中的每一个的上部都覆盖有层间绝缘膜。尽管未示出，但形成多个接触插塞(每一个都穿透层间绝缘膜IL和层间绝缘膜IL之上的层间绝缘膜)，并且接触插塞电耦合至栅电极G1、控制栅电极CG、存储栅电极MG或每个漏极区域。线(未示出)形成在接触插塞之上。
这里，根据本实施例的半导体器件的主要特征在于：在具有多种类型的FINFET(它们所要求的击穿电压性能相互不同)的半导体器件中，如上所述，嵌入用于隔离高击穿电压FINFET的元件隔离区域EI的沟槽的深度大于用于隔离低击穿电压FINFET的元件隔离区域EI的沟槽的深度。即，在垂直于半导体衬底SB的主表面的方向上，存储单元区域1A中的鳍FA的上表面与存储单元区域1A中的元件隔离区域EI的底表面之间的间隔大于逻辑区域1B中的鳍FB的上表面与逻辑区域1B中的元件隔离区域EI的底表面之间的间隔。在逻辑区域1B中，每个栅电极G1、侧壁间隔件SW和层间绝缘膜IL的上表面都覆盖有例如包括氧化硅膜的绝缘膜IF4。
<半导体器件的操作>
随后，将主要参照图54描述根据本实施例的半导体器件的非易失性存储器的操作。图54是用于说明分离栅极侧上的存储单元的操作电压的表格。
根据本实施例的存储单元具有MISFET结构，并且通过假设电荷存储状态是存储数据来读取MISFET的栅电极中的陷阱绝缘膜中的电荷存储状态作为晶体管的阈值。陷阱绝缘膜表示可以存储电荷的绝缘膜，并且其示例包括氮化硅膜等。通过利用电荷注入到这种电荷存储区域/从这种电荷存储区域释放电荷来偏移MISFET的阈值，存储单元操作为存储元件。使用陷阱绝缘膜的非易失性半导体存储器件的示例包括分离栅极型MONOS存储器，诸如根据本实施例的存储单元。
图54示出了当执行本实施例的“写”、“擦除”和“读”时将电压施加于所选存储单元的每个部分的示例的表格。在图54的表格中，列出了施加给图2所示存储单元MC的存储栅电极MG的电压Vmg、施加给其源极区域的电压Vs、施加给其控制栅电极CG的电压Vcg、施加给其漏极区域的电压Vd以及施加给其半导体衬底的上表面中的p型阱的基极电压Vb，在执行“写”、“擦除”或“读”时施加这些电压。本文描述的所选存储单元表示被选择作为执行“写”、“擦除”或“读”的目标的存储单元。
在图2所示非易失性存储器的示例中，存储栅电极MG的侧面上的半导体区域是源极区域，并且控制栅电极CG的侧面上的半导体区域是漏极区域。在图54的表格中列出的电压是电压施加条件的优选示例，但是应该不限于此，并且可以根据需要进行各种改变。在本实施例中，将电子注入氮化硅膜N1(其是存储晶体管中的ONO膜ON的电荷存储部分)中被定义为“写”，以及将空穴注入其中被定义为“擦除”。
在图54的表格中，A列对应于写方法是SSI方法且擦除方法是BTBT方法的情况；以及B列对应于写方法是SSI方法和擦除方法是FN方法的情况。
SSI方法可以假设为通过将热电子注入到氮化硅膜N1(参见图2)中来将数据写入存储单元的操作方法；BTBT方法可以假设为通过将热空穴注入到氮化硅膜N1中来从存储单元中擦除数据的操作方法；以及FN方法可以假设为通过隧穿电子或空穴来写入或擦除数据的操作方法。换句话说，对于FN方法，FN方法中的写入可以假设为通过利用FN隧穿效应将电子注入到氮化硅膜N1中来将数据写入存储单元的操作方法；以及FN方法中的擦除可以假设为通过利用FN隧穿效应将空穴注入到氮化硅膜N1中来从存储单元中擦除数据的操作方法。以下，将进行详细描述。
写方法包括：称为所谓的SSI(源极侧注入)方法的写方法(热电子注入写方法)，其中通过使用源极侧注入的热电子注入执行写入；以及称为所谓的FN方法的写方法(隧穿写方法)，其中通过FN(Fowler Nordheim)隧穿执行写入。在本申请中，将描述通过SSI方法执行写入的情况。
在根据SSI方法的写入中，例如，在图54的表格的A列或B列中列出的电压(Vmg＝10V，Vs＝5V，Vcg＝1V，Vd＝0.5V，Vb＝0V)施加给对其执行写入的所选存储单元的每个部分，并且电子被注入到所选存储单元的ONO膜ON的氮化硅膜N1中，从而执行写入。
在这种情况下，在两个栅电极(存储栅电极MG和控制栅电极CG)之间的空间下方的沟道区域(源极和漏极之间)中生成热电子，并且热电子被注入到作为存储栅电极MG下方的ONO膜ON的电荷存储部分的氮化硅膜N1中。注入的热电子(电子)被形成ONO膜ON的氮化硅膜N1中的陷阱层级捕获，因而，存储晶体管的阈值电压增加。即，存储晶体管进入写状态。
擦除方法包括：称为所谓的BTBT方法的擦除方法(热空穴注入方法)，其中通过使用BTBT(带间隧穿)的热空穴注入来执行擦除；以及称为所谓的FN方法的擦除方法(隧穿擦除方法)，其中通过FN(Fowler Nordheim)隧穿执行擦除。
在根据BTBT方法的擦除中，通过将BTBT生成的空穴注入到电荷存储部分(NON膜ON的氮化硅膜N1)中来执行擦除。例如，在图54的表格的A列中列出的电压(Vmg＝-6V，Vs＝6V，Vcg＝0V，Vd＝开路，Vb＝0V)被施加给对其执行擦除的所选存储单元的相应部分。从而，空穴通过BTBT现象生成并且通过电场加速而注入到形成所选存储单元的NON膜ON的氮化硅膜N1中，从而存储晶体管的阈值电压降低。即，存储晶体管进入擦除状态。
在根据FN方法的擦除中，例如，在图54的表格的B列中列出的“擦除操作电压”的电压(Vmg＝12V，Vs＝0V，Vcg＝0V，Vd＝0V，Vb＝0V)被施加给对其执行擦除的所选存储单元的相应部分，并且在所选存储单元中，空穴从存储栅电极MG隧穿并且注入到ONO膜ON的氮化硅膜N1中，从而执行擦除。在这种情况下，通过利用FN隧穿(FN隧穿效应)来隧穿氧化硅膜X2，空穴从存储栅电极MG注入到ONO膜ON中，并且被形成ONO膜ON的氮化硅膜N1中的陷阱层级捕获，因而，存储晶体管的阈值电压降低。即，存储晶体管进入擦除状态。
当执行读取时，例如，在图54的表格的A列或B列中列出的“读取操作电压”的电压被施加给对其执行读取的所选存储单元的相应部分。通过将执行读取时施加给存储栅电极MG的电压Vmg设置为写状态下的存储晶体管的阈值电压与擦除状态下的其阈值电压之间的值，写状态和擦除状态可以相互区分。
<半导体器件的制造方法>
将参照图5至图41描述根据本实施例的半导体器件的制造方法。图5、图7、图9、图11至图18以及图20至图41是用于示出根据本实施例的半导体器件的制造方法的截面图。图6、图8、图10和图19是用于说明根据本实施例的半导体器件的制造方法的平面图。
在图11、图13、图15、图17、图20、图21、图23、图25、图27至图37以及图39至图41中的每一幅图中，在示图的左侧示出沿着与图10和图19中的存储单元区域1A中的A-A线相同的线截取的截面，以及在其右侧示出沿着与逻辑区域1B中的C-C线相同的线截取的截面。在图7、图9、图12、图14、图16、图18、图22、图24和图38的每一幅图中，在示图的左侧示出了沿着与图6、图8和图10中的存储单元区域1A中的B-B线相同的线截取的截面，以及在其右侧示出了与沿着逻辑区域1B中的D-D线相同的线截取的截面。
如图5所示，首先设置半导体衬底SB，并且例如通过使用CVD(化学气相沉积)工艺在半导体衬底SB之上形成绝缘膜IF1。绝缘膜IF1包括例如氮化硅膜。随后，例如通过使用CVD工艺在绝缘膜IF1之上形成非晶硅膜SL1。尽管未示出，但在形成绝缘膜IF1之前，通过热氧化工艺等将薄氧化硅膜形成在半导体衬底SB的上表面之上。
随后，如图6和图7所示，通过使用光刻技术和干蚀刻工艺图案化非晶硅膜SL1。从而，在平面图中，被处理的非晶硅膜SL1具有在x方向上延伸的矩形形状。在每幅图中，在存储单元区域1A和逻辑区域1B的每一个中示出非晶硅膜SL1的单个图案，但在平面图中，以包括未示出区域的每个存储单元区域1A和逻辑区域1B中的矩阵图案来布置多个非晶硅膜SL1。存储单元区域1A中的非晶硅膜SL1沿y方向的宽度大于逻辑区域1B中的非晶硅膜SL1沿y方向上的宽度。
随后，如图8和图9所示，形成覆盖非晶硅膜SL1的侧壁的侧壁间隔件SW1。这里，在例如通过使用CVD工艺在非晶硅膜SL1和绝缘膜IF1之上形成氧化硅膜之后，回蚀氧化硅膜，从而允许形成包括氧化硅膜的侧壁间隔件SW1。即，在回蚀中暴露非晶硅膜SL1和绝缘膜IF1的上表面。如图8所示，在平面图中，侧壁间隔件SW1具有矩形环状结构。
随后，如图10至图12所示，例如通过执行湿蚀刻来去除非晶硅膜SL1。从而，在平面图中，在每个存储单元区域1A和逻辑区域1B中，在绝缘膜IF1之上留下具有矩形框形状的侧壁间隔件SW1。
随后，如图13和图14所示，通过仅在逻辑区域1B中处理绝缘膜IF1以及半导体衬底SB的部分上表面，形成包括部分半导体衬底SB(包括半导体衬底SB的上表面的部分)的两个鳍FB以及鳍FB周围的沟槽D2。这里，在暴露逻辑区域1B并形成覆盖存储单元区域1A中的侧壁间隔件SW1和绝缘膜IF1的光刻胶膜PR1之后，通过将光刻胶膜PR1和逻辑区域1B中的侧壁间隔件SW1用作掩模来执行干蚀刻。
从而，通过处理从逻辑区域1B中的侧壁SW1暴露的绝缘膜IF1和半导体衬底SB的部分上表面来形成在半导体衬底SB的上表面中向上突出的板状鳍FB。作为半导体衬底SB的部分上表面的板状图案包括在x方向上延伸的两个鳍FB，并且在平面图中具有矩形环状结构。
随后，在去除光刻胶膜PR1之后，如图15和图16所示，通过仅在存储单元区域1A中处理绝缘膜IF1和半导体衬底SB的部分上表面，形成包括半导体衬底SB的部分(该部分包括半导体衬底SB的上表面)的两个鳍FA以及鳍FA周围的沟槽D1。这里，在暴露存储单元区域1A并形成覆盖逻辑区域1B中的侧壁间隔件SW1、绝缘膜IF1、鳍FB和半导体衬底SB的光刻胶膜PR2之后，通过将光刻胶膜RP2和存储单元区域1A中的侧壁间隔件SW1用作掩模来执行干蚀刻。
从而，通过处理从存储单元区域1A中的侧壁间隔件SW1暴露的绝缘膜IF和半导体衬底SB的部分上表面来形成在半导体衬底SB的上表面中向上突出的板状鳍FA。作为半导体衬底SB的部分上表面的板状图案包括沿x方向延伸的两个鳍FA并且在平面图中具有矩形环状结构。
沟槽D1和D2是形成在半导体衬底SB的上表面中的沟槽。在垂直于半导体衬底的主面的方向上，半导体衬底SB的上表面(即，鳍FA的上表面)与沟槽D1的底表面之间的距离DP1大于半导体衬底SB的上表面(即，鳍FB的上表面)与沟槽D2的底表面之间的距离DP2。上文描述了通过执行参照图13和图14所述的步骤形成沟槽D2，然后通过执行参照图15和图16所述的步骤来形成沟槽D1，但是沟槽D1可以在形成沟槽D2之前形成。
随后，在去除光刻胶膜PR2之后，如图17和图18所示，例如通过使用CVD工艺来在每个沟槽D1和D2内嵌入绝缘膜。例如，绝缘膜包括氧化硅膜。此后，例如通过使用CMP(化学机械抛光)工艺来抛光绝缘膜和侧壁间隔件SW1。从而，暴露存储单元区域1A和逻辑区域1B的每一个中的绝缘膜IF1的上表面，并且绝缘膜IF1的上表面和嵌入到每个沟槽D1和D2中的绝缘膜的上表面被平坦化。通过抛光去除侧壁间隔件SW1。嵌入到每个沟槽D1和D2中的绝缘膜形成元件隔离区域EI。
随后，如图19和图20所示，通过使用光刻技术和干蚀刻工艺去除从元件隔离区域EI暴露的绝缘膜IF1的部分以及包括半导体衬底SB的上表面的部分板状图案。即，在存储单元区域1A中，处理具有矩形环状结构的板状图案的一部分，该部分例如在y方向上延伸，即，耦合在y方向上排列的两个鳍FA的部分。从而，去除形成板状图案且在y方向上延伸的图案的上部的一部分。换句话说，回蚀在y方向上延伸的板状图案的上表面。类似地，在该步骤中，逻辑区域1B中的板状图案的在y方向上排列的鳍FB的端部被耦合到一起，并且去除在y方向上延伸的图案的上部的一部分。尽管未示出，但被去除的图案是任意的，并且用于最终形成电路的任意鳍FA和FB可以在该去除步骤中形成。
随后，通过使用CVD工艺等，例如包括氧化硅膜的绝缘膜嵌入到在上述步骤中去除部分绝缘膜IF1和部分板状图案的区域中。此后，绝缘膜的上表面被平坦化并且通过例如使用CMP工艺执行抛光来暴露绝缘膜IF1的上表面。
在图19和图20中，未示出该绝缘膜和在参照图17和图18描述的步骤中嵌入到每个沟槽D1和D2内的绝缘膜之间的边界。在图19中，通过虚线示出被元件隔离区域EI覆盖的板状图案的轮廓。
随后，在通过湿蚀刻去除绝缘膜IF1以暴露每个鳍FA和FB的上表面之后，通过回蚀来重新处理元件隔离区域EI的上表面，从而如图21和图22所示，允许从元件隔离区域EI暴露每个鳍FA和FB的侧壁。可以通过使用干蚀刻工艺或湿蚀刻工艺来执行回蚀。在这种情况下，下部图案UP(作为板状图案的一部分并且在y方向上延伸)不从元件隔离区域EI暴露。即，在元件隔离区域EI的上表面之上暴露的半导体衬底SB仅仅是在x方向上延伸的鳍FA和FB。
可以对存储单元区域1A和逻辑区域1B分别执行将对元件隔离区域EI的上表面执行的回蚀。在这种情况下，在不对其执行回蚀的区域被光刻胶膜覆盖的状态下执行回蚀。因此，可以在从元件隔离区域EI暴露的部分中的鳍FA的厚度与从元件隔离区域EI暴露的部分中的鳍FB的厚度之间设置差异。
由于沟槽D1深于沟槽D2，所以嵌入到沟槽D1中的元件隔离区域EI的上表面和下表面之间的距离大于嵌入到沟槽D2中的元件隔离区域EI的上表面与下表面之间的距离。然而，当在鳍FA的一部分(该部分从元件隔离区域EI暴露)的厚度与鳍FB的一部分(该部分从元件隔离区域EI暴露)的厚度之间存在差异时，可以考虑即使在这种情况下，存储单元区域1A和逻辑区域1B中的元件隔离区域EI的厚度也可以变得彼此相等。在垂直于半导体衬底SB的主面的方向上，鳍FA的上表面与元件隔离区域EI的底表面之间的长度大于鳍FB的上表面与元件隔离区域EI的底表面之间的长度。
本实施例的一个主要特性在于：通过形成这种结构，在将要形成在存储单元区域1A中的高击穿电压元件的隔离击穿电压与将要形成在逻辑区域1B中的低击穿电压元件的隔离击穿电压之间设置差异。
随后，如图23和图24所示，形成覆盖从元件隔离区域EI暴露的每个鳍FA和FB的表面的绝缘膜IIF2。绝缘膜IF2例如可以通过热氧化处理来形成，并且膜IF2例如包括氧化硅膜。绝缘膜IF2覆盖每个鳍FA和FB的上表面和侧壁，并且从绝缘膜IF2暴露元件隔离区域EI的上表面。
随后，在例如通过使用CVD工艺在元件隔离区域EI、鳍FA和FB以及绝缘膜IF2之上形成多晶硅膜(导体膜)SL2之后，如图25和图26所示，通过CMP工艺等抛光多晶硅膜SL2的上表面。尽管未示出，但覆盖多晶硅膜SL2的上表面的氧化硅膜随后通过热氧化其上表面来形成。随后，例如通过使用CVD工艺在多晶硅膜SL2之上形成绝缘膜IF3。绝缘膜IF3例如包括氮化硅膜。
随后，如图27所示，通过使用光刻技术和干蚀刻工艺来处理存储单元区域1A中的绝缘膜IF3、多晶硅膜SL2和绝缘膜IF2。即，在用光刻胶膜(未示出)覆盖逻辑区域1B的状态下执行图案化。在图案化之后去除光刻胶。从而，层压图案(每一个都包括绝缘膜IF3、多晶硅膜SL2和绝缘膜IF2)直接形成在鳍FA之上以在x方向上排列。通过这种图案化，形成包括多晶硅膜SL2的控制栅电极CG，并且形成包括绝缘膜IF2的栅极绝缘膜GF。
包括绝缘膜IF3和控制栅电极CG的层压图案在y方向上延伸，并且被布置为在鳍FA和栅极绝缘膜GF之上延展。在存储单元区域1A中，在除形成层压图案的地方之外的区域中，通过利用上述蚀刻在存储单元区域1A中去除绝缘膜IF3、多晶硅膜SL2和绝缘膜IF2来暴露鳍FA的表面、元件隔离区域EI的上表面。
随后，如图28所示，通过执行热氧化处理来氧化从栅极绝缘膜GF暴露的鳍FA的表面以及控制栅电极CG的侧壁。从而，形成覆盖鳍FA的表面和控制栅电极CG的侧壁的氧化硅膜(底部氧化物膜)X1。在图28中，示出了氧化硅膜X1(从鳍FA的表面到控制栅电极CG的侧壁连续形成)，但氧化硅膜X1可以不形成在栅极绝缘膜GF的侧壁之上。
随后，例如通过使用CVD工艺，氮化硅膜N1形成在氧化硅膜X1和绝缘膜IF1之上。氮化硅膜N1用作用于在稍后形成的存储单元中存储电荷的陷阱绝缘膜。上文描述了氮化硅膜N1被形成为电荷存储膜，但电荷存储膜的材料不限于氮化硅膜，并且可以形成例如包括HfSiO(硅酸铪)的绝缘膜。随后，例如通过使用CVD工艺在氮化硅膜N1之上形成氧化硅膜(顶部氧化物膜)X2。
层压膜(包括顺次形成在半导体衬底SB之上的氧化硅膜X1、氮化硅膜N1和氧化硅膜X2)形成ONO膜ON。接触控制栅电极CG的侧壁的ONO膜ON包括从控制栅电极CG侧开始在x方向上顺次形成的氧化硅膜X1、氮化硅膜N1和氧化硅膜X2。这里，ONO膜ON的最顶部的氧化物膜的材料不限于氧化硅，并且例如可以使用氧化铝(Al2O3)。
随后，如图29所示，例如通过使用CVD工艺，在ONO膜ON之上形成多晶硅膜SL3。多晶硅膜SL3的厚度至少大于或等于控制栅电极CG的厚度。这里，包括控制栅电极CG、绝缘膜IF3和ONO膜ON的层压膜通过形成多晶硅膜SL3来覆盖，以具有大于包括控制栅电极CG和绝缘膜IF3的层压膜的厚度的厚度。此后，通过使用CMP工艺等平坦化多晶硅膜SL3的上表面。
随后，通过执行回蚀来重新处理多晶硅膜SL3的上表面，并且例如，多晶硅膜SL3的上表面的高度和控制栅电极CG的上表面的厚度可以彼此相等。从而，绝缘膜IF3和覆盖绝缘膜IF3的ONO膜ON在多晶硅膜SL3的上表面之上突出。通过多晶硅膜SL3上的平坦化步骤和回蚀步骤去除逻辑区域1B中的上述多晶硅膜SL3。
随后，如图30所示，例如通过使用CVD工艺在ONO膜ON和多晶硅膜SL3之上形成绝缘膜。该绝缘膜例如包括氮化硅膜，并且其厚度例如为10-50nm。随后，直接位于绝缘膜IF3之上的多晶硅膜SL3的上表面和ONO膜ON的上表面通过执行干蚀刻从绝缘膜暴露。从而，包括绝缘膜的侧壁间隔件SW2经由ONO膜ON形成在绝缘膜IF3的侧壁之上。在干蚀刻步骤中去除逻辑区域1B中的绝缘膜。
随后，如图31所示，通过将侧壁间隔件SW2用作硬掩模执行干蚀刻来处理多晶硅膜SL3。从而，从多晶硅膜SL3暴露ONO膜ON接触鳍FA的表面的上表面。存储栅电极MG(每一个都包括多晶硅膜SL3的图案)经由ONO膜ON形成在控制栅电极CG的两侧旁边和两侧上。然而，与控制栅电极CG的一侧上的侧壁相邻的存储栅电极MG是在稍后步骤中去除的图案，因此不保留在完成的半导体器件中。
随后，如图32所示，通过使用光刻技术和蚀刻工艺去除与包括控制栅电极CG和绝缘膜IF3的层压膜的一侧上的侧壁相邻的存储栅电极MG以及直接位于存储栅电极MG之上的侧壁间隔件SW2。从而，剩余与控制栅电极CG的另一侧上的侧壁相邻的存储栅电极MG。随后，去除从控制栅电极CG和存储栅电极MG暴露的ONO膜ON。
即，仅在存储栅电极MG和鳍FA之间、存储栅电极MG和控制栅电极CG之间、以及侧壁间隔件SW和绝缘膜IF3之间留下ONO膜ON。因此，在存储单元区域1A中，鳍FA和元件隔离区域EI的表面从ONO膜ON暴露，在该区域中，从控制栅电极CG和存储栅电极MG暴露其表面。在每个存储单元区域1A和逻辑区域1B中暴露绝缘膜IF3的上表面和一个侧壁。
连续形成沿着鳍FA的上表面(即，沿着半导体衬底SB)延伸的ONO膜ON以及沿着控制栅电极CG的侧壁延伸的ONO膜ON，并且具有L形截面。一对图案(具有控制栅电极CG和经由ONO膜ON与控制栅电极CG相邻的存储栅电极MG)形成在鳍FA之上，并且一对存储栅电极MG在一对控制栅电极CG之间彼此面对。随后，可以对鳍FA的表面执行氧化处理，以防止鳍FA在稍后对鳍FA执行的杂质注入步骤等中损伤。
随后，在形成覆盖存储单元区域1A并暴露部分逻辑区域1B的光刻胶膜(未示出)的图案之后，如图33所示，处理逻辑区域1B中的绝缘膜IF3，并且随后通过将光刻胶膜用作掩模执行干蚀刻来处理多晶硅膜SL2。从而，一对层压膜(均包括伪栅电极DG(包括多晶硅膜SL2)和位于伪栅电极DG之上的绝缘膜IF3)直接形成在鳍FB之上以在x方向上排列。在这些层压膜旁边的区域中暴露鳍FB和元件隔离区域EI。即，伪栅电极DG和绝缘膜IF3经由绝缘膜IF2形成在鳍FB之上。伪栅电极DG是在稍后步骤中去除的伪栅电极，因此不留在完成的半导体器件中。
随后，在去除上述光刻胶膜之后，通过将绝缘膜IF3、侧壁间隔件SW2和ONO膜ON用作掩模执行离子注入步骤，n型杂质(例如，P(磷)或As(砷))被注入到每个鳍FA和FB的上表面中。从而，形成多个延伸区域EX，每一个都是具有相对较低杂质浓度的n型半导体区域。经由ONO膜ON，在具有控制栅电极CG和与控制栅电极CG相邻的存储栅电极MG的图案旁边，存储单元区域1A中的延伸区域EX形成在鳍FA的上表面中。在伪栅电极DG旁边，在鳍FB的上表面中形成逻辑区域1B中的延伸区域EX。这里，如果需要的话，p型杂质(例如，硼(B))可以注入到鳍FA和FB中作为晕环注入。
随后，如图34所示，例如通过使用CVD工艺在半导体衬底SB之上形成绝缘膜。绝缘膜例如包括氧化硅膜、氮化硅膜或它们的层压膜。随后，通过执行干蚀刻，从绝缘膜暴露每个鳍FA和FB以及绝缘膜IF3的上表面。从而，在存储单元区域1A中，侧壁间隔件SW(每一个都包括上述绝缘膜)形成在位于包括控制栅电极CG、存储栅电极MG、ONO膜ON、绝缘膜IF3和侧壁间隔件SW2的图案化的两侧上的侧壁之上。在逻辑区域1B中，侧壁间隔件SW(每一个都包括上述绝缘膜)形成在位于包括伪栅电极DG和绝缘膜IF3的层压膜的两侧上的侧壁之上。
随后，如图35所示，通过将绝缘膜IF3、侧壁间隔件SW和SW2以及ONO膜ON用作掩模执行离子注入步骤，n型杂质(例如，P(磷)或As(砷))被注入到每个鳍FA和FB的上表面中。从而，形成多个扩散层DF，每一个都是具有相对较高杂质浓度的n型半导体区域。经由ONO膜ON，在具有控制栅电极CG和与控制栅电极CG相邻的存储栅电极MG的图案旁边，存储单元区域1A中的扩散层DF形成在鳍FA的上表面中。在伪栅电极DG的旁边，逻辑区域1B中的扩散层DF形成在鳍FB的上表面中。
扩散层DF形成在与形成接触扩散层DF的延伸区域EX的位置相比沿x方向进一步远离控制栅电极CG、存储栅电极MG或伪栅电极DG的位置处。扩散层DF形成为深于延伸区域EX，并且具有较高的n型杂质浓度。相互接触的延伸区域EX和扩散层DF形成晶体管的源极/漏极区域。此后，如果需要的话，执行热处理以激活每个延伸区域EX和扩散层DF中的杂质。
上文已经描述了在同一步骤中形成相应存储单元区域1A和逻辑区域1B中的源极/漏极区域，但可以考虑在形成存储单元(其击穿电压高于形成在逻辑区域1B中的晶体管的击穿电压)的存储单元区域1A中，源极/漏极区域的杂质浓度高于逻辑区域中的源极/漏极区域的杂质浓度。因此，在存储单元区域1A中形成延伸区域EX和扩散层DF的步骤可以与逻辑区域1B中的步骤独立。上文还描述了通过离子注入形成源极/漏极区域，但代替离子注入，可以通过使用外延生长工艺在每个栅电极旁边在鳍的表面之上形成引入杂质的外延层。
随后，如图36所示，例如通过使用CVD工艺，在半导体衬底SB之上顺次形成包括氮化硅(例如具有5-20nm的厚度)的绝缘膜(未示出)和例如包括氧化硅膜的层间绝缘膜IL。层间绝缘膜IL具有的厚度大于控制栅电极CG的至少厚度，并且在本文中具有的厚度大于包括栅极绝缘膜GF、控制栅电极CG和绝缘膜IF3的层压膜的厚度。
随后，如图37和图38所示，例如通过使用CMP工艺进行抛光，平坦化层间绝缘膜IL的上表面。在抛光步骤中，去除所有绝缘膜IF3和侧壁间隔件SW2，去除每个侧壁间隔件SW和ONO膜ON的上部的一部分，并且暴露每个控制栅电极CG、存储栅电极MG和伪栅电极DG的上表面。即，控制栅电极CG、存储栅电极MG、伪栅电极DG、ONO膜ON、侧壁间隔件SW和层间绝缘膜IL的相应上表面在几乎相同的平坦表面上平坦化，并且它们的高度彼此相等。
控制栅电极CG和存储栅电极MG(在该步骤中暴露其上表面)以及源极/漏极区域(包括形成在包括控制栅电极CG和存储栅电极MG的图案的两侧上的延伸区域EX和扩散层DF)形成分离栅极型存储单元MC。即，存储单元MC形成MONOS型非易失性存储器，其包括具有控制栅电极CG的第一晶体管和具有存储栅电极MG的第二晶体管。
如图38所示，存储单元区域1A中的控制栅电极CG在y方向上延伸以在每个鳍FA和元件隔离区域EI正上方在鳍FA之上延展。控制栅电极CG还形成为填充均在元件隔离区域EI之上突出的鳍FA之间的空间。逻辑区域1B中的伪栅电极DG在y方向上延伸以在每个鳍FB和元件隔离区域EI正上方在鳍FB之上延展。伪栅电极DG还形成为填充均在元件隔离区域EI之上突出的鳍FB之间的间隔。
随后，如图39所示，在存储单元区域1A中的控制栅电极CG和存储栅电极MG被光刻胶膜(未示出)保护的状态下，通过执行湿蚀刻去除伪栅电极DG。随后，去除绝缘膜IF2。可选地，绝缘膜IF2可以不去除来用作稍后步骤中形成在逻辑区域1B中的栅极绝缘膜的一部分。在逻辑区域1B中，沟槽形成在上述去除步骤去除伪栅电极DG和绝缘膜IF2的区域中。此后，去除存储单元区域1A中的上述光刻胶膜。
随后，如图40所示，在例如通过使用ALD(原子层沉积)工艺在半导体衬底SB之上形成绝缘膜之后，例如通过使用溅射工艺在绝缘膜之上形成金属膜，从而用包括绝缘膜和金属膜的层压膜填充沟槽。此后，例如通过使用CMP工艺进行抛光来去除层间绝缘膜IL之上的过量绝缘膜和金属膜，使得暴露层间绝缘膜IL、控制栅电极CG和存储栅电极MG中的每一个的上表面。从而，形成栅电极G1，其包括具有嵌入到沟槽中的绝缘膜的栅极绝缘膜GI和经由栅极绝缘膜GI嵌入到沟槽中的金属膜。
栅电极G1以及在栅电极G1旁边形成在鳍FB中的一对源极/漏极区域形成晶体管Q1。晶体管Q1是由低于用于第一晶体管和第二晶体管中的每一个的电压驱动的低击穿电压MISFET，并且具有金属栅电极。作为形成栅极绝缘膜GI的上述绝缘膜，例如可以使用金属氧化物膜，诸如氧化铪膜、氧化锆膜、氧化铝膜、氧化钽膜或氧化镧膜。即，栅极绝缘膜GI是高k膜(高介电常数膜)，其介电常数高于氧化硅膜的介电常数。
例如，形成栅电极G1的上述金属膜通过两层层压膜来形成。层压膜具有第一金属膜和第二金属膜，它们从半导体衬底SB侧顺次层压。第一金属膜例如包括钛铝(TiAl)膜，并且第二金属膜例如包括铝(Al)膜。这里，可以通过在第一金属膜和第二金属膜之间夹置钛(Ti)膜、氮化钛(TiN)膜或它们的层压膜来调整晶体管Q1的阈值电压。第一金属膜和第二金属膜在示图中示为单个金属膜。
在沟槽中，栅极绝缘膜GI覆盖栅电极G1的底表面和侧壁以及沟槽的底表面和侧壁。当在参照图39描述的步骤中去除绝缘膜IF2时，在形成栅极绝缘膜GI之前，可以通过执行氧化处理在沟槽的底表面之上形成新的绝缘膜，使得该绝缘膜被用作栅极绝缘膜GI的一部分。上文描述了在去除伪栅电极DG(参见图37)之后形成高k膜，但是可以在形成多晶硅膜SL2(参见图25)(形成伪栅电极DG)之前且在参照图22描述的步骤之后形成高k膜，使得高k膜被留下作为逻辑区域1B中的栅极绝缘膜。
随后，在逻辑区域1B中的栅电极G1的上表面用绝缘膜IF4覆盖之后，如图41所示，形成覆盖每个控制栅电极CG和存储栅电极MG的上表面的硅化物层S1。
绝缘膜IF4包括例如通过CVD工艺形成的氧化硅膜。这里，在形成绝缘膜IF4以覆盖存储单元区域1A和逻辑区域1B之后，通过执行图案化去除存储单元区域1A中的绝缘膜IF4。从而，留下覆盖逻辑区域1B中的层间绝缘膜IL、侧壁间隔件SW和栅电极G1中的每一个的上表面的绝缘膜IF4。随后，在例如通过使用溅射工艺在暴露的控制栅电极CG和存储栅电极MG之上形成包括镍(Ni)膜或钴(Co)膜的金属膜之后，金属膜通过执行热处理来与控制栅电极CG和存储栅电极MG的每一个的上表面发生反应。
从而，形成覆盖控制栅电极CG和存储栅电极MG的每一个的上表面的包括硅化镍(NiSi)层或硅化钴(CoSi)层的硅化物层S1，然后通过湿蚀刻等去除未反应的金属膜。从而，暴露元件隔离区域EI和绝缘膜IF4。这里，栅电极G1覆盖有绝缘膜IF4，因此可以防止栅电极G1、金属栅电极通过湿蚀刻被去除。硅化物层不形成在栅电极G1之上。
尽管未示出，但层间绝缘膜随后形成在层间绝缘膜IL之上，并且形成多个接触插塞(耦合部分)，每一个都穿过这些绝缘膜并且耦合至控制栅电极CG、存储栅电极MG、源极/漏极区域或栅电极G1，从而完成根据本实施例的半导体器件。
具体地，在例如通过使用CVD工艺在层间绝缘膜IL之上形成包括氧化硅膜等的层间绝缘膜之后，通过使用光刻技术和干蚀刻工艺形成多个接触孔，每一个都穿透包括层间绝缘膜IL和其上方的层间绝缘膜的层压层间绝缘膜。接触孔是用于从层压的层间绝缘膜暴露以下层的上表面的开口：形成存储单元MC的源极/漏极区域的扩散层DF、形成晶体管Q1的源极/漏极区域的扩散层DF、控制栅电极CG、以及存储栅电极MG或栅电极G1。在直接位于每个控制栅电极CG和存储栅电极MG之上的接触孔的底表面处暴露硅化物层S1的上表面。
随后，例如通过使用溅射工艺等在层压的层间绝缘膜之上形成主要例如包括钨(W)的金属膜作为用于耦合的导电膜，其填充每个接触孔。这里，在形成例如包括钛膜、氮化钛膜或它们的层压膜的阻挡导体膜之后，包括钨膜的主导体膜形成在阻挡导体膜之上，从而允许形成包括阻挡导体膜和主导体膜的金属膜。此后，通过CMP工艺等，通过去除层压的层间绝缘膜之上不需要的金属膜来形成嵌入到每个接触孔中的接触插塞。接触插塞电耦合至控制栅电极CG、存储栅电极MG、源极/漏极区域或栅电极G1。
<半导体器件及其制造方法的优点>
以下，将参照示出比较示例的图55和图56描述根据本实施例的半导体器件及其制造方法的优势。图55和图56是示出比较示例的半导体器件的截面图，其中所包括的存储单元含有FINFET。图55是类似于图2的沿着鳍延伸的方向截取的截面图，其示出存储单元区域和逻辑区域中的晶体管。图56是类似于图3的沿着栅电极延伸的方向截取的截面图，其示出存储单元区域和逻辑区域中的栅电极。即，图55是沿着与图1中的A-A线和C-C线对应的线截取的截面，以及图56是沿着与图1中的B-B线和D-D线对应的线截取的截面。
由于形成闪存的存储单元通过比形成在逻辑区域中的晶体管的电压高的电压驱动，所以要求具有高击穿电压性能以防止在相邻单元之间发生穿通(punch-through)。另一方面，在形成逻辑电路的低阻抗晶体管中，不会发生相邻单元之间的穿通，即使当晶体管不具有与存储单元一样高的击穿电压性能时。因此，逻辑区域中的晶体管要求的击穿电压性能低于形成存储单元的晶体管要求的性能。
在具有鳍形沟道的FET中，通过嵌入到相邻鳍之间的沟槽中的元件隔离区域来确保元件之间的击穿电压隔离。在这种情况下，元件之间的击穿电压可以增加到高电平，因为沟槽较深并且相应地，鳍的上表面与元件隔离区域的底表面之间的电平差较大。元件之间的击穿电压可以增加到较高电平，因为鳍之间的距离较大。因此，在不要求高击穿电压性能的逻辑区域中，可以通过缩短鳍之间的距离来增加元件的集成度。
这里，当其上形成存储单元的鳍之间的元件隔离区域的深度较小时，可能在相邻单元之间引起穿通或干扰(错误的写入)，这降低了半导体器件的可能性。为了防止这种情况，如图55和图56所示，可以考虑存储单元区域1A和逻辑区域1B中的相应沟槽D3和D4形成得较深，以增加形成在不同鳍FC之上的存储单元MC之间的击穿电压。这里，在处理半导体衬底SB的上表面的相同步骤中形成沟槽D3和D4，因此它们具有相同的深度。
然而，当逻辑区域1B中的鳍ED之间的沟槽D4形成较深时，以及当通过缩短逻辑区域1B中的鳍FD之间的距离来增加元件的集成度时，害怕不能适当地在具有较深深度的沟槽D4中嵌入通过沉积工艺形成的元件隔离区域EI。即，在具有大纵横比的沟槽D4中引起嵌入缺陷。在这种情况下，引起问题，会降低逻辑区域中的元件之间的击穿电压，在形成膜中引起异常，会在缺陷部分中保留异物等，这降低了半导体器件的可靠性、击穿电压性能和制造产量。
因此，当沟槽D3和D4形成得较深以增加存储单元区域1A中的元件之间的击穿电压时，需要确保逻辑区域1B中的鳍FD之间的大间隔，用于防止在逻辑区域1B中的沟槽D4中嵌入元件隔离区域EI的过程中发生异常事件，这使得难以最小化半导体器件。因此，存在难以同时满足半导体器件的可靠性的改进及其性能的改进的问题。图55和图56示出了正常形成元件隔离区域EI的结构，但是当元件隔离区域EI不适当地嵌入到沟槽D4中时，可以认为会在沟槽D4的元件隔离区域EI中引起空隙，或者可以在元件隔离区域EI的上表面中形成凹部和凸部等。
因此，在本实施例中，在不同步骤中形成图1至图3中示出的存储单元区域1A中的沟槽D1和逻辑区域1B中的沟槽D2，以分别具有不同的深度。即，其上形成存储单元MC的鳍FA之间的沟槽D1(参见图3)的深度大于其上形成击穿电压晶体管Q1的鳍FB之间的沟槽D2(参见图3)的深度。换句话说，在垂直于半导体衬底SB的主面的方向上，存储单元区域1A中的鳍FA的上表面与元件隔离区域EI的底表面之间的长度大于逻辑区域1B中的鳍FB的上表面与元件隔离区域EI的底表面之间的长度。
因此，由于沟槽D1的大深度，可以增加作为分别在不同鳍FA之上形成的高击穿电压MONOS的存储单元MC之间的击穿电压，并且可以防止发生存储单元MC之间的穿通和干扰。此外，可以增加鳍FA之间的击穿电压，因此可以减小鳍FA之间的空间，同时防止穿通的发生。因此，可以增加存储单元MC的集成度。
此外，沟槽D2可以在逻辑区域1B中形成得较浅，因此可以改进沟槽D2中的元件隔离区域EI的嵌入性。因此，可以减小分别形成在不同鳍FB之上的低击穿电压晶体管Q1之间的空间。如图3所示，相邻鳍FB之间的距离小于相邻鳍FA之间的距离。由此，通过减小鳍FB之间的空间而增加元件的集成度。
从上文的描述来看，可以改进半导体器件的可靠性，并且可以改善其性能。
在本实施例中，如图3所示，可以以相同方式将鳍FA两侧上的相应沟槽D1形成得较深来确保鳍FA之间的击穿电压。此外，可以以相同方式将鳍FB两侧上的相应沟槽D2形成得较浅来有效增加元件的集成度。即，不能仅通过提供特定鳍两侧旁边和两侧上的沟槽的相应深度之间的差值来得到上述优势。
如在本实施例中，上述优势在具有金属栅电极和要求高速操作的低击穿电压晶体管Q1的半导体器件中有效。然而，逻辑区域1B中的晶体管Q1的栅电极G1可以不是金属栅电极。即，在本实施例中描述为，通过在形成源极/漏极区域之后形成栅电极G1的工艺，即通过所谓的后栅极工艺来形成存储单元MC和晶体管Q1。另一方面，当晶体管Q1的栅电极不被金属栅电极替换时，在本实施例中形成为伪栅电极的多晶硅膜被用作栅电极，可以不执行参照图37至图40描述的步骤。
<第一变形例>
以下将参照图42和图43描述根据本实施例的半导体器件的第一变形例。图42和图43是根据本实施例的第一变形例的半导体器件的截面。图42和图43是示出在与参照图14和图16所述相同步骤并且沿着相同线截取的截面。这里，将描述在形成鳍周围的沟槽之后，通过执行氧化处理覆盖鳍的表面，从而在形成光刻胶膜的步骤、去除光刻胶膜的步骤和清除步骤中(将在稍后步骤中执行)保护其表面。
在根据本变形例的半导体器件的制造步骤中，在执行参照图5至图12描述的步骤之后，如图42所示，通过执行与参照图13和图14所述步骤类似的步骤来形成逻辑区域1B中的沟槽D2和鳍FB。此后，去除光刻胶膜PR1(参见图13和图14)。随后，执行清除步骤。随后，通过执行氧化处理(诸如热氧化)来形成覆盖暴露的逻辑区域1B中的半导体器件SB的表面的绝缘膜IF6。绝缘膜IF6包括氧化硅膜。从而，鳍FB的侧壁被绝缘膜IF6覆盖。
在氧化处理中，大气中的氧与半导体衬底SB的表面中的硅反应以形成氧化硅膜，因此通过绝缘膜IF6来替换鳍FB的部分侧壁。因此，鳍FB的宽度变小，其中宽度在沿着半导体衬底SB的主面的方向上定向。
随后，如图43所示，执行与参照图15和图16所述步骤类似的步骤。即，逻辑区域1B被光刻胶膜PR2(参见图15和16)覆盖。在这种情况下，鳍FB的侧壁被绝缘膜IF6覆盖，因此可以防止硅被光刻胶中的杂质和杂质的扩散所污染。随后，形成存储单元区域1A中的沟槽D1和鳍FA。此后，去除光刻胶膜PR2，然后执行清除步骤。
随后，通过执行氧化处理(例如热氧化)形成覆盖暴露的存储单元区域1A中的半导体衬底SB的表面的绝缘膜IF5。绝缘膜IF5包括氧化硅膜。从而，鳍FA的侧壁覆盖有绝缘膜IF5，这可以去除硅被上述处理损伤的层。在热处理中，鳍FB的表面被进一步氧化，并且绝缘膜IF6的厚度进一步增加，以及鳍FB的宽度进一步变小，其中宽度在沿着半导体衬底SB的主面的方向上定向。
类似于上面参照图19至图41描述的步骤执行随后的步骤，从而允许完成根据本变形例的半导体器件。
这里，在参照图8和图9所述的步骤中，在存储单元区域1A和逻辑区域1B的每一个自对准地形成侧壁间隔件SW1(每一个都具有相同宽度)。因此，可以认为，在参照图13至图16描述的步骤中，如果通过将这些侧壁间隔件SW1用作掩模来形成鳍FA和FB，则鳍FA和FB的相应宽度可变得相等。
另一方面，当在形成鳍之后对鳍的表面执行氧化处理时，如在本变形例中，在形成逻辑区域1B中的鳍FB的步骤和存储单元区域1A中的鳍FA的步骤中的每个步骤中执行氧化处理，因此在鳍FA之前形成的鳍FB的表面被氧化两次。因此，鳍FB的表面的氧化量大于鳍FA的氧化量，鳍FA的表面仅被氧化一次，因此鳍FB的宽度变得小于鳍FA。即，鳍FA和FB的相应宽度可以彼此不同。
在本变形例中，鳍FB的宽度可以小于鳍FA的宽度，因此晶体管Q1的栅极宽度小于图41所示存储单元MC的栅极宽度，从而允许改进晶体管Q1的可控制性。
<第二变形例>
以下将参照图44和图45描述根据本实施例的半导体器件的第二变形例。图44和图45是根据实施例的第二变形例的半导体器件的截面。图44和图45是示出在与参照图16和图14所述步骤相同的步骤中并沿着相同线得到的截面的示图。这里，将描述通过在形成鳍周围的沟槽之后执行氧化处理覆盖鳍的表面，使得在形成光刻胶膜的后执行步骤中保护鳍的表面。与上述第一变形例相反，首先形成存储单元区域中的鳍，然后形成逻辑区域中的鳍。
在根据本变形例的半导体器件的制造步骤中，如图44所示，通过执行参照图5至图12所述步骤然后执行类似于参照图15和图16所述的步骤来形成存储单元区域1A中的沟槽D1和鳍FA。此后，去除光刻胶膜PR2(参见图15和图16)，然后执行清除步骤。随后，通过执行氧化处理(例如热氧化)形成覆盖暴露的存储单元区域1A中的半导体衬底SB的表面的绝缘膜IF5。绝缘膜IF5包括氧化硅膜。从而，鳍FA的侧壁覆盖有绝缘膜IF5。通过氧化处理，鳍FA的宽度变小，其中宽度在沿着半导体衬底SB的主表面的方向上定向。
随后，如图45所示，执行类似于参照图13和图14所述的步骤。即，在存储单元区域1A覆盖有光刻胶膜PR1的状态下形成逻辑区域1B中的沟槽D2和鳍FB。随后，去除光刻胶膜PR1(参见图13和图14)，然后执行清除步骤。随后，通过执行氧化处理(诸如热氧化)形成覆盖暴露的逻辑区域1B中的半导体衬底SB的表面的绝缘膜IF6。绝缘膜IF6包括氧化硅膜。从而，鳍FB的侧壁覆盖有绝缘膜IF6。
在热处理中，鳍FA的表面被进一步氧化，并且绝缘膜IF5的厚度进一步增加，以及鳍FA的宽度进一步变小，其中宽度在沿着半导体衬底SB的主面的方向上定向。不同于上述第一变形例，鳍FB的表面仅被氧化一次，因此绝缘膜IF6的厚度变得小于其表面被氧化两次的情况下的厚度。因此，绝缘膜IF6之间的距离(形成在沟槽D2两侧的侧壁之上以彼此面对)变得大于鳍FB的表面被氧化两次的情况下的距离。
类似于参照图19至图41所述的步骤来执行随后的步骤，从而完成根据本变形例的半导体器件。
在本变形例中，鳍FA之后形成的鳍FB的表面仅被氧化一次，因此在沿着半导体衬底SB的主面的方向上彼此面对的绝缘膜IF6之间的沟槽D2的宽度变得大于鳍FB的表面被氧化两次的情况下的宽度。因此，元件隔离区域EI的嵌入性可以改善到比鳍FB的表面被氧化两次的情况下的等级，因此可以减小鳍FB之间的距离，并且可以进一步增加逻辑区域1B中的集成度。
(第二实施例)
下面将参照图46至图48描述第二实施例。图46至图48是用于说明根据本实施例的半导体器件的制造步骤的截面。图46示出了在执行参照图16所述步骤之后且在去除光刻胶膜的状态下得到的截面。图47和图48示出了完成的半导体器件并且示出了分别沿着图2和图3的相同线截取的截面。即，图46和图48中的每一幅都是沿着图1中的B-B线和D-D线对应的线截取的截面；以及图47是沿着图1中的A-A线和C-C线对应的线截取的截面。
在本实施例中，将描述每个鳍设置有锥形部。这里，将描述用于隔离存储单元区域中的鳍的沟槽的深度以及用于隔离逻辑区域中的鳍的沟槽的深度，但是与上述第一实施例，可以在存储单元区域和逻辑区域中的隔离沟槽的深度之间设置差值。
在根据本实施例的半导体器件的制造步骤中，在首先执行参照图5至图12描述的步骤之后，在预定的蚀刻条件下执行参照图13至图16描述的步骤，然后去除光刻胶膜PR2，从而得到图46所示的结构。在参照图13至图16描述的形成沟槽D1和D2以及鳍FA和FB的步骤中，当对半导体衬底SB执行干蚀刻时，通过使用包含HBr(溴化氢)、CHF3(三氟甲烷)和O2(氧)的气体来执行蚀刻。在参照图15和图16描述的形成鳍FA的步骤中，在CHF3(三氟甲烷)的流速小于参照图13和图14描述的形成鳍FB的步骤中流速的条件下执行蚀刻。
即，当通过例如在基于HBr-Cl2-O2-CHF3的混合气氛下蚀刻形成相应鳍FA和FB时，当增加CHF3气体的流速时在鳍的侧壁中得到向前锥形；并且当CHF3的流速减小到较小等级时，鳍的侧壁更加紧密地接近垂直形状。即，鳍的侧壁与半导体衬底的主面之间的角度接近90°。
原因如下。即，当CHF3气体的流速较大时，蚀刻产物可能被沉积，并且在图案的端部处形成侧面保护膜。因为侧面保护膜用作用于蚀刻的掩模件，所以随着硅蚀刻更接近图案下部区域行进时，硅的宽度变得更大。因此，最终的形状变为正向锥形。
另一方面，当CHF3的流速较小时，侧面保护膜不太可能在蚀刻期间形成。因此，通过侧面保护膜不对蚀刻具有保护动作，所以即使当蚀刻行进时硅的宽度也不会变得较大，并且最终的形状变得接近垂直形状。
在本实施例中，CHF3气体的流速减小，使得鳍FA的侧壁的形状在形成存储单元区域1A中的鳍FA的蚀刻步骤中接近垂直形状；并且在形成逻辑区域1B中的鳍FB的蚀刻步骤中，在CHF3气体的流速高于形成鳍FA的步骤中的流速的条件下执行蚀刻。因此，鳍FA的上表面和侧壁之间的角度大于90°，并且小于鳍FB的上表面和侧壁之间的角度。
作为后续的步骤，通过执行与参照图17至图41所述步骤类似的步骤，完成图47和图48所示的半导体器件。所形成的存储单元MC的写方法是SSI方法，并且擦除方法是BTBT方法。
当通过干蚀刻形成鳍时，可以看出鳍的侧壁可以不垂直于半导体衬底SB的主面，但是可以稍稍倾斜。即，鳍的侧壁相对于半导体衬底SB的主面具有锥形。在本实施例中，相对于半导体衬底SB的主面倾斜地形成鳍FA的侧壁，并且如图46所示，垂直于其主面的方向与侧壁之间的角度为a1。鳍FA的上表面和侧壁之间的角度为b1。相对于半导体衬底SB的主面倾斜地形成鳍FB的侧壁，并且垂直于其主面的方向与侧壁之间的角度为a2。鳍FB的上表面和侧壁之间的角度为b2。在本申请中，侧壁的锥形表示上述角度a1和a2。
在本实施例中，如上所述，CHF3的流速在形成鳍FA的步骤和形成鳍FB的步骤之间发生变化，因此鳍FA的侧壁的锥度小于鳍FB的侧壁的锥度。即，满足关系a1>a2和b1>b2。即，与鳍FB的侧壁相比，鳍FA的侧壁形成为更接近垂直于半导体衬底SB的主面的角度。换句话说，角度b1与角度b2相比更接近直角。这里，为了防止鳍FA和FB落下，角度b1和b2均大于或等于90°。
随后，将参照图57描述根据本实施例的半导体器件及其制造方法的优势。图57是用于说明其表面被氧化的鳍的结构的截面图。
鳍的表面在参照图23和图24描述的步骤中被氧化，并且覆盖有在步骤中形成的氧化硅膜。鳍的表面也在形成下部氧化硅膜(底部氧化物膜)X1(其形成ONO膜ON)的步骤中被氧化，该步骤参照图28进行了描述。此外，在形成源极/漏极区域的注入步骤之前，当鳍的表面通过用氧化物膜覆盖来进行保护时，参照图33和图35描述了注入步骤，对鳍执行氧化处理。在形成具有高浓度的源极/漏极区域的情况下，如在存储单元区域中，与在逻辑区域中形成具有低浓度的源极/漏极区域的情况相比，更需要如此形成氧化物膜来保护鳍的表面不受离子注入的影响。由于上述原因，存储单元区域中的鳍比逻辑区域中的鳍更可能被氧化。
在这些氧化步骤中，氧化硅膜利用形成鳍的表面与氧反应的硅来形成，因此，鳍的表面中的硅通过氧化被氧化硅膜替换。即，鳍的表面被侵蚀。图57示出了鳍FE和FF，它们的表面被氧化。鳍FE的侧壁被形成为垂直于半导体衬底SB的主面，而鳍FF的侧壁相对于半导体衬底SB的主面具有锥度。因此，鳍FF具有尖头形状，其中，尖端朝向上部逐渐缩小。
当鳍FE和FF的表面被氧化时，通过绝缘膜IF7(氧化硅膜)来替换表面，并且鳍FE和FF的宽度变小。这里，因为鳍FF具有上端为锥形的形状，所以上端尤其可能被氧化。因此，鳍FF的宽度由于其表面被侵蚀而变小，并且包括硅的鳍FF的尖端具有进一步锥形的形状，并且鳍FF的上表面的宽度变得尤其小。在这种情况下，可以认为在稍后步骤中形成在鳍FF之上的晶体管的沟道沿y方向上的宽度(即，栅极宽度)可以变得尤其小或者鳍的形状可以塌陷。因此，担心在晶体管中可能引起故障。
另一方面，在具有小侧壁锥度并且具有以接近垂直于半导体衬底SB的主面的角度形成的侧壁的鳍FE中，鳍FE的上表面的宽度可以在表面的氧化量等于鳍FF的氧化量时得到充分保持，因此鳍FE的上端的形状可以被防止塌陷。因此，当鳍FE的表面被氧化时，可以防止在形成在鳍FE上方的晶体管中发生故障。
如上所述，存储单元区域中的鳍比逻辑区域更可能被氧化，因此与逻辑区域中的鳍的侧壁相比，当存储单元区域中的鳍的侧壁具有较小锥度并且以接近垂直于半导体衬底SB的主面的角度形成时，变得容易防止由于氧化而发生故障。
在本实施例中，如图46至图48所示，鳍FA的侧壁形成为接近垂直于半导体衬底SB的主面的形状并且比鳍FB的侧壁具有更小的锥度。因此，在与逻辑区域1B相比执行用于形成存储单元MC的更多氧化步骤的存储单元区域1A中，鳍FA的上表面与侧壁之间的角度b1接近直角，因此可以防止发生由于鳍的表面的氧化而引起的故障。因此，可以改进半导体器件的可靠性。此外，可以减小鳍FA的宽度，同时防止发生故障，因此可以改善存储单元的特性。
鳍FB的侧壁比鳍FA具有更大的锥度并且相对于半导体衬底SB的主面和沟槽D2的底表面倾斜形成。换句话说，在鳍FB的侧壁与沟槽D2的底表面之间的耦合部分的角度不是直角。在这种情况下，变得容易在参照图17和图18描述的步骤中在沟槽D2中嵌入元件隔离区域EI。换句话说，改进了沟槽D2的嵌入性。因此，即使当相邻的鳍FB相互接近时，也可以在沟槽D2中适当地嵌入元件隔离区域EI，因此可以改进逻辑区域1B中的元件的集成度。
这里，图47所示的存储单元MC是写方法为SSI方法且擦除方法是BTBT方法(参见图54中的A列)的存储器。在写操作中，在这种存储单元MC中，通过SSI方法写入数据，其中：通过直接位于存储栅电极MG下方的鳍FA的上表面中的陡峭电场加速电子；以及如此生成的热电子被注入到氮化硅膜N1中。在擦除操作中，通过BTBT方法擦除数据，其中：通过集中直接位于存储栅电极MG下方的鳍FA的上表面上的电场来生成碰撞离子，从而将热空穴注入到氮化硅膜N1中。
在这种情况下，当鳍FA的边角的角度，即鳍FA的上表面和侧壁之间的角度b1(参见图46)接近90°时，在根据SSI方法的写操作和根据BTBT方法的擦除操作中，更可能在鳍FA上集中电场，因此增加了数据重写的效率。即，可以在写操作和擦除操作中防止发生错误的数据重写操作。
在本实施例中，如图46所示，鳍FA的上表面的边角的角度b1小于鳍FB的上表面的边角的角度b2，并且接近90°。因此，电场可能集中于直接位于图47所示存储栅电极MG下方的鳍FA的上表面的边角上，因此可以在写方法是SSI方法且擦除方法是BTBT方法的存储单元MC中防止发生错误的写入。因此，可以提高半导体器件的可靠性。
<变形例>
以下将参照图49描述与参照图46所述结构相反的具有大锥度的存储单元区域中的鳍的侧壁的情况。图49是根据本实施例的变形例的半导体器件的截面图。不同于图48，图49示出了作为存储单元区域1A中的半导体器件的截面的沿着y方向截取的截面，并且包括存储栅电极MG以及直接位于其下方的ONO膜ON。在图49中，沿着与图3和图48相同的线截取逻辑区域1B中的截面。
根据本实施例的半导体器件的结构与参照图47和图48描述的结构相同，除了鳍FA的锥度的角度大于鳍FB的锥度的角度。
即，在半导体器件的制造步骤中，在参照图13至图16描述的形成沟槽D1和D2以及鳍FA和FB的步骤中，通过使用包含HBr(溴化氢)、CHF3(三氟甲烷)和O2(氧)的蚀刻气体对半导体衬底SB执行干蚀刻。此外，在参照图15和图16描述的形成鳍FA的步骤中，在CHF3(三氟甲烷)的流速大于参照图13和图14描述的形成鳍FB的步骤中的流速的条件下执行蚀刻。
因此，鳍FA的上表面和侧壁之间的角度c1大于鳍FB的上表面和侧壁之间的角度c2。通过执行与参照图17至图41所述类似的以下步骤，完成图49所示的半导体器件。图49所示的存储单元MC的写方法是SSI方法且擦除方法是FN方法(参见图54中的B列)。
随后，将参照图58和图59描述根据本实施例的半导体器件及其制造方法的优势。图58和图59是用于说明鳍之上的存储单元的写/擦除操作的截面图。图58和图59均是沿着y方向(栅极宽度方向)截取的放大截面，并且示出了存储栅电极、ONO膜、鳍、以及直接布置在存储栅电极下方的元件隔离区域。为了容易理解，在图58和图59中省略了剖线。
当在写方法是SSI方法的存储单元中执行写入时，热电子从鳍的上表面中的沟道注入到ONO膜的氮化硅膜，从而允许数据被写入。即，电子注入到接近鳍的上表面的边角、端部的ONO膜中。另一方面，当在擦除方法是FN方法的存储单元执行擦除时，热空穴从存储栅电极的内部注入到ONO膜的氮化硅膜中，使得取消上述写操作中注入到ONO膜中的电子，从而允许数据被擦除。因此，需要ONO膜的当执行写入时注入电子的区域与当执行擦除时注入空穴的区域在ONO膜中彼此相同。
然而，如图58所示，当鳍FG的侧壁垂直于半导体衬底的主面时，当执行写入时，热电子被注入到接近鳍FG的上表面的边角、端部的ONO膜ON中，而当执行擦除时，热空穴可以具体从存储栅电极MG的边角(该边角具有接近锐角的角度)注入到ONO膜ON中。这是因为电场可能集中于存储栅电极MG中的边角上。
即，接近鳍FB的侧壁(该侧壁垂直于半导体衬底SB的主面)与元件隔离区域EI的上表面之间的耦合部分，存储栅电极MG具有角度为直角的边角，并且在这种情况下，热空穴可能注入到边角附近的ONO膜ON中。因此，当执行写入时其中注入电子的区域以及当执行擦除时其中注入空穴的区域未对准，因此可能即使当执行擦除操作时也不能擦除存储单元中的数据。
另一方面，当鳍FH的侧壁相对于半导体衬底SB的主面具有锥度时，如图59所示，存储栅电极MG的边角(该边角接近其侧壁与元件隔离区域EI的上表面之间的耦合部分)的角度变大。因此，防止存储栅电极MG中的电场集中于执行擦除操作时的边角，因此，注入空穴的区域可以接近鳍FH的上表面的边角的侧面。即，可以防止发生当执行写入时其中注入电子的区域与当执行擦除时其中注入空穴的区域之间的未对准。
在本变形例中，如图49所示，沿着元件隔离区域EI的上表面、元件隔离区域EI之上暴露的鳍FA的侧壁以及鳍FA的上表面形成ONO膜ON。鳍FA的上表面和侧壁以及元件隔离区域EI的上表面经由ONO膜ON覆盖有栅电极MG。
这里，在本变形例中，鳍FA的锥度大于鳍FB的锥度，从而防止接近鳍fA的侧壁与元件隔离区域EI的上表面之间的耦合部分的存储栅电极MG的角度变成接近锐角的角度(例如，直角)。因此，注入空穴的区域可以接近鳍FA的上表面的边角侧，因此可以防止发生当执行写入时注入电子的区域与当执行擦除时注入空穴的区域之间的未对准，这类似于图59所述的结构。因此，改善了重写效率，并且可以提高半导体器件的可靠性。
(第三实施例)
下面将参照图50至图53描述不同于第一和第二实施例的代替存储单元设置高击穿电压FINFET的情况。图50、图52和图53均是用于说明根据本实施例的半导体器件的制造步骤的截面图。图51是用于说明根据本实施例的半导体器件的制造步骤的平面图。
图50示出了在执行形成栅电极的步骤(对应于参照图27和图30所述的步骤)之后的制造中的半导体器件。即，图50是沿着分别对应于图10中的A-A线和C-C线的线截取的截面图。然而，在示图的左侧，示出了不在存储单元区域中的I/O区域1C中的截面。图51是对应于图1的平面图。图52是对应于图2和图41的截面图。图53是对应于图3的截面图。即，图52是分别沿着图51中的A-A线和C-C线截取的截面图；以及图53是分别沿着图51中的B-B线和D-D线截取的截面图。
在根据本实施例的半导体器件的制造步骤中，首先执行类似于参照图5至图26描述的步骤。然而，为了在这里说明形成代替存储单元的高击穿电压晶体管的步骤，图50示出了I/O区域1C。I/O区域是设置形成I/O(输入/输出)电路的高击穿电压半导体元件的区域。I/O电路是输入/输出电路，其是用于在半导体器件与耦合至半导体芯片外的设备之间输入/输出数据的电路。图50在其左侧示出了I/O区域1C，并且在其右侧示出了逻辑区域1B。在稍后的描述中这同样适用于图51和图52。
随后，如图50所示，同时执行参照图27和图33上所述的形成栅电极的步骤。然而，这里仅一个栅电极G2形成在I/O区域1C中的鳍FA之上来代替一对栅电极，这不同于上述第一实施例。即，这里，通过使用光刻技术和干蚀刻工艺图案化I/O区域1C和逻辑区域1B中的绝缘膜IF3，然后图案化直接位于绝缘膜IF3下方的多晶硅膜SL2和绝缘膜IF2。从而，形成I/O区域1C中的包括多晶硅膜SL2的栅电极G2、逻辑区域1B中包括多晶硅膜SL2的栅电极G1以及I/O区域1C中包括绝缘膜IF2的栅极绝缘膜GF。
通过执行类似于参照图34至图41所述步骤的以下步骤，完成在图51至图53所示的根据本实施例的半导体器件。如图51所示，栅电极G2在I/O区域1C中沿y方向延伸，并且形成在直接在鳍FA之上延展。如图52所示，栅电极G2以及在栅电极G2旁边形成在鳍FA的上表面中的源极/漏极区域形成高击穿电压晶体管Q2。
在本实施例中，类似于上文的第一实施例，在不同步骤中形成I/O区域1C中的沟槽D1和逻辑区域1B中的沟槽D2，以分别具有不同的深度。即，其上形成高击穿电压晶体管Q2的鳍FA之间的沟槽D1的深度大于其上形成低击穿电压晶体管Q1的鳍FB之间的沟槽D2的深度。换句话说，在垂直于半导体衬底SB的主面的方向上，I/O区域1C中的鳍FA的上表面与元件隔离区域EI的底表面之间的长度大于逻辑区域1B中的鳍FB的上表面与元件隔离区域EI的底表面之间的长度。
由于沟槽D1如此深，所以可以增加形成在不同鳍FA之上的高击穿电压晶体管Q2之间的击穿电压，并且可以防止发生这些晶体管Q2之间的穿通的发生。此外，沟槽D2可以在逻辑区域1B中形成得较浅，因此可以改善沟槽D2中的元件隔离区域EI的嵌入性。因此，可以减小分别形成在不同鳍FB之上的低击穿电压晶体管Q1之间的间隔，因此可以增加元件的集成度。因此，可以改进半导体器件的可靠性，并且可以改善其性能。
基于优选实施例，上面具体描述了由发明人做出的本发明，但是不需要说，本发明不限于这些实施例，并且在不背离本发明的精神的情况下可以进行各种修改。
例如，可以组合第一实施例和第二实施例，或者可以组合第二实施例和第三实施例。
此外，以下将列出实施例中描述的部分内容。
(1)一种半导体器件，包括：
半导体衬底，具有沿着主面排列的第一区域和第二区域；
多个第一突出部分，每个均是半导体衬底在第一区域中的一部分且从半导体衬底的上表面突出，且沿着半导体衬底的主面在第一方向上延伸；
第一元件隔离区域，嵌入到彼此相邻的第一突出部分之间的第一沟槽中；
第一晶体管，经由第一绝缘膜形成在第一突出部分的上表面之上并且设置有第一栅电极和第一源极/漏极区域，第一栅电极在以直角与第一方向相交的第二方向上延伸，第一源极/漏极区域形成在第一突出部分的上表面中；
多个第二突出部分，每个均是半导体衬底在第二区域中的一部分，且从半导体衬底的上表面突出且在第一方向上延伸；
第二元件隔离区域，嵌入到彼此相邻的第二突出部分之间的第二沟槽中；以及
第二晶体管，经由第二绝缘膜形成在第二突出部分的上表面之上并且设置有第二栅电极和第二源极/漏极区域，第二栅电极在第二方向上延伸，第二源极/漏极区域形成在第二突出部分的上表面中，其中
第一突出部分的上表面和侧壁之间的角度小于第二突出部分的上表面和侧壁之间的角度。
(2)根据项(1)的半导体器件，其中
在第二方向上，彼此相邻的第一突出部分之间的空间大于彼此相邻的第二突出部分之间的空间。
(3)一种半导体器件，包括：
半导体衬底，具有沿主面排列的第一区域和第二区域；
多个第一突出部分，每个均是半导体衬底在第一区域中的一部分并且从半导体衬底的上表面突出，并且在沿着半导体衬底的主面在第一方向上延伸；
第一元件隔离区域，嵌入到彼此相邻的第一突出部分之间的第一沟槽中；
第一晶体管，经由第一绝缘膜形成在第一突出部分的上表面之上并且设置有第一栅电极和第一源极/漏极区域，第一栅电极在以直角与第一方向相交的第二方向上延伸，第一源极/漏极区域形成在第一突出部分的上表面中；
多个第二突出部分，每个均是半导体衬底在第二区域中的一部分并且从半导体衬底的上表面突出，且在第一方向上延伸；
第二元件隔离区域，嵌入到彼此相邻的第二突出部分之间的第二沟槽中；
第二晶体管，设置有第二栅电极和第二源极/漏极区域，第二栅电极经由第二绝缘膜形成在第二突出部分的上表面之上且在第二方向上延伸，第二源极/漏极区域形成在第二突出部分的上表面中；
第四绝缘膜，设置有顺次形成在第一突出部分和第一元件隔离区域之上的第三绝缘膜和电荷存储膜，并且沿着第一元件隔离区域的上表面、第一元件隔离区域之上的第一突出部分的侧壁和第一突出部分的上表面形成；以及
第三栅电极，经由第四绝缘膜与第一栅电极的侧壁相邻并且在第二方向上延伸，其中
第一突出部分的上表面和侧壁和第一元件隔离区域的上表面经由第四绝缘膜覆盖有第三栅电极，并且其中
第三栅电极和第一源极/漏极区域形成第三晶体管，并且其中
第一晶体管和第二晶体管形成非易失性存储元件，并且其中
第一突出部分的上表面和侧壁之间的角度大于第二突出部分的上表面和侧壁之间的角度。

Claims (18)

1.一种半导体器件，包括：
半导体衬底，具有主面，所述主面在平面图中包括第一区域和第二区域；
多个第一突出部分，每个均是所述半导体衬底在所述第一区域中的一部分且从所述半导体衬底的上表面突出，并且沿着所述半导体衬底的主面在第一方向上延伸；
第一元件隔离区域，嵌入到彼此相邻的所述第一突出部分之间的第一沟槽中；
第一晶体管，经由第一绝缘膜形成在所述第一突出部分的上表面之上并且设置有第一栅电极和第一源极/漏极区域，所述第一栅电极在以直角与所述第一方向相交的第二方向上延伸，所述第一源极/漏极区域形成在所述第一突出部分的上表面中；
多个第二突出部分，每个均是所述半导体衬底在所述第二区域中的一部分且从所述半导体衬底的上表面突出，并且在所述第一方向上延伸；
第二元件隔离区域，嵌入到彼此相邻的所述第二突出部分之间的第二沟槽中；
第二晶体管，设置有第二栅电极和第二源极/漏极区域，所述第二栅电极经由第二绝缘膜形成在所述第二突出部分的上表面之上且在所述第二方向上延伸，所述第二源极/漏极区域形成在所述第二突出部分的上表面中，
其中在垂直于所述半导体衬底的主面的方向上，所述第一突出部分的上表面与所述第一元件隔离区域的底表面之间的距离大于所述第二突出部分的上表面与所述第二元件隔离区域的底表面之间的距离。
2.根据权利要求1所述的半导体器件，还包括：
第四绝缘膜，包括顺次形成在所述第一突出部分之上的第三绝缘膜和电荷存储膜；以及
第三栅电极，经由所述第四绝缘膜与所述第一栅电极的侧壁相邻并且在所述第二方向上延伸，
其中所述第四绝缘膜夹置在所述第三栅电极和所述第一突出部分之间，并且其中所述第三栅电极和所述第一源极/漏极区域形成第三晶体管，并且
其中所述第一晶体管和所述第二晶体管形成非易失性存储元件。
3.根据权利要求1所述的半导体器件，
其中在所述第二方向上，彼此相邻的所述第一突出部分之间的空间大于彼此相邻的所述第二突出部分之间的空间。
4.根据权利要求1所述的半导体器件，
其中所述第一突出部分的上表面与侧壁之间的角度小于所述第二突出部分的上表面与侧壁之间的角度。
5.根据权利要求2所述的半导体器件，
其中所述第一突出部分的上表面与侧壁之间的角度大于所述第二突出部分的上表面与侧壁之间的角度。
6.根据权利要求1所述的半导体器件，
其中在所述第二方向上，所述第一突出部分的宽度大于所述第二突出部分的宽度。
7.根据权利要求1所述的半导体器件，
其中在所述第二方向上，所述第一突出部分的宽度小于所述第二突出部分的宽度。
8.根据权利要求1所述的半导体器件，
其中通过大于用于所述第二晶体管的电压的电压来驱动所述第一晶体管。
9.根据权利要求1所述的半导体器件，
其中所述第二栅电极包含金属。
10.一种半导体器件的制造方法，包括以下步骤：
(a)提供具有主面的半导体衬底，所述主面在平面图中包括第一区域和第二区域；
(b)通过在所述半导体衬底的所述第一区域中的上表面中形成第一沟槽，形成多个第一突出部分，每个均是所述半导体衬底的一部分且从所述半导体衬底的上表面突出，并且沿着所述主面在第一方向上延伸；
(c)通过在所述半导体衬底的所述第二区域中的上表面中形成第二沟槽，形成多个第二突出部分，每个均是所述半导体衬底的一部分且从所述半导体衬底的上表面突出，并且在所述第一方向上延伸；
(d)形成填充所述第一沟槽的第一元件隔离区域和填充所述第二沟槽的第二元件隔离区域；以及
(e)形成第一晶体管和第二晶体管，所述第一晶体管经由第一绝缘膜形成在所述第一突出部分和所述第一元件隔离区域中的每一个的正上方并且具有在以直角与所述第一方向相交的第二方向上延伸的第一栅电极以及形成在所述第一突出部分的上表面中的第一源极/漏极区域，所述第二晶体管经由第二绝缘膜形成在所述第二突出部分和所述第二元件隔离区域中的每一个的正上方并且具有在所述第二方向上延伸的第二栅电极以及形成在所述第二突出部分的上表面中的第二源极/漏极区域，
其中在垂直于所述半导体衬底的主面的方向上，所述第一突出部分的上表面与所述第一元件隔离区域的底表面之间的距离大于所述第二突出部分的上表面与所述第二元件隔离区域的底表面之间的距离。
11.根据权利要求10所述的半导体器件的制造方法，
其中步骤(e)还包括以下步骤：
形成第三晶体管，所述第三晶体管形成所述第一晶体管和所述第二晶体管并且包括第三栅电极和第四绝缘膜，所述第三栅电极与所述第一突出部分之上的所述第一栅电极的侧壁相邻，所述第四绝缘膜具有夹置在所述第三栅电极与所述第一栅电极之间以及所述第一突出部分与所述第一栅电极之间且顺次形成在所述第一突出部分之上的第三绝缘膜和电荷存储膜，
其中所述第一晶体管和所述第二晶体管形成非易失性存储元件。
12.根据权利要求10所述的半导体器件的制造方法，
其中在所述第二方向上，彼此相邻的所述第一突出部分之间的空间大于彼此相邻的所述第二突出部分之间的空间。
13.根据权利要求10所述的半导体器件的制造方法，
其中所述第一突出部分的上表面与侧壁之间的角度小于所述第二突出部分的上表面与侧壁之间的角度。
14.根据权利要求10所述的半导体器件的制造方法，
其中所述第一突出部分的上表面与侧壁之间的角度大于所述第二突出部分的上表面与侧壁之间的角度。
15.根据权利要求10所述的半导体器件的制造方法，
其中在步骤(c)之后，执行步骤(b)，并且
其中在步骤(c)中，在形成所述第二沟槽和多个所述第二突出部分之后，氧化所述第二突出部分的侧壁。
16.根据权利要求10所述的半导体器件的制造方法，
其中在步骤(b)之后，执行步骤(c)，并且
其中在步骤(d)中，在形成所述第一沟槽和多个所述第一突出部分之后，氧化所述第一突出部分的侧壁。
17.根据权利要求10所述的半导体器件的制造方法，
其中步骤(e)包括以下步骤：
(e1)经由所述第一绝缘膜在所述第一突出部分正上方形成所述第一栅电极，并且经由所述第一绝缘膜在所述第二突出部分正上方形成伪栅电极；
(e2)在步骤(e1)之后，通过形成所述第一源极/漏极区域和所述第二源极/漏极区域来形成所述第一晶体管；
(e3)在步骤(e2)之后，去除所述伪栅电极；
(e4)在步骤(e1)之前或步骤(e3)之后，在所述第二突出部分正上方形成所述第二绝缘膜；以及
(e5)通过在所述第二绝缘膜正上方形成包含金属的所述第二栅电极，形成所述第二晶体管。
18.根据权利要求10所述的半导体器件的制造方法，还包括以下步骤：
(a1)在步骤(a)之后且在步骤(b)和(c)之前，在所述半导体衬底的主面之上形成膜之后，在所述膜的侧壁之上形成侧壁间隔件，
其中在步骤(b)中，通过将所述侧壁间隔件用作掩模执行蚀刻来形成所述第一沟槽和所述第一突出部分，并且
其中在步骤(c)中，通过将所述侧壁间隔件用作掩模执行蚀刻来形成所述第二沟槽和所述第二突出部分。
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