JP2021174911A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】半導体装置の信頼性および性能を向上させる。【解決手段】まず、領域Ａ１〜Ａ３において、半導体基板ＳＵＢ上に、マスクパターンＭＰ１をそれぞれ形成する。次に、領域Ａ１〜Ａ３において、マスクパターンＭＰ１の側面上および前記半導体基板ＳＵＢ上に、マスクパターンＭＰ１を構成する材料と異なる材料からなるマスクパターンＭＰ２をそれぞれ形成する。次に、半導体基板ＳＵＢに対して異方性エッチング処理を施すことで、後退させた半導体基板の上面から突出する複数のフィンを形成する。このようにして、領域Ａ２および領域Ａ３において、領域Ａ１のフィン（ＦＮ１）と異なる構造のフィン（ＦＮ２、ＦＮ３）を形成することができる。【選択図】図１３

Description

本発明は、半導体装置の製造方法に関し、特に、フィン構造のトランジスタを含む半導体装置の製造方法に関する。
動作速度の高速化、リーク電流の低減、消費電力の低減、および、半導体素子の微細化が可能な電界効果トランジスタとして、フィン構造のトランジスタ（ＦｉｎＦＥＴ：Fin Field Effect Transistor）が知られている。ＦｉｎＦＥＴは、例えば、チャネル領域として半導体基板上に突出した半導体層と、この突出した半導体層上を跨ぐように形成されたゲート電極とを有する半導体素子である。
半導体装置（半導体チップ）には、低耐圧ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、高耐圧ＭＩＳＦＥＴ、および、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタなどの半導体素子が含まれている。これらの半導体素子をフィン構造で形成する場合、各半導体素子が最適な特性を得るために、各半導体素子のフィン構造を異ならせることが検討されている。
例えば、特開２０１７−１２３３９８号公報には、低耐圧ＭＩＳＦＥＴの形成領域で用いられるレジストパターンおよびエッチング条件を、他の領域で用いられるレジストパターンおよびエッチング条件と異ならせることで、低耐圧ＭＩＳＦＥＴ領域に、他の領域と異なるフィン構造を形成する技術が開示されている。
特開２０１７−１２３３９８号公報
特開２０１７−１２３３９８号公報に開示された、エッチングの条件を異ならせることによって異なるフィン構造を形成する方法では、フィンのテーパ角度および幅の制御が困難であり、更に、半導体装置内における各フィンの形状のバラつきが大きくなるという懸念がある。それ故、半導体装置の信頼性および性能が低下する恐れがある。
その他の目的および新規な特徴は、本明細書の記述および添付図面から明らかになる。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置の製造方法は、第１領域および前記第１領域と異なる第２領域を有し、（ａ）半導体基板を用意する工程、（ｂ）前記第１領域および前記第２領域において、前記半導体基板上に、第１パターンをそれぞれ形成する工程、（ｃ）前記第１領域および前記第２領域において、前記第１パターンの側面上および前記半導体基板上に、前記第１パターンを構成する材料と異なる材料からなる第２パターンをそれぞれ形成する工程、（ｄ）前記第１領域における前記第２パターンを選択的に除去する工程、（ｅ）前記（ｄ）工程後、前記第１領域の前記半導体基板上に前記第１パターンが残され、且つ、前記第２領域の前記半導体基板上に前記第１パターンおよび前記第２パターンが残された状態において、前記半導体基板に対して異方性エッチング処理を施すことで、前記第１領域において第１フィンを形成し、前記第２領域において第２フィンを形成する工程、を有する。ここで、前記（ｅ）工程後において、前記第１フィンは、前記第１フィンに隣接する前記半導体基板の上面から突出し、前記第２フィンは、前記第２フィンに隣接する前記半導体基板の前記上面から突出している。
また、一実施の形態である半導体装置の製造方法は、第１領域および前記第１領域と異なる第２領域を有し、（ａ）半導体基板を用意する工程、（ｂ）前記半導体基板の上面の一部を後退させることで、前記第１領域に、前記半導体基板の一部であり、後退させた前記半導体基板の前記上面から突出し、且つ、平面視における第１方向に延在する第１フィンを形成し、前記第２領域に、前記半導体基板の一部であり、後退させた前記半導体基板の前記上面から突出し、且つ、平面視における第３方向に延在する第２フィンを形成する工程、（ｃ）前記（ｂ）工程後、前記第１領域における前記第１フィンの上面上および側面上、並びに、前記第２領域における前記第２フィンの上面上および側面上に、第１絶縁膜を形成する工程、（ｄ）前記（ｃ）工程後、前記第２領域の前記第１絶縁膜を選択的に除去する工程、（ｅ）前記（ｄ）工程後、前記第１領域の前記第１絶縁膜が残された状態において、前記第２領域における前記第２フィンの前記上面上および前記側面上に、第２ゲート絶縁膜を形成する工程、（ｆ）前記（ｅ）工程後、前記第１領域の前記第１絶縁膜を除去する工程、（ｇ）前記（ｆ）工程後、前記第１領域における前記第１フィンの前記上面上および前記側面上に、前記第２ゲート絶縁膜よりも薄い厚さを有する第１ゲート絶縁膜を形成する工程、を有する。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。また、半導体装置の性能を向上させることができる。
図１は、実施の形態１における半導体装置である半導体チップのレイアウト構成を示す概略図である。 図２は、検討例１における半導体装置の製造方法を示す断面図である。 図３は、図２に続く半導体装置の製造方法を示す断面図である。 図４は、検討例２における半導体装置を示す断面図である。 図５は、実施の形態１におけるフィンの概要を示す斜視図である。 図６は、実施の形態１におけるフィンの概要を示す断面図である。 図７は、実施の形態１における半導体装置の製造方法を示す断面図である。 図８は、図７に続く半導体装置の製造方法を示す断面図である。 図９は、図８に続く半導体装置の製造方法を示す断面図である。 図１０は、図９に続く半導体装置の製造方法を示す断面図である。 図１１は、図１０に続く半導体装置の製造方法を示す断面図である。 図１２は、図１１に続く半導体装置の製造方法を示す断面図である。 図１３は、図１２に続く半導体装置の製造方法を示す断面図である。 図１４は、図１３に続く半導体装置の製造方法を示す断面図である。 図１５は、図１４に続く半導体装置の製造方法を示す断面図である。 図１６は、図１５に続く半導体装置の製造方法を示す断面図である。 図１７は、図１６に続く半導体装置の製造方法を示す断面図である。 図１８は、図１７に続く半導体装置の製造方法を示す断面図である。 図１９は、図１８に続く半導体装置の製造方法を示す断面図である。 図２０は、図１９に続く半導体装置の製造方法を示す断面図である。 図２１は、図２０に続く半導体装置の製造方法を示す断面図である。 図２２は、図２１に続く半導体装置の製造方法を示す断面図である。 図２３は、図２２に続く半導体装置の製造方法を示す断面図であり、図７〜図２２と別方向の断面図である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、図面を見易くするためにハッチングを省略する場合もある。
また、本願において説明されるＸ方向、Ｙ方向およびＺ方向は互いに直交している。本願では、Ｚ方向をある構造体の上下方向または高さ方向として説明する場合もある。また、Ｘ方向およびＹ方向からなる面は平面を成し、Ｚ方向に垂直な平面である。例えば、本願において「平面視」と表現した場合、それは、Ｘ方向およびＹ方向からなる面をＺ方向から見ることを意味する。
（実施の形態１）
＜半導体チップＣＨＰのレイアウト構成＞
まず、図１を用いて、実施の形態１における半導体装置である半導体チップＣＨＰのレイアウト構成について説明する。
半導体チップＣＨＰには、互いに異なる用途で使用される複数の回路ブロックが設けられている。具体的には、半導体チップＣＨＰは、フラッシュメモリ回路ブロックＣ１、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）回路ブロックＣ２、ＣＰＵ（Central Processing Unit）回路ブロックＣ３、ＲＡＭ（Random Access Memory）回路ブロックＣ４、アナログ回路ブロックＣ５およびＩ／Ｏ（Input/Output）回路ブロックＣ６を有する。
フラッシュメモリ回路ブロックＣ１およびＥＥＰＲＯＭ回路ブロックＣ２は、半導体素子として、記憶情報を電気的に書き換え可能な不揮発性メモリセルなどを有し、例えばＭＯＮＯＳ型トランジスタが形成されている領域である。記憶情報の書き換えには、１０Ｖ前後の正電圧または負電圧が使用される。また、フラッシュメモリ回路ブロックＣ１およびＥＥＰＲＯＭ回路ブロックＣ２は、互いに異なる用途で使用される。
例えば、下記のＣＰＵ回路ブロックＣ３を動作させるプログラムでは、書き換え頻度は少ないが、プログラムの読み出し速度の高速性が要求される。このようなプログラムの格納用としては、フラッシュメモリ回路ブロックＣ１の不揮発性メモリセルが使用される。また、ＣＰＵ回路ブロックＣ３で使用されるデータでは、読み出し速度の高速性はそれほど要求されないが、書き換え頻度が多いので、書き換え耐性が要求される。このようなデータの格納用としては、ＥＥＰＲＯＭ回路ブロックＣ２の不揮発性メモリセルが使用される。
ＣＰＵ回路ブロックＣ３は、１Ｖ程度の電圧で駆動するロジック回路を有し、半導体素子として、耐圧が低く、且つ、動作が速い低耐圧ＭＩＳＦＥＴが形成されている領域である。
ＲＡＭ回路ブロックＣ４は、ＳＲＡＭ（Static RAM）を有し、半導体素子として、ＣＰＵ回路ブロックＣ３とほぼ同様の断面構造の低耐圧ＭＩＳＦＥＴが形成されている領域である。
アナログ回路ブロックＣ５は、アナログ回路を有し、半導体素子として、低耐圧ＭＩＳＦＥＴよりも耐圧が高く、且つ、５Ｖ程度の電圧で駆動する高耐圧ＭＩＳＦＥＴ、容量素子、抵抗素子およびバイポーラトランジスタなどが形成されている領域である。
Ｉ／Ｏ回路ブロックＣ６は、入出力回路を有し、半導体素子として、アナログ回路ブロックＣ５とほぼ同様の断面構造の高耐圧ＭＩＳＦＥＴが形成されている領域である。
なお、以降の説明で使用される断面図では、低耐圧ＭＩＳＦＥＴの形成領域を領域Ａ１とし、高耐圧ＭＩＳＦＥＴの形成領域を領域Ａ２とし、不揮発性メモリセルの形成領域を領域Ａ３としている。
実施の形態１における半導体装置の製造方法を説明する前に、本願発明者らが検討を行った検討例１および検討例２の半導体装置について説明し、それらにより明らかになった新規の課題について説明する。
＜検討例１について＞
図２および図３は、低耐圧ＭＩＳＦＥＴのゲート幅方向における断面図を示している。
図２に示されるように、領域Ａ１には、半導体基板ＳＵＢの上面から選択的に突出した突出部（凸部）であるフィンＦＮ４が形成されている。フィンＦＮ４を含む半導体基板ＳＵＢには、ｐ型のウェル領域ＰＷ１が形成されている。素子分離部ＳＴＩは、例えば酸化シリコン膜からなり、素子分離部ＳＴＩの上面の位置は、フィンＦＮ４の上面の位置よりも低い。フィンＦＮ４のうち、素子分離部ＳＴＩの上面よりも突出した面が、低耐圧ＭＩＳＦＥＴのチャネル領域となる。
図３に示されるように、低耐圧ＭＩＳＦＥＴのゲート絶縁膜を形成する前に、熱酸化法によって、高耐圧ＭＩＳＦＥＴのゲート絶縁膜ＧＩ２を形成する工程が行われる。ゲート絶縁膜ＧＩ２は、低耐圧ＭＩＳＦＥＴのゲート絶縁膜と比較して、十分に厚い厚さを有している。この時、領域Ａ１のフィンＦＮ４の上面および側面にも、ゲート絶縁膜ＧＩ２が形成される。その後、領域Ａ２のゲート絶縁膜ＧＩ２はフッ酸を含む溶液などによって除去される。
ここで、ゲート絶縁膜ＧＩ２は、フィンＦＮ４を構成する材料と反応することで形成されるので、フィンＦＮ４の幅が小さいと、フィンＦＮ４の先端部が細くなる、または、消失するという場合がある。その場合、低耐圧ＭＩＳＦＥＴのチャネル領域が小さくなり、電流量が減少するなど、低耐圧ＭＩＳＦＥＴの性能が低下する問題が発生する。
従って、高耐圧ＭＩＳＦＥＴのゲート絶縁膜ＧＩ２を形成する工程が行われる際に、低耐圧ＭＩＳＦＥＴが形成される領域Ａ１において、フィンＦＮ４の幅を確保できる技術が求められる。
＜検討例２について＞
検討例２は、検討例１とは別の問題を有する。図４は、領域Ａ１に形成される低耐圧ＭＩＳＦＥＴ、領域Ａ２に形成される高耐圧ＭＩＳＦＥＴおよび領域Ａ３に形成される不揮発性メモリセルの各々のゲート幅方向における断面図を示している。
図４に示されるように、領域Ａ１〜Ａ３において、半導体基板ＳＵＢにはウェル領域ＰＷ１〜ＰＷ３がそれぞれ形成され、フィンＦＮ４にはゲート絶縁膜ＧＩ１〜ＧＩ３がそれぞれ形成され、ゲート絶縁膜ＧＩ１〜ＧＩ３上にはゲート電極ＧＥ１〜ＧＥ３がそれぞれ形成されている。なお、不揮発性メモリセルのゲート絶縁膜ＧＩ３は、絶縁膜ＯＸ１、電荷蓄積層ＣＳＬおよび絶縁膜ＯＸ２の積層膜からなる。
ここで、高耐圧ＭＩＳＦＥＴおよび不揮発性メモリセルでは、低耐圧ＭＩＳＦＥＴと比較して、高い電圧が使用される。それ故、領域Ａ１〜Ａ３のフィンＦＮ４が、それぞれ低耐圧ＭＩＳＦＥＴに適合するように設計され、それぞれ同じ幅で形成されていると、領域Ａ２および領域Ａ３のフィンＦＮ４の上部において、電界集中が発生し易くなる。その結果、ゲート絶縁膜ＧＩ２、ＧＩ３の耐圧が低下し、高耐圧ＭＩＳＦＥＴおよび不揮発性メモリセルの信頼性が低下するという問題が発生する。
一方で、高耐圧ＭＩＳＦＥＴおよび不揮発性メモリセルの特性に適合するように、領域Ａ１〜Ａ３のフィンＦＮ４が設計されていると、低耐圧ＭＩＳＦＥＴのフィンＦＮの幅が大きくなる。従って、低耐圧ＭＩＳＦＥＴの微細化を促進し難くなるという問題が発生する。
また、フィンＦＮ４の幅が小さいので、低耐圧ＭＩＳＦＥＴの動作時には、フィンＦＮ４の上部は完全空乏化している。ここで、駆動電圧の高い高耐圧ＭＩＳＦＥＴおよび不揮発性メモリセルでは、低耐圧ＭＩＳＦＥＴよりも、ソース領域とドレイン領域との間でパンチスルーが発生し易くなるので、高耐圧ＭＩＳＦＥＴおよび不揮発性メモリセルにおける耐圧が劣化する。
従って、領域Ａ１〜Ａ３のフィン構造を異ならせることで、低耐圧ＭＩＳＦＥＴ、高耐圧ＭＩＳＦＥＴおよび不揮発性メモリセルの各々が、信頼性を確保でき、最適な特性を得られるような技術が求められる。
＜実施の形態１におけるフィンの概要＞
まず、図５および図６を用いて実施の形態１におけるフィンＦＮ１〜ＦＮ３の概要を説明する。図５は、フィンの斜視図である。図６は、図５の要部を拡大した断面図であり、領域Ａ１に形成される低耐圧ＭＩＳＦＥＴ、領域Ａ２に形成される高耐圧ＭＩＳＦＥＴおよび領域Ａ３に形成される不揮発性メモリセルの各々のゲート幅方向の断面図である。
なお、実施の形態１における低耐圧ＭＩＳＦＥＴ、高耐圧ＭＩＳＦＥＴおよび不揮発性メモリセルは、それぞれｎ型トランジスタである。半導体装置（半導体チップＣＨＰ）には、ｐ型トランジスタも形成されているが、ここではそれらの説明を省略する。
図５に示されるように、半導体装置には、半導体基板ＳＵＢの一部を選択的に後退させることで形成された複数のフィンが設けられている。実施の形態１では複数のフィンとして、例えば領域Ａ１〜Ａ３形成されるフィンＦＮ１〜ＦＮ３を例示する。フィンＦＮ１〜ＦＮ３は、半導体基板ＳＵＢの一部であり、Ｘ方向に延在し、フィンＦＮ１〜ＦＮ３に隣接する半導体基板ＳＵＢの上面からＺ方向へ選択的に突出した突出部（凸部）である。
なお、図５では、フィンＦＮ１〜ＦＮ３がＸ方向に延在している場合を例示しているが、フィンＦＮ１〜ＦＮ３の延在方向は、Ｙ方向であってもよいし、他の方向であってもよい。また、フィンＦＮ１〜ＦＮ３の延在方向が、互いに異なっていてもよい。
図６に示されるように、互いに隣接するフィンＦＮ１〜ＦＮ３の間の半導体基板ＳＵＢの上面上には、素子分離部ＳＴＩが形成されている。素子分離部ＳＴＩの上面の位置は、フィンＦＮ１〜ＦＮ３の上面の位置よりも低い。言い換えれば、フィンＦＮ１〜ＦＮ３の一部は、素子分離部ＳＴＩよりも突出している。実施の形態１では、素子分離部ＳＴＩの上面よりも高い位置にあるフィンＦＮ１〜ＦＮ３を、フィンＦＮ１〜ＦＮ３の上部と称し、素子分離部ＳＴＩの上面よりも低い位置にあるフィンＦＮ１〜ＦＮ３を、フィンＦＮ１〜ＦＮ３の下部と称する場合もある。
半導体基板ＳＵＢのうち、素子分離部ＳＴＩによって区画された領域が活性領域となる。すなわち、フィンＦＮ１〜ＦＮ３の上部が、低耐圧ＭＩＳＦＥＴ、高耐圧ＭＩＳＦＥＴおよび不揮発性メモリセルの各々のチャネル領域、ソース領域およびドレイン領域などが形成される活性領域となる。
また、各領域Ａ１〜Ａ３において、素子分離部ＳＴＩの上面は一定に平坦ではなく、バラつく場合もある。例えば２つのフィンの間では、フィンに近づく程に、素子分離部ＳＴＩの上面が若干高くなる場合もある。実施の形態１では、バラつきを含む素子分離部ＳＴＩの上面の位置の説明を明確にするために、「素子分離部ＳＴＩの上面の位置」は、２つのフィンの間に形成されている素子分離部ＳＴＩの上面のうち、最も低い面とする。
また、フィンＦＮ１〜ＦＮ３の各々の上面は、一定に平坦ではなく、丸みを帯びている場合もある。フィンの側面は、フィンＦＮ１のように、半導体基板ＳＵＢの上面に対して垂直または垂直に近い傾斜角度を有している場合もあるが、フィンの側面は、フィンＦＮ２またはフィンＦＮ３のように、半導体基板ＳＵＢの上面に対して傾斜している場合もある。
フィンＦＮ１〜ＦＮ３の各々は、フィンＦＮ１〜ＦＮ３のうち最も高い位置である頂部、および、フィンＦＮ１〜ＦＮ３のうち頂部と半導体基板ＳＵＢの上面との中間に位置する側部を有する。実施の形態１では、フィンＦＮ１〜ＦＮ３の各々の上面は、上記頂部と、上記頂部の周囲とを含む面を意味し、フィンＦＮ１〜ＦＮ３の側面は、上記側部と、上記側部の周囲とを含む面を意味する。
実施の形態１における半導体装置の構造の主な特徴として、フィンＦＮ１〜ＦＮ３の各々の側面の傾斜角度である角度θ１〜θ３と、フィンＦＮ１〜ＦＮ３の各々の幅Ｗ１〜Ｗ３とが挙げられる。
図６に示される角度θ１〜θ３は、それぞれ、フィンＦＮ１〜ＦＮ３の側面と、Ｙ方向においてフィンＦＮ１〜ＦＮ３に隣接する半導体基板ＳＵＢの上面（素子分離部ＳＴＩの底面）とが成す角度である。
フィンＦＮ１の側面は、半導体基板ＳＵＢの上面と角度θ１を成す。フィンＦＮ２の側面は、フィンＦＮ２の上部側における第１面ＳＳ１と、フィンＦＮ２の下部側における第２面ＳＳ２とを有する。第１面ＳＳ１は、半導体基板ＳＵＢの上面と角度θ２を成し、第２面ＳＳ２は、第１面ＳＳ１よりも下方に位置し、且つ、半導体基板ＳＵＢの上面と角度θ３を成す。
また、フィンＦＮ３の側面は、フィンＦＮ３の上部側における第３面ＳＳ３と、フィンＦＮ３の下部側における第４面ＳＳ４とを有する。第３面ＳＳ３は、半導体基板ＳＵＢの上面と角度θ２を成し、第４面ＳＳ４は、第３面ＳＳ３よりも下方に位置し、且つ、半導体基板ＳＵＢの上面と角度θ３を成す。
角度θ１は、例えば９０度以上、１００度未満である。角度θ２は、鈍角であり、角度θ１または角度θ３よりも大きく、例えば１００度以上、１２０度以下である。角度θ３は、角度θ１と同じであり、例えば９０度以上、１００度未満である。
また、図６に示される幅Ｗ１〜Ｗ３は、それぞれＹ方向におけるフィンＦＮ１〜ＦＮ３の幅である。幅Ｗ２および幅Ｗ３の各々は、幅Ｗ１と異なり、幅Ｗ１よりも大きい。具体的には、幅Ｗ１〜Ｗ３は、それぞれ、フィンＦＮ１〜ＦＮ３の異なる高さ位置における平均幅である。例えば、フィンＦＮ１〜ＦＮ３の上部のある高さ位置、および、フィンＦＮ１〜ＦＮ３の下部のある高さ位置において、幅Ｗ２および幅Ｗ３の各々は、幅Ｗ１と異なり、幅Ｗ１よりも大きい。
幅Ｗ１は、例えば１０ｎｍ以上、２０ｎｍ以下であり、幅Ｗ２および幅Ｗ３の各々は、例えば１０ｎｍ以上、６０ｎｍ以下である。
＜実施の形態１における半導体装置の製造方法＞
以下に図７〜図２３を用いて、上述のような構造を有するフィンＦＮ１〜ＦＮ３を含む半導体装置の製造方法を説明する。また、実施の形態１における半導体装置の製造方法は、上述の検討例１および検討例２が有する各問題を考慮して考案されたものである。また、図７〜図２２は、図６と同様な各半導体素子のゲート幅方向の断面図であり、図２３は、各半導体素子のゲート長方向の断面図である。
まず、図７に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板ＳＵＢを用意する。次に、領域Ａ１〜Ａ３における半導体基板ＳＵＢ上に、例えば熱酸化法またはＣＶＤ（Chemical Vapor Deposition）法によって、例えば酸化シリコン膜からなる絶縁膜ＩＦ１を形成する。
次に、領域Ａ１〜Ａ３における絶縁膜ＩＦ１上に、例えばＣＶＤ法によって、例えば多結晶シリコン膜からなる導電性膜を形成する。次に、領域Ａ１〜Ａ３における上記導電性膜上に、レジストパターンＲＰ１を形成する。次に、レジストパターンＲＰ１をマスクとして異方性エッチング処理を施し、上記導電性膜をパターニングすることで、領域Ａ１〜Ａ３における絶縁膜ＩＦ１上に、それぞれマンドレルＭＤ１〜ＭＤ３を形成する。その後、レジストパターンＲＰ１は、アッシング処理などによって除去される。
図８は、マスクパターンＭＰ１の形成工程を示している。
まず、領域Ａ１〜Ａ３におけるマンドレルＭＤ１〜ＭＤ３を覆うように、絶縁膜ＩＦ１上に、例えばＣＶＤ法によって、例えば酸化シリコン膜からなる絶縁膜を形成する。上記絶縁膜を構成する材料は、マンドレルＭＤ１〜ＭＤ３を構成する材料および半導体基板ＳＵＢを構成する材料と異なる。また、上記絶縁膜の厚さは、例えば１０〜２０ｎｍである。
次に、上記絶縁膜に対して異方性エッチング処理を施すことで、領域Ａ１〜Ａ３におけるマンドレルＭＤ１〜ＭＤ３の側面上に、上記絶縁膜からなるマスクパターン（パターン）ＭＰ１を形成する。ここで、マンドレルＭＤ１〜ＭＤ３およびマスクパターンＭＰ１に覆われていない面において、絶縁膜ＩＦ１が除去され、半導体基板ＳＵＢが露出する。
図９は、マンドレルＭＤ１〜ＭＤ３の除去工程を示している。
領域Ａ１〜Ａ３におけるマンドレルＭＤ１〜ＭＤ３を、等方性エッチング処理によって除去する。次に、マンドレルＭＤ１〜ＭＤ３に覆われていた絶縁膜ＩＦ１を、等方性エッチング処理によって除去する。この時、マスクパターンＭＰ１の上部も若干エッチングされる。このようにして、領域Ａ１〜Ａ３における半導体基板ＳＵＢ上に、マスクパターンＭＰ１が残される。
なお、マスクパターンＭＰ１の下に位置していた絶縁膜ＩＦ１は残されているが、マスクパターンＭＰ１の材料と絶縁膜ＩＦ１の材料は同じであり、一体化しているので、以降では説明の簡略化のために、マスクパターンＭＰ１のみを図示する。
図１０は、絶縁膜ＩＦ２の形成工程を示している。
マスクパターンＭＰ１から露出している半導体基板ＳＵＢ上に、熱酸化法によって、例えば酸化シリコン膜からなる絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ２の厚さは、例えば５〜１０ｎｍである。
図１１は、マスクパターンＭＰ２の形成工程を示している。
まず、領域Ａ１〜Ａ３におけるマスクパターンＭＰ１を覆うように、絶縁膜ＩＦ２上に、例えばＣＶＤ法によって、例えば多結晶シリコン膜（シリコン膜）からなる導電性膜を形成する。上記導電性膜の厚さは、例えば１０〜２０ｎｍである。次に、上記導電性膜に対して異方性エッチング処理を施すことで、領域Ａ１〜Ａ３において、マスクパターンＭＰ１の側面上および半導体基板ＳＵＢ上に、上記導電性膜からなるマスクパターン（パターン）ＭＰ２を形成する。この時、絶縁膜ＩＦ２はエッチングストッパ膜として機能している。
図１２は、一部のマスクパターンＭＰ２の除去工程を示している。
まず、領域Ａ２および領域Ａ３を覆い、且つ、領域Ａ１を開口するレジストパターンＲＰ２を形成する。次に、レジストパターンＲＰ２をマスクとして等方性エッチング処理を施すことで、領域Ａ１におけるマスクパターンＭＰ２を選択的に除去する。その後、レジストパターンＲＰ２は、アッシング処理などによって除去される。
この状態において、領域Ａ１〜Ａ３のマスクパターンＭＰ１の各々の幅は、例えば１０〜２０ｎｍであり、領域Ａ２または領域Ａ３のマスクパターンＭＰ２の各々の幅は、例えば１０〜２０ｎｍである。すなわち、領域Ａ２または領域Ａ３において、マスクパターンＭＰ１およびマスクパターンＭＰ２の合計幅は、例えば３０〜６０ｎｍである。
図１３および図１４は、フィンＦＮ１〜ＦＮ３の形成工程を示している。
領域Ａ１の半導体基板ＳＵＢ上にマスクパターンＭＰ１が残され、且つ、領域Ａ２および領域Ａ３の半導体基板ＳＵＢ上にマスクパターンＭＰ１およびマスクパターンＭＰ２が残された状態において、半導体基板ＳＵＢに対して異方性エッチング処理を施す。
この異方性エッチング処理は、シリコンからなる半導体基板ＳＵＢおよびマスクパターンＭＰ２がエッチングされ易く、酸化シリコンからなるマスクパターンＭＰ１がエッチングされ難い条件で行われる。すなわち、マスクパターンＭＰ１のエッチングレートと、半導体基板ＳＵＢおよびマスクパターンＭＰ２のエッチングレートとが異なる。
このような異方性エッチング処理には、ＨＢｒ（臭化水素）ガスが用いられ、例えばＨＢｒガス、ＣＨＦ３（三フッ化メタン）ガスおよびＯ２（酸素）ガスを含む混合ガスが用いられる。
なお、半導体基板ＳＵＢ上に形成されている絶縁膜ＩＦ２が、半導体基板ＳＵＢよりも先に上記異方性エッチング処理に晒される。絶縁膜ＩＦ２の厚さは薄いので、特にエッチング条件を変更しなくても、上記異方性エッチング処理によって絶縁膜ＩＦ２は除去される。その後、半導体基板ＳＵＢがエッチングされる。
また、上記異方性エッチング処理の直前に、フッ酸を含む溶液を用いた等方性エッチング処理を施すことで、絶縁膜ＩＦ２を除去し、半導体基板ＳＵＢを露出させておいてもよい。
上記異方性エッチング処理の途中では、半導体基板ＳＵＢがエッチングされると共に、マスクパターンＭＰ２もほぼ同じエッチングレートでエッチングされる。それ故、エッチングが進むに連れて、Ｚ方向におけるマスクパターンＭＰ２の高さが、徐々に小さくなる。マスクパターンＭＰ２の側面の垂直部が無くなるまでは、半導体基板ＳＵＢは垂直にエッチングされるので、半導体基板ＳＵＢの上面と角度θ３を成す第２面ＳＳ２および第４面ＳＳ４が形成される。
その後、上記異方性エッチング処理は継続され、マスクパターンＭＰ２が除去されるにつれてマスクパターンＭＰ２の横幅が小さくなり、半導体基板ＳＵＢはテーパ形状に加工される。なお、マスクパターンＭＰ２は、上記異方性エッチング処理の途中で完全に除去される。
そして、マスクパターンＭＰ２が除去された状態で、領域Ａ１〜Ａ３において、マスクパターンＭＰ１をマスクとして半導体基板ＳＵＢがエッチングされる。それ故、図１４に示されるように、領域Ａ２および領域Ａ３では、後退させた半導体基板ＳＵＢの上面と角度θ３を成す第２面ＳＳ２および第４面ＳＳ４が形成される。また、第２面ＳＳ２および第４面ＳＳ４の上方では、後退させた半導体基板ＳＵＢの上面と角度θ２を成す第１面ＳＳ１および第３面ＳＳ３が形成される。すなわち、領域Ａ２では、第１面ＳＳ１および第２面ＳＳ２を有するフィンＦＮ２が形成され、領域Ａ３では、第３面ＳＳ３および第４面ＳＳ４を有するフィンＦＮ３が形成される。
なお、領域Ａ１では、マスクパターンＭＰ１のみが用いられるので、エッチングされた半導体基板ＳＵＢの上面と角度θ１を成す側面を有するフィンＦＮ１が形成される。
ここでは、半導体基板ＳＵＢを１００〜２５０ｎｍエッチングしているので、後退させた半導体基板ＳＵＢの上面からフィンＦＮ１〜ＦＮ３の各々の上面までの高さは、１００〜２５０ｎｍとなる。
以上のように、図６において説明した特徴を有するフィンＦＮ１〜ＦＮ３が形成される。領域Ａ１〜Ａ３のフィンＦＮ１〜ＦＮ３の構造が異なっているので、低耐圧ＭＩＳＦＥＴ、高耐圧ＭＩＳＦＥＴおよび不揮発性メモリセルの各々が、信頼性を確保でき、最適な特性を得られる。
すなわち、フィンＦＮ２およびフィンＦＮ３の各々の上部がテーパ形状となるので、領域Ａ２および領域Ａ３において、電界集中が発生し易くなり、耐圧が低下するという問題を抑制することができる。また、フィンＦＮ１の幅Ｗ１と比較して、フィンＦＮ２の幅Ｗ２およびフィンＦＮ３の幅Ｗ３が相対的に大きいので、駆動電圧の高い高耐圧ＭＩＳＦＥＴおよび不揮発性メモリセルにおいて、ソース領域とドレイン領域との間でパンチスルーが発生し難くなる。従って、半導体装置の信頼性を向上させることができる。
図１５は、素子分離部ＳＴＩおよびウェル領域ＰＷ１〜ＰＷ３の形成工程を示している。
まず、フィンＦＮ１〜ＦＮ３の各々の間を埋め込み、且つ、マスクパターンＭＰ１を覆うように、半導体基板ＳＵＢ上に、例えばＣＶＤ法によって、例えば酸化シリコン膜の一種であるＯ３−ＴＥＯＳのような絶縁膜を形成する。次に、マスクパターンＭＰ１の下のフィンＦＮ１〜ＦＮ３をエッチングストッパとして、ＣＭＰ（Chemical Mechanical Polishing）法による研磨処理を行う。これにより、上記絶縁膜の一部およびマスクパターンＭＰ１を除去し、ＦＮ１〜ＦＮ３の上面を露出させる。
次に、上記絶縁膜に対して異方性エッチング処理を施すことで、上記絶縁膜を後退させる。これにより、フィンＦＮ１〜ＦＮ３の各々の上部が、後退させた上記絶縁膜の上面から突出する。また、フィンＦＮ１〜ＦＮ３の各々の間に埋め込まれた上記絶縁膜が、素子分離部ＳＴＩとなる。
次に、フォトリソグラフィ技術およびイオン注入法を用いて、半導体基板ＳＵＢに、ボロン（Ｂ）または二フッ化ボロン（ＢＦ２）などの不純物を導入する。次に、半導体基板ＳＵＢに熱処理を施すことで、上記不純物が拡散され、フィンＦＮ１〜ＦＮ３を含む半導体基板ＳＵＢに、ｐ型のウェル領域ＰＷ１〜ＰＷ３が形成される。なお、ここでは説明を省略するが、図示しない他の領域では、ｎ型のウェル領域が形成される。
図１６は、絶縁膜ＩＦ３の形成工程を示している。
まず、フィンＦＮ１〜ＦＮ３の各々の上面および側面を覆うように、素子分離部ＳＴＩ上に、例えばＣＶＤ法によって、例えば窒化シリコン膜からなる絶縁膜ＩＦ３を形成する。絶縁膜ＩＦ３の厚さは、例えば５〜１０ｎｍである。次に、領域Ａ１を覆い、且つ、領域Ａ２および領域Ａ３を開口するレジストパターンＲＰ３を形成する。次に、領域Ａ２および領域Ａ３の絶縁膜ＩＦ３を、リン酸を含む溶液を用いて除去する。その後、レジストパターンＲＰ３は、アッシング処理などによって除去される。
図１７は、ゲート絶縁膜ＧＩ２の形成工程を示している。
フィンＦＮ１の上面および側面が絶縁膜ＩＦ３に覆われた状態で、フィンＦＮ２およびフィンＦＮ３の各々の上面上および側面上に、例えば熱酸化法によって、例えば酸化シリコン膜からなるゲート絶縁膜ＧＩ２を形成する。ゲート絶縁膜ＧＩ２の厚さは、例えば１０〜１５ｎｍである。
この時、領域Ａ１においては、絶縁膜ＩＦ３によって酸化が抑制される。従って、上述の検討例１（図３）のように、フィンＦＮ１の上部が細くなる、または、消失するという問題は発生し難い。従って、半導体装置の性能を向上させることができる。
図１８は、ゲート絶縁膜ＧＩ２の除去工程を示している。
まず、領域Ａ１および領域Ａ２を覆い、且つ、領域Ａ３を開口するレジストパターンＲＰ４を形成する。次に、ゲート絶縁膜ＧＩ２を、等方性エッチング処理によって除去する。その後、レジストパターンＲＰ４は、アッシング処理などによって除去される。
図１９は、電荷蓄積層ＣＳＬを含むゲート絶縁膜ＧＩ３の形成工程を示している。
ゲート絶縁膜ＧＩ３は、絶縁膜ＯＸ１、電荷蓄積層ＣＳＬおよび絶縁膜ＯＸ２が積層された積層膜からなる。
まず、フィンＦＮ３の上面上および側面上に、例えば熱酸化法またはＩＳＳＧ酸化（In-Situ Steam Generation）法によって、例えば酸化シリコン膜からなる絶縁膜ＯＸ１を形成する。絶縁膜ＯＸ１の厚さは、例えば４〜６ｎｍである。次に、絶縁膜ＯＸ１上に、例えばＣＶＤ法またはＡＬＤ（Atomic Layer Deposition）法を用いて、電荷蓄積層ＣＳＬを形成する。電荷蓄積層ＣＳＬは、電荷の保持が可能なトラップ準位を有する絶縁膜であり、例えば窒化シリコン膜であり、例えば６〜１０ｎｍの厚さを有する。次に、電荷蓄積層ＣＳＬ上に、例えば、ＣＶＤ法またはＩＳＳＧ酸化法を用いて、例えば酸化シリコン膜からなる絶縁膜ＯＸ２を形成する。絶縁膜ＯＸ２の厚さは、例えば６〜８ｎｍである。
この時、領域Ａ１の絶縁膜ＩＦ３上、および、領域Ａ２のゲート絶縁膜ＧＩ２上にも、ゲート絶縁膜ＧＩ３の一部である電荷蓄積層ＣＳＬおよび絶縁膜ＯＸ２が形成される。
また、仮に、領域Ａ１におけるフィンＦＮ１の上面上および側面上に絶縁膜ＩＦ３が形成されていないと、絶縁膜ＯＸ１の形成工程時に、フィンＦＮ１の上面および側面も酸化される。そうすると、上述の検討例１（図３）と同様の問題が発生してしまうが、実施の形態１では、絶縁膜ＩＦ３によって、そのような問題の発生が抑制される。
図２０は、ゲート絶縁膜ＧＩ３（電荷蓄積層ＣＳＬ、絶縁膜ＯＸ２）および絶縁膜ＩＦ３の除去工程を示している。
まず、領域Ａ３を覆い、且つ、領域Ａ１および領域Ａ２を開口するレジストパターンＲＰ５を形成する。次に、領域Ａ１および領域Ａ２の絶縁膜ＯＸ２を、フッ酸を含む溶液を用いて除去する。
次に、領域Ａ１の電荷蓄積層ＣＳＬと、領域Ａ２の電荷蓄積層ＣＳＬおよび絶縁膜ＩＦ３とを、リン酸を含む溶液を用いて除去し、フィンＦＮ１の上面および側面を露出させる。この時、領域Ａ２のゲート絶縁膜ＧＩ２は、リン酸を含む溶液に対するエッチングレートが低いので、ゲート絶縁膜ＧＩ２は、除去されずに残される。その後、レジストパターンＲＰ５は、アッシング処理などによって除去される。
図２１は、ゲート絶縁膜ＧＩ１の形成工程を示している。
熱酸化法またはＩＳＳＧ酸化法によって、フィンＦＮ１の上面上および側面上に、例えば酸化シリコン膜からなるゲート絶縁膜ＧＩ１を形成する。ゲート絶縁膜ＧＩ１の厚さは、例えば１〜３ｎｍである。この時、フィンＦＮ２およびフィンＦＮ３においても酸化雰囲気に晒されるので、ゲート絶縁膜ＧＩ２および絶縁膜ＯＸ２の厚さが若干増加する場合もある。
またゲート絶縁膜ＧＩ１として、窒化シリコンよりも高い誘電率を有する金属酸化膜を用いても良い。そのような金属酸化膜として、例えば、アルミナ膜（ＡｌＯ膜）、酸化ハフニウム膜（ＨｆＯ２膜）、ハフニウムシリケート膜（ＨｆＳｉＯ膜）、窒化ハフニウムシリケート膜（ＨｆＳｉＯＮ膜）、酸化ジルコニウム膜（ＺｒＯ２膜）、酸化タンタル膜（Ｔａ２Ｏ５膜）、酸化ランタン膜（Ｌａ２Ｏ３膜）、酸窒化ジルコニウムシリケート膜（ＺｒＳｉＯＮ膜）または窒化アルミニウム膜（ＡｌＮ膜）が挙げられる。
図２２は、ゲート電極ＧＥ１〜ＧＥ３の形成工程を示している。
まず、領域Ａ１におけるゲート絶縁膜ＧＩ１上、領域Ａ２におけるゲート絶縁膜ＧＩ２上、および、領域Ａ３におけるゲート絶縁膜ＧＩ３上に、例えばＣＶＤ法によって、例えば多結晶シリコン膜からなる導電性膜を形成する。次に、フォトリソグラフィ技術および異方性エッチング処理によって、上記導電性膜を選択的にパターニングする。このようにして、それぞれ上記導電性膜からなるゲート電極ＧＥ１〜ＧＥ３が形成される。
領域Ａ１〜Ａ３において、ゲート電極ＧＥ１〜ＧＥ３は、ゲート絶縁膜ＧＩ１〜ＧＩ３を介してフィンＦＮ１〜ＦＮ３の各々の上面上および側面上に形成される。
以降では、種々の製造工程を経て、領域Ａ１に低耐圧ＭＩＳＦＥＴが形成され、領域Ａ２に高耐圧ＭＩＳＦＥＴが形成され、領域Ａ３に不揮発性メモリセルが形成される。
図２３を用いて、上記種々の製造工程について説明する。なお、図２３は、低耐圧ＭＩＳＦＥＴ、高耐圧ＭＩＳＦＥＴおよび不揮発性メモリセルのゲート長方向における断面図であり、フィンＦＮ１〜ＦＮ３の各々の上面の様子を示している。
図２２におけるゲート電極ＧＥ１〜ＧＥ３の形成工程後、フォトリソグラフィ技術およびイオン注入法によって、例えばヒ素（Ａｓ）またはリン（Ｐ）をフィンＦＮ１〜ＦＮ３に導入し、フィンＦＮ１〜ＦＮ３に、それぞれｎ型のエクステンション領域ＥＸ１〜ＥＸ３を形成する。
次に、ゲート電極ＧＥ１〜ＧＥ３を覆うように、フィンＦＮ１〜ＦＮ３上に、例えばＣＶＤ法を用いて、例えば酸化シリコン膜または窒化シリコン膜からなる絶縁膜を形成する。次に、上記絶縁膜に対して異方性エッチング処理を施すことで、ゲート電極ＧＥ１〜ＧＥ３の各々の側面上に、上記絶縁膜からなるサイドウォールスペーサＳＷを形成する。なお、サイドウォールスペーサＳＷは、酸化シリコン膜と窒化シリコン膜との積層膜であってもよい。
次に、フォトリソグラフィ技術およびイオン注入法によって、例えばヒ素（Ａｓ）またはリン（Ｐ）をフィンＦＮ１〜ＦＮ３に導入し、フィンＦＮ１〜ＦＮ３に、それぞれｎ型の拡散領域Ｄ１〜Ｄ３を形成する。拡散領域Ｄ１〜Ｄ３は、エクステンション領域ＥＸ１〜ＥＸ３よりも高い不純物濃度を有する。また、拡散領域Ｄ１〜Ｄ３およびエクステンション領域ＥＸ１〜ＥＸ３が、それぞれ、低耐圧ＭＩＳＦＥＴ、高耐圧ＭＩＳＦＥＴおよび不揮発性メモリセルのソース領域またはドレイン領域を構成している。
次に、サリサイド（Salicide：Self Aligned Silicide）技術によって、ゲート電極ＧＥ１〜ＧＥ３上および拡散領域Ｄ１〜Ｄ３上に、低抵抗のシリサイド層ＳＬを形成する。シリサイド層ＳＬは、例えば、コバルトシリサイド（ＣｏＳｉ２）、ニッケルシリサイド（ＮｉＳｉ）またはニッケルプラチナシリサイド（ＮｉＰｔＳｉ）からなる。
以上で、実施の形態１における半導体装置に含まれる低耐圧ＭＩＳＦＥＴ、高耐圧ＭＩＳＦＥＴおよび不揮発性メモリセルが製造される。
その後、低耐圧ＭＩＳＦＥＴ、高耐圧ＭＩＳＦＥＴおよび不揮発性メモリセルの上方に、層間絶縁膜、シリサイド層ＳＬに接続されるプラグ、および、プラグに電気的に接続される多層の配線層などが形成されるが、ここではそれらの説明および図示は省略する。
以上、本発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
例えば、上記実施の形態では、一つのゲート電極ＧＥ３で動作する不揮発性メモリセルを例示したが、本発明は、ソース領域とドレイン領域との間のチャネル領域を覆うように形成された制御ゲート電極およびメモリゲート電極のような、二つのゲート電極を備えた不揮発性メモリセルにも適用できる。
Ａ１ 領域（低耐圧ＭＩＳＦＥＴの形成領域）
Ａ２ 領域（高耐圧ＭＩＳＦＥＴの形成領域）
Ａ３ 領域（不揮発性メモリセルの形成領域）
Ｃ１〜Ｃ６ 回路ブロック
ＣＨＰ 半導体チップ
ＣＳＬ 電荷蓄積層
ＦＮ１〜ＦＮ４ フィン
ＧＥ１〜ＧＥ３ ゲート電極
ＧＩ１〜ＧＩ３ ゲート絶縁膜
ＩＦ１〜ＩＦ３ 絶縁膜
ＭＤ１〜ＭＤ３ マンドレル
ＭＰ１、ＭＰ２ マスクパターン（パターン）
ＯＸ１、ＯＸ２ 絶縁膜（酸化シリコン膜）
ＰＷ１〜ＰＷ３ ウェル領域
ＲＰ１〜ＲＰ５ レジストパターン
ＳＬ シリサイド層
ＳＳ１〜ＳＳ４ 第１面〜第４面
ＳＴＩ 素子分離部
ＳＵＢ 半導体基板
Ｗ１〜Ｗ３ 幅（平均幅）
θ１〜θ３ 角度

Claims (20)

  1. 第１領域および前記第１領域と異なる第２領域を有し、且つ、以下を備える半導体装置の製造方法：
    （ａ）半導体基板を用意する工程、
    （ｂ）前記第１領域および前記第２領域において、前記半導体基板上に、第１パターンをそれぞれ形成する工程、
    （ｃ）前記第１領域および前記第２領域において、前記第１パターンの側面上および前記半導体基板上に、前記第１パターンを構成する材料と異なる材料からなる第２パターンをそれぞれ形成する工程、
    （ｄ）前記第１領域における前記第２パターンを選択的に除去する工程、
    （ｅ）前記（ｄ）工程後、前記第１領域の前記半導体基板上に前記第１パターンが残され、且つ、前記第２領域の前記半導体基板上に前記第１パターンおよび前記第２パターンが残された状態において、前記半導体基板に対して第１異方性エッチング処理を施すことで、前記第１領域において第１フィンを形成し、前記第２領域において第２フィンを形成する工程、
    ここで、前記（ｅ）工程後において、前記第１フィンは、前記第１フィンに隣接する前記半導体基板の上面から突出し、前記第２フィンは、前記第２フィンに隣接する前記半導体基板の前記上面から突出している。
  2. 請求項１に記載の半導体装置の製造方法において、
    平面視において、前記第１フィンは、第１方向に延在し、且つ、前記第１方向と直交する第２方向の第１幅を有し、
    平面視において、前記第２フィンは、第３方向に延在し、且つ、前記第３方向と直交する第４方向の第２幅を有し、
    前記第２幅は、前記第１幅よりも大きい。
  3. 請求項２に記載の半導体装置の製造方法において、
    前記第１幅は、前記第１フィンの異なる高さ位置における各幅の平均幅であり、
    前記第２幅は、前記第２フィンの異なる高さ位置における各幅の平均幅である。
  4. 請求項２に記載の半導体装置の製造方法において、
    前記第１フィンの側面は、前記第２方向において前記第１フィンに隣接する前記半導体基板の前記上面と第１角度を成し、
    前記第２フィンの側面は、前記第４方向において前記第２フィンに隣接する前記半導体基板の前記上面と第２角度を成す第１面を有し、
    前記第２角度は、前記第１角度よりも大きい。
  5. 請求項４に記載の半導体装置の製造方法において、
    前記第２フィンの前記側面は、前記第１面よりも下方に位置し、且つ、前記第４方向において前記第２フィンに隣接する前記半導体基板の前記上面と第３角度を成す第２面を、更に有し、
    前記第２角度は、前記第３角度よりも大きい。
  6. 請求項１に記載の半導体装置の製造方法において、
    前記（ｅ）工程の前記第１異方性エッチング処理は、前記半導体基板および前記第２パターンがエッチングされ易く、且つ、前記第１パターンがエッチングされ難い条件で行われる。
  7. 請求項６に記載の半導体装置の製造方法において、
    前記（ｅ）工程は、以下を備える：
    （ｅ１）前記第１領域において前記第１パターンをマスクとし、且つ、前記第２領域において前記第１パターンおよび前記第２パターンをマスクとして、前記半導体基板に対して前記第１異方性エッチング処理を施す工程、
    （ｅ２）前記（ｅ１）工程後、前記第２パターンが除去された状態で、前記第１領域および前記第２領域において前記第１パターンをマスクとして、前記半導体基板に対して前記第１異方性エッチング処理を施す工程。
  8. 請求項７に記載の半導体装置の製造方法において、
    前記第２フィンの側面は、前記（ｅ１）工程および前記（ｅ２）工程によって形成される第２面、および、前記（ｅ２）工程によって形成され、且つ、前記第２面よりも上方に位置する第１面を有し、
    前記第１面と、前記第２フィンに隣接する前記半導体基板の前記上面とが成す第２角度は、前記第２面と、前記第２フィンに隣接する前記半導体基板の前記上面とが成す第３角度よりも大きい。
  9. 請求項７に記載の半導体装置の製造方法において、
    前記半導体基板を構成する材料および前記第２パターンを構成する材料は、それぞれシリコンであり、
    前記第２パターンを構成する材料は、酸化シリコンである。
  10. 請求項９に記載の半導体装置の製造方法において、
    前記（ｅ）工程の前記第１異方性エッチング処理では、ＨＢｒガス、ＣＨＦ３ガスおよびＯ２ガスを含む混合ガスが使用される。
  11. 請求項１に記載の半導体装置の製造方法において、
    前記（ｅ）工程の途中で前記第２領域の前記第２パターンは除去され、
    前記半導体装置の製造方法は、更に以下を備える：
    （ｆ）前記（ｅ）工程後、前記第１領域の前記第１パターンおよび前記第２領域の前記第１パターンを除去する工程、
    （ｇ）前記（ｆ）工程後、前記第１領域における前記第１フィンの上面上および側面上、並びに、前記第２領域における前記第２フィンの上面上および側面上に、第１絶縁膜を形成する工程、
    （ｈ）前記（ｇ）工程後、前記第２領域の前記第１絶縁膜を選択的に除去する工程、
    （ｉ）前記（ｈ）工程後、前記第１領域の前記第１絶縁膜が残された状態において、前記第２領域における前記第２フィンの前記上面上および前記側面上に、第２ゲート絶縁膜を形成する工程、
    （ｊ）前記（ｉ）工程後、前記第１領域の前記第１絶縁膜を除去する工程、
    （ｋ）前記（ｊ）工程後、前記第１領域における前記第１フィンの前記上面上および前記側面上に、前記第２ゲート絶縁膜よりも薄い厚さを有する第１ゲート絶縁膜を形成する工程。
  12. 請求項１１に記載の半導体装置の製造方法において、
    前記（ｉ）工程において、前記第２ゲート絶縁膜は、熱酸化法によって形成され、且つ、酸化シリコンからなる。
  13. 請求項１２に記載の半導体装置の製造方法において、
    前記第１領域は、前記第１ゲート絶縁膜を有する第１ＭＩＳＦＥＴの形成領域であり、
    前記第２領域は、前記第２ゲート絶縁膜を有し、且つ、前記第１ＭＩＳＦＥＴの駆動電圧よりも高い駆動電圧で駆動する第２ＭＩＳＦＥＴの形成領域である。
  14. 請求項１１に記載の半導体装置の製造方法において、
    前記（ｉ）工程は、以下を備える：
    （ｉ１）熱酸化法またはＩＳＳＧ酸化法によって、前記第２領域における前記第２フィンの前記上面上および前記側面上に、酸化シリコンからなる第２絶縁膜を形成する工程、
    （ｉ２）前記第２絶縁膜上に、電荷蓄積層を形成する工程、
    （ｉ３）前記電荷蓄積層上に、第３絶縁膜を形成する工程、
    ここで、前記第２ゲート絶縁膜は、前記第２絶縁膜、前記電荷蓄積層および前記第３絶縁膜を含む積層膜からなる。
  15. 請求項１４に記載の半導体装置の製造方法において、
    前記第１領域は、前記第１ゲート絶縁膜を有する第１ＭＩＳＦＥＴの形成領域であり、
    前記第２領域は、前記第２ゲート絶縁膜を有し、且つ、前記第１ＭＩＳＦＥＴの駆動電圧よりも高い書き換え電圧が使用される不揮発性メモリセルの形成領域である。
  16. 請求項１１に記載の半導体装置の製造方法において、更に以下を備える：
    （ｌ）前記（ｅ）工程後、前記第１フィンおよび前記第２フィンに隣接する前記半導体基板の前記上面上に、素子分離部を形成する工程、
    ここで、前記素子分離部の上面の位置は、前記第１フィンの前記上面の位置、および、前記第２フィンの前記上面の位置よりも低く、
    前記第１フィンは、前記第１フィンのうち最も高い位置である第１頂部と、前記第１フィンのうち前記第１頂部と前記半導体基板の前記上面との中間に位置する第１側部とを有し、
    前記第１フィンの前記上面は、上記第１頂部を含み、
    前記第１フィンの前記側面は、上記第１側部を含み、
    前記第２フィンは、前記第２フィンのうち最も高い位置である第２頂部と、前記第２フィンのうち前記第２頂部と前記半導体基板の前記上面との中間に位置する第２側部とを有し、
    前記第２フィンの前記上面は、上記第２頂部を含み、
    前記第２フィンの前記側面は、上記第２側部を含む。
  17. 請求項１に記載の半導体装置の製造方法において、
    前記（ｂ）工程は、以下を備える：
    （ｂ１）前記半導体基板上に、第１導電性膜を形成する工程、
    （ｂ２）前記第１導電性膜をパターニングすることで、前記第１領域および前記第２領域の各々の前記半導体基板上に、マンドレルをそれぞれ形成する工程、
    （ｂ３）前記第１領域の前記マンドレルおよび前記第２領域の前記マンドレルを覆うように、前記半導体基板上に、第４絶縁膜を形成する工程、
    （ｂ４）前記第４絶縁膜に対して第２異方性エッチング処理を施すことで、前記第１領域の前記マンドレルの側面上、および、前記第２領域の前記マンドレルの側面上に、前記第１パターンをそれぞれ形成する工程、
    （ｂ５）前記（ｂ４）工程後、前記第１領域の前記マンドレルおよび前記第２領域の前記マンドレルを除去する工程。
  18. 請求項１７に記載の半導体装置の製造方法において、
    前記（ｃ）工程は、以下を備える：
    （ｃ１）前記第１領域の前記第１パターンおよび前記第２領域の前記第１パターンを覆うように、前記半導体基板上に、第２導電性膜を形成する工程、
    （ｃ２）前記第２導電性膜に対して第３異方性エッチング処理を施すことで、前記第１領域の前記第１パターンの前記側面上、および、前記第２領域の前記第１パターンの前記側面上に、前記第２パターンをそれぞれ形成する工程。
  19. 第１領域および前記第１領域と異なる第２領域を有し、且つ、以下を備える半導体装置の製造方法：
    （ａ）半導体基板を用意する工程、
    （ｂ）前記半導体基板の上面の一部を後退させることで、前記第１領域に、前記半導体基板の一部であり、後退させた前記半導体基板の前記上面から突出し、且つ、平面視における第１方向に延在する第１フィンを形成し、前記第２領域に、前記半導体基板の一部であり、後退させた前記半導体基板の前記上面から突出し、且つ、平面視における第３方向に延在する第２フィンを形成する工程、
    （ｃ）前記（ｂ）工程後、前記第１領域における前記第１フィンの上面上および側面上、並びに、前記第２領域における前記第２フィンの上面上および側面上に、第１絶縁膜を形成する工程、
    （ｄ）前記（ｃ）工程後、前記第２領域の前記第１絶縁膜を選択的に除去する工程、
    （ｅ）前記（ｄ）工程後、前記第１領域の前記第１絶縁膜が残された状態において、前記第２領域における前記第２フィンの前記上面上および前記側面上に、第２ゲート絶縁膜を形成する工程、
    （ｆ）前記（ｅ）工程後、前記第１領域の前記第１絶縁膜を除去する工程、
    （ｇ）前記（ｆ）工程後、前記第１領域における前記第１フィンの前記上面上および前記側面上に、前記第２ゲート絶縁膜よりも薄い厚さを有する第１ゲート絶縁膜を形成する工程。
  20. 請求項１９に記載の半導体装置の製造方法において、
    前記第１フィンは、平面視において前記第１方向と直交する第２方向の第１幅を有し、
    前記第２フィンは、平面視において前記第３方向と直交する第４方向の第２幅を有し、
    前記第１幅は、前記第１フィンの異なる高さ位置における各幅の平均幅であり、
    前記第２幅は、前記第２フィンの異なる高さ位置における各幅の平均幅であり、且つ、前記第１幅よりも大きい。
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Publication number Priority date Publication date Assignee Title
DE19637389C1 (de) * 1996-09-13 1997-10-16 Siemens Ag Verfahren zur Herstellung einer DRAM-Zellenanordnung
US7808082B2 (en) 2006-11-14 2010-10-05 International Business Machines Corporation Structure and method for dual surface orientations for CMOS transistors
JP2013038213A (ja) 2011-08-08 2013-02-21 Toshiba Corp 集積回路装置及びその製造方法
US8546202B2 (en) 2011-11-09 2013-10-01 United Microelectronics Corp. Manufacturing method for semiconductor structures
US8735296B2 (en) * 2012-07-18 2014-05-27 International Business Machines Corporation Method of simultaneously forming multiple structures having different critical dimensions using sidewall transfer
US9583625B2 (en) 2014-10-24 2017-02-28 Globalfoundries Inc. Fin structures and multi-Vt scheme based on tapered fin and method to form
JP6591291B2 (ja) 2016-01-07 2019-10-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9870942B1 (en) 2017-01-19 2018-01-16 Globalfoundries Inc. Method of forming mandrel and non-mandrel metal lines having variable widths
US10062584B1 (en) 2017-06-05 2018-08-28 United Microelectronics Corp. Method for forming semiconductor structure

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