TW202141637A - 半導體裝置之製造方法 - Google Patents

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Abstract

改良一半導體裝置之可靠性及效能。首先，在該半導體基板上第一至第三區之各者中形成一第一遮罩圖案。接下來，在該第一遮罩圖案之一側表面上且在該半導體基板上該等第一至第三區之各者中形成由不同於組態該第一遮罩圖案之一材料之一材料製成之一第二遮罩圖案。接下來，藉由對該半導體基板執行之一各向異性蝕刻程序，形成自該半導體基板之經凹陷上表面突出之複數個鰭片。以此方式，可在該等第二及第三區中形成各具有不同於該第一區中之一鰭片之結構之一結構之鰭片。

Description

半導體裝置之製造方法
本發明係關於一種半導體裝置之製造方法，且更特定而言係關於一種包含一鰭片結構電晶體之半導體裝置之製造方法。
一鰭片結構電晶體(FinFET：鰭片式場效應電晶體)稱為電場效應電晶體，其實現一半導體元件之一操作速度增加、一洩露電流減小、功率消耗及微製造減小。FinFET係例如一半導體元件，其包含：一半導體層，其用作一通道區且自一半導體基板突出；及一閘極電極，其經形成以便跨過突出半導體層。
一半導體裝置(半導體晶片)包含諸如一低電壓MISFET (金屬絕緣體半導體場效應電晶體)型、一高電壓MISFET型及一MONOS (金屬氧化物氮氧化物半導體類型電晶體之半導體元件。當此等半導體元件經形成為一鰭片結構時，已研究各自半導體元件之不同鰭片結構以便獲得各自半導體元件之合適性質。
下文列出所揭示技術。
[專利文獻1]日本未審查專利申請公開案第2017-123398號
例如，專利文獻1揭示一種藉由在用於一低電壓MISFET形成區之一光阻劑圖案及一蝕刻條件與用於其他區之光阻劑圖案及蝕刻條件之間產生差異，在一低電壓MISFET區中形成不同於其他區之鰭片結構之一鰭片結構之技術。
藉由在專利文獻1中所揭示之蝕刻條件方面產生差異來形成不同鰭片結構之方法難以控制各鰭片之一錐角及一寬度，且進一步引起對半導體裝置內部之各鰭片之一形狀之變動增加之一擔憂。因此，存在降低半導體裝置之責任及效能之風險。
根據本說明書之描述及隨附圖式，其他目的及新穎特性將係顯而易見的。
將如下般簡要地描述本申請案中所揭示之實施例之典型態樣之概述。
一種根據一實施例之半導體裝置之製造方法包含：(a)製備具有一第一區及不同於該第一區之一第二區之一半導體基板之一步驟；(b)在該半導體基板上該第一區及該第二區之各者中形成一第一圖案之一步驟；(c)在該第一圖案之一側表面上且在該半導體基板上該第一區及該第二區中形成由不同於該第一圖案之一材料之一材料製成之一第二圖案之一步驟；(d)選擇性地移除該第一區中之該第二圖案之一步驟；及(e)在該步驟(d)之後，在其中該第一圖案留在該半導體基板上該第一區中而該第一圖案及該第二圖案留在該半導體基板上該第二區中之一狀態中，藉由對該半導體基板執行之一第一各向異性蝕刻程序在該第一區中形成一第一鰭片且在該第二區中形成一第二鰭片之一步驟。在此情況下，在該步驟(e)之後，該第一鰭片自與該第一鰭片相鄰之該半導體基板之一上表面突出，且該第二鰭片自與該第二鰭片相鄰之該半導體基板之一上表面突出。
一種根據一實施例之半導體裝置之製造方法包含：(a)製備具有一第一區及不同於該第一區之一第二區之一半導體基板之一步驟；(b)藉由使該半導體基板之一上表面之一部分凹陷，在該第一區中形成一第一鰭片使得作為該半導體基板之一部分之該第一鰭片自該半導體基板之該經凹陷上表面突出且在一平面圖中沿一第一方向延伸，且在該第二區中形成一第二鰭片使得作為該半導體基板之一部分之該第二鰭片自該半導體基板之該經凹陷上表面突出且在一平面圖中沿一第三方向延伸之一步驟；(c)在該步驟(b)之後，在該第一區中之該第一鰭片之上表面及側表面上且在該第二區中之該第二鰭片之上表面及側表面上形成一第一絕緣膜之一步驟；(d)在該步驟(c)之後，選擇性地移除該第二區中之該第一絕緣膜之一步驟；(e)在該步驟(d)之後，在其中留下該第一區中之該第一絕緣膜之一狀態中，在該第二區中之該第二鰭片之該上表面及該側表面上形成一第二閘極絕緣膜之一步驟；(f)在該步驟(e)之後，移除該第一區中之該第一絕緣膜之一步驟；及(g)在該步驟(f)之後，在該第一區中之該第一鰭片之該上表面及該側表面上形成具有小於該第二閘極絕緣膜之厚度之一厚度之一第一閘極絕緣膜之一步驟。
根據一實施例，可改良一半導體裝置之可靠性。且，可改良半導體裝置之效能。
下文將基於隨附圖式詳細地描述實施例。在用於描述實施例之圖式中，相同元件符號附加於具有相同功能之相同元件，且將省略其等之重複描述。另外，除非在以下實施例中特定地要求，否則原則上不重複相同或類似部分之描述。
此外，在實施例中所使用之一些圖式中，省略陰影線以便使圖式易於被看見。
本申請案中所描述之一X方向、一Y方向及一Z方向彼此正交。在一些情況下，本申請案將Z方向描述為一特定結構之一上及下方向或一特定結構之一高度方向。由X方向及Y方向所成之一平面具有垂直於Z方向之一平坦表面。例如，本申請案中之「平面圖」之表述意謂沿Z方向觀看由X方向及Y方向所成之平面。
(第一實施例)
＜半導體晶片CHP之佈局組態＞
首先，參考圖1，將解釋根據一第一實施例之作為一半導體裝置之一半導體晶片CHP之一佈局組態。
半導體晶片CHP具備用於各種不同目的之複數個電路區塊。具體而言，半導體晶片CHP包含：一快閃記憶體電路區塊C1、一EEPROM (電可擦除及可程式化唯讀記憶體)電路區塊C2、一CPU (中央處理單元)電路區塊C3、一RAM (隨機存取記憶體)電路區塊C4、一類比電路區塊C5及一I/O (輸入/輸出)電路區塊C6。
快閃記憶體電路區塊C1及EEPROM電路區塊C2之各者係用作包含一非揮發性記憶體胞等之一半導體元件之一區，該區之儲存資訊可電重寫且在該區中形成例如一MONOS電晶體。約10 V之一正或一負電壓用於重寫儲存資訊。快閃記憶體電路區塊C1及EEPROM電路區塊C2用於彼此不同之目的。
例如，針對操作以下CPU電路區塊C3之一電腦可讀儲存媒體，對於電腦可讀儲存媒體需要一高讀取速度，儘管一重寫頻率係較小的。為了儲存此一電腦可讀儲存媒體，使用快閃記憶體電路區塊C1之非揮發性記憶體胞。針對CPU電路區塊C3中使用之資料，並非如此需要高讀取速度，儘管由於重寫頻率高而需要抵抗重寫。為了儲存此資料，使用EEPROM電路區塊C2之非揮發性記憶體胞。
CPU電路區塊C3包含由約1 V之一電壓驅動之一邏輯電路，且係用作一半導體元件之一區，其中形成具有一低崩潰電壓及一高速操作之一低電壓MISFET。
RAM電路區塊C4係包含一SRAM (靜態RAM)且其中形成具有幾乎相同於CPU電路區塊C3之截面結構之一截面結構之一低電壓MISFET作為一半導體元件之一區。
類比電路區塊C5係包含一類比電路且其中形成一電容器元件、一電阻器元件、一雙極電晶體、具有高於低電壓MISFET之崩潰電壓之一崩潰電壓且由約5 V之一電壓驅動之一高電壓MISFET等作為一半導體元件之一區。
I/O電路區塊C6係包含一輸入/輸出電路且其中形成具有幾乎相同於類比電路區塊C5之截面結構之一截面結構之一高電壓MIFET作為一半導體元件之一區。
在用於以下解釋之截面圖中，應注意，低電壓MISFET之形成區被假定為一區A1，高電壓MISFET之形成區被假定為一區A2且非揮發性記憶體胞之形成區被假定為一區A3。
在解釋根據第一實施例之半導體裝置之製造方法之前，將解釋根據由本發明人研究之第一及第二研究實例之半導體裝置，且將解釋已自該等研究新發現之問題。
＜關於第一研究實例＞
圖2及圖3之各者展示低電壓MISFET沿一閘極寬度方向之一截面圖。
如圖2中所展示，在區A1中，形成一鰭片FN4，該鰭片FN4係自一半導體基板SUB之一上表面選擇性地突出之一突出部(凸形部分)。在包含鰭片FN4之半導體基板SUB中，形成一p型井區PW1。一元件隔離部分STI由例如氧化矽膜製成，且元件隔離部分STI之一上表面之一位置低於鰭片FN4之一上表面之一位置。鰭片FN4之一部分表面(該部分表面自元件隔離部分STI之上表面突出)變為低電壓MISFET之一通道區。
如圖3中所展示，在形成低電壓MISFET之一閘極絕緣膜之前，藉由一熱氧化方法執行形成高電壓MISFET之一閘極絕緣膜GI2之一步驟。閘極絕緣膜GI2具有充分大於低電壓MISFET之閘極絕緣膜之厚度之一厚度。在此程序中，亦在區A1中之鰭片FN4之上表面及側表面上形成閘極絕緣膜GI2。接著，藉由含有氫氟酸等之溶液移除區A2中之閘極絕緣膜GI2。
在此程序中，藉由與組態鰭片FN4之一材料反應來形成閘極絕緣膜GI2。因此，當鰭片FN4之一寬度為小時，在一些情況下鰭片FN4之一端薄化或損耗。在此情況下，低電壓MISFET之通道區變小，且存在低電壓MISFET之一效能降低(諸如，一電流量減小)之一問題。
因此，針對形成高電壓MISFET之閘極絕緣膜GI2之步驟，需要一種能夠保全在其中形成低電壓MISFET之區A1中之鰭片FN4之寬度之技術。
＜關於第二研究實例＞
第二研究實例具有不同於第一研究實例之一問題。圖4展示沿各自閘極寬度方向形成於區A1中之低電壓MISFET、形成於區A2中之高電壓MISFET及形成於區A3中之非揮發性記憶體胞之截面圖。
如圖4中所展示，井區PW1至PW3分別形成於半導體基板SUB中區A1至A3中，閘極絕緣膜GI1至GI3分別形成於鰭片FN4中，且閘極電極GE1至GE3分別形成於閘極絕緣體膜GI1至GI3上。應注意，非揮發性記憶體胞之閘極絕緣膜GI3由一絕緣膜OX1、一電荷累積層CSL及一絕緣膜OX2之一層狀膜製成。
針對高電壓MISFET及非揮發性記憶體胞，使用高於低電壓MISFET之電壓之一電壓。因此，若區A1至A3之各自鰭片FN4被設計為配裝有低電壓MISFET之性質且具有彼此相同之寬度，則電場趨於集中於區A2及A3之鰭片FN4之上部分上。因此，存在閘極絕緣膜GI2及GI3之崩潰電壓減小且高電壓MISFET及非揮發性記憶體胞之可靠性減小之問題。
另一方面，若區A1至A3之各自鰭片FN4被設計為配裝有高電壓MISFET及非揮發性記憶體胞之性質，則低電壓MISFET之鰭片FN4之寬度變大。因此，存在難以達成低電壓MISFET之微製造之一問題。
且，由於鰭片FN4之寬度為小，因此在操作低電壓MISFET時，在鰭片FN4之一上部分中引起全耗盡。在此情況下，與低電壓MISFET相比，在高電壓MISFET及由一高電壓驅動之非揮發性記憶體胞中之一源極區與一汲極區之間更容易引起擊穿現象，且因此，高電壓MISFET及非揮發性記憶體胞之崩潰電壓劣化。
因此，需要一種能夠藉由在區A1至A3之鰭片結構當中產生差異使得可獲得合適性質來保全低電壓MISFET、高電壓MISFET及非揮發性記憶體胞之可靠性之技術。
＜第一實施例之鰭片之輪廓＞
首先，參考圖5及圖6，將解釋根據第一實施例之鰭片FN1至FN3之一輪廓。圖5係該等鰭片之一透視圖。圖6係圖5之放大的主要部分之截面圖，及沿各自閘極寬度方向形成於區A1中之低電壓MISFET、形成於區A2中之高電壓MISFET及形成於區A3中之非揮發性記憶體胞之截面圖。
應注意，根據第一實施例之低電壓MISFET、高電壓MISFET及非揮發性記憶體胞之各者係一n型電晶體。P型電晶體亦經形成於半導體裝置(半導體晶片CHP)中，但在此省略其等解釋。
如圖5中所展示，半導體裝置具備藉由選擇性地使半導體基板SUB之一部分凹陷所形成之複數個鰭片。在第一實施例中，形成於區A1至A3中之鰭片FN1至FN3被例示為複數個鰭片。鰭片FN1至FN3之各者係一突出部(凸形部分)，其係半導體基板SUB之一部分，沿X方向延伸且選擇性地沿Z方向自與鰭片FN1至FN3之各者相鄰之半導體基板SUB之上表面突出。
在圖5中，應注意，例示沿X方向延伸之鰭片FN1至FN3之一情況。然而，鰭片FN1至FN3之延伸方向可為Y方向或一不同方向。替代地，鰭片FN1至FN3之延伸方向可彼此不同。
如圖6中所展示，元件隔離部分STI經形成於彼此相鄰之鰭片FN1至FN3之間的半導體基板SUB之各上表面上。元件隔離部分STI之上表面之位置低於鰭片FN1至FN3之各上表面之位置。換言之，鰭片FN1至FN3之各者之一部分自元件隔離部分STI突出。在第一實施例中，在一些情況下，高於元件隔離部分STI之上表面之鰭片FN1至FN3之各者之一部分稱為鰭片FN1至FN3之各者之一上部分，且低於元件隔離部分STI之上表面之鰭片FN1至FN3之各者之一部分稱為鰭片FN1至FN3之各者之一下部分。
半導體基板SUB之一區(該區係由元件隔離部分STI界定)變為一作用區。即，鰭片FN1至FN3之上部分變為作用區，在該等作用區之各者中形成低電壓MISFET、高電壓MISFET及非揮發性記憶體胞之各者之一通道區、一源極區及一汲極區。
在區A1至A3之各者中，元件隔離部分STI之上表面並非恆定平坦，但在一些情況下可變動。例如，在一些情況下，在兩個鰭片之間，元件隔離部分STI之上表面隨著更靠近該等鰭片而略高。在第一實施例中，為了清楚地解釋元件隔離部分STI之變動的上表面之位置，「元件隔離部分STI之上表面之位置」被假定為在形成於兩個鰭片之間的元件隔離部分STI之上表面之最低表面處。
鰭片FN1至FN3之各上表面並非恆定平坦，但在一些情況下可為圓形的。在一些情況下，如鰭片FN1中所見，該鰭片之一側表面具有垂直或接近垂直於半導體基板USB之上表面之一傾斜角度。然而，在一些情況下，如鰭片FN2或FN3中所見，該鰭片之側表面相對於半導體基板SUB之上表面傾斜。
鰭片FN1至FN3之各者具有在鰭片FN1至FN3之各者之最高位置處之一頭部分及定位於鰭片FN1至FN3之各者之頭部分與半導體基板SUB之上表面之間的一側部分。在本第一實施例中，鰭片FN1至FN3之各上表面意謂包含頭部分及頭部分之一周邊之一表面，且鰭片FN1至FN3之各側表面意謂包含側部分及側部分之一周邊之一表面。
例示角度θ1至θ3作為根據第一實施例之半導體裝置之結構之主要特徵，其等係鰭片SN1至FN3之各自側表面及鰭片FN1至FN3之各自寬度W1至W3之傾斜角度。
圖6中所展示之角度θ1至θ3之各者係由鰭片FN1至FN3之各側表面及沿Y方向與鰭片FN1至FN3之各者相鄰之半導體基板SUB之上表面(元件隔離部分STI之一基底表面)所成之一角度。
鰭片FN1之側表面相對於半導體基板SUB之上表面成角度θ1。鰭片FN2之側表面具有鰭片FN2之一上部分中之一第一表面SS1及鰭片FN2之一下部分中之一第二表面SS2。第一表面SS1相對於半導體基板SUB之上表面成角度θ2。第二表面SS2經定位低於第一表面SS1，且相對於半導體基板SUB之上表面成角度θ3。
鰭片FN3之側表面包含鰭片FN3之一上部分中之一第三表面SS3及鰭片FN3之一下部分中之一第四表面SS4。第三表面SS3相對於半導體基板SUB之上表面成角度θ2，且第四表面SS4經定位低於第三表面SS3且相對於半導體基板SUB之上表面成角度θ3。
角度θ1例如等於或大於90度且小於100度。角度θ2係一鈍角，且大於角度θ1或角度θ3，且例如等於或大於100度並等於或小於120度。角度θ3相同於角度θ1，且例如等於或大於90度並小於100度。
圖6中所展示之寬度W1至W3分別係鰭片FN1至FN3沿Y方向之寬度。寬度W2及W3之各者不同於寬度W1且大於寬度W1。更具體而言，寬度W1至W3之各者係鰭片FN1至FN3之各者中之不同高度當中之一平均寬度。例如，寬度W2及W3之各者不同於寬度W1且在鰭片FN1至FN3之各者之上部分之一特定高度位置處及在鰭片FN1至FN3之各者之下部分之一特定高度位置處大於寬度W1。
寬度W1例如等於或大於10 nm且等於或小於20 nm，且寬度W2及W3之各者例如等於或大於10 nm且等於或小於60 nm。
＜根據第一實施例之半導體裝置之製造方法＞
參考圖7至圖23，下文將解釋包含具有上述結構之鰭片FN1至FN3之半導體裝置之製造方法。考量到上述第一及第二研究實例之各問題，已設計根據本第一實施例之半導體裝置之製造方法。圖7至圖22之各者係如類似於圖6之各半導體元件沿閘極寬度方向之一截面圖，且圖23係各半導體元件沿一閘極長度方向之一截面圖。
首先，如圖7中所展示，製備由具有例如約1 Ωcm至10 Ωcm之一特定電阻之一p型單晶矽製成之半導體基板SUB。接下來，藉由例如一熱氧化方法或一CVD (化學氣相沈積)方法，在區A1至A3之各者中之半導體基板SUB上，形成由例如氧化矽膜製成之一絕緣膜IF1。
接下來，藉由例如一CVD方法，在區A1至A3之各者中之絕緣膜IF1上形成由例如多晶矽膜製成之一導電膜。接下來，在區A1至A3之各者中之導電膜上，形成一光阻劑圖案RP1。接下來，在使用光阻劑圖案RP1作為一遮罩以圖案化導電膜時執行一各向異性蝕刻程序，使得在區A1至A3之各者中之絕緣膜IF1上形成心軸MD1至MD3之各者。接著，藉由一灰化程序等移除光阻劑圖案RP1。
圖8展示形成一遮罩圖案MP1之一步驟。
首先，藉由例如一CVD方法，在絕緣膜IF1上形成由例如氧化矽膜製成之一絕緣膜以便覆蓋區A1至A3中之心軸MD1至MD3之各者。製成此絕緣膜之一材料不同於製成心軸MD1至MD3之材料及製成半導體基板SUB之一材料。此絕緣膜之一厚度係例如10 nm至20 nm。
接下來，對此絕緣膜執行一各向異性蝕刻程序，使得在區A1至A3中之心軸MD1至MD3之各者之一側表面上形成由此絕緣膜製成之遮罩圖案(圖案) MP1。在此步驟中，自未被心軸MD1至MD3及遮罩圖案MP1覆蓋之一表面移除絕緣膜IF1，使得自其暴露半導體基板SUB。
圖9展示移除心軸MD1至MD3之一步驟。
藉由一各向同性蝕刻程序移除區A1至A3中之心軸MD1至MD3。接下來，藉由一各向同性蝕刻程序移除被心軸MD1至MD3之各者覆蓋之絕緣膜IF1。在此步驟中，亦略微蝕刻遮罩圖案MP1之一上部分。以此方式，遮罩圖案MP1留在基板SUB上區A1至A3中之各者中。
應注意，留下遮罩圖案MP1下方之絕緣膜IF1。同時，遮罩圖案MP1之材料及絕緣膜IF1之材料彼此相同，且此遮罩圖案及此絕緣膜經形成為一體，且因此，為了簡化以下解釋，僅繪示遮罩圖案MP1。
圖10展示形成一絕緣膜IF2之一步驟。
藉由一熱氧化方法，在半導體基板SUB之自遮罩圖案MP1暴露之一部分上形成例如由氧化矽膜製成之絕緣膜IF2。此絕緣膜IF2之一厚度係例如5 nm至10 nm。
圖11展示形成一遮罩圖案MP2之一步驟。
首先，藉由例如一CVD方法，在絕緣膜IF2上形成由例如多晶矽膜(矽膜)製成之一導電膜以便覆蓋區A1至區A3之各者中之遮罩圖案MP1。此導電膜之一厚度係例如10 nm至20 nm。接下來，對導電膜執行一各向異性蝕刻程序，使得在區A1至A3之各者中遮罩圖案MP1之一側表面上且在半導體基板SUB上形成由此導電膜製成之遮罩圖案(圖案) MP2。在此程序中，絕緣膜IF2用作一蝕刻停止件膜。
圖12展示移除遮罩圖案MP2之一部分之一步驟。
首先，形成覆蓋區A2及A3且製成區A1之一開口之一光阻劑圖案RP2。接下來，在使用光阻劑圖案RP2作為一遮罩時執行一各向同性蝕刻程序，使得選擇性地移除區A1中之遮罩圖案MP2。接著，藉由一灰化程序等移除光阻劑圖案RP2。
在此狀態中，區A1至A3之各遮罩圖案MP1之寬度係例如10 nm至20 nm，且區A2或A3之遮罩圖案MP2之寬度係例如10 nm至20 nm。即，在區A2或A3中，遮罩圖案MP1及遮罩圖案MP2之一總寬度係例如30 nm至60 nm。
圖13及圖14之各者展示形成鰭片FN1至FN3之一步驟。
在其中遮罩圖案MP1留在半導體基板SUB上區A1中而遮罩圖案MP1及遮罩圖案MP2留在半導體基板SUB上區A2及區A3之各者中之一狀態中，對半導體基板SUB執行一各向異性蝕刻程序。
在使由矽製成之半導體基板SUB及遮罩圖案MP2更易於蝕刻且使由氧化矽製成之遮罩圖案MP1更不易於蝕刻之一條件下執行此各向異性蝕刻程序。即，遮罩圖案MP1之一蝕刻速率與半導體基板SUB及遮罩圖案MP2之蝕刻速率彼此不同。
在此各向異性蝕刻程序中，使用HBr (溴化氫)氣體，且使用含有例如HBr氣體、CHF3 (三氟甲烷)氣體及O2 (氧氣)氣體之混合氣體。
在半導體基板SUB之前，將半導體基板SUB上之絕緣膜IF2暴露於此各向異性蝕刻程序。由於絕緣膜IF2之厚度為小，因此即使在不改變蝕刻條件之情況下，亦可藉由此各向異性蝕刻程序移除絕緣膜IF2。接著，蝕刻半導體基板SUB。
替代地，可在此各向異性蝕刻程序之前立即執行使用含有氫氟酸之溶液之一各向同性蝕刻程序，使得移除絕緣膜IF2以將半導體基板SUB暴露於外部。
在此各向異性蝕刻程序之中間，連同半導體基板SUB上之蝕刻一起，亦以幾乎相同之蝕刻速率蝕刻遮罩圖案MP2。因此，蝕刻愈多，遮罩圖案MP2沿Z方向之高度愈小。垂直地蝕刻半導體基板SUB直至移除遮罩圖案MP2之側表面之一垂直部分，且因此，形成相對於半導體基板SUB之上表面成角度θ3之第二表面SS2及第四表面SS4。
接著，繼續此各向異性蝕刻程序。遮罩圖案MP2之移除愈多，遮罩圖案MP2之一水平寬度愈小，且因此，將半導體基板SUB處理為具有一錐形形狀。應注意，在此各向異性蝕刻程序之中間完全移除遮罩圖案MP2。
在移除遮罩圖案MP2之後的一狀態中，在使用遮罩圖案MP1作為一遮罩時蝕刻區A1至A3之各者中之半導體基板SUB。因此，如圖14中所展示，在區A2及A3中形成相對於半導體基板SUB之經凹陷上表面成角度θ3之第二表面SS2及第四表面SS4。且，在第二表面SS2及第四表面SS4上方形成相對於半導體基板SUB之經凹陷上表面成角度θ2之第一表面SS1及第三表面SS3。即，在區A2中形成具有第一表面SS1及第二表面SS2之鰭片FN2，且在區A3中形成具有第三表面SS3及第四表面SS4之鰭片FN3。
在區A1中，由於僅使用遮罩圖案MP1，因此形成具有相對於半導體基板SUB之經蝕刻上表面成角度θ1之一側表面之鰭片FN1。
此程序將半導體基板SUB蝕刻達100 nm至250 nm，且因此，自半導體基板SUB之經凹陷上表面至鰭片FN1至FN3之各上表面之高度係100 nm至250 nm。
如上文所描述，形成具有參考圖6所解釋之特徵之鰭片FN1至FN3。由於區A1至A3之鰭片FN1至FN3之結構彼此不同，因此可保全低電壓MISFET、高電壓MISFET及非揮發性記憶體胞之可靠性，且因此，可獲得合適性質。
即，由於鰭片FN2及FN3之各上部分具有錐形形狀，因此可抑制容易引起電場集中於區A2及A3上從而導致崩潰電壓減小之問題。且，由於鰭片FN2之寬度W2及鰭片FN3之寬度W3之各者大於鰭片FN1之寬度W1，因此難以在由高電壓驅動之高電壓MISFET及非揮發性記憶體胞中之源極區與汲極區之間引起擊穿現象。因此，可改良半導體裝置之可靠性。
圖15展示形成元件隔離部分STI及井區PW1至PW3之一步驟。
首先，例如藉由一CVD方法，在半導體基板SUB上形成由例如O3 -TEOS (其為一種類型之氧化矽膜)製成之一絕緣膜以便填充鰭片FN1至FN3之間的一間隙且覆蓋遮罩圖案MP1。接下來，在使用遮罩圖案MP1下方之鰭片FN1至FN3作為一蝕刻停止件時，藉由一CMP (化學機械拋光)方法執行一拋光程序。在此程序中，移除絕緣膜之一部分及遮罩圖案MP1，使得將FN1至FN3之上表面暴露於外部。
接下來，對絕緣膜執行一各向異性蝕刻程序，使得絕緣膜凹陷。在此程序中，鰭片FN1至FN3之各上部分自絕緣膜之經凹陷上表面突出。且，填充鰭片FN1至FN3之間的間隙之絕緣膜變為元件隔離部分STI。
接下來，藉由使用一光微影技術及一離子植入方法，將諸如硼(B)或二氟硼(BF2 )之雜質摻雜至半導體基板SUB中。接下來，對半導體基板SUB執行一熱程序，使得雜質擴散，且在包含鰭片FN1至FN3之半導體基板SUB中形成p型井PW1至PW3。應注意，在未繪示之其他區中形成一n型井區，儘管在此省略該區之解釋。
圖16展示形成一絕緣膜IF3之一步驟。
首先，藉由例如一CVD方法，在元件隔離部分STI上形成由例如氮化矽膜製成之絕緣膜IF3以便覆蓋鰭片FN1至FN3之各者之上表面及側表面。絕緣膜IF3之一厚度係例如5 nm至10 nm。接下來，形成覆蓋區A1且製成區A2及A3之各開口之一光阻劑圖案RP3。接下來，藉由使用含有磷酸之溶液移除區A2及A3之各者之絕緣膜IF3。接著，藉由一灰化程序等移除光阻劑圖案RP3。
圖17展示形成一閘極絕緣膜GI2之一步驟。
在其中鰭片FN1之上表面及側表面被絕緣膜IF3覆蓋之一狀態中，藉由例如一熱氧化方法，在鰭片FN2及FN3之各者之上表面及側表面上形成例如由氧化矽膜製成之閘極絕緣膜GI2。閘極絕緣膜GI2之一厚度係例如10 nm至15 nm。
此時，藉由絕緣膜IF3抑制區A1之氧化。因此，難以引起如上文在第一研究實例(圖3)中所描述之鰭片FN1之薄化或損耗上部分之問題。因此，可改良半導體裝置之效能。
圖18展示移除閘極絕緣膜GI2之一步驟。
首先，形成覆蓋區A1及A2且製成區A3之一開口之一光阻劑圖案RP4。接下來，藉由一各向同性蝕刻程序移除閘極絕緣膜GI2。接著，藉由一灰化程序等移除光阻劑圖案RP4。
圖19展示形成包含一電荷累積層CSL之一閘極絕緣膜GI3之一步驟。
閘極絕緣膜GI3由具有一絕緣膜OX1、電荷累積層CSL及一絕緣膜OX2之一層狀膜製成。
首先，藉由例如一熱氧化方法或一ISSG (原位蒸汽產生)氧化方法，在鰭片FN3之上表面及側表面上形成例如由氧化矽膜製成之絕緣膜OX1。絕緣膜OX1之一厚度係例如4 nm至6 nm。接下來，藉由例如一CVD方法或一ALD (原子層沈積)方法，在絕緣膜OX1上形成電荷累積層CSL。電荷累積層CSL係具有能夠累積電荷之一陷阱能階之諸如氮化矽膜之一絕緣膜，且具有例如6 nm至10 nm之一厚度。接下來，例如藉由一CVD方法或一ISSG氧化方法，在電荷累積層CSL上形成由例如氧化矽膜製成之絕緣膜OX2。絕緣膜OX2之一厚度係例如6 nm至8 nm。
此時，亦在區A1中之絕緣膜IF3上且在區A2中之閘極絕緣膜GI2上形成絕緣膜OX2及電荷累積層CSL(其等係閘極絕緣膜GI3之部分)。
若在區A1中之鰭片FN1之上表面及側表面上未形成絕緣膜IF3，則在形成絕緣膜OX1之步驟中亦氧化膜FN1之上表面及側表面。若是，則存在相同於上述第一研究實例(圖3)之問題之問題。然而，在第一實施例中，藉由絕緣膜IF3抑制此一問題。
圖20展示移除閘極絕緣膜GI3 (絕緣膜OX2及電荷累積層CSL)及絕緣膜IF3之一步驟。
首先，形成覆蓋區A3且製成區A1及A2之各開口之一光阻劑圖案RP5。接下來，藉由使用含有氫氟酸之溶液移除區A1及A2之各者之絕緣膜OX2。
接下來，藉由使用含有磷酸之溶液來移除區A1之電荷累積層CSL及絕緣膜IF3及區A2之電荷累積層CSL，使得將鰭片FN1之上表面及側表面暴露於外部。在此步驟中，含有磷酸之溶液對區A2之閘極絕緣膜GI2之一蝕刻速率為低，且因此，未移除但留下閘極絕緣膜GI2。接著，藉由一灰化程序等移除光阻劑圖案RP5。
圖21展示形成閘極絕緣膜GI1之一步驟。
藉由一熱氧化方法或一ISSG氧化方法，在鰭片FN1之上表面及側表面上形成例如由氧化矽膜製成之閘極絕緣膜GI1。閘極絕緣膜GI1之一厚度係例如1 nm至3 nm。在此程序中，亦將鰭片FN2及鰭片FN3暴露於氧化氣氛，且因此，在一些情況下，閘極絕緣膜GI2及絕緣膜OX2之厚度略微增加。
替代地，可使用具有高於氮化矽膜之介電常數之一介電常數之金屬氧化物膜作為閘極絕緣膜GI1。例如，例示氧化鋁膜(AlO膜)、氧化鉿膜(HfO2 膜)、矽酸鉿膜(HfSiO膜)、氮化矽酸鉿膜(HfSiON膜)、氧化鋯膜(ZrO2 膜)、氧化鉭膜(Ta2 O5 膜)、氧化鑭膜(La2 O3 膜)、氮氧化鋯矽酸鋯膜(ZrSiON膜)及氮化鋁膜(AlN膜)作為此一金屬氧化物膜。
圖22展示形成閘極電極GE1至GE3之一步驟。
首先，藉由例如一CVD方法，在區A1之閘極絕緣膜GI1上，在區A2之閘極絕緣膜GI2上及在區A3之閘極絕緣膜GI3上形成例如由多晶矽膜製成之一導電膜。接下來，藉由一光微影技術及一各向異性蝕刻程序選擇性地圖案化導電膜。以此方式，形成各由導電膜製成之閘極電極GE1至GE3。
在區A1至A3中，閘極電極GE1至GE3經形成於鰭片FN1至FN3之上表面及側表面上以便在其等之間分別插入閘極絕緣膜GI1至GI3。
此後，透過各種製造步驟，在區A1中形成低電壓MISFET，在區A2中形成高電壓MISFET，且在區A3中形成非揮發性記憶體胞。
關於圖23，將解釋各種製造步驟。應注意，圖23係低電壓MISFET、高電壓MISFET及非揮發性記憶體胞沿閘極長度方向之截面圖，且展示鰭片FN1至FN3之各者之上表面之一狀態。
在形成圖22中之閘極電極GE1至GE3之步驟之後，例如，藉由一光微影技術及一離子植入方法將砷(As)或磷(P)摻雜至鰭片FN1至FN3中，使得在鰭片FN1至FN3中分別形成n型延伸區EX1至E3。
接下來，藉由例如一CVD方法，在鰭片FN1至FN3之各者上形成例如由氧化矽膜或氮化矽膜製成之一絕緣膜以便覆蓋閘極電極GE1至GE3。接下來，對此絕緣膜執行一各向異性蝕刻程序，使得在閘極電極GE1至GE3之各側表面上形成由此絕緣膜製成之一側壁間隔件SW。應注意，側壁間隔件SW可由氧化矽膜及氮化矽膜之一層狀膜製成。
接下來，例如，藉由一光微影技術及一離子植入方法將砷(As)或磷(P)摻雜至鰭片FN1至FN3中，使得在鰭片FN1至FN3上分別形成n型擴散區D1至D3。擴散區D1至D3之各者之一雜質濃度高於延伸區EX1至EX3之各者之雜質濃度。擴散區D1至D3及延伸區EX1至EX3之各者組態低電壓MISET、高電壓MISFET及非揮發性記憶體胞之源極區或汲極區。
接下來，藉由矽化物(自對準矽化物)技術在閘極電極GE1至GE3及擴散區D1至D3之各者上形成一低電阻矽化物層SL。矽化物層SL由例如矽化鈷(CoSi2 )、矽化鎳(NiSi)或矽化鎳鉑(NiPtSi)製成。
在上述程序中，製造根據第一實施例之半導體裝置中包含之低電壓MISET、高電壓MISFET及非揮發性記憶體胞。
接著，在低電壓MISET、高電壓MISFET及非揮發性記憶體胞上方形成一層間絕緣膜、連接至矽化物層SL之一插塞、電連接該插塞之一多層佈線層等。然而，省略其等之解釋及圖解。
在前文中，已基於實施例具體地描述本發明。然而，本發明不限於前述實施例，且可在本發明之範疇內進行各種修改。
例如，在上述實施例中，已例示由一個閘極電極GE3操作之非揮發性記憶體胞。然而，本發明亦可適用於包含兩個閘極電極之一非揮發性記憶體胞，諸如經形成以便覆蓋源極區與汲極區之間的一通道區之一控制閘極電極及一記憶體閘極電極。 相關申請案之交叉參考
2020年4月28日申請之日本專利申請案第2020-078767號之揭示內容，包含說明書、圖式及摘要之全文以引用的方式併入本文中。
A1:區 A2:區 A3:區 C1:快閃記憶體電路區塊 C2:EEPROM (電可擦除及可程式化唯讀記憶體)電路區塊 C3:CPU (中央處理單元)電路區塊 C4:RAM (隨機存取記憶體)電路區塊 C5:類比電路區塊 C6:I/O (輸入/輸出)電路區塊 CHP:半導體晶片 CSL:電荷累積層 D1:n型擴散區 D2:n型擴散區 D3:n型擴散區 EX1:n型延伸區 EX2:n型延伸區 EX3:n型延伸區 FN1:鰭片 FN2:鰭片 FN3:鰭片 FN4:鰭片 GE1:閘極電極 GE2:閘極電極 GE3:閘極電極 GI1:閘極絕緣膜 GI2:閘極絕緣膜 GI3:閘極絕緣膜 IF1:絕緣膜 IF2:絕緣膜 IF3:絕緣膜 MD1:心軸 MD2:心軸 MD3:心軸 MP1:遮罩圖案 MP2:遮罩圖案 OX1:絕緣膜 OX2:絕緣膜 PW1:p型井區/p型井 PW2:井區/p型井 PW3:井區/p型井 RP1:光阻劑圖案 RP2:光阻劑圖案 RP3:光阻劑圖案 RP4:光阻劑圖案 RP5:光阻劑圖案 SL:低電阻矽化物層 SS1:第一表面 SS2:第二表面 SS3:第三表面 SS4:第四表面 STI:元件隔離部分 SUB:半導體基板 SW:側壁間隔件 W1:寬度 W2:寬度 W3:寬度 θ1:角度 θ2:角度 θ3:角度
圖1係展示根據一第一實施例之作為一半導體裝置之一半導體晶片之一佈局組態之一示意圖。
圖2係展示根據一第一研究實例之半導體裝置之製造方法之一截面圖。
圖3係展示接續圖2之半導體裝置之製造方法之一截面圖。
圖4係各展示根據一第二研究實例之一半導體裝置之截面圖。
圖5係展示根據第一實施例之一鰭片之一輪廓之一透視圖。
圖6係各展示根據第一實施例之鰭片之輪廓之截面圖。
圖7係展示根據第一實施例之半導體裝置之製造方法之一截面圖。
圖8係展示接續圖7之半導體裝置之製造方法之一截面圖。
圖9係展示接續圖8之半導體裝置之製造方法之一截面圖。
圖10係展示接續圖9之半導體裝置之製造方法之一截面圖。
圖11係展示接續圖10之半導體裝置之製造方法之一截面圖。
圖12係展示接續圖11之半導體裝置之製造方法之一截面圖。
圖13係展示接續圖12之半導體裝置之製造方法之一截面圖。
圖14係展示接續圖13之半導體裝置之製造方法之一截面圖。
圖15係展示接續圖14之半導體裝置之製造方法之一截面圖。
圖16係展示接續圖15之半導體裝置之製造方法之一截面圖。
圖17係展示接續圖16之半導體裝置之製造方法之一截面圖。
圖18係展示接續圖17之半導體裝置之製造方法之一截面圖。
圖19係展示接續圖18之半導體裝置之製造方法之一截面圖。
圖20係展示接續圖19之半導體裝置之製造方法之一截面圖。
圖21係展示接續圖20之半導體裝置之製造方法之一截面圖。
圖22係展示接續圖21之半導體裝置之製造方法之一截面圖。
圖23係展示接續圖22之半導體裝置之製造方法之一截面圖，該截面圖沿不同於圖7至圖22之一方向。
A1:區
A2:區
A3:區
FN1:鰭片
FN2:鰭片
FN3:鰭片
STI:元件隔離部分
SUB:半導體基板

Claims (20)

  1. 一種半導體裝置之製造方法，該半導體裝置包含一第一區及不同於該第一區之一第二區，該方法包括以下步驟： (a)製備一半導體基板； (b)在該半導體基板上該第一區及該第二區之各者中形成一第一圖案； (c)在該第一圖案之一側表面上且在該半導體基板上該第一區及該第二區之各者中形成由不同於組態該第一圖案之一材料之一材料製成之一第二圖案； (d)選擇性地移除該第一區中之該第二圖案；及 (e)在該步驟(d)之後，在其中該第一圖案留在該半導體基板上該第一區中而該第一圖案及該第二圖案留在該半導體基板上該第二區中之一狀態中，藉由對該半導體基板執行之一第一各向異性蝕刻程序，在該第一區中形成一第一鰭片且在該第二區中形成一第二鰭片， 其中在該步驟(e)中，該第一鰭片自與該第一鰭片相鄰之該半導體基板之一上表面突出，且該第二鰭片自與該第二鰭片相鄰之該半導體基板之該上表面突出。
  2. 如請求項1之半導體裝置之製造方法， 其中在一平面圖中，該第一鰭片沿一第一方向延伸且沿與該第一方向正交之一第二方向具有一第一寬度， 在一平面圖中，該第二鰭片沿一第三方向延伸且沿與該第三方向正交之一第四方向具有一第二寬度，且 該第二寬度大於該第一寬度。
  3. 如請求項2之半導體裝置之製造方法， 其中該第一寬度係在該第一鰭片之不同高度位置處之各自寬度當中之一平均寬度，且 該第二寬度係在該第二鰭片之不同高度位置處之各自寬度當中之一平均寬度。
  4. 如請求項2之半導體裝置之製造方法， 其中該第一鰭片之一側表面沿該第二方向相對於與該第一鰭片相鄰之該半導體基板之該上表面成一第一角度， 該第二鰭片之一側表面具有一第一表面，該第一表面沿該第四方向相對於與該第二鰭片相鄰之該半導體基板之該上表面成一第二角度，且 該第二角度大於該第一角度。
  5. 如請求項4之半導體裝置之製造方法， 其中該第二鰭片之該側表面進一步具有一第二表面，該第二表面經定位低於該第一表面且沿該第四方向相對於與該第二鰭片相鄰之該半導體基板之該上表面成一第三角度，且 該第二角度大於該第三角度。
  6. 如請求項1之半導體裝置之製造方法， 其中該步驟(e)中之該第一各向異性刻蝕程序係在使該半導體基板及該第二圖案易於蝕刻且不使該第一圖案易於該蝕刻之一條件下執行。
  7. 如請求項6之半導體裝置之製造方法， 其中該步驟(e)包含以下步驟： (e1)對該半導體基板執行該第一各向異性蝕刻程序，同時使用該第一圖案作為該第一區中之一遮罩且使用該第一圖案及該第二圖案作為該第二區中之一遮罩；及 (e2)在該步驟(e1)之後，在其中移除該第二圖案之一狀態中，對該半導體基板執行該第一各向異性蝕刻程序，同時使用該第一圖案作為該第一區及該第二區中之一遮罩。
  8. 如請求項7之半導體裝置之製造方法， 其中該第二鰭片之一側表面具有藉由該步驟(e1)及該步驟(e2)形成之一第二表面，及藉由該步驟(e2)形成且高於該第二表面之一第一表面，且 由該第一表面及與該第二鰭片相鄰之該半導體基板之該上表面所成之一第二角度大於由該第二表面及與該第二鰭片相鄰之該半導體基板之該上表面所成之一第三角度。
  9. 如請求項7之半導體裝置之製造方法， 其中組態該半導體基板之一材料及組態該第二圖案之一材料之各者係矽，且 組態該第一圖案之一材料係氧化矽。
  10. 如請求項9之半導體裝置之製造方法， 其中在該步驟(e)中之該第一各向異性蝕刻程序中，使用含有HBr氣體、CHF3 氣體及O2 氣體之混合氣體。
  11. 如請求項1之半導體裝置之製造方法， 其中在該步驟(e)之中間，移除該第二區中之第二圖案， 該方法進一步包括以下步驟： (f)在該步驟(e)之後，移除該第一區中之該第一圖案及該第二區中之該第一圖案； (g)在該步驟(f)之後，在該第一區中之該第一鰭片之一上表面及一側表面上且在該第二區中之該第二鰭片之一上表面及一側表面上形成一第一絕緣膜； (h)在步該驟(g)之後，選擇性地移除該第二區中之該第一絕緣膜；及 (i)在該步驟(h)之後，在其中留下該第一區中之該第一絕緣膜之一狀態中，在該第二區中之該第二鰭片之該上表面及該側表面上形成一第二閘極絕緣膜； (j)在該步驟(i)之後，移除該第一區中之該第一絕緣膜；及 (k)在該步驟(j)之後，在該第一區中之該第一鰭片之該上表面及該側表面上形成具有小於該第二閘極絕緣膜之一厚度之一厚度之一第一閘極絕緣膜。
  12. 如請求項11之半導體裝置之製造方法， 其中在該步驟(i)中，該第二閘極絕緣膜係藉由一熱氧化方法來形成，且由氧化矽製成。
  13. 如請求項12之半導體裝置之製造方法， 其中該第一區係一第一MISFET形成區，其包含該第一閘極絕緣膜，且 該第二區係一第二MISFET形成區，其包含該第二閘極絕緣膜且由高於該第一MISFET之一驅動電壓之一驅動電壓來驅動。
  14. 如請求項11之半導體裝置之製造方法， 其中該步驟(i)進一步包含以下步驟： (i1)藉由一熱氧化方法或一ISSG氧化方法在該第二區中之該第二鰭片之該上表面及該側表面上形成由氧化矽製成之一第二絕緣膜； (i2)在該第二絕緣膜上形成一電荷累積層；及 (i3)在該電荷累積層上形成一第三絕緣膜，且 該第二閘極絕緣膜係由包含該第二絕緣膜、該電荷累積層及該第三絕緣膜之一層狀膜製成。
  15. 如請求項14之半導體裝置之製造方法， 其中該第一區係一第一MISFET形成區，其包含該第一閘極絕緣膜，且 該第二區係一非揮發性記憶體胞形成區，其包含該第二閘極絕緣膜且使用高於該第一MISFET之一驅動電壓之一重寫電壓。
  16. 如請求項11之半導體裝置之製造方法，其進一步包括以下步驟： (l)在該步驟(e)之後，在與該第一鰭片及該第二鰭片相鄰之該半導體基板之該上表面上形成一元件隔離部分； 其中該元件隔離部分之一上表面之一位置低於該第一鰭片之該上表面之一位置及該第二鰭片之該上表面之一位置， 該第一鰭片具有在該第一鰭片最高處之一第一頭部分及定位於該第一鰭片之該第一頭部分與該半導體基板之該上表面之間的一第一側部分， 該第一鰭片之該上表面包含該第一頭部分， 該第一鰭片之該側表面包含該第一側部分， 該第二鰭片具有在該第二鰭片最高處之一第二頭部分及定位於該第二鰭片之該第二頭部分與該半導體基板之該上表面之間的一第二側部分， 該第二鰭片之該上表面包含該第二頭部分，且 該第二鰭片之該側表面包含該第二側部分。
  17. 如請求項1之半導體裝置之製造方法， 其中該步驟(b)進一步包含以下步驟： (b1)在該半導體基板上形成一第一導電膜； (b2)藉由圖案化該第一導電膜來在該半導體基板上該第一區及該第二區之各者中形成一心軸； (b3)在該半導體基板上形成一第四絕緣膜以便覆蓋該第一區之該心軸及該第二區之該心軸； (b4)藉由對該第四絕緣膜執行之一第二各向異性蝕刻程序在該第一區中之該心軸之一側表面上且在該第二區中之該心軸之一側表面上形成該第一圖案；及 (b5)在該步驟(b4)之後，移除該第一區中之該心軸及該第二區中之該心軸。
  18. 如請求項17之半導體裝置之製造方法， 其中該步驟(c)進一步包含以下步驟： (c1)在該半導體基板上形成一第二導電膜以便覆蓋該第一區中之該第一圖案及該第二區中之該第一圖案；及 (c2)藉由對該第二導電膜執行之一第三各向異性蝕刻程序在該第一區中之該第一圖案之該側表面上且在該第二區中之該第一圖案之該側表面上形成該第二圖案。
  19. 一種半導體裝置之製造方法，該半導體裝置包含一第一區及不同於該第一區之一第二區，該方法包括以下步驟： (a)製備一半導體基板； (b)藉由使該半導體基板之一上表面之一部分凹陷，在該第一區中形成一第一鰭片，該第一鰭片係該半導體基板之一部分，自該半導體基板之該經凹陷上表面突出且在一平面圖中沿一第一方向延伸，且在該第二區中形成一第二鰭片，該第二鰭片係該半導體基板之一部分，自該半導體基板之該經凹陷上表面突出且在一平面圖中沿一第三方向延伸； (c)在該步驟(b)之後，在該第一區中之該第一鰭片之一上表面及一側表面上且在該第二區中之該第二鰭片之一上表面及一側表面上形成一第一絕緣膜； (d)在該步驟(c)之後，選擇性地移除該第二區中之該第一絕緣膜； (e)在該步驟(d)之後，在其中留下該第一區中之該第一絕緣膜之一狀態中，在該第二區中之該第二鰭片之該上表面及該側表面上形成一第二閘極絕緣膜； (f)在該步驟(e)之後，移除該第一區中之該第一絕緣膜；及 (g)在該步驟(f)之後，在該第一區中之該第一鰭片之該上表面及該側表面上形成具有小於該第二閘極絕緣膜之一厚度之一厚度之一第一閘極絕緣膜。
  20. 如請求項19之半導體裝置之製造方法， 其中在一平面圖中，該第一鰭片沿與該第一方向正交之一第二方向具有一第一寬度， 在一平面圖中，該第二鰭片沿與該第三方向正交之一第四方向具有一第二寬度， 該第一寬度係在該第一鰭片之不同高度位置處之各自寬度當中之一平均寬度，且 該第二寬度係在該第二鰭片之不同高度位置處之各自寬度當中之一平均寬度，且大於該第一寬度。
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