TWI762215B - 記憶元件及其製造方法 - Google Patents

Abstract

一種記憶元件包括：基底、堆疊結構、多晶矽層、垂直通道結構以及電荷儲存結構。堆疊結構配置在基底上。堆疊結構包括交替堆疊的多個介電層與多個導體層。多晶矽層配置在基底與堆疊結構之間。垂直通道結構貫穿堆疊結構 與多晶矽層。電荷儲存結構至少配置在垂直通道結構與多個導體層之間。

Description

記憶元件及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種記憶元件及其製造方法。

非揮發性記憶體（例如快閃記憶體）由於具有使存入的資料在斷電後也不會消失的優點，因此成為個人電腦和其他電子設備所廣泛採用的一種記憶體。

目前業界較常使用的三維快閃記憶體包括反或式（NOR）快閃記憶體以及反及式（NAND）快閃記憶體。此外，另一種三維快閃記憶體為及式（AND）快閃記憶體，其可應用在多維度的快閃記憶體陣列中而具有高積集度與高面積利用率，且具有操作速度快的優點。因此，三維快閃記憶體的發展已逐漸成為目前的趨勢。

本發明提供一種記憶元件包括：基底、堆疊結構、多晶矽層、垂直通道結構以及電荷儲存結構。堆疊結構配置在基底上。堆疊結構包括交替堆疊的多個介電層與多個導體層。多晶矽層配置在基底與堆疊結構之間。垂直通道結構貫穿堆疊結構與多晶矽層。電荷儲存結構至少配置在垂直通道結構與多個導體層之間。

在本發明的一實施例中，上述的多晶矽層包括摻雜多晶矽材料，且摻雜多晶矽材料為P型摻雜多晶矽材料。

在本發明的一實施例中，上述的垂直通道結構包括：兩個源極/汲極柱，貫穿堆疊結構與多晶矽層，並部分延伸至基底中；絕緣柱，配置在兩個源極/汲極柱之間，以分隔兩個源極/汲極柱；以及通道層，環繞兩個源極/汲極柱。

在本發明的一實施例中，上述的兩個源極/汲極柱中的一者包括：第一部分，內埋在基底中；以及第二部分，配置在第一部分上，其中第一部分的橫截面積小於第二部分的橫截面積，且第一部分與第二部分具有相同的摻雜多晶矽材料，而摻雜多晶矽材料為N型摻雜多晶矽材料。

在本發明的一實施例中，上述的通道層向下突出於多晶矽層的底面，且通道層的底面與多晶矽層的底面之間的距離小於200Å。

在本發明的一實施例中，上述的電荷儲存結構環繞堆疊結構中的每一個導體層，通道層向上突出於最頂導體層的頂面，且通道層的頂面與環繞最頂導體層的相應的電荷儲存結構的頂面之間的距離小於200Å。

在本發明的一實施例中，上述的電荷儲存結構配置在通道層與堆疊結構之間，通道層向上突出於最頂導體層的頂面，且通道層的頂面與最頂導體層的頂面之間的距離小於200Å。

在本發明的一實施例中，上述的通道層包括：主體部，配置在兩個源極/汲極柱與堆疊結構之間，且配置在兩個源極/汲極柱與多晶矽層之間；以及延伸部，連接主體部的底面，並部分延伸至兩個源極/汲極柱中。

在本發明的一實施例中，上述的記憶元件，更包括閘介電層配置在多晶矽層與通道層之間。

在本發明的一實施例中，上述的堆疊結構中的多個導體層的材料不同於多晶矽層的材料。

本發明提供一種記憶元件的製造方法，包括：在基底上形成蝕刻停止層；在蝕刻停止層上形成堆疊結構，其中堆疊結構包括交替堆疊的多個介電層與多個導體層；以及形成貫穿堆疊結構與蝕刻停止層的垂直通道結構。

在本發明的一實施例中，上述的蝕刻停止層包括摻雜多晶矽材料，且摻雜多晶矽材料為P型摻雜多晶矽材料。

在本發明的一實施例中，在上述的基底上形成蝕刻停止層之前，方法更包括在基底中形成兩個多晶矽層。

在本發明的一實施例中，上述的垂直通道結構包括：兩個源極/汲極柱，貫穿堆疊結構與蝕刻停止層，並部分延伸至基底中；絕緣柱，配置在兩個源極/汲極柱之間，以分隔兩個源極/汲極柱；以及通道層，環繞兩個源極/汲極柱。

在本發明的一實施例中，上述的兩個源極/汲極柱中的一者包括：：第一部分，內埋在基底中；以及第二部分，配置在第一部分上，其中第一部分的橫截面積小於第二部分的橫截面積，且第一部分與第二部分具有相同的摻雜多晶矽材料，而摻雜多晶矽材料為N型摻雜多晶矽材料。

在本發明的一實施例中，上述的通道層向上突出於最頂導體層的頂面，且通道層的頂面與最頂導體層的頂面之間的距離小於200Å。

在本發明的一實施例中，上述的通道層向下突出於蝕刻停止層的底面，且通道層的底面與蝕刻停止層的底面之間的距離小於200Å。

在本發明的一實施例中，上述的堆疊結構中的多個導體層的材料不同於蝕刻停止層的材料。

在本發明的一實施例中，上述的方法更包括將電荷儲存層形成在堆疊結構與通道層之間。

在本發明的一實施例中，在形成上述的多個導體層之前，上述的方法更包括形成電荷儲存層，以環繞多個導體層。

基於上述，本實施例將P型多晶矽層形成在基底與堆疊結構之間，以將此P型多晶矽層當作後續垂直通道開孔（vertical channel holes）的蝕刻停止層，從而避免過度蝕刻。另外，本實施例將兩個N型多晶矽層形成在基底中，以將此兩個N型多晶矽層當作後續源極/汲極開孔的蝕刻停止層，從而避免過度蝕刻。

此外，本實施例還將通道層向上突出於電荷儲存層的頂面至一小於200Å的距離，並將通道層向下突出於P型多晶矽層的底面至一小於200Å的距離，以有效地降低不必要的寄生漏電流，進而增加記憶元件的操作裕度。

參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之元件標號表示相同或相似之元件，以下段落將不再一一贅述。

圖1A至圖1R是依照本發明第一實施例的一種記憶元件1的製造流程的剖面示意圖。圖2A至圖2R分別是沿著圖1A至圖1R的A-A切線的平面示意圖。以下實施例是以三維快閃記憶體為及式（AND）快閃記憶體為例來說明，但本發明不以此為限。

請參照圖1A與圖2A，首先，提供基底100。在一實施例中，基底100包括介電基底。介電基底可以是形成在矽基板上的介電層，例如是氧化矽層。

接著，在基底100中形成多晶矽層102、104。在一實施例中，多晶矽層102、104的形成方法可包括：在基底100中形成開口；在開口中形成多晶矽材料；以及對多晶矽材料進行平坦化製程。在一實施例中，多晶矽層102、104可具有相同材料，例如是摻雜多晶矽材料。舉例來說，多晶矽層102、104可以是N型摻雜（N+）多晶矽層。

之後，在基底100上依序形成蓋層106與多晶矽層108。在一實施例中，蓋層106的材料包括介電材料，例如是氧化矽。在一實施例中，多晶矽層108的材料包括摻雜多晶矽材料。舉例來說，多晶矽層108可以是P型摻雜（P+）多晶矽層。在替代實施例中，多晶矽層108包括高功函數材料，例如是功函數高於4 eV的材料。在其他實施例中，多晶矽層108可以是功函數高於4.5 eV的材料。在其他實施例中，多晶矽層108與多晶矽層102、104可具有不同導電類型。

然後，在多晶矽層108上形成堆疊結構110，使得蓋層106與多晶矽層108配置在基底100與堆疊結構110之間。具體來說，堆疊結構110包括交替堆疊的多個介電層112與多個犧牲層114。在一實施例中，介電層112與犧牲層114可以是不同的介電材料。舉例來說，介電層112可以是氧化矽層；犧牲層114可以是氮化矽層。在一實施例中，介電層112與犧牲層114的數量可以是8層、16層、32層、64層或更多層。

請參照圖1B與圖2B，在堆疊結構110中形成開口10（亦可稱為第一開口）。如圖1B所示，開口10貫穿堆疊結構110，且暴露出多晶矽層108。在此實施例中，多晶矽層108可視為形成開口10的蝕刻停止層，以避免過度蝕刻。在此情況下，開口10可視為垂直通道開孔。在一實施例中，以平面圖2B的角度來看，開口10具有圓形的輪廓，但本發明不限於此。在其他實施例中，開口10可具有其他形狀的輪廓，例如橢圓形、矩形、多邊形或其組合。

請參照圖1C與圖2C，將開口10向下延伸以形成貫穿多晶矽層108的開口12（亦可稱為第二開口）。在此實施例中，蓋層106可視為形成開口12的蝕刻停止層，以避免過度蝕刻。詳細地說，如圖1C所示，開口12亦可部分延伸至蓋層106中。在一實施例中，開口12與開口10空間連通，且開口12的寬度小於或等於開口10的寬度。也就是說，多晶矽層108的側壁108s可突出於介電層112的側壁112s。

請參照圖1D與圖2D，對多晶矽層108進行乾式蝕刻製程，以側向凹蝕多晶矽層108，使得多晶矽層108的側壁108s’內凹於介電層112的側壁112s。在此情況下，如圖1D所示，凹陷14可形成在蓋層106、堆疊結構110以及多晶矽層108之間。在一實施例中，上述的乾式蝕刻製程包括化學乾式蝕刻（chemical dry etching，CDE）製程。上述的化學乾式蝕刻製程包括使用對多晶矽層108具有高的蝕刻選擇性的蝕刻氣體。也就是說，在上述的乾式蝕刻製程中，外露於開口12的多晶矽層108被移除，但蓋層106、介電層112以及犧牲層114則不被移除或僅少量移除。某種程度來說，上述的乾式蝕刻製程可避免多晶矽層108的突出，且可形成更平滑的輪廓，以利於後續沉積製程。

請參照圖1E與圖2E，進行氧化處理，以在外露於開口10的犧牲層114的側壁114s上形成氧化物層124（亦可稱為第一氧化物層），並在外露於開口12的多晶矽層108的側壁108s’上形成氧化物層128（亦可稱為第二氧化物層）。在一實施例中，氧化物層124與氧化物層128具有不同材料。舉例來說，氧化物層124可以是氮氧化矽層，而氧化物層128則可以是氧化矽層。在一實施例中，氧化處理包括熱氧化法，濕式氧化法或其組合。值得注意的是，由於多晶矽層108的氧化速度快於犧牲層114的氧化速度，因此，氧化物層128的厚度128t可大於氧化物層124的厚度124t。如圖1E所示，氧化物層128可填滿凹陷14，使得氧化物層128的側壁128s、介電層112的側壁112s以及氧化物層124的側壁124s實質上共平面。也就是說，開口12的寬度可實質上等於開口10的寬度，以下段落便將開口10、12的組合稱為複合開口20。但本發明不以此為限，在其他實施例中，氧化物層128的側壁128s、介電層112的側壁112s以及氧化物層124的側壁124s亦可有些許落差。

在替代實施例中，可選擇不進行上述的乾式蝕刻製程。也就是說，不側向凹蝕多晶矽層108。在此情況下，在進行氧化處理之後，氧化物層128的側壁128s’可突出於介電層112的側壁112s以及氧化物層124的側壁124s，如圖3所示。在此實施例中，氧化物層128可延伸至後續形成的垂直通道結構130（如圖1O）中。

請參照圖1F與圖2F，在基底100上形成通道材料132a。具體來說，如圖1F所示，通道材料132a共形地覆蓋堆疊結構110的頂面以及複合開口20的表面。在一實施例中，通道材料132a包括未經摻雜的多晶矽材料或是本徵（intrinsic）多晶矽材料，其形成方法可以是化學氣相沉積法（CVD）。

請參照圖1G與圖2G，在通道材料132a上形成間隙壁材料133a。在一實施例中，間隙壁材料133a包括低溫氧化物（LTO），其形成方法可以是低溫氧化物沉積法。

請參照圖1H與圖2H，進行第一非等向性蝕刻製程，以移除堆疊結構110的頂面上以及複合開口20的底面上的間隙壁材料133a，進而在複合開口20的側壁上形成間隙壁133。在一實施例中，上述的第一非等向性蝕刻製程包括反應性離子蝕刻（RIE）製程。

請參照圖1I與圖2I，進行第二非等向性蝕刻製程，以移除堆疊結構110的頂面上以及複合開口20的底面上的通道材料132a，進而形成通道層132。具體來說，如圖1I所示，通道層132也是以間隙壁的形式，形成在堆疊結構110與間隙壁133之間，以及多晶矽層108與間隙壁133之間。在一實施例中，通道層132的頂面132t可與堆疊結構110的頂面110t共平面，且通道層132的頂面132t可低於間隙壁133的頂面133t。在一實施例中，上述的第二非等向性蝕刻製程包括反應性離子蝕刻（RIE）製程。

請參照圖1J與圖2J，以間隙壁133為罩幕，對通道層132進行過蝕刻製程，進而調整通道層132的高度。在一實施例中，通道層132的頂面132t’可被降低至低於堆疊結構110的頂面110t。舉例來說，通道層132的頂面132t’可介於最頂介電層112tm的頂面112t與最頂犧牲層114tm的頂面114t之間。在本實施例中，通道層132的頂面132t’與最頂犧牲層114tm的頂面114t之間的距離D1小於200Å。在一實施例中，距離D1可介於30Å至200Å之間。在替代實施例中，距離D1可介於100Å至200Å之間。在一些實施例中，上述的過蝕刻製程包括使用對通道層132具有高的蝕刻選擇性的蝕刻氣體。也就是說，在上述的過蝕刻製程中，大部分的通道層132被移除，但蓋層106、介電層112以及間隙壁133則不被移除或僅少量移除。

請參照圖1K與圖2K，在調整通道層132的高度之後，移除間隙壁133，以暴露出通道層132。在一實施例中，移除間隙壁133的方法可包括濕式蝕刻法、乾式蝕刻法或其組合。

請參照圖1K至圖1L與圖2K至圖2L，在複合開口20中形成介電材料135，並在介電材料135中形成絕緣柱134。具體來說，藉由化學氣相沉積法在複合開口20中形成介電材料135。值得注意的是，介電材料135並未將複合開口20填滿，而是保留複合開口20的中央部分。之後，在複合開口20中形成絕緣柱134，以將複合開口20的中央部分填滿。在一實施例中，絕緣柱134與介電材料135可具有不同介電材料。舉例來說，絕緣柱134可以是氮化矽，而介電材料135可以是氧化矽。在其他實施例中，也可以是先以介電材料135將複合開口20填滿，然後在介電材料135中形成中央開口，並以絕緣柱134填滿此中央開口。在此實施例中，絕緣柱134可貫穿介電材料135與蓋層106，以接觸多晶矽層102、104之間的基底100。

請參照圖1M與圖2M，在介電材料135中形成兩個開口16、18（亦可稱為第三開口）。具體來說，開口16貫穿介電材料135及與蓋層106，以暴露出基底100中的多晶矽層102；而開口18貫穿介電材料135及與蓋層106，以暴露出基底100中的多晶矽層104。在此情況下，開口16、18可視為源極/汲極開孔。在一實施例中，以平面圖2M的角度來看，開口16、18具有圓形的輪廓，但本發明不限於此。在其他實施例中，開口16、18可具有其他形狀的輪廓，例如橢圓形、矩形、多邊形或其組合。在本實施例中，開口16、18分別形成在絕緣柱134的相對兩側，且不與絕緣柱134以及通道層132接觸，但本發明不限於此。在其他實施例中，開口16、18可與絕緣柱134及/或通道層132接觸。開口16、18可用以界定本實施例的記憶元件的源極/汲極的位置。在本實施例中，形成開口16、18的布局與形成多晶矽層102、104的布局相同。也就是說，上述兩道製程可適用於同一光罩，以減少製造成本。

請參照圖1N與圖2N，加寬開口16、18的橫截面積，以使加寬後的開口22、24各自與絕緣柱134以及/或通道層132接觸。在一實施例中，加寬開口16、18的方法例如是對開口16、18進行等向性蝕刻製程。詳細地說，在進行等向性蝕刻製程時，利用絕緣柱134（例如是氮化矽）、通道層132（例如是多晶矽）以及多晶矽層102、104作為蝕刻停止層以移除開口16、18周圍的介電材料135（例如是氧化矽）。在此情況下，加寬後的開口22、24便可與絕緣柱134以及/或通道層132接觸，如圖2N所示。但本發明不以此為限，在其他實施例中，如圖1N所示，拓寬後的開口22、24的一側可與通道層132接觸，而拓寬後的開口22、24的另一側則不與絕緣柱134接觸。

請參照圖1O與圖2O，在拓寬後的開口22、24中分別填入多晶矽材料142、144，以與多晶矽層102、104接觸，進而形成本實施例的記憶元件的第一源極/汲極柱136與第二源極/汲極柱138。在本實施例中，多晶矽材料142、144與多晶矽層102、104具有相同的材料，例如是N型摻雜（N+）多晶矽材料。在此情況下，第一源極/汲極柱136可包括內埋在基底100中的多晶矽層102（亦可稱為第一部分）以及配置在多晶矽層102上的多晶矽材料142（亦可稱為第二部分）。另外，第二源極/汲極柱138亦可包括內埋在基底100中的多晶矽層104以及配置在多晶矽層104上的多晶矽材料144。如圖2O所示，多晶矽層102、104的橫截面積（以虛線表示）小於多晶矽材料142、144的橫截面積，且多晶矽層102、104位於多晶矽材料142、144的範圍內。在形成源極/汲極柱136、138之後，便完成了本發明的垂直通道結構130。如圖1O所示，垂直通道結構130貫穿堆疊結構110、多晶矽層108以及蓋層106，以接觸基底100。具體來說，垂直通道結構130可包括通道層132、絕緣柱134、介電材料135、第一源極/汲極柱136以及第二源極/汲極柱138。第一源極/汲極柱136與第二源極/汲極柱138貫穿介電材料135，並部分延伸至基底100中。絕緣柱134配置在第一源極/汲極柱136與第二源極/汲極柱138之間，以分隔第一源極/汲極柱136與第二源極/汲極柱138。另外，如平面圖2O所示，通道層132橫向環繞絕緣柱134、介電材料135、第一源極/汲極柱136以及第二源極/汲極柱138。

在形成垂直通道結構130之後，可進行閘極替換製程，以將堆疊結構110中的犧牲層114替換成導體層154，如圖1P至圖1R與圖2P至圖2R所示。

首先，請參照圖1P與圖2P，在垂直通道結構130旁的堆疊結構110中形成狹縫（slit）30。狹縫30貫穿堆疊結構110、多晶矽層108以及蓋層106，以暴露出基底100的一部分。雖然圖1P所繪示的狹縫30的底面低於蓋層106的底面，但本發明不以此為限。在其他實施例中，只要狹縫30的底面等於或低於最底犧牲層114bm的底面，即為本發明所保護的範疇。

接著，請參照圖1Q與圖2Q，進行蝕刻製程，移除犧牲層114，以在介電層112之間形成多個空隙34。空隙34橫向暴露出氧化物層124。也就是說，空隙34是由介電層112與氧化物層124所定義的。值得注意的是，氧化物層124可視為上述的蝕刻製程的蝕刻停止層，以避免過度蝕刻進而損壞通道層132。在一實施例中，所述蝕刻製程可以是濕式蝕刻製程。舉例來說，當犧牲層114為氮化矽時，所述蝕刻製程可以是使用含有磷酸的蝕刻液，並將所述蝕刻液倒入狹縫30中，藉此移除犧牲層114。由於所述蝕刻液對於犧牲層114具有高蝕刻選擇性，因此，犧牲層114可被完全移除，而介電層112、多晶矽層108以及蓋層106未被移除或僅少量移除。

請參照圖1R與圖2R，在空隙34中依序形成電荷儲存層120與導體層154，由此完成了本發明的記憶元件1。具體來說，如圖1R所示，電荷儲存層120共形覆蓋空隙34，以環繞導體層154。在一實施例中，電荷儲存層120可以是氧化物/氮化物/氧化物（ONO）的複合層、氧化物/氮化物/氧化物/氮化物/氧化物（ONONO）的複合層、矽/氧化物/氮化物/氧化物/矽（SONOS）的複合層或是其他合適的材料。在一實施例中，導體層154的材料例如為多晶矽、非晶矽、鎢（W）、鈷（Co）、鋁（Al）、矽化鎢（WSi _x）或矽化鈷（CoSi _x）。此外，在形成電荷儲存層120之後且在形成導體層154之前，可在電荷儲存層120與導體層154之間依序形成緩衝層以及阻障層。緩衝層的材料例如為介電常數大於7的高介電常數的材料，例如氧化鋁（Al ₂O ₃）、氧化鉿（HfO ₂）、氧化鑭（La ₂O ₅）、過渡金屬氧化物、鑭系元素氧化物或其組合。阻障層的材料例如為鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）或其組合。

在本實施例中，記憶元件1具有多個記憶單元160。詳細地說，如圖1R所示，在記憶元件1中，具有彼此堆疊的4個記憶單元160。但本發明不以此為限，在其他實施例中，記憶單元160的數量可隨著堆疊結構210中的導體層154的數量來調整。另外，雖然圖1R與圖2R僅繪示出單一個垂直通道結構130，但本發明不以此為限。在替代實施例中，記憶元件1可包括多個垂直通道結構130，且這些垂直通道結構130可在上視角度中以陣列的方式排列。

為了對記憶元件1進行操作，在製造記憶元件1之後，會在記憶元件1上方形成導電線以電性連接至記憶元件1。在本實施例中，在作為源極的第一源極/汲極柱136上方形成並與其電性連接的一些導電線作為源極線，在作為汲極的第二源極/汲極柱138上方形成並與其電性連接的其他導電線作為位元線，且這些源極線與位元線彼此平行排列而彼此不接觸。

以下對記憶元件1中的記憶單元160的操作進行說明。

對於記憶元件1來說，可個別地對每一個記憶單元160進行操作。可對記憶單元160的第一源極/汲極柱136、第二源極/汲極柱138與對應的導體層154（可視為閘極或字元線）施加操作電壓，來進行寫入（程式化）操作、讀取操作或抹除操作。在對第一源極/汲極柱136與第二源極/汲極柱138施加寫入電壓時，由於第一源極/汲極柱136與第二源極/汲極柱138與通道層132連接，因此電子可沿著第一電路徑E1與第二電路徑E2（例如是雙面（double sides）電路徑）傳送並儲存在整個電荷儲存結構120中。

值得注意的是，記憶元件1還包括配置在堆疊結構210與基底100之間的電晶體170。在本實施例中，電晶體170可以是，但不限於是金氧半導體場效電晶體（Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET）。具體來說，如圖1R所示，電晶體170可包括用以當作閘極的多晶矽層108、用以當作閘介電層的氧化物層128、用以當作源極的第一源極/汲極柱136以及用以當作汲極的第二源極/汲極柱138。在對上方的記憶單元160進行讀取操作時，可對多晶矽層108施加0V或接地，以關閉（turn-off）不必要的寄生漏電流（parasitic leakage current），進而提升記憶元件1的效能。

圖4繪示為圖1R的區域140的放大圖，而圖5繪示為圖1R的區域150的放大圖。

請參照圖4，通道層132的頂面132t’可介於最頂介電層112tm的頂面112t與電荷儲存層120的頂面120t之間。在本實施例中，通道層132的頂面132t’與電荷儲存層120的頂面120t之間的距離D2小於200Å。在一實施例中，距離D2可介於30Å至200Å之間。在替代實施例中，距離D2可介於100Å至200Å之間。值得注意的是，當通道層132突出於電荷儲存層120的頂面120t的距離D2大於200Å時，會在最頂導體層154tm操作時產生不必要的寄生漏電流，進而影響記憶元件1的效能。因此，本發明將通道層132突出於電荷儲存層120的頂面120t的距離D2控制在小於200Å，以有效地降低不必要的寄生漏電流，進而增加記憶元件1的操作裕度（operation window）。

請參照圖5，通道層132的底面132bt可向下突出於多晶矽層108的底面108bt。在本實施例中，通道層132的底面132bt與多晶矽層108的底面108bt之間的距離D3小於200Å。在一實施例中，距離D3可介於30Å至200Å之間。在替代實施例中，距離D3可介於100Å至200Å之間。值得注意的是，當通道層132突出於多晶矽層108的底面108bt的距離D3大於200Å時，會在進行讀取操作時產生不必要的寄生漏電流，進而影響記憶元件1的效能。因此，本發明將通道層132突出於多晶矽層108的底面108bt的距離D3控制在小於200Å，以有效地降低不必要的寄生漏電流，進而增加記憶元件1的操作裕度。

在一實施例中，如圖5所示，通道層132可包括主體部MP與延伸部EP。主體部MP配置在源極/汲極柱138（或136）與堆疊結構210之間，且配置在源極/汲極柱138（或136）與多晶矽層108之間。延伸部EP連接主體部MP的底面，並側向延伸至源極/汲極柱138（或136）中。在一些實施例中，延伸部EP的厚度實質上等於距離D3，亦即延伸部EP的厚度可小於200Å。

上述的第一實施例的記憶元件1是以氧化物/氮化物/氧化物最後（ONO last）製程來形成電荷儲存層120。但本發明不以此為限，第二實施例的記憶元件2亦可以ONO優先（ONO first）製程來形成電荷儲存層220，詳細說明請參照以下段落。

圖6是依照本發明第二實施例的一種記憶元件2的剖面示意圖。圖7繪示為圖6的區域270的放大圖，而圖8繪示為圖6的區域280的放大圖。

請參照圖6，第二實施例的記憶元件2與第一實施例的記憶元件1相似，相同或相似的構件則以相同或相似的元件標號來表示，於此便不再贅述。上述兩者主要不同之處在於：記憶元件2的電荷儲存層220配置在通道層132與堆疊結構210之間。具體來說，電荷儲存層220的形成方法可包括：在通道材料形成之前，形成電荷儲存材料以共形地覆蓋堆疊結構110的頂面以及複合開口20的表面；以及進行非等向性蝕刻製程，以移除堆疊結構110的頂面上以及複合開口20底面上的電荷儲存材料，進而在複合開口20的側壁上形成電荷儲存層220。也就是說，電荷儲存層220是以間隙壁的形式形成在複合開口20的側壁上。在形成電荷儲存層220之後，接續圖1F至圖1K的步驟來形成通道層132，並接續圖1L至圖1R的步驟來形成垂直通道結構130以及導體層154。在此情況下，如圖6所示，通道層132與電荷儲存層220可在垂直於基底100的頂面的方向上連續地延伸。

另外，在進行閘極替換製程時，由於電荷儲存層220已先形成在通道層132與堆疊結構110之間，因此將導體層154填入介電層112之間的空隙34（如圖1Q所示）中時，導體層154可直接接觸相鄰的介電層112與相應的氧化物層124。在不形成氧化物層124的替代實施例中，導體層154可直接接觸電荷儲存層220。

值得注意的是，如圖7所示，記憶元件2的通道層132與電荷儲存層220向上突出於最頂導體層154tm的頂面154t，且通道層132的頂面132t’與最頂導體層154tm的頂面154t之間的距離D4小於200Å。在一實施例中，距離D4可介於30Å至200Å之間。在替代實施例中，距離D4可介於100Å至200Å之間。值得一提的是，當通道層132突出於最頂導體層154tm的頂面154t的距離D4大於200Å時，會在最頂導體層154tm操作時產生不必要的寄生漏電流，進而影響記憶元件2的效能。因此，本發明將通道層132突出於最頂導體層154tm的頂面154t的距離D4控制在小於200Å，以有效地降低不必要的寄生漏電流，進而增加記憶元件2的操作裕度。

此外，請參照圖8，通道層132與電荷儲存層220向下突出於多晶矽層108的底面108bt，且通道層132的底面132bt與多晶矽層108的底面108bt之間的距離D5小於200Å。在一實施例中，距離D5可介於30Å至200Å之間。在替代實施例中，距離D5可介於100Å至200Å之間。值得注意的是，當通道層132突出於多晶矽層108的底面108bt的距離D5大於200Å時，會在進行讀取操作時產生不必要的寄生漏電流，進而影響記憶元件2的效能。因此，本發明將通道層132突出於多晶矽層108的底面108bt的距離D5控制在小於200Å，以有效地降低不必要的寄生漏電流，進而增加記憶元件2的操作裕度。

綜上所述，本實施例將P型多晶矽層形成在基底與堆疊結構之間，以將此P型多晶矽層當作後續垂直通道開孔的蝕刻停止層，從而避免過度蝕刻。另外，本實施例將兩個N型多晶矽層形成在基底中，以將此兩個N型多晶矽層當作後續源極/汲極開孔的蝕刻停止層，從而避免過度蝕刻。

此外，本實施例還將通道層向上突出於電荷儲存層的頂面至一小於200Å的距離，並將通道層向下突出於P型多晶矽層的底面至一小於200Å的距離，以有效地降低不必要的寄生漏電流，進而增加記憶元件的操作裕度。

1、2:記憶元件 10、12、16、18、20、22、24:開口 14:凹陷 30:狹縫 32:空隙 100:基底 102、104:多晶矽層 106:蓋層 108:多晶矽層 108bt、132bt:底面 108s、108s’、112s、114s、124s、128s、128s’:側壁 110、210:堆疊結構 110t、112t、114t、132t、132t’、133t、154t:頂面 112:介電層 112tm:最頂介電層 114:犧牲層 114tm:最頂犧牲層 120、220:電荷儲存層 124、128:氧化物層 124t、128t:厚度 130:垂直通道結構 132:通道層 132a:通道材料 133:間隙壁 133a:間隙壁材料 134:絕緣柱 135:介電材料 136:第一源極/汲極柱 138:第二源極/汲極柱 140、150、270、280:區域 142、144:多晶矽材料 154:導體層 154tm:最頂導體層 160:記憶單元 170:電晶體 D1、D2、D3、D4、D5:距離 EP:延伸部 MP:主體部

圖1A至圖1R是依照本發明第一實施例的一種記憶元件的製造流程的剖面示意圖。 圖2A至圖2R分別是沿著圖1A至圖1R的A-A切線的平面示意圖。 圖3是依照本發明替代實施例的一種記憶元件的剖面示意圖。 圖4與圖5分別是圖1R的區域的放大圖。 圖6是依照本發明第二實施例的一種記憶元件的剖面示意圖。 圖7與圖8分別是圖6的區域的放大圖。

1:記憶元件

30:狹縫

100:基底

102、104:多晶矽層

106:蓋層

108:多晶矽層

112:介電層

112tm:最頂介電層

120:電荷儲存層

124、128:氧化物層

130:垂直通道結構

132:通道層

134:絕緣柱

135:介電材料

136:第一源極/汲極柱

138:第二源極/汲極柱

140、150:區域

154:導體層

154tm:最頂導體層

160:記憶單元

170:電晶體

210:堆疊結構

Claims (20)

1. 一種記憶元件，包括： 基底； 堆疊結構，配置在所述基底上，其中所述堆疊結構包括交替堆疊的多個介電層與多個導體層； 多晶矽層，配置在所述基底與所述堆疊結構之間； 垂直通道結構，貫穿所述堆疊結構與所述多晶矽層；以及 電荷儲存結構，至少配置在所述垂直通道結構與所述多個導體層之間。
2. 如請求項1所述的記憶元件，其中所述多晶矽層包括摻雜多晶矽材料，且所述摻雜多晶矽材料為P型摻雜多晶矽材料。
3. 如請求項1所述的記憶元件，其中所述垂直通道結構包括： 兩個源極/汲極柱，貫穿所述堆疊結構與所述多晶矽層，並部分延伸至所述基底中； 絕緣柱，配置在所述兩個源極/汲極柱之間，以分隔所述兩個源極/汲極柱；以及 通道層，環繞所述兩個源極/汲極柱。
4. 如請求項3所述的記憶元件，其中所述兩個源極/汲極柱中的一者包括： 第一部分，內埋在所述基底中；以及 第二部分，配置在所述第一部分上，其中所述第一部分的橫截面積小於所述第二部分的橫截面積，且所述第一部分與所述第二部分具有相同的摻雜多晶矽材料，而所述摻雜多晶矽材料為N型摻雜多晶矽材料。
5. 如請求項3所述的記憶元件，其中所述通道層向下突出於所述多晶矽層的底面，且所述通道層的底面與所述多晶矽層的所述底面之間的距離小於200Å。
6. 如請求項3所述的記憶元件，其中所述電荷儲存結構環繞所述堆疊結構中的每一個導體層，所述通道層向上突出於最頂導體層的頂面，且所述通道層的頂面與環繞所述最頂導體層的相應的電荷儲存結構的頂面之間的距離小於200Å。
7. 如請求項3所述的記憶元件，其中所述電荷儲存結構連續延伸在所述通道層與所述堆疊結構之間，所述通道層向上突出於所述最頂導體層的頂面，且所述通道層的頂面與所述最頂導體層的所述頂面之間的距離小於200Å。
8. 如請求項3所述的記憶元件，其中所述通道層包括： 主體部，配置在所述兩個源極/汲極柱與所述堆疊結構之間，且配置在所述兩個源極/汲極柱與所述多晶矽層之間；以及 延伸部，連接所述主體部的底面，並部分延伸至所述兩個源極/汲極柱中。
9. 如請求項3所述的記憶元件，更包括閘介電層配置在所述多晶矽層與所述通道層之間。
10. 如請求項3所述的記憶元件，其中所述堆疊結構中的所述多個導體層的材料不同於所述多晶矽層的材料。
11. 一種記憶元件的製造方法，包括： 在基底上形成蝕刻停止層； 在所述蝕刻停止層上形成堆疊結構，其中所述堆疊結構包括交替堆疊的多個介電層與多個導體層；以及 形成貫穿所述堆疊結構與所述蝕刻停止層的垂直通道結構。
12. 如請求項11所述的記憶元件的製造方法，其中所述蝕刻停止層包括摻雜多晶矽材料，且所述摻雜多晶矽材料為P型摻雜多晶矽材料。
13. 如請求項11所述的記憶元件的製造方法，其中在所述基底上形成所述蝕刻停止層之前，所述方法更包括在所述基底中形成兩個多晶矽層。
14. 如請求項13所述的記憶元件的製造方法，其中所述垂直通道結構包括： 兩個源極/汲極柱，貫穿所述堆疊結構與所述蝕刻停止層，並部分延伸至所述基底中； 絕緣柱，配置在所述兩個源極/汲極柱之間，以分隔所述兩個源極/汲極柱；以及 通道層，環繞所述兩個源極/汲極柱。
15. 如請求項14所述的記憶元件的製造方法， 其中所述兩個源極/汲極柱中的一者包括： 第一部分，內埋在所述基底中；以及 第二部分，配置在所述第一部分上，其中所述第一部分的橫截面積小於所述第二部分的橫截面積，且所述第一部分與所述第二部分具有相同的摻雜多晶矽材料，而所述摻雜多晶矽材料為N型摻雜多晶矽材料。
16. 如請求項14所述的記憶元件的製造方法，所述通道層向上突出於最頂導體層的頂面，且所述通道層的所述頂面與所述最頂導體層的所述頂面之間的距離小於200Å。
17. 如請求項14所述的記憶元件的製造方法，其中所述通道層向下突出於所述蝕刻停止層的底面，且所述通道層的底面與所述蝕刻停止層的所述底面之間的距離小於200Å。
18. 如請求項14所述的記憶元件的製造方法，其中所述堆疊結構中的所述多個導體層的材料不同於所述蝕刻停止層的材料。
19. 如請求項14所述的記憶元件的製造方法，更包括將電荷儲存層形成在所述堆疊結構與所述通道層之間。
20. 如請求項11所述的記憶元件的製造方法，其中在形成所述多個導體層之前，所述方法更包括形成電荷儲存層，以環繞所述多個導體層。

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