JP2008034820A - 不揮発性メモリ素子及びその製造方法 - Google Patents

不揮発性メモリ素子及びその製造方法 Download PDF

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Abstract

【課題】不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】半導体基板の内部にリセスされてそれぞれ形成された複数の第１制御ゲート電極と、複数の第１制御ゲート電極の隣接した一対の間にそれぞれ配置され、複数の第１制御ゲート電極の上端に位置するように、半導体基板上にそれぞれ形成された複数の第２制御ゲート電極と、半導体基板と複数の第１制御ゲート電極との間にそれぞれ介在された複数の第１ストレージノード膜と、半導体基板と複数の第２制御ゲート電極との間にそれぞれ介在された複数の第２ストレージノード膜と、を備えることを特徴とする不揮発性メモリ素子である。
【選択図】図５

Description

本発明は、半導体メモリ素子及びその製造方法に係り、特にリセスタイプの制御ゲート電極を備える半導体メモリ素子及びその製造方法に関する。
最近、半導体製品の小型化及び高速化の趨勢につれて、このような半導体製品に使われる半導体メモリ素子は、さらに高集積化され、かつ高速化されている。これにより、従来の平面型構造の代わりに、立体型構造を有する半導体メモリ素子が導入されている。例えば、立体型構造の半導体メモリ素子は、半導体基板の内部に延びたリセスタイプの制御ゲート電極を備えうる。
このような立体型構造の不揮発性メモリ素子は、平面型構造に比べて、広いチャンネル面積を有し、それにより、高い動作速度を有しうる。このような動作速度の向上は、半導体メモリ素子の速度を上げうる。
しかし、立体型構造の半導体メモリ素子の集積度の向上は、限界がある。それは、立体型構造の半導体メモリ素子でソース領域及びドレイン領域のような不純物ドーピング領域は、依然として広い面積を占めている。特に、集積度面で有利なＮＡＮＤ構造の半導体メモリ素子でも、ソース領域及びドレイン領域は、交互に配列されて広い面積を占めていて、集積度の向上に制約となっている。
本発明が解決しようとする技術的課題は、前述した問題点を克服するために案出されたものであって、高集積化の可能な不揮発性メモリ素子を提供することである。
本発明が解決しようとする他の技術的課題は、前記不揮発性メモリ素子の製造方法を提供することである。
前記課題を達成するための本発明の一形態による不揮発性メモリ素子は、半導体基板の内部にリセスされて（埋め込まれて）それぞれ形成された複数の第１制御ゲート電極を備える。複数の第２制御ゲート電極は、前記複数の第１制御ゲート電極の隣接した一対の間にそれぞれ配置され、前記複数の第１制御ゲート電極の上端に位置するように、前記半導体基板上にそれぞれ形成される。複数の第１ストレージノード膜は、前記半導体基板と前記複数の第１制御ゲート電極との間にそれぞれ介在される。そして、複数の第２ストレージノード膜は、前記半導体基板と前記複数の第２制御ゲート電極との間にそれぞれ介在される。
前記本発明の一側面によれば、前記第１制御ゲート電極及び前記第２制御ゲート電極は、ＮＡＮＤ構造で配列されうる。
前記本発明の他の側面によれば、前記不揮発性メモリ素子は、前記第１制御ゲート電極を取り囲む前記半導体基板の表面付近の第１チャンネル領域と、前記第２制御ゲート電極下の前記半導体基板の表面付近の第２チャンネル領域とをさらに備えうる。さらに、前記第１チャンネル領域及び前記第２チャンネル領域は、相互連結されうる。
前記本発明のさらに他の側面によれば、前記不揮発性メモリ素子は、前記複数の第１制御ゲート電極及び前記複数の第２制御ゲート電極を横切って延びる前記半導体基板の活性領域を限定するように、前記半導体基板に形成された素子分離膜を備えうる。
前記他の課題を達成するための本発明の一形態による不揮発性メモリ素子の製造方法によれば、半導体基板の内部にリセスされるように複数の第１ストレージノード膜を形成する。前記複数の第１ストレージノード膜上に、前記半導体基板の内部にリセスされるように複数の第１制御ゲート電極を形成する。前記複数の第１制御ゲート電極の隣接した一対の間に配置されるように、前記半導体基板上に複数の第２ストレージノード膜を形成する。そして、前記複数の第１制御ゲート電極の上端に位置するように、前記複数の第２ストレージノード膜上に複数の第２制御ゲート電極を形成する。
前記本発明の一側面によれば、前記不揮発性メモリ素子の製造方法は、前記第１ストレージノード膜を形成する前に、前記複数の第１制御ゲート電極及び前記複数の第２制御ゲート電極を横切って延びる前記半導体基板の活性領域を限定するように、前記半導体基板に素子分離膜を形成する工程をさらに含みうる。
本発明による不揮発性メモリ素子によれば、第１及び第２制御ゲート電極が異なる高さにエッジ部分が隣接するように形成されれば、第１及び第２チャンネル領域は、別途の不純物ドーピング領域なしにも相互連結されうる。例えば、ＮＡＮＤ構造の不揮発性メモリ素子で、ワードラインとして動作する第１及び第２制御ゲート電極の間に不純物ドーピング領域を形成する必要がなくなる。
したがって、不揮発性メモリ素子の集積度が従来に比べて大きく向上しうる。通常的に、不純物ドーピング領域の幅が第１及び第２制御ゲート電極のうち一つと類似しているとすれば、不揮発性メモリ素子の集積度は、従来の約２倍に至れる。
以下、添付した図面を参照して本発明による望ましい実施形態を説明することによって本発明を詳細に説明する。しかし、本発明は、後述する実施形態に限定されず、異なる多様な形態で具現され、単に本実施形態は、本発明の開示を完全にし、当業者に発明の範疇を完全に知らせるために提供されるものである。図面で構成要素は、説明の便宜のために、そのサイズが誇張されうる。
本発明の実施形態による不揮発性メモリ素子は、例えば、ＥＥＰＲＯＭまたはフラッシュメモリ素子を含みうる。本発明の実施形態で、フラッシュメモリ素子は、ＳＯＮＯＳメモリ素子を含むものと理解される。
図５及び図６Ａないし図６Ｄを参照して、本発明の一実施形態による不揮発性メモリ素子を説明する。不揮発性メモリ素子は、複数の第１制御ゲート電極１４５及び複数の第２制御ゲート電極１６５を備える。複数の第１制御ゲート電極１４５と半導体基板１０５との間には、複数の第１ストレージノード膜１３５がそれぞれ介在され、複数の第２制御ゲート電極１６５と半導体基板１０５との間には、複数の第２ストレージノード膜１５５がそれぞれ介在されうる。第１制御ゲート電極１４５及び第２制御ゲート電極１６５は、交互に配列されうる。例えば、第１制御ゲート電極１４５の隣接した一対の間に第２制御ゲート電極１６５がそれぞれ配置されうる。本発明の実施形態で、第１制御ゲート電極１４５及び第２制御ゲート電極１６５の数は、例示的であり、本発明の範囲を制限しない。
例えば、第１制御ゲート電極１４５は、半導体基板１０５の内部にリセスされて形成され、第２制御ゲート電極１６５は、半導体基板１０５上に形成されうる。したがって、第１制御ゲート電極１４５及び第２制御ゲート電極１６５は、半導体基板１０５上に段差を有するように提供されうる。第１制御ゲート電極１４５は、リセス型またはトレンチ型の制御ゲート電極とも呼ばれ、第２制御ゲート電極１６５は、平面型の制御ゲート電極とも呼ばれる。しかし、このような名称は、本発明の範囲を制限しない。
この実施形態の不揮発性メモリ素子で、第１及び第２制御ゲート電極１４５,１６５は、ワードラインとして利用され、このような第１及び第２制御ゲート電極１４５,１６５を制御することによって、第１及び第２ストレージノード膜１３５,１５５にデータをプログラムし、かつ消去しうる。半導体基板１０５の一部分は、ビットラインとして利用されうる。この実施形態で、第１及び第２制御ゲート電極１４５,１６５は、交互に配列されてＮＡＮＤ構造を形成しうる。
さらに具体的には、半導体基板１０５は、バルク半導体ウェーハ、例えば、シリコンウェーハ、ゲルマニウムウェーハまたはシリコン−ゲルマニウムウェーハを備えうる。他の例として、半導体基板１０５は、バルク半導体ウェーハ上に半導体エピ層をさらに備えることもある。第１及び第２ストレージノード膜１３５,１５５は、電荷を保存するために、ポリシリコン層、シリコン窒化層、金属またはシリコンのドット、または金属またはシリコンのナノクリスタルを含みうる。第１及び第２制御ゲート電極１４５,１６５は、ポリシリコン層、金属層、または金属シリサイド層を備えうる。
選択的に、第１ストレージノード膜１３５と半導体基板１０５との間には、複数の第１トンネリング絶縁膜１３０が介在され、第１ストレージノード膜１３５と第１制御ゲート電極１４５との間には、複数の第１ブロッキング絶縁膜１４０が介在されうる。第２ストレージノード膜１５５と半導体基板１０５との間には、複数の第２トンネリング絶縁膜１５０が介在され、第２ストレージノード膜１５５と第２制御ゲート電極１６５との間には、複数の第２ブロッキング絶縁膜１６０が介在されうる。
例えば、第１及び第２トンネリング絶縁膜１３０,１５０は、電荷のトンネリングを許容する絶縁膜、例えば、酸化膜または窒化膜を備えうる。第１及び第２ブロッキング絶縁膜１４０,１６０は、適切な絶縁膜、例えば、酸化膜、窒化膜または高誘電率膜を備えうる。
第２制御ゲート電極１６５は、第１制御ゲート電極１４５の上端より高く配置されうる。これにより、第１及び第２制御ゲート電極１４５,１６５が電気的に連結されることが防止されうる。第１制御ゲート電極１４５を取り囲む半導体基板１０５の表面付近には、複数の第１チャンネル領域１７０が限定され、第２制御ゲート電極１６５下の半導体基板１０５の表面付近には、複数の第２チャンネル領域１７５が限定されうる。このような第１及び第２チャンネル領域１７０,１７５は、第１及び第２制御ゲート電極１４５,１６５にターンオン電圧が印加された場合、電流の流れを許容するチャンネルとして動作しうる。
第１及び第２制御ゲート電極１４５,１６５が異なる高さにエッジ部分が隣接するように形成されれば、第１及び第２チャンネル領域１７０,１７５は、相互連結されうる。さらに、図５に示したように、第１及び第２チャンネル領域１７０,１７５のエッジが相互重畳されうる。このような第１及び第２チャンネル領域１７０,１７５の連結は、別途の不純物ドーピング領域、例えば、ソース領域またはドレイン領域なしでも、電流が連続的に流れるようにする。
例えば、ＮＡＮＤ構造の不揮発性メモリ素子で、ワードラインとして動作する第１及び第２制御ゲート電極１４５,１６５の間に不純物ドーピング領域を形成する必要がなくなる。したがって、不揮発性メモリ素子の集積度が、従来に比べて大きく向上しうる。通常的に、不純物ドーピング領域の幅が第１及び第２制御ゲート電極１４５,１６５のうち一つと類似しているとすれば、この実施形態で不揮発性メモリ素子の集積度は、従来の約２倍に至れる。
しかし、第１及び第２チャンネル領域１７０,１７５の電気的な連結の信頼性をさらに高めるために、第１及び第２チャンネル領域１７０,１７５の間に不純物ドーピング領域（図示せず）が介在されることもできる。但し、この場合にも、不純物ドーピング領域は、第１及び第２制御ゲート電極１４５,１６５の間の半導体基板１０５の角部分に限定されるであろう。したがって、この場合にも、不純物ドーピング領域が占める面積は、従来より大きく縮小しうる。不純物ドーピング領域は、半導体基板とは異なる導電型にドーピングされうる。
さらに、素子分離膜１２７は、半導体基板１０５に活性領域１０５ａを限定するように半導体基板１０５に提供されうる。例えば、活性領域１０５ａは、第１及び第２制御ゲート電極１４５,１６５を横切って延びるように限定され、素子分離膜１２７は、活性領域１０５ａを取り囲む。これにより、不揮発性メモリ素子は、アレイ構造を形成しうる。素子分離膜１２７が形成された部分は、活性領域１０５ａに対応してフィールド領域と呼ばれることもある。
例えば、素子分離膜１２７は、第１絶縁膜１１５及び第２絶縁膜１２５を備えうる。第１絶縁膜１１５及び第２絶縁膜１２５は、段差を有するように配置されうる。第１及び第２制御ゲート電極１４５,１６５は、素子分離膜１２７上に延びうる。例えば、第１制御ゲート電極１４５は、第２絶縁膜１２５上に延び、第２制御ゲート電極１６５は、第１絶縁膜１１５上に延びうる。これにより、第１及び第２制御ゲート電極１４５,１６５は、活性領域１０５ａ上における段差を素子分離膜１２７上でもそのまま維持しうる。
しかし、本発明の他の実施形態で、第１及び第２制御ゲート電極１４５,１６５は、活性領域１０５ａ及び素子分離膜１２７上で他の段差を有することもできる。
この実施形態の不揮発性メモリ素子がＮＡＮＤ構造のフラッシュメモリ素子として利用される場合に、配列された第１及び第２制御ゲート電極１４５,１６５の外側の半導体基板１０５上には、選択ゲート電極（図示せず）がさらに形成されうるということは明らかである。
以下では、不揮発性メモリ素子の製造方法を説明する。
図１及び図２Ａないし図２Ｄを参照すれば、半導体基板１０５の活性領域１０５ａを限定するように、半導体基板１０５に素子分離膜１２７を形成する。さらに具体的には、活性領域１０５ａを限定するように、半導体基板１０５に複数の第１トレンチ１１０を形成する。例えば、第１トレンチ１１０は、フォトリソグラフィ及びエッチング技術を利用して形成しうる。次いで、第１トレンチ１１０を埋め込む第１絶縁膜１１５を形成する。例えば、第１絶縁膜１１５は、通常の絶縁膜蒸着方法、例えば化学気相蒸着（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法及び平坦化法を利用して形成しうる。
次いで、第１トレンチ１１０を横切る複数の第２トレンチ１２０を半導体基板１０５に形成する。第２トレンチ１２０の形成時またはその前に、第１トレンチ１１０と第２トレンチ１２０とが交差する部分の第１絶縁膜１１５は除去されうる。したがって、第１トレンチ１１０と交差する部分の第２トレンチ１２０部分は、第１トレンチ１１０より半導体基板１０５の内部に深く形成されうる。次いで、第１トレンチ１１０と交差する第２トレンチ１２０部分を所定深さほど満たす第２絶縁膜１２５を形成する。例えば、第２絶縁膜１２５は、第１絶縁膜１１５と少なくとも接触するように形成しうる。
結果的に、活性領域１０５ａには、複数の第２トレンチ１２０によって段差またはグルーブが形成され、素子分離膜１２７には、第１及び第２絶縁膜１１５,１２５によって段差またはグルーブが形成されうる。素子分離膜１２７が形成された部分は、活性領域１０５ａに対応してフィールド領域と呼ばれることもある。
図３及び図４Ａないし図４Ｄを参照すれば、第２トレンチ１２０によって露出された半導体基板１０５の表面上に複数の第１トンネリング絶縁膜１３０を形成する。例えば、第１トンネリング絶縁膜１３０は、熱酸化法またはＣＶＤ法を利用して形成しうる。次いで、第１トンネリング絶縁膜１３０上に複数の第１ストレージノード膜１３５を形成する。例えば、第１ストレージノード膜１３５は、ＣＶＤ法を利用して形成しうる。
次いで、第１ストレージノード膜１３５上に複数の第１ブロッキング絶縁膜１４０を形成する。そして、第１ブロッキング絶縁膜１４０上に第２トレンチ１２０を埋め込む複数の第１制御ゲート電極膜１４５を形成する。例えば、第２トレンチ１２０を満たすように導電層を形成した後、これを平坦化して第１制御ゲート電極膜１４５を形成しうる。これにより、第１制御ゲート電極膜１４５は、半導体基板１０５の内部にリセスされるように形成されうる。フィールド領域で第１制御ゲート電極膜１４５は、第２絶縁膜１２５上に配置されうる。
本発明の他の実施形態で、第１トンネル絶縁膜１３０及び第１ブロッキング絶縁膜１４０は、他の形態に変形され、本発明の範囲を制限しない。
図５及び図６Ａないし図６Ｄを参照すれば、第２トレンチ１２０間の半導体基板１０５上に複数の第２トンネリング絶縁膜１５０を形成する。例えば、第２トンネリング絶縁膜１５０は、熱酸化法またはＣＶＤ法を利用して形成しうる。次いで、第２トンネリング絶縁膜１５０上に複数の第２ストレージノード膜１５５を形成する。例えば、第２ストレージノード膜１５５は、ＣＶＤ法を利用して形成しうる。
次いで、第２ストレージノード膜１５５上に複数の第２ブロッキング絶縁膜１６０を形成する。そして、第２ブロッキング絶縁膜１６０上に複数の第２制御ゲート電極膜１６５を形成する。例えば、半導体基板１０５上に導電層を形成した後、これをパターニングして第２制御ゲート電極膜１６５を形成しうる。これにより、第２制御ゲート電極１６５は、第１制御ゲート電極１４５の一対の間にそれぞれ平面型構造で形成されうる。フィールド領域で第２制御ゲート電極１６５は、第１絶縁膜１１５上に配置されうる。
第１及び第２制御ゲート電極膜１４５,１６５が異なる高さに隣接するように配置されるにつれて、複数の第１チャンネル領域１７０及び複数の第２チャンネル領域１７５は、半導体基板１０５の表面付近に相互連結されるように限定されうる。しかし、本発明の他の実施形態で、第１及び第２制御ゲート電極膜１４５,１６５の間に半導体基板１０５が露出された場合、不純物ドーピングを行って第１及び第２チャンネル領域１７０,１７５の間に不純物ドーピング領域を形成してもよい。
本発明の他の実施形態で、第２トンネル絶縁膜１５０及び第２ブロッキング絶縁膜１６０は、他の形態に変形され、本発明の範囲を制限しない。
次いで、公知の方法によって、配線構造を形成してもよい。
本発明は、図面に示した実施形態を参照して説明されたが、それは、例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるということが分かるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されねばならない。
本発明は、半導体メモリ素子関連の技術分野に適用可能である。
本発明の一実施形態による不揮発性メモリ素子及びその製造方法を示す平面図である。 図１の不揮発性メモリ素子のＡ−Ａ’線による断面図である。 図１の不揮発性メモリ素子のＢ−Ｂ’線による断面図である。 図１の不揮発性メモリ素子のＣ−Ｃ’線による断面図である。 図１の不揮発性メモリ素子のＤ−Ｄ’線による断面図である。 本発明の一実施形態による不揮発性メモリ素子及びその製造方法を示す平面図である。 図３の不揮発性メモリ素子のＡ−Ａ’線による断面図である。 図３の不揮発性メモリ素子のＢ−Ｂ’線による断面図である。 図３の不揮発性メモリ素子のＣ−Ｃ’線による断面図である。 図３の不揮発性メモリ素子のＤ−Ｄ’線による断面図である。 本発明の一実施形態による不揮発性メモリ素子及びその製造方法を示す平面図である。 図５の不揮発性メモリ素子のＡ−Ａ’線による断面図である。 図５の不揮発性メモリ素子のＢ−Ｂ’線による断面図である。 図５の不揮発性メモリ素子のＣ−Ｃ’線による断面図である。 図５の不揮発性メモリ素子のＤ−Ｄ’線による断面図である。
符号の説明
１０５ 半導体基板
１０５ａ 活性領域
１２７ 素子分離膜
１３０,１５０ 第１及び第２トンネリング絶縁膜
１３５,１５５ 第１及び第２ストレージノード膜
１４０,１６０ 第１及び第２ブロッキング絶縁膜
１４５,１６５ 第１及び第２制御ゲート電極
１７０,１７５ 第１及び第２チャンネル領域

Claims (22)

  1. 半導体基板の内部にリセスされてそれぞれ形成された複数の第１制御ゲート電極と、
    前記複数の第１制御ゲート電極の隣接した一対の間にそれぞれ配置され、前記複数の第１制御ゲート電極の上端に位置するように、前記半導体基板上にそれぞれ形成された複数の第２制御ゲート電極と、
    前記半導体基板と前記複数の第１制御ゲート電極との間にそれぞれ介在された複数の第１ストレージノード膜と、
    前記半導体基板と前記複数の第２制御ゲート電極との間にそれぞれ介在された複数の第２ストレージノード膜と、を備えることを特徴とする不揮発性メモリ素子。
  2. 前記第１制御ゲート電極及び前記第２制御ゲート電極は、ＮＡＮＤ構造で配列されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
  3. 前記第１制御ゲート電極を取り囲む前記半導体基板の表面付近の第１チャンネル領域と、
    前記第２制御ゲート電極下の前記半導体基板の表面付近の第２チャンネル領域と、をさらに備えることを特徴とする請求項２に記載の不揮発性メモリ素子。
  4. 前記第１チャンネル領域及び前記第２チャンネル領域は、相互連結されていることを特徴とする請求項３に記載の不揮発性メモリ素子。
  5. 前記第１チャンネル領域及び前記第２チャンネル領域の隣接した一対のエッジは、相互重畳されていることを特徴とする請求項４に記載の不揮発性メモリ素子。
  6. 前記第１チャンネル領域及び前記第２チャンネル領域の隣接した一対の間に不純物ドーピング領域が介在されていることを特徴とする請求項３に記載の不揮発性メモリ素子。
  7. 前記複数の第１ストレージノード膜及び前記複数の第２ストレージノード膜は、ポリシリコン層、シリコン窒化層、金属またはシリコンのドット、または金属またはシリコンのナノクリスタルを含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
  8. 前記複数の第１ストレージノード膜と前記半導体基板との間に介在された複数の第１トンネリング絶縁膜と、
    前記複数の第２ストレージノード膜と前記半導体基板との間に介在された複数の第２トンネリング絶縁膜と、
    前記複数の第１ストレージノード膜と前記複数の第１制御ゲート電極との間に介在された複数の第１ブロッキング絶縁膜と、
    前記複数の第２ストレージノード膜と前記複数の第２制御ゲート電極との間に介在された複数の第２ブロッキング絶縁膜と、をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
  9. 前記複数の第１制御ゲート電極及び前記複数の第２制御ゲート電極を横切って延びる前記半導体基板の活性領域を限定するように、前記半導体基板に形成された素子分離膜を備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
  10. 前記複数の第１制御ゲート電極及び前記複数の第２制御ゲート電極は、前記素子分離膜上に延びていることを特徴とする請求項９に記載の不揮発性メモリ素子。
  11. 半導体基板の内部にリセスされるように複数の第１ストレージノード膜を形成する工程と、
    前記複数の第１ストレージノード膜上に、前記半導体基板の内部にリセスされるように複数の第１制御ゲート電極を形成する工程と、
    前記複数の第１制御ゲート電極の隣接した一対の間に配置されるように、前記半導体基板上に複数の第２ストレージノード膜を形成する工程と、
    前記複数の第１制御ゲート電極の上端に位置するように、前記複数の第２ストレージノード膜上に複数の第２制御ゲート電極を形成する工程と、を含むことを特徴とする不揮発性メモリ素子の製造方法。
  12. 前記複数の第１制御ゲート電極及び前記複数の第２制御ゲート電極は、ＮＡＮＤ構造で配列されるように形成することを特徴とする請求項１１に記載の不揮発性メモリ素子の製造方法。
  13. 前記第１ストレージノード膜を形成する前に、前記複数の第１制御ゲート電極及び前記複数の第２制御ゲート電極を横切って延びる前記半導体基板の活性領域を限定するように前記半導体基板に素子分離膜を形成する工程をさらに含むことを特徴とする請求項１１に記載の不揮発性メモリ素子の製造方法。
  14. 前記素子分離膜を形成する工程は、
    前記活性領域を限定するように前記半導体基板に複数の第１トレンチを形成する工程と、
    前記複数の第１トレンチを埋め込む第１絶縁膜を形成する工程と、
    前記複数の第１トレンチを横切る複数の第２トレンチを前記半導体基板に形成する工程と、
    前記複数の第１トレンチと交差する前記複数の第２トレンチの部分を所定深さほど満たす第２絶縁膜を形成する工程と、を含むことを特徴とする請求項１３に記載の不揮発性メモリ素子の製造方法。
  15. 前記複数の第１トレンチと交差する前記複数の第２トレンチの部分は、前記複数の第１トレンチより前記半導体基板の内部にさらに深く形成することを特徴とする請求項１４に記載の不揮発性メモリ素子の製造方法。
  16. 前記複数の第１ストレージノード膜は、前記複数の第２トレンチに露出される前記半導体基板の表面上に形成することを特徴とする請求項１４に記載の不揮発性メモリ素子の製造方法。
  17. 前記複数の第１制御ゲート電極は、前記複数の第２トレンチを埋め込むように形成することを特徴とする請求項１６に記載の不揮発性メモリ素子の製造方法。
  18. 前記複数の第１ストレージノード膜を形成する前に、前記第２トレンチに露出される前記半導体基板の表面上に複数の第１トンネリング絶縁膜を形成する工程と、
    前記複数の第１ストレージノード膜を形成した後に、前記複数の第１ストレージノード膜上に複数の第１ブロッキング絶縁膜を形成する工程と、をさらに含み、
    前記複数の第１制御ゲート電極は、前記複数の第１ブロッキング絶縁膜上に形成することを特徴とする請求項１６に記載の不揮発性メモリ素子の製造方法。
  19. 前記複数の第２ストレージノード膜及び前記複数の第２制御ゲート電極は、前記複数の第２トレンチ間の前記半導体基板部分上に形成することを特徴とする請求項１４に記載の不揮発性メモリ素子の製造方法。
  20. 前記複数の第２ストレージノード膜を形成する前に、前記複数の第２トレンチ間の前記半導体基板部分上に複数の第２トンネリング絶縁膜を形成する工程と、
    前記複数の第２ストレージノード膜を形成した後に、前記複数の第２ストレージノード膜上に複数の第２ブロッキング絶縁膜を形成する工程と、をさらに含み、
    前記複数の第２制御ゲート電極は、前記複数の第２ブロッキング絶縁膜上に形成することを特徴とする請求項１９に記載の不揮発性メモリ素子の製造方法。
  21. 前記複数の第１制御ゲート電極及び前記複数の第２制御ゲート電極は、これらそれぞれによって定義される前記半導体基板の表面付近の複数の第１チャンネル領域と複数の第２チャンネル領域とが相互連結されるように形成することを特徴とする請求項１１に記載の不揮発性メモリ素子の製造方法。
  22. 前記複数の第１制御ゲート電極と前記複数の第２制御ゲート電極との間の半導体基板に不純物ドーピング領域を形成する工程をさらに含むことを特徴とする請求項１１に記載の不揮発性メモリ素子の製造方法。
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