KR100785018B1 - 핀들에 비스듬한 각도로 신장하는 제어 게이트 전극을 갖는비휘발성 메모리 소자 - Google Patents
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Abstract
읽기 동작의 장애를 줄이고 고집적화가 가능한 비휘발성 메모리 소자가 제공된다. 비휘발성 메모리 소자는 몸체 및 상기 몸체로부터 각각 상향 돌출되어 서로 대향 이격된 한 쌍의 핀들을 포함하는 반도체 기판을 포함한다. 제어 게이트 전극은 상기 한 쌍의 핀들의 외측면들의 적어도 일부분 상을 덮고, 상기 한 쌍의 핀들의 상부를 상기 한 쌍의 핀들에 비스듬한 각도로 가로질러 신장한다. 한 쌍의 게이트 절연막들은 상기 제어 게이트 전극 및 상기 한 쌍의 핀들 사이에 각각 개재된다. 한 쌍의 스토리지 노드막들은 상기 한 쌍의 게이트 절연막들 및 상기 제어 게이트 전극의 사이의 적어도 일부분에 각각 개재된다.
Description
도 1은 통상적인 비휘발성 메모리 소자의 인접한 한 쌍의 비트 라인들간의 프로그램 및 읽기 동작의 간섭을 보여주는 그래프이고;
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고;
도 3은 도 2의 비휘발성 메모리 소자의 III-III'선에서 절취한 단면도이고;
도 4는 도 2의 비휘발성 메모리 소자의 IV-IV'선에서 절취한 단면도이고; 그리고
도 5는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 평면도이다.
본 발명은 비휘발성 메모리 소자에 관한 것으로서, 특히 핀-타입(fin-type) 채널 영역을 구비하는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 제품에 사용되는 비휘발성 메모리 소자의 동작 속도를 높이고 집적도를 높이기 위한 방법이 연구되고 있다. 예를 들어, 핀-펫(fin-FET)을 이용하여 집적도를 높인 반도체 소자는 채널 면적을 넓혀서 동작 속도를 높일 수 있고, 동시에 핀의 폭을 감소시켜 집적도를 높일 수 있다. 나아가, 실리콘-온-절연체(silicon-on-insulator; SOI) 기판을 이용한 핀-펫은 단채널 효과(short channel effect)를 더욱 개선시킬 수 있는 것으로 기대되고 있다.
예를 들어, David M. Fried등에 의한 미국등록특허 US 6,664,582호는 핀-펫 및 핀 메모리 셀에 대해서 개시하고 있다. 다른 예로, Bin Yu 등에 의한 미국등록특허 US 6,876,042호는 SOI 기판을 이용한 핀-펫에 대해서 개시하고 있다.
하지만, SOI 기판은 매우 비싸다는 단점이 있어서, 벌크 반도체 기판을 이용하여 SOI 기판과 유사한 특성을 갖는 핀-펫 또는 핀 메모리 셀을 형성하고자 하는 시도가 행해지고 있다. 하지만, 이 경우에도, 반도체 소자의 집적도가 더욱 증가함에 따라서 핀들 사이의 간격이 더욱 가까워지고, 그 결과 근접한 핀들 사이에서 동작의 장애가 일어날 수 있다.
도 1은 통상적인 비휘발성 메모리 소자의 인접한 한 쌍의 비트 라인들간의 프로그램 및 읽기 동작의 간섭을 보여주는 그래프이다. 도 1에서 비트 라인들의 소거 상태는 "0"으로, 프로그램 상태는 "1"로 표시하였고, 소거 동작의 그래프는 "E"로, 프로그램 동작의 그래프는 "P"로 표시하였다.
도 1을 참조하면, 하나의 비트 라인의 상태가 다른 비트 라인의 소거 동작의 그래프들(E00, E10)에 영향을 미치는 것을 알 수 있다. 즉, 하나의 비트 라인이 소거 상태인 경우(E00)보다 하나의 비트 라인이 프로그램 상태(E10)인 경우에 다른 비트 라인의 소거 동작을 위한 문턱전압이 약 0.55V만큼 증가하는 것을 알 수 있다. 하지만, 프로그램 동작에서 하나의 비트 라인의 소거 상태 및 프로그램 상태는 다른 비트 라인의 프로그램 동작의 그래프들(P01, P11)에 크게 영향을 미치지는 않았다.
이와 같은 읽기 동작에서의 간섭 현상은 비트 라인들이 인접함에 따라 인접한 스토리지 노드막의 전하가 채널 영역의 포텐셜에 영향을 미치기 때문으로 해석된다. 따라서, 비트 라인들 사이의 절연막의 유전율이 높을수록 이러한 간섭 현상은 더 커질 수 있다. 결국, 이러한 비트 라인들 사이에서 읽기 동작의 간섭은 비트 라인들의 간격 축소를 제약하고, 그에 따라 비휘발성 메모리 소자의 집적도의 증가에 제약이 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 전술한 문제점을 극복하기 위한 것으로서, 읽기 동작의 장애를 줄이고 고집적화가 가능한 비휘발성 메모리 소자를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 비휘발성 메모리 소자는 몸체(body) 및 상기 몸체로부터 각각 상향 돌출되어 서로 대향 이격된 한 쌍의 핀들(fins)을 포함하는 반도체 기판을 포함한다. 제어 게이트 전극은 상기 한 쌍의 핀들의 외측면들의 적어도 일부분 상을 덮고, 상기 한 쌍의 핀들의 상부를 상기 한 쌍의 핀들에 비스듬한 각도로 가로질러 신장한다. 한 쌍의 게이트 절연막들은 상기 제어 게이트 전극 및 상기 한 쌍의 핀들 사이에 각각 개재된다. 한 쌍의 스토리지 노드막들은 상기 한 쌍의 게이트 절연막들 및 상기 제어 게이트 전극의 사이의 적어도 일부분에 각각 개재된다.
상기 본 발명의 일 측면에 따르면, 상기 비휘발성 메모리 소자는 상기 한 쌍의 핀들의 사이를 채우는 매몰 절연막을 더 포함하고, 상기 제어 게이트 전극은 상기 매몰 절연막 상을 가로질러 신장할 수 있다.
상기 본 발명의 다른 측면에 따르면, 상기 비휘발성 메모리 소자는 상기 매몰 절연막 반대편의 상기 한 쌍의 핀들의 외측면의 다른 부분을 덮도록 상기 제어 게이트 전극 및 상기 몸체 사이에 개재된 소자분리막을 더 포함 할 수 있다.
상기 본 발명의 또 다른 측면에 따르면, 상기 비휘발성 메모리 소자는 상기 한 쌍의 핀들 각각의 상기 제어 게이트 전극의 양편 부분에 형성된 불순물 영역을 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 따른 비휘발성 메모리 소자는, 몸체 및 상기 몸체로부터 각각 상향 돌출되어 서로 대향 이격된 복수의 쌍들의 핀들을 포함하는 반도체 기판을 포함한다. 복수의 제어 게이트 전극들은 상기 복수의 쌍들의 핀들의 상부를 지그재그 방향으로 가로질러 각각 신장하고, 상기 복수의 쌍들의 핀들의 각 쌍의 핀들 외측면들의 적어도 일부분 상을 덮고 있다. 복수의 쌍들의 게이트 절연막들은 상기 복수의 제어 게이트 전극들 각각 및 상기 복수의 쌍들의 핀들 사이에 각각 개재된다. 그리고, 복수의 쌍들의 스토리지 노드막들은 상기 복수의 쌍들의 게이트 절연막들 및 상기 복수의 제어 게이트 전극들 각각의 사이의 적어도 일부분에 각각 개재된다.
상기 본 발명의 일 측면에 따르면, 상기 복수의 제어 게이트 전극들 각각은 상기 복수의 쌍들의 핀들에 비스듬한 각도로 신장하는 제 1 부분 및 상기 복수의 쌍들의 핀들에 수직한 제 2 부분이 교대로 배열된 구조를 가질 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장되어 있다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자(100)를 보여주는 사시도이다. 도 3은 도 2의 비휘발성 메모리 소자(100)의 III-III'선에서 절취한 단면도이고, 도 4는 도 2의 비휘발성 메모리 소자(100)의 IV-IV'선에서 절취한 단면도이다. 예를 들어, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자(100)는 플래시(flash) 메모리 소자 또는 소노스(SONOS) 메모리 소자에 이용될 수 있다.
도 2 내지 도 4를 참조하면, 비휘발성 메모리 소자(100)는 반도체 기판(110), 한 쌍의 게이트 절연막들(125a, 125b), 한 쌍의 스토리지 노드막들(130a, 130b) 및 제어 게이트 전극(140)을 포함한다. 선택적으로, 비휘발성 메모리 소 자(100)는 매몰 절연막(115) 및 소자분리막(120)을 더 포함할 수 있다. 이하에서는 비휘발성 메모리 소자의 구조를 보다 구체적으로 설명한다.
반도체 기판(110)은 몸체(102) 및 한 쌍의 핀들(105a, 105b)을 포함한다. 핀들(105a, 105b)은 몸체(102)로부터 상향 돌출되게 형성되고 서로 대향 이격된다. 예를 들어, 반도체 기판(110)은 벌크 반도체 웨이퍼, 예컨대 실리콘 웨이퍼, 게르마늄 웨이퍼 또는 실리콘-게르마늄 웨이퍼를 식각하여 형성될 수 있다. 즉, 핀들(105a, 105b)은 몸체(102)와 같은 물질로 형성될 수 있다. 하지만, 본 발명의 일 실시예의 변형된 예에서, 핀들(105a, 105b)을 몸체(102) 상의 에피택셜층으로 형성하는 것도 가능하다.
매몰 절연막(115)은 핀들(105a, 105b) 사이를 채우도록 형성된다. 예를 들어, 매몰 절연막(115)은 핀들(105a, 105b)의 내측면 및 몸체(102) 사이의 공간을 채우도록 형성될 수 있다. 예를 들어, 매몰 절연막(115)은 핀들(105a, 105b) 사이를 채우도록 절연층을 형성한 후, 이를 평탄화함으로써 형성할 수 있다. 매몰 절연막(115)은 산화막 또는 질화막을 포함할 수 있다.
하지만 본 발명의 일 실시예의 변형된 예에서, 매몰 절연막(115)은 핀들(105a, 105b) 사이의 상단 부분만을 물리적으로 연결하도록 형성될 수 있다. 이 경우, 매몰 절연막(115) 및 몸체(102) 사이에는 보이드(void), 즉 빈 공간(미도시)이 한정될 수도 있다.
제어 게이트 전극(140)은 핀들(105a, 105b)의 외측면들의 적어도 일부분 상을 덮고, 핀들(105a, 105b)의 상부를 비스듬한 각도로 가로질러 신장할 수 있다. 핀들(105a, 105b)의 외측면들은 매몰 절연막(115)의 반대쪽을 의미한다. 즉, 핀들(105a, 105b) 위에 배치된 제어 게이트 전극(140) 부분은 핀들(105a, 105b)에 비스듬하게 배치된다. 여기에서, 비스듬하게 배치된다는 것은 제어 게이트 전극(140)이 핀들(105a, 105b)에 수직하지 않다는 의미이다. 제어 게이트 전극(140) 및 핀들(105a, 105b) 사이의 각도는 0o 보다 크고 90o 보다는 작을 것이고, 바람직하게는 대칭성을 위해 45o일 수 있다.
핀들(105a, 105b) 사이의 제어 게이트 전극(140) 부분은 매몰 절연막(115) 위를 가로질러 신장할 수 있다. 핀들(105a, 105b)의 외측면에 배치된 제어 게이트 전극(140) 부분은 핀들(105a, 105b)의 상단 부분을 덮도록 형성될 수 있다. 한편, 핀들(105a, 105b)의 외측면에 배치된 제어 게이트 전극(140) 부분은 핀들(105a, 105b)에 직각으로 배치될 수 있다. 하지만, 본 발명의 일 실시예의 변형된 예에서, 핀들(105a, 105b)의 외측면에 배치된 제어 게이트 전극(140) 부분도 핀들(105a, 105b)에 비스듬하게 배열될 수도 있다.
예를 들어, 제어 게이트 전극(140)은 도전층을 형성한 후 이를 비스듬하게 패터닝함으로써 형성할 수 있다. 제어 게이트 전극(140)은 폴리실리콘층, 금속층 및 금속 실리사이드층의 적어도 하나 이상을 포함할 수 있다.
소자분리막(120)은 핀들(105a, 105b)의 외측면 상부를 노출하도록 핀들(105a, 105b)의 외측면 하부를 덮고 있다. 소자분리막(120)은 제어 게이트 전극(140)을 몸체(102)와 절연시킬 수 있다. 예를 들어, 소자분리막(120)은 핀 들(105a, 105b)을 덮도록 몸체(102) 상에 절연층을 형성하고 이를 소정 두께만큼 에치백함으로써 형성할 수 있다. 소자분리막(120)은 산화막 또는 질화막을 포함할 수 있다.
게이트 절연막들(125a, 125b)은 제어 게이트 전극(140) 및 핀들(105a, 105b)의 사이에 각각 개재될 수 있다. 예를 들어, 게이트 절연막들(125a, 125b)은 매몰 절연막(115)의 반대편, 즉 핀들(105a, 105b) 외측면의 소자분리막(120)으로부터 노출된 일부분을 덮도록 형성될 수 있다. 나아가, 게이트 절연막들(125a, 125b)은 핀들(105a, 105b)의 상면에 더 형성될 수 있다.
게이트 절연막들(125a, 125b)은 전하의 터널링 통로가 된다는 점에서 터널링 절연막으로 불릴 수도 있다. 예를 들어, 게이트 절연막들(125a, 125b)은 산화막, 질화막 및 고-유전율막의 적어도 하나 이상을 포함할 수 있다. 게이트 절연막들(125a, 125b)은 열 산화법 또는 화학기상증착(CVD)법을 이용하여 형성할 수 있다.
스토리지 노드막들(130a, 130b)은 게이트 절연막들(125a, 125b)과 제어 게이트 전극(140)의 사이에 각각 개재될 수 있다. 예를 들어, 스토리지 노드막들(130a, 130b)은 핀들(105a, 105b)의 외측면 상의 게이트 절연막들(125a, 125b) 부분을 덮도록 형성될 수 있다. 스토리지 노드막들(130a, 130b)은 전하의 저장층으로 이용될 수 있다. 예를 들어, 스토리지 노드막들(130a, 130b)은 물질막 증착 및 이방성 식각을 이용하여 핀들(105a, 105b)의 측벽 스페이서 형태로 형성할 수 있다.
예를 들어, 스토리지 노드막들(130a, 130b)은 폴리실리콘, 실리콘 게르마늄, 실리콘 또는 금속의 도트, 실리콘 또는 금속의 나노 크리스탈, 및 실리콘 질화막의 적어도 하나 이상을 포함할 수 있다. 폴리실리콘 또는 실리콘 게르마늄을 포함하는 스토리지 노드막들(130a, 130b)은 플래시 메모리 소자의 플로팅층으로 사용될 수 있다. 실리콘 또는 금속의 도트, 실리콘 또는 금속의 나노 크리스탈, 또는 실리콘 질화막을 포함하는 스토리지 노드막들(130a, 130b)은 소노스(SONOS) 메모리 소자의 트랩층으로 이용될 수 있다.
불순물 영역(150)은 핀들(105a, 105b) 각각의 제어 게이트 전극(140)의 양편 부분에 각각 형성될 수 있다. 불순물 영역(150)은 소오스 영역 및 드레인 영역으로 이용될 수 있다. 불순물 영역(150)은 몸체(102) 또는 나머지 핀들(105a, 105b) 영역에 다이오드 접합된다. 예를 들어, 불순물 영역(150)이 n형 불순물로 도핑된 경우, 나머진 핀들(105a, 105b) 부분 또는 몸체(102)는 p형 불순물로 도핑될 수 있다. 반대로, 불순물 영역(150)이 p형 불순물로 도핑된 경우, 나머지 핀들(105a, 105b) 부분 또는 몸체(102)는 n형 불순물로 도핑될 수 있다.
비휘발성 메모리 소자(100)는 제어 게이트 전극(140) 및 스토리지 노드막들(130a, 130b) 사이에 블로킹 절연막(미도시)을 더 포함할 수 있다. 특히, 스토리지 노드들(130a, 130b)이 폴리실리콘 또는 실리콘-게르마늄과 같은 도전성 물질로 형성된 경우에는, 블로킹 절연막이 필요할 수 있다. 예를 들어, 블로킹 절연막은 산화막, 질화막 또는 고유전율막을 포함할 수 있다.
이하에서는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자(100)의 동작 특성을 설명한다.
전술한 비휘발성 메모리 소자(100)에서 핀들(105a, 105b)은 비트 라인들로 이용될 수 있고, 제어 게이트 전극(140)은 워드 라인으로 이용될 수 있다. 채널 영역(미도시)은 제어 게이트 전극(140) 바로 아래의 핀들(105a, 105b)의 표면 부근에 형성된다. 따라서, 제어 게이트 전극(140)에 동작 전압, 예컨대 프로그램 전압 또는 소거 전압을 인가하여 스토리지 노드막들(130a, 130b)에 전하를 주입하거나 또는 주입된 전하를 없앨 수 있다.
한편, 비휘발성 메모리 소자(100)는 핀들(105a, 105b)의 폭 방향으로 보면, 매몰 절연막(115), 핀들(105a, 105b)의 하나 및 제어 게이트 전극(140)의 배치 구조를 갖게 된다. 즉, 핀들(105a, 105b)의 폭 방향을 기준으로 생각하면, 비휘발성 메모리 소자(100)는 SOI와 유사한 구조를 갖게 된다.
이에 따르면, 불순물 영역(150) 주변의 핀들(105a, 105b) 부분에 형성되는 공핍 영역(depletion region)은 크게 제한될 수 있다. 특히, 핀들(105a, 105b)의 폭이 얇을수록 공핍 영역은 더욱 제한될 수 있다. 보다 구체적으로 보면, 공핍 영역은 핀들(105a, 105b)의 폭 방향으로는 매우 제한 될 것이고, 다만 핀들(105a, 105b)의 높이 방향을 따라서만 형성될 수 있다. 하지만, 핀들(105a, 105b)의 폭이 작아지면 높이 방향을 따라서 형성된 공핍 영역의 영향은 매우 축소될 것이다.
따라서, 비휘발성 메모리 소자(100)는 통상적인 SOI 구조에서와 마찬가지로 단채널 효과를 억제시키고 누설 전류를 크게 감소시킬 수 있다. 더불어, 비휘발성 메모리 소자(100)는 통상적인 SOI 구조와는 달리 몸체(102)에 바이어스 전압을 인가하여 문턱전압을 조절할 수 있는 장점을 더 가질 수 있다.
나아가, 비스듬하게 배치된 제어 게이트 전극(140)은 인접한 비트 라인들, 즉 핀들(105a, 105b)에 형성된 채널 영역(미도시) 사이의 거리를 종래의 직교 구조보다 멀게 한다. 이에 따라, 제어 게이트 전극(140)에 정렬된 스토리지 노드막들(130a, 130b) 사이의 거리도 멀어진다. 즉, 제 1 스토리지 노드막(130a)으로부터 제 2 핀(105b)의 채널 영역 사이의 거리 또는 제 2 스토리지 노드막(130b)으로부터 제 1 핀(105a)의 채널 영역 사이의 거리가 각각 멀어진다. 즉, 스토리지 노드막들(130a, 130b)에 저장된 전하의 전위가 인접한 채널 영역에 미치는 영향이 감소될 수 있다.
따라서, 이와 같이 인접한 비트 라인들 사이에 미치는 전위의 영향이 감소됨에 따라, 그들 사이의 동작 시 간섭 현상이 억제될 수 있다. 특히, 도 1에서 문제점으로 지적된 읽기 동작 시의 간섭 현상이 크게 억제될 수 있다. 이에 따라, 비트 라인들, 즉 핀들(105a, 105b)이 인접하게 배치된 경우에도, 비휘발성 메모리 소자(100)의 동작 신뢰성이 크게 향상될 수 있다. 따라서, 높은 동작 신뢰성을 유지하면서도, 핀들(105a, 105b)을 근접하게 배치함으로써 비휘발성 메모리 소자(100)의 집적도를 크게 높일 수 있다.
도 5는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자(200)를 보여주는 평면도이다. 예를 들어, 비휘발성 메모리 소자(200)는 도 2 내지 도 4의 비휘발성 메모리 소자(100)를 낸드 타입으로 연결한 것이다. 비휘발성 메모리 소자(200)에서 반복되는 단위셀 구조는 점선 영역(C)으로 표시되고, 이러한 점선 영역(C)이 비휘발성 메모리 소자(100)에 대응될 수 있다. 따라서, 비휘발성 메모리 소자(200) 는 비휘발성 메모리 소자(100)의 반복적인 구조로 이해할 수 있다. 두 실시예들에서 중복되는 부분에 대한 설명은 생략하고, 동일한 참조 부호는 동일한 구성 요소를 나타낸다.
도 5를 참조하면, 반도체 기판은 복수의 쌍들의 핀들(105a, 105b)을 포함한다. 각 쌍의 핀들(105a, 105b)의 구조는 도 2 내지 도 4를 참조할 수 있다. 즉, 복수의 쌍들의 핀들(105a, 105b)은 도 2 내지 도 4에 도시된 바와 같이 반도체 기판(110)의 몸체(102)로부터 상향 돌출되고 대향 이격되게 배치된다.
복수의 제어 게이트 전극들(140)은 복수의 쌍들의 핀들(105a, 105b)의 상부를 지그재그 방향으로 가로질러 각각 신장하고, 각 쌍의 핀들(105a, 105b)의 외측면들의 적어도 일부분 상을 덮고 있다. 도 2 내지 도 4에 도시된 바와 같이, 제어 게이트 전극(140)의 일부분은 각 쌍의 핀들(105a, 105b)의 외측면 상부를 덮도록 형성될 수 있다. 지그재그 방향으로 신장한다는 것은 위아래 또는 좌우로 교차되면서 어느 방향으로 신장한다는 것을 의미하지만, 위아래 또는 좌우 사이에 수평 구간이 배치된 것을 배제하지 않는다. 즉, 지그재그 방향은 도 5에 도시된 바와 같이 위-수평-아래-수평-위와 같은 반복 구조를 포함하지만, 위-수평-위와 같이 위아래가 교차하지 않는 경우는 포함하지 않을 것이다.
보다 구체적으로 보면, 제어 게이트 전극들(140)은 핀들(105a, 105b)에 비스듬한 각도로 신장하는 제 1 부분(140a) 및 핀들(105a, 105b)에 수직한 제 2 부분(140b)이 교대로 배열된 구조를 가질 수 있다. 1 부분(140a)은 핀들(105a, 105b) 위를 가로질러 신장하는 부분일 수 있다. 즉, 제 1 부분(140a)은 핀들(105a, 105b) 및 매몰 절연막(120) 위를 비스듬하게 가로지르는 부분일 수 있다.
예를 들어, 제 1 부분(140a)이 핀들(105a, 105b)과 이루는 예각(θ)은 0o보다 크고 90o보다 작을 수 있으며, 바람직하게는 대칭성을 위해 45o일 수 있다. 하지만, 제 1 부분(140a)이 도 5에 도시된 바와 같이 반드시 직선일 필요는 없을 것이다. 제 2 부분(140b)은 핀들(105a, 105b)의 외측면을 덮도록 소자분리막(도 2의 120) 상에 배치된 부분일 수 있고, 핀들(105a, 105b)에 직교하도록 배치될 수 있다.
하지만, 본 발명에서 지그재그 방향은 도 5의 예에 제한되지 않는다. 즉, 수평 구간이 없이 위아래 또는 좌우 신장 방향이 교대로 배열될 수도 있다. 예를 들어, 제 2 부분(140b)의 가운데까지 제 1 부분(140a)의 경사가 계속될 수도 있고, 다른 예로 제 2 부분(140b)과 제 1 부분(140a)이 위아래 또는 좌우로 교차하여 배치될 수도 있다.
복수의 쌍들의 게이트 절연막들(미도시)은 복수의 제어 게이트 전극들(140) 각각 및 복수의 쌍들의 핀들(105a, 105b) 사이에 각각 개재된다. 복수의 쌍들의 스토리지 노드막들은 복수의 쌍들의 게이트 절연막들 및 복수의 제어 게이트 전극들(104) 각각의 사이의 적어도 일부분에 각각 개재된다. 단위셀(C) 부분의 게이트 절연막들 및 스토리지 노드막들의 구조 및 배치는 도 2 내지 도 4를 참조할 수 있다.
도 5에서 핀들(105a, 105b) 및 제어 게이트 전극들(140)의 수는 예시적인 것 이고, 본 발명의 범위는 이러한 수에 제한되지 않는다. 나아가, 비휘발성 메모리 소자(200)는 비트 라인으로 이용되는 핀들(105a, 105b)의 가장자리 부근 상에 선택 트랜지스터 구조를 형성하는 선택 게이트 전극(미도시)을 더 포함할 수 있다. 선택 게이트 전극은 제어 게이트 전극(140)들과 같이 지그재그 구조를 가질 수도 있지만, 이에 제한되지 않고 직선 구조를 가질 수도 있다.
비휘발성 메모리 소자(200)에서 제어 게이트 전극들(140)이 지그재그 구조로 배치됨으로써 비트 라인, 즉 핀들(105a, 105b)의 길이 방향으로 증가되는 길이는 제어 게이트 전극들(140)의 하나의 폭, 즉 1F 정도이다. 따라서, 비트 라인들의 길이 증가에 의한 면적 증가는 비트 라인들 간격 감소에 따른 면적 감소에 비해서 훨씬 작을 것이다. 따라서, 비휘발성 메모리 소자(200)는 높은 집적도를 가질 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 따른 비휘발성 메모리 소자는 통상적인 SOI 구조에서와 마찬가지로 단채널 효과를 억제시키고 누설 전류를 크게 감소시킬 수 있다. 더불어, 비휘발성 메모리 소자는 통상적인 SOI 구조와는 달리 몸체에 바이어스 전압을 인가하여 문턱전압을 조절할 수 있는 장점을 가질 수 있다.
본 발명에 따른 비휘발성 메모리 소자는 인접한 비트 라인들 사이에 미치는 전위의 영향을 감소시킬 수 있고, 그에 따라 인접한 비트 라인들 사이의 읽기 동작 시의 간섭 현상을 크게 억제할 수 있다. 따라서, 비트 라인들, 즉 핀들이 인접하게 배치된 경우에도, 비휘발성 메모리 소자의 동작 신뢰성이 크게 향상될 수 있다. 그 결과, 높은 동작 신뢰성을 유지하면서도, 핀들을 근접하게 배치함으로써 비휘발성 메모리 소자의 집적도를 높일 수 있다.
Claims (20)
- 몸체 및 상기 몸체로부터 각각 상향 돌출되어 서로 대향 이격된 한 쌍의 핀들을 포함하는 반도체 기판;상기 한 쌍의 핀들의 외측면들의 적어도 일부분 상을 덮고, 상기 한 쌍의 핀들의 상부를 상기 한 쌍의 핀들에 비스듬한 각도로 가로질러 신장하는 제어 게이트 전극;상기 제어 게이트 전극 및 상기 한 쌍의 핀들 사이에 각각 개재된 한 쌍의 게이트 절연막들; 및상기 한 쌍의 게이트 절연막들 및 상기 제어 게이트 전극의 사이의 적어도 일부분에 각각 개재된 한 쌍의 스토리지 노드막들을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 한 쌍의 핀들의 사이를 채우는 매몰 절연막을 더 포함하고, 상기 제어 게이트 전극은 상기 매몰 절연막 상을 가로질러 신장하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 2 항에 있어서, 상기 매몰 절연막 반대편의 상기 한 쌍의 핀들의 외측면의 다른 부분을 덮도록 상기 제어 게이트 전극 및 상기 몸체 사이에 개재된 소자분리막을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 2 항에 있어서, 상기 한 쌍의 게이트 절연막은 상기 매몰 절연막 반대편의 상기 한 쌍의 핀들의 외측면의 일부분을 덮도록 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 4 항에 있어서, 상기 한 쌍의 게이트 절연막은 상기 한 쌍의 핀들의 상면 상에 더 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 2 항에 있어서, 상기 한 쌍의 스토리지 노드막은 상기 한 쌍의 핀들의 외측면의 일부분 상의 상기 한 쌍의 게이트 절연막 부분을 덮도록 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 한 쌍의 핀들 각각의 상기 제어 게이트 전극의 양편 부분에 형성된 불순물 영역을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 한 쌍의 핀들 상을 가로질러 신장하는 상기 제어 게이트 전극 부분은 상기 한 쌍의 핀들에 대해서 45o의 각도로 비스듬하게 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 반도체 기판은 벌크 반도체 웨이퍼를 식각하여 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
- 몸체 및 상기 몸체로부터 각각 상향 돌출되어 서로 대향 이격된 복수의 쌍들의 핀들을 포함하는 반도체 기판;상기 복수의 쌍들의 핀들의 상부를 지그재그 방향으로 가로질러 각각 신장하고, 상기 복수의 쌍들의 핀들의 각 쌍의 핀들 외측면들의 적어도 일부분 상을 덮고 있는, 복수의 제어 게이트 전극들;상기 복수의 제어 게이트 전극들 각각 및 상기 복수의 쌍들의 핀들 사이에 각각 개재된 복수의 쌍들의 게이트 절연막들; 및상기 복수의 쌍들의 게이트 절연막들 및 상기 복수의 제어 게이트 전극들 각각의 사이의 적어도 일부분에 각각 개재된 복수의 쌍들의 스토리지 노드막들을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 10 항에 있어서, 상기 복수의 쌍들의 핀들의 각 쌍의 핀들 사이를 채우는 매몰 절연막을 더 포함하고, 상기 복수의 제어 게이트 전극들 각각은 상기 매몰 절연막 상을 가로질러 신장하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 11 항에 있어서, 상기 매몰 절연막 반대편의 상기 복수의 쌍들의 핀들의 외측면의 다른 부분을 덮도록 상기 복수의 제어 게이트 전극들의 각각 및 상기 몸체 사이에 개재된 소자분리막을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 11 항에 있어서, 상기 복수의 쌍들의 게이트 절연막들은 상기 매몰 절연막 반대편의 상기 복수의 쌍들의 핀들의 외측면의 일부분을 덮도록 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 13 항에 있어서, 상기 복수의 쌍들의 게이트 절연막들은 상기 복수의 쌍들의 핀들의 상면 상에 더 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 11 항에 있어서, 상기 복수의 쌍들의 스토리지 노드막들은 상기 복수의 쌍들의 핀들의 외측면의 일부분 상의 상기 복수의 쌍들의 게이트 절연막 부분을 덮도록 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 10 항에 있어서, 상기 복수의 제어 게이트 전극들 사이의 상기 복수의 쌍들의 핀들 부분에 형성된 불순물 영역을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 10 항에 있어서, 상기 반도체 기판은 벌크 반도체 웨이퍼를 식각하여 형 성된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 10 항에 있어서, 상기 복수의 제어 게이트 전극들 각각은 상기 복수의 쌍들의 핀들에 비스듬한 각도로 신장하는 제 1 부분 및 상기 복수의 쌍들의 핀들에 수직한 제 2 부분이 교대로 배열된 구조를 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 18 항에 있어서, 상기 복수의 제어 게이트 전극들 각각의 제 1 부분은 상기 복수의 쌍들의 핀들의 각 쌍의 핀들 상을 가로질러 신장하는 부분인 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 19 항에 있어서, 상기 복수의 제어 게이트 전극들 각각의 제 1 부분은 상기 복수의 쌍들의 핀들에 대해서 45o 각도로 비스듬하게 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
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