KR102181605B1 - 반도체 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 메모리 장치 및 그 제조 방법이 제공된다. 상기 반도체 메모리 장치는, 제1 영역 및 제2 영역이 정의된 기판, 상기 제1 영역에, 제1 액티브 영역을 정의하도록 형성된 제1 소자 분리막 패턴, 및 상기 제2 영역에, 제2 액티브 영역을 정의하도록 형성된 제2 소자 분리막 패턴을 포함하되, 상기 제1 소자 분리막 패턴을 이루는 제1 물질과 상기 제2 소자 분리막 패턴을 이루는 제2 물질은 서로 다르다.

Description

반도체 메모리 장치 및 그 제조 방법{Semiconductor memory device and method of fabricating the same}
본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
반도체를 이용한 메모리 장치는 실리콘(Si), 게르마늄(Ge), 비화 갈륨(GaAs), 인화인듐(InP) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 SRAM(Static RAM), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등을 포함한다.
비휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 비휘발성 메모리 장치는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리 장치, 저항 메모리 장치(예를 들어, PRAM(Phase-change RAM), FRAM(Ferroelectric RAM), RRAM(Resistive RAM)) 등을 포함한다.
한국공개특허 제2012-0096301호에는 매립형 채널 어레이 트랜지스터를 포함하는 반도체 소자의 제조 방법에 관하여 개시되어 있다.
본 발명이 해결하고자 하는 과제는, STI(Shallow Trench Isolation) 갭필 물질을 NMOSFET과 PMOSFET에서 서로 다른 유전체를 사용하여, 트랜지스터 특성을 개선시킨 반도체 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, STI 갭필 물질을 NMOSFET과 PMOSFET에서 서로 다른 유전체를 사용하여, 트랜지스터 특성을 개선시킨 반도체 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은, 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 메모리 장치의 일 실시예는, 제1 영역 및 제2 영역이 정의된 기판, 상기 제1 영역에, 제1 액티브 영역을 정의하도록 형성된 제1 소자 분리막 패턴, 및 상기 제2 영역에, 제2 액티브 영역을 정의하도록 형성된 제2 소자 분리막 패턴을 포함하되, 상기 제1 소자 분리막 패턴을 이루는 제1 물질과 상기 제2 소자 분리막 패턴을 이루는 제2 물질은 서로 다르다.
상기 제1 물질은 산화물이고, 상기 제2 물질은 질화물일 수 있다.
상기 제1 물질은 질화물이고, 상기 제2 물질은 산화물일 수 있다.
상기 제1 영역에 형성된 제1 트렌치와 상기 제2 영역에 형성된 제2 트렌치를 더 포함할 수 있다.
상기 제1 소자 분리막 패턴은 상기 제1 트렌치 내에 형성되고, 상기 제2 소자 분리막 패턴은 상기 제2 트렌치 내에 형성될 수 있다.
상기 제1 및 제2 트렌치 내의 측벽 상에 형성된 측벽 보호막을 더 포함할 수 있다.
상기 측벽 보호막은 산화물로 이루어질 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 메모리 장치의 다른 실시예는, 제1 영역 및 제2 영역이 정의된 기판, 상기 제1 영역에, 제1 액티브 영역을 정의하도록 형성된 제1 소자 분리막 패턴, 상기 제2 영역에, 제2 액티브 영역을 정의하도록 형성된 제2 소자 분리막 패턴, 상기 제1 액티브 영역에 형성된 제1 게이트 패턴, 및 상기 제2 액티브 영역에 형성된 제2 게이트 패턴을 포함하되, 상기 제1 소자 분리막 패턴을 이루는 제1 물질과 상기 제2 소자 분리막 패턴을 이루는 제2 물질은 서로 다르다.
상기 제1 물질은 산화물이고, 상기 제2 물질은 질화물일 수 있다.
상기 제1 물질은 질화물이고, 상기 제2 물질은 산화물일 수 있다.
상기 제1 및 제2 게이트 패턴은, 리세스된 채널을 갖는 RCT(Recess Channel Transistor) 타입으로 형성될 수 있다.
상기 제1 영역에 형성된 제1 트렌치와 상기 제2 영역에 형성된 제2 트렌치를 더 포함할 수 있다.
상기 제1 소자 분리막 패턴은 상기 제1 트렌치 내에 형성되고, 상기 제2 소자 분리막 패턴은 상기 제2 트렌치 내에 형성될 수 있다.
상기 제1 및 제2 트렌치 내의 측벽 상에 형성된 측벽 보호막을 더 포함할 수 있다.
상기 측벽 보호막은 산화물로 이루어질 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 메모리 장치의 제조 방법의 일 실시예는, 제1 영역 및 제2 영역이 정의된 기판을 준비하고, 상기 제1 및 제2 영역에 각각 제1 및 제2 트렌치를 형성하고, 상기 제1 및 제2 트렌치 내에 제1 물질을 채우고, 상기 제2 트렌치 내에 채워진 상기 제1 물질을 제거하고, 상기 제2 트렌치 내에 상기 제1 물질과 다른 제2 물질을 채우고, 상기 제1 및 제2 물질의 일부를 제거하여, 각각 제1 및 제2 소자 분리막 패턴을 형성하는 것을 포함한다.
상기 제1 물질은 산화물이고, 상기 제2 물질은 질화물일 수 있다.
상기 제1 물질은 질화물이고, 상기 제2 물질은 산화물일 수 있다.
상기 제1 및 제2 소자 분리막 패턴을 형성한 후, 상기 제1 및 제2 액티브 영역에 각각 제1 및 제2 게이트 패턴을 형성하는 것을 더 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명에 따른 반도체 메모리 장치의 예시 회로도이다.
도 2는 도 1에 도시된 반도체 메모리 장치의 예시 레이아웃도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 액티브 영역과 소자 분리 영역을 도시한 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 액티브 영역과 소자 분리 영역을 도시한 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 액티브 영역과 소자 분리 영역을 도시한 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 액티브 영역과 소자 분리 영역을 도시한 단면도이다.
도 7 내지 도 11은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 12는 본 발명의 실시예들에 따른 메모리 장치가 채용될 수 있는 전자 시스템의 구성을 도시한 블록도이다.
도 13은 도 12의 전자 시스템이 스마트 폰에 적용되는 예를 도시한 도면이다.
도 14는 도 12의 전자 시스템이 테블릿 PC에 적용되는 예를 도시한 도면이다.
도 15는 도 12의 전자 시스템이 노트북에 적용되는 예를 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서 설명되는 반도체 메모리 장치 및 그 제조 방법은, STI(Shallow Trench Isolation) 갭필 물질을 NMOSFET과 PMOSFET에서 서로 다른 유전체를 사용하는 것에 관한 것이다. 지속적인 DRAM의 크기 감소(scaling-down)는 셀 어레이(cell array) 영역의 크기 감소뿐만 아니라, 코어/페리(core/peri) 영역의 크기 감소도 요구하게 된다. 코어/페리 영역의 크기 감소는 기존의 평면형 트랜지스터(Planar Transistor)를 리세스 채널형 트랜지스터(RCT, Recess Channel Transistor)로 변경하면 가능하다. 이 때, 리세스 채널형 트랜지스터에서, STI 갭필 물질을 변경하여 스트레스(stress) 또는 유전체 전하 효과(dielectric charge effect)를 부여하여 리세스 채널형 트랜지스터의 적절한 특성을 확보할 수 있다. 예를 들어, 센스 앰프(Sense Amplifier)에 적용할 리세스 채널형 트랜지스터의 문턱 오프셋(threshold offset) 감소는, NMOSFET은 질화물(nitride), PMOSFET은 산화물(oxide)을 STI 갭필 물질로 이용하여 달성할 수 있다.
도 1은 본 발명에 따른 반도체 메모리 장치의 예시 회로도이다. 도 2는 도 1에 도시된 반도체 메모리 장치의 예시 레이아웃도이다.
도 1 및 도 2를 참조하면, 반도체 메모리 장치는 DRAM(Dynamic Random Access Memory)일 수 있으나, 이에 한정되는 것은 아니다.
도 1에 도시된 것처럼, 반도체 메모리 장치는 다수의 워드 라인(예를 들어, WL0~WL5)과 다수의 비트 라인(예를 들어, BL0~BL2)를 포함하고, 워드 라인(WL0~WL5)과 비트 라인(BL0~BL2)에 전기적으로 연결된 메모리 셀(예를 들어, MC1, MC2)을 포함한다. 각 메모리 셀(MC1, MC2)은 전하를 저장하는 커패시터(C1, C2)와, 커패시터(C1, C2)에 억세스하는 것을 제어하는 억세스 트랜지스터(TR1, TR2)를 포함할 수 있다. 도시된 것과 같이, 억세스 트랜지스터(TR1)의 소오스와, 억세스 트랜지스터(TR2)의 소오스는 서로 공유할 수 있다.
도 2에 도시된 것처럼, 단위 액티브 영역(예를 들어, ACT1~ACT3)은 기판 내에 소자 분리 영역을 형성함으로써 정의된다. 구체적으로 설명하면, 단위 액티브 영역(ACT1~ACT3)은 제1 방향(DR1)으로 연장되어 형성되고, 워드 라인(WL0~WL5)는 제1 방향(DR1)과 예각을 이루는 제2 방향(DR2)으로 연장되어 형성되고, 비트 라인(BL0~BL2)은 제1 방향(DR1)과 예각을 이루는 제3 방향(DR3)으로 연장되어 형성된다. 도 2에 도시된 레이아웃은 6F2 셀 스트럭쳐(cell structure)의 레이아웃일 수 있다.
여기서, "특정 방향과 다른 특정 방향이 소정 각도를 이룬다"고 할 경우의 각도는, 2개의 방향들이 교차됨으로써 생기는 2개의 각도들 중 작은 각도를 의미한다. 예를 들어, 2개의 방향들이 교차됨으로써 생길 수 있는 각이 120°와, 60°일 경우, 60°를 의미한다. 따라서, 도 2에 도시된 바와 같이, 제1 방향(DR1)과 제2 방향(DR2)이 이루는 각은 θ1이고, 제1 방향(DR1)과 제3 방향(DR3)이 이루는 각은 θ2가 된다.
이와 같이, θ1 및/또는 θ2가 예각을 이루도록 하는 이유는, 단위 액티브 영역(ACT1~ACT3)과 비트 라인(BL0~BL2)을 연결하는 비트 라인 컨택과, 단위 액티브 영역(ACT1~ACT3)과 커패시터(미도시)를 연결하는 스토리지 노드 컨택 사이의 간격을 최대로 확보하기 위함이다. θ1, θ2는 예를 들어, 각각 45°, 45°이거나, 30°, 60°이거나, 60°, 30°일 수 있으나, 이에 한정되는 것은 아니다.
2개의 워드라인(예를 들어, WL1, WL2)이 하나의 단위 액티브 영역(예를 들어, ACT2)을 가로지르도록 형성될 수 있다. 이에 따라서, 하나의 단위 액티브 영역(ACT2) 내에 2개의 억세스 트랜지스터가 형성될 수 있다.
도 2에 도시된 것과 같이, 다수의 단위 액티브 영역(ACT1~ACT3)이 서로 이격되어서 배치되어 있다. 또한, 다수의 워드 라인(WL0~WL5)과 다수의 비트 라인(BL0~BL2)이 서로 교차되어 배치되어 있다. 따라서, 하나의 단위 액티브 영역(ACT1) 주변에는, 다른 단위 액티브 영역(ACT2)을 가로지르는 워드 라인(WL2)이 배치될 수 있다. 단위 액티브 영역(ACT1)을 기준으로 볼 때, 단위 액티브 영역(ACT1)을 인접하여 지나가는 워드 라인(WL2)을 패싱 게이트(passing gate)라고 부른다. 도 2에 도시된 레이아웃에서는, 인접한 단위 액티브 영역(ACT1, ACT3) 사이에 1개의 패싱 게이트가 위치한다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 액티브 영역과 소자 분리 영역을 도시한 단면도이다.
도 3을 참조하면, 반도체 메모리 장치의 NMOSFET 영역과 PMOSFET 영역이 인접하여 위치한 부분을 도시하였으며, 예를 들어, 셀 영역에 인접한 센스 앰프는 NMOSFET 영역과 PMOSFET 영역이 인접하여 존재할 수 있다. 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 기판(110), 제1 소자 분리막 패턴(410), 제2 소자 분리막 패턴(420), 제1 게이트 패턴(120), 제2 게이트 패턴(220), 측벽 보호막(310) 등을 포함할 수 있다.
기판(110)에는 제1 영역과 제2 영역이 정의된다. 예를 들어, 제1 영역은 NMOSFET 영역일 수 있고, 제2 영역은 PMOSFET 영역일 수 있다. 기판(110)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, 본 발명의 몇몇 실시예에서, 기판(110)은 SOI(silicon on insulator)으로 이루어질 수도 있다. 기판(110) 내에는 예를 들어, STI(Shallow Trench Isolation)와 같은 제1 및 제2 소자 분리막 패턴(410, 420)이 형성되어 메모리 소자와 트랜지스터를 서로 분리시킬 수 있다.
측벽 보호막(310)은 제1 및 제2 트렌치 내의 측벽 상에 형성된다. 측벽 보호막(310)은 제1 및 제2 트렌치 식각 시에 발생한 식각 손상을 치유하기 위하여, 열산화막, RTO(Rapid Thermal Oxidation) 산화막, ISSG(In-Situ Steam Generation) 산화막 등으로 형성되거나, CVD 산화막으로 형성될 수 있다. 즉, 측벽 보호막(310)은 산화막으로 형성될 수 있다. 이를 통해, 제1 및 제2 트렌치 내의 측벽에 손상된 부분을 치유하고, 보호할 수 있다. 도 3에서는 제1 영역인 NMOSFET 영역에 형성된 측벽 보호막(310) 상에, 제1 소자 분리막 패턴(410)을 형성하는 산화물이 증착되어 혼재하므로, 측벽 보호막(310)이 별개의 레이어(layer)로 도시되지 않았다.
제1 소자 분리막 패턴(410)은 제1 영역에 제1 액티브 영역을 정의하도록 형성된다. 제1 소자 분리막 패턴(410)은 제1 영역 내에 형성된 제1 트렌치를 제1 물질로 채워 형성될 수 있다.
제2 소자 분리막 패턴(420)은 제2 영역에 제2 액티브 영역을 정의하도록 형성된다. 제2 소자 분리막 패턴(420)은 제2 영역 내에 형성된 제2 트렌치를 제2 물질로 채워 형성될 수 있다.
이 때, 제1 물질과 제2 물질은 서로 다르다. 즉, 제1 물질의 유전율은 제2 물질의 유전율보다 더 낮을 수 있다. 예를 들어, 제1 물질은 실리콘 산화물과 같은 산화물로 구성될 수 있으며, 제2 물질은 실리콘 질화물과 같은 질화물로 구성될 수 있다. 구체적으로, 제1 물질은, HTO(high temperature oxide), MTO(medium temperature oxide), PE-TEOS(plasma enhanced tetraethyl othosilicate), SOG(spin on glass), USG(undoped silicate glass), HDP(high density plasma) CVD 산화물, TOSZ(Tonen SilaZene), 또는 이들의 조합으로 이루어질 수 있다.
이와 같이, 제1 소자 분리막 패턴(410)을 구성하는 제1 물질과 제2 소자 분리막 패턴(420)을 구성하는 제2 물질을 다르게 함으로써 트랜지스터 특성을 개선시킬 수 있다. 즉, 제1 영역(예를 들어, NMOSFET 영역)에 형성된 제1 소자 분리막 패턴(410)을 구성하는 물질이 산화물인 경우, 게이트 전극 패턴과 공핍 영역(Depletion region) 사이에서 발생되는 전기장을 감소시켜, 드레인 전류의 누설(leakage)을 감소시키는데 효과적이다. 또한, 제2 영역(예를 들어, PMOSFET 영역)에 형성된 제2 소자 분리막 패턴(420)을 구성하는 물질이 질화물인 경우, 내부의 양전하에 의해 인접하여 형성되는 트랜지스터의 문턱 전압을 감소시킬 수 있다.
제1 게이트 패턴(120)은 제1 액티브 영역에 형성된다. 제1 게이트 패턴(120)은 리세스된 채널을 갖는 RCT(Recess Channel Transistor) 타입으로 형성될 수 있다. 제1 게이트 패턴(120)은 제1 게이트 절연막(130), 제1 게이트(140), 제1 캡핑막(150)을 포함할 수 있다.
제1 게이트 절연막(130)은 제1 액티브 영역 내의 게이트 트렌치 내에 형성될 수 있다. 제1 게이트 절연막(130)은 기판(110)의 상면에는 형성되지 않을 수 있다.
제1 게이트(140)는 제1 액티브 영역 내의 게이트 트렌치를 완전히 채우지 않고, 일부만 채우도록 형성될 수 있다. 즉, 제1 게이트(140)는 리세스된 형태일 수 있다. 제1 게이트(140)는 도전성 물질, 예를 들어, 금속, 금속 화합물, 또는 도핑된 폴리실리콘 등일 수 있다.
제1 캡핑막(150)은 제1 게이트(140) 상에, 제1 액티브 영역 내의 게이트 트렌치의 나머지 부분을 채우도록 형성될 수 있다. 제1 게이트(140)의 양측에는, 소오스/드레인 역할을 하는 정션 영역이 형성될 수 있다. 정션 영역 상에는 비트 라인 컨택 또는 스토리지 노드 컨택이 형성될 수 있다.
제1 게이트 절연막(130)은 제1 액티브 영역 내의 게이트 트렌치 내에 CVD 또는 열산화 공정에 의하여 형성될 수 있다. 제1 게이트 절연막(130) 상에는, PVD 또는 스퍼터링 공정에 의하여 제1 게이트 도전막이 형성되고, 제1 게이트 도전막의 일부를 CMP 및/또는 에치백 공정에 의해 제거하여 제1 게이트(140)가 형성될 수 있다. 제1 게이트(140)의 상면 레벨은 기판(110)의 상면 레벨보다 낮을 수 있다. 노출된 제1 게이트(140) 상에 제1 게이트(140)를 보호하는 제1 캡핑막(150)이 도포될 수 있다. 기판(110)의 상면이 노출될 때까지 제1 캡핑막(150)의 일부를 CMP 및/또는 에치백 공정에 의해 제거하여 제1 캡핑막(150)이 형성될 수 있다. 제1 게이트 절연막(130)은 실리콘 산화막으로 형성될 수 있다. 제1 게이트 절연막(130), 제1 게이트(140), 및 제1 캡핑막(150)을 포함하는 제1 게이트 패턴(120)은 비트 라인(BL)의 전위에 응답하여 비트 라인(BL)에 풀업 전원단의 전압을 공급하는 워드 라인(WL)으로 이용될 수 있다. 그리고, 이온 주입 공정을 이용하여, 소오스/드레인 역할을 하는 정션 영역을 형성함으로써, 제1 게이트 절연막(130), 제1 게이트(140), 제1 캡핑막(150), 소오스/드레인 영역을 포함하는 베리드(buried) 트랜지스터가 완성될 수 있다.
제2 게이트 패턴(220)은 제2 액티브 영역에 형성된다. 제2 게이트 패턴(220)은 리세스된 채널을 갖는 RCT 타입으로 형성될 수 있다. 제2 게이트 패턴(220)은 제2 게이트 절연막(230), 제2 게이트(240), 제2 캡핑막(250)을 포함할 수 있다.
제2 게이트 절연막(230)은 제2 액티브 영역 내의 게이트 트렌치 내에 형성될 수 있다. 제2 게이트 절연막(230)은 기판(110)의 상면에는 형성되지 않을 수 있다.
제2 게이트(240)는 제2 액티브 영역 내의 게이트 트렌치를 완전히 채우지 않고, 일부만 채우도록 형성될 수 있다. 즉, 제2 게이트(240)는 리세스된 형태일 수 있다. 제2 게이트(240)는 도전성 물질, 예를 들어, 금속, 금속 화합물, 또는 도핑된 폴리실리콘 등일 수 있다.
제2 캡핑막(250)은 제2 게이트(240) 상에, 제2 액티브 영역 내의 게이트 트렌치의 나머지 부분을 채우도록 형성될 수 있다. 제2 게이트(240)의 양측에는, 소오스/드레인 역할을 하는 정션 영역이 형성될 수 있다. 정션 영역 상에는 비트 라인 컨택 또는 스토리지 노드 컨택이 형성될 수 있다.
제2 게이트 절연막(230)은 제2 액티브 영역 내의 게이트 트렌치 내에 CVD 또는 열산화 공정에 의하여 형성될 수 있다. 제2 게이트 절연막(230) 상에는, PVD 또는 스퍼터링 공정에 의하여 제2 게이트 도전막이 형성되고, 제2 게이트 도전막의 일부를 CMP 및/또는 에치백 공정에 의해 제거하여 제2 게이트(240)가 형성될 수 있다. 제2 게이트(240)의 상면 레벨은 기판(110)의 상면 레벨보다 낮을 수 있다. 노출된 제2 게이트(240) 상에 제2 게이트(240)를 보호하는 제2 캡핑막(250)이 도포될 수 있다. 기판(110)의 상면이 노출될 때까지 제2 캡핑막(250)의 일부를 CMP 및/또는 에치백 공정에 의해 제거하여 제2 캡핑막(250)이 형성될 수 있다. 제2 게이트 절연막(230)은 실리콘 산화막으로 형성될 수 있다. 제2 게이트 절연막(230), 제2 게이트(240), 및 제2 캡핑막(250)을 포함하는 제2 게이트 패턴(220)은 비트 라인(BL)의 전위에 응답하여 비트 라인(BL)에 풀다운 전원단의 전압을 공급하는 워드 라인(WL)으로 이용될 수 있다. 그리고, 이온 주입 공정을 이용하여, 소오스/드레인 역할을 하는 정션 영역을 형성함으로써, 제2 게이트 절연막(230), 제2 게이트(240), 제2 캡핑막(250), 소오스/드레인 영역을 포함하는 베리드(buried) 트랜지스터가 완성될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 액티브 영역과 소자 분리 영역을 도시한 단면도이다. 설명의 편의상, 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명한 것과 실질적으로 동일한 부분은 생략한다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 기판(110), 제3 소자 분리막 패턴(430), 제4 소자 분리막 패턴(440), 제1 게이트 패턴(120), 제2 게이트 패턴(220), 측벽 보호막(310) 등을 포함할 수 있다.
기판(110)에는 제1 영역과 제2 영역이 정의된다. 예를 들어, 제1 영역은 NMOSFET 영역일 수 있고, 제2 영역은 PMOSFET 영역일 수 있다. 기판(110) 내에는 예를 들어, STI(Shallow Trench Isolation)와 같은 제3 및 제4 소자 분리막 패턴(430, 440)이 형성되어 메모리 소자와 트랜지스터를 서로 분리시킬 수 있다.
측벽 보호막(310)은 제1 및 제2 트렌치 내의 측벽 상에 형성된다. 측벽 보호막(310)은 제1 및 제2 트렌치 식각 시에 발생한 식각 손상을 치유하기 위하여, 열산화막, RTO(Rapid Thermal Oxidation) 산화막, ISSG(In-Situ Steam Generation) 산화막 등으로 형성되거나, CVD 산화막으로 형성될 수 있다. 즉, 측벽 보호막(310)은 산화막으로 형성될 수 있다. 이를 통해, 제1 및 제2 트렌치 내의 측벽에 손상된 부분을 치유하고, 보호할 수 있다. 도 4에서는 제2 영역인 PMOSFET 영역에 형성된 측벽 보호막(310) 상에, 제4 소자 분리막 패턴(440)을 형성하는 산화물이 증착되어 혼재하므로, 측벽 보호막(310)이 별개의 레이어(layer)로 도시되지 않았다.
제3 소자 분리막 패턴(430)은 제1 영역에 제1 액티브 영역을 정의하도록 형성된다. 제3 소자 분리막 패턴(430)은 제1 영역 내에 형성된 제1 트렌치를 제2 물질로 채워 형성될 수 있다.
제4 소자 분리막 패턴(440)은 제2 영역에 제2 액티브 영역을 정의하도록 형성된다. 제4 소자 분리막 패턴(440)은 제2 영역 내에 형성된 제2 트렌치를 제1 물질로 채워 형성될 수 있다.
이 때, 제1 물질과 제2 물질은 서로 다르다. 예를 들어, 제1 물질은 실리콘 산화물과 같은 산화물로 구성될 수 있으며, 제2 물질은 실리콘 질화물과 같은 질화물로 구성될 수 있다. 구체적으로, 제1 물질은, HTO(high temperature oxide), MTO(medium temperature oxide), PE-TEOS(plasma enhanced tetraethyl othosilicate), SOG(spin on glass), USG(undoped silicate glass), HDP(high density plasma) CVD 산화물, TOSZ(Tonen SilaZene), 또는 이들의 조합으로 이루어질 수 있다.
이와 같이, 제3 소자 분리막 패턴(430)을 구성하는 제2 물질과 제4 소자 분리막 패턴(440)을 구성하는 제1 물질을 다르게 함으로써, 본 발명의 일실시예에 따른 반도체 메모리 장치에서 설명한 것과 다른 트랜지스터 특성을 나타내도록 할 수 있다. 즉, 필요에 따라, 제3 소자 분리막 패턴(430)과 제4 소자 분리막 패턴(440)을 구성하는 절연 물질을 달리함으로써, 원하는 트랜지스터 특성을 나타내도록 할 수 있다.
제1 게이트 패턴(120)은 제1 액티브 영역에 형성되고, 제2 게이트 패턴(220)은 제2 액티브 영역에 형성된다. 제1 게이트 패턴(120)은 리세스된 채널을 갖는 RCT(Recess Channel Transistor) 타입으로 형성될 수 있다. 제1 게이트 패턴(120)은 제1 게이트 절연막(130), 제1 게이트(140), 제1 캡핑막(150)을 포함할 수 있다. 또한, 제2 게이트 패턴(220)도 리세스된 채널을 갖는 RCT(Recess Channel Transistor) 타입으로 형성될 수 있다. 제2 게이트 패턴(220)은 제2 게이트 절연막(230), 제2 게이트(240), 제2 캡핑막(250)을 포함할 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 액티브 영역과 소자 분리 영역을 도시한 단면도이다. 설명의 편의상, 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명한 것과 실질적으로 동일한 부분은 생략한다.
도 5를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치는, 기판(110), 제1 측벽 보호막(311), 제2 측벽 보호막(312), 제5 소자 분리막 패턴(450), 제6 소자 분리막 패턴(460), 제1 게이트 패턴(120), 제2 게이트 패턴(220) 등을 포함할 수 있다.
제1 측벽 보호막(311)은 제1 및 제2 트렌치 내의 측벽 상에 형성된다. 제1 측벽 보호막(311)은 제1 및 제2 트렌치 식각 시에 발생한 식각 손상을 치유하기 위하여, 열산화막, RTO(Rapid Thermal Oxidation) 산화막, ISSG(In-Situ Steam Generation) 산화막 등으로 형성되거나, CVD 산화막으로 형성될 수 있다. 즉, 제1 측벽 보호막(311)은 산화막으로 형성될 수 있다. 이를 통해, 제1 및 제2 트렌치 내의 측벽에 손상된 부분을 치유하고, 보호할 수 있다.
제2 측벽 보호막(312)은 제1 측벽 보호막(311)을 형성한 후, 850℃ 이상의 온도에서 NO와 N2를 혼합한 가스 환경 내에서 20분 이상 어닐링을 수행하여 형성할 수 있다. 즉, 제2 측벽 보호막(312)은 질화막으로 형성될 수 있다. 제2 측벽 보호막(312)은 제5 및 제6 소자 분리막 패턴(450, 460) 형성 시, 스트레스를 완충시키는 패드 역할을 할 수 있다.
제5 소자 분리막 패턴(450)은 제1 영역에 제1 액티브 영역을 정의하도록 형성된다. 제5 소자 분리막 패턴(450)은 제1 영역 내에 형성된 제1 트렌치를 제1 물질로 채워 형성될 수 있다.
제6 소자 분리막 패턴(460)은 제2 영역에 제2 액티브 영역을 정의하도록 형성된다. 제6 소자 분리막 패턴(460)은 제2 영역 내에 형성된 제2 트렌치를 제2 물질로 채워 형성될 수 있다.
이 때, 제1 물질과 제2 물질은 서로 다른다. 예를 들어, 제1 물질은 실리콘 산화물과 같은 산화물로 구성될 수 있으며, 제2 물질은 실리콘 질화물과 같은 질화물로 구성될 수 있다. 구체적으로, 제1 물질은, HTO(high temperature oxide), MTO(medium temperature oxide), PE-TEOS(plasma enhanced tetraethyl othosilicate), SOG(spin on glass), USG(undoped silicate glass), HDP(high density plasma) CVD 산화물, TOSZ(Tonen SilaZene), 또는 이들의 조합으로 이루어질 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 액티브 영역과 소자 분리 영역을 도시한 단면도이다. 설명의 편의상, 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명한 것과 실질적으로 동일한 부분은 생략한다.
도 6을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치는, 기판(110), 제1 측벽 보호막(311), 제2 측벽 보호막(312), 제7 소자 분리막 패턴(470), 제8 소자 분리막 패턴(480), 제1 게이트 패턴(120), 제2 게이트 패턴(220) 등을 포함할 수 있다.
제1 측벽 보호막(311)은 제1 및 제2 트렌치 내의 측벽 상에 형성된다. 제1 측벽 보호막(311)은 제1 및 제2 트렌치 식각 시에 발생한 식각 손상을 치유하기 위하여, 열산화막, RTO(Rapid Thermal Oxidation) 산화막, ISSG(In-Situ Steam Generation) 산화막 등으로 형성되거나, CVD 산화막으로 형성될 수 있다. 즉, 제1 측벽 보호막(311)은 산화막으로 형성될 수 있다. 이를 통해, 제1 및 제2 트렌치 내의 측벽에 손상된 부분을 치유하고, 보호할 수 있다.
제2 측벽 보호막(312)은 제1 측벽 보호막(311)을 형성한 후, 850℃ 이상의 온도에서 NO와 N2를 혼합한 가스 환경 내에서 20분 이상 어닐링을 수행하여 형성할 수 있다. 즉, 제2 측벽 보호막(312)은 질화막으로 형성될 수 있다. 제2 측벽 보호막(312)은 제7 및 제8 소자 분리막 패턴(470, 480) 형성 시, 스트레스를 완충시키는 패드 역할을 할 수 있다.
제7 소자 분리막 패턴(470)은 제1 영역에 제1 액티브 영역을 정의하도록 형성된다. 제7 소자 분리막 패턴(470)은 제1 영역 내에 형성된 제1 트렌치를 제2 물질로 채워 형성될 수 있다.
제8 소자 분리막 패턴(480)은 제2 영역에 제2 액티브 영역을 정의하도록 형성된다. 제8 소자 분리막 패턴(480)은 제2 영역 내에 형성된 제2 트렌치를 제1 물질로 채워 형성될 수 있다.
이 때, 제1 물질과 제2 물질은 서로 다르다. 예를 들어, 제1 물질은 실리콘 산화물과 같은 산화물로 구성될 수 있으며, 제2 물질은 실리콘 질화물과 같은 질화물로 구성될 수 있다. 구체적으로, 제1 물질은, HTO(high temperature oxide), MTO(medium temperature oxide), PE-TEOS(plasma enhanced tetraethyl othosilicate), SOG(spin on glass), USG(undoped silicate glass), HDP(high density plasma) CVD 산화물, TOSZ(Tonen SilaZene), 또는 이들의 조합으로 이루어질 수 있다.
이하에서, 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법에 대하여 설명한다.
도 7 내지 도 11은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 7을 참조하면, 우선, 제1 영역 및 제2 영역이 정의된 기판(110)을 준비한다. 예를 들어, 제1 영역은 NMOSFET 영역일 수 있고, 제2 영역은 PMOSFET 영역일 수 있다. 기판(110)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, 본 발명의 몇몇 실시예에서, 기판(110)은 SOI(silicon on insulator)으로 이루어질 수도 있다. 이어서, 제1 영역 및 제2 영역에 각각 제1 트렌치(T1) 및 제2 트렌치(T2)를 형성한다.
이어서, 도 8을 참조하면, 제1 트렌치(T1) 및 제2 트렌치(T2) 내에 측벽 보호막(310)을 형성하고, 제2 물질(420)을 채운다. 제2 물질(420)을 채울 때, 기판(110)의 전면을 덮도록 측벽 보호막(310) 상에 제2 물질(420)을 증착한다.
이어서, 도 9를 참조하면, 제1 영역을 덮는 마스크(500)를 이용하여, 제2 영역에 형성된 제2 트렌치(T2) 내에 채워진 제2 물질(420)을 제거한다. 즉, 기판(110)의 제2 영역에 증착된 제2 물질(420)을 제거한다. 이 때, 식각 공정을 이용하여 제2 영역에 증착된 제2 물질(420)을 제거할 수 있다. 예를 들어, 인산(H3PO4) 용액에 플루오르화수소(HF)를 혼합하여, 이를 이용한 습식식각 공정에 의하여 제2 영역에 증착된 제2 물질(420)을 제거할 수 있다.
이어서, 도 10을 참조하면, 제2 영역에 형성된 제2 트렌치(T2) 내에, 제1 물질(410)을 채운다. 여기에서, 제1 물질(410)과 제2 물질(420)은 서로 다르다. 다만, 제1 물질(410)은 측벽 보호막(310)을 형성하는 물질과 동일한 물질일 수 있다.
제1 물질(410)의 유전율은 제2 물질(420)의 유전율보다 더 낮을 수 있다. 예를 들어, 제1 물질(410)은 실리콘 산화물과 같은 산화물로 구성될 수 있으며, 제2 물질(420)은 실리콘 질화물과 같은 질화물로 구성될 수 있다. 구체적으로, 제1 물질은, HTO(high temperature oxide), MTO(medium temperature oxide), PE-TEOS(plasma enhanced tetraethyl othosilicate), SOG(spin on glass), USG(undoped silicate glass), HDP(high density plasma) CVD 산화물, TOSZ(Tonen SilaZene), 또는 이들의 조합으로 이루어질 수 있다.
이어서, 도 11을 참조하면, 제1 및 제2 액티브 영역 위에 형성된 제1 및 제2 물질(410, 420)을 제거하여, 제1 및 제2 액티브 영역의 상면이 노출되도록 한다. 이와 같은 공정에 따라, 소자 분리막 패턴을 형성하여, 제1 및 제2 액티브 영역을 정의한다. 후속 공정에서, 제1 및 제2 액티브 영역 내에 각각 제1 및 제2 게이트 패턴을 더 형성할 수 있다(도 4 참조).
다음 도 12를 참조하여, 본 발명의 실시예들에 따른 반도체 메모리 장치가 채용될 수 있는 전자 시스템에 대해 설명하도록 한다.
도 12는 본 발명의 실시예들에 따른 메모리 장치가 채용될 수 있는 전자 시스템의 구성을 도시한 블록도이다.
도 12를 참조하면, 전자 시스템(900)은, 메모리 시스템(902), 프로세서(904), 램(906), 및 유저인터페이스(908)를 포함할 수 있다.
이러한, 메모리 시스템(902), 프로세서(904), 램(906), 및 유저인터페이스(908)는 버스(Bus, 910)를 이용하여 서로 데이터 통신을 할 수 있다.
프로세서(904)는 프로그램을 실행하고 전자 시스템(900)을 제어하는 역할을 할 수 있으며, 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다.
램(906)은 프로세서(904)의 동작 메모리로서 사용될 수 있다. 이러한 램(906)은 예를 들어, 디램(DRAM)과 같은 휘발성 메모리로 이루어질 수 있으며, 이 경우 앞서 설명한 반도체 메모리 장치들이 여기에 채용될 수 있다. 한편, 프로세서(904) 및 램(906)은 하나의 반도체 소자 또는 반도체 패키지로 패키징되어 구현될 수 있다.
유저 인터페이스(908)는 전자 시스템(900)에 데이터를 입력 또는 출력하는데 이용될 수 있다. 이러한 유저 인터페이스(908)의 예로는, 키패드, 키보드, 이미지 센서 및 표시 장치(display device) 등을 들 수 있다.
메모리 시스템(902)은 프로세서(904)의 동작을 위한 코드, 프로세서(904)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다. 이러한 메모리 시스템(902)은 구동을 위한 별도의 컨트롤러를 포함할 수 있으며, 오류 정정 블록을 추가적으로 포함하도록 구성될 수도 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 메모리 시스템(902)에 저장된 데이터의 오류를 검출하고, 정정하도록 구성될 수 있다.
한편, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에서는 메모리 시스템(902)으로 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD; Solid State Drive)로 구성될 수 있다. 이 경우 전자 시스템(900)은 대용량의 데이터를 플래시 메모리에 안정적으로 저장할 수 있다.
메모리 시스템(902)은 하나의 반도체 메모리 장치로 집적될 수 있다. 예시적으로, 메모리 시스템(902)은 하나의 반도체 메모리 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 시스템(902)은 하나의 반도체 메모리 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 12에 도시된 전자 시스템(900)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다. 도 13은 도 12의 전자 시스템(900)이 스마트 폰(1000)에 적용되는 예를 도시한 도면이다. 이처럼 전자 시스템(도 12의 900)이 스마트 폰(1000)에 적용되는 경우, 전자 시스템(도 12의 900)은 AP(Application Processer)의 일부 구성 요소로 채용될 수 있다.
한편, 전자 시스템(도 12의 900)은 이 밖에 여러 다른 전자 기기에도 채용될 수 있다. 도 14는 도 12의 전자 시스템(900)이 테블릿 PC(1100)에 적용되는 예를 도시한 도면이고, 도 15는 도 12의 전자 시스템(900)이 노트북(1200)에 적용되는 예를 도시한 도면이다.
그 밖에, 전자 시스템(도 12의 900)은 개인용 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공될 수 있다.
한편, 전자 시스템(도 12의 900)이 무선 통신을 수행할 수 있는 장비인 경우에, 전자 시스템(도 12의 900)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Digital Cellular), E-TDMA(Enhanced-Time Division Multiple Access), WCDAM(Wideband Code Division Multiple Access), CDMA2000과 같은 통신 시스템에서 사용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 기판 120: 제1 게이트 패턴
220: 제2 게이트 패턴 310: 측벽 보호막
410: 제1 소자 분리막 패턴 420: 제2 소자 분리막 패턴
500: 마스크 600: 도포막

Claims (10)

  1. 제1 영역 및 제2 영역이 정의된 기판;
    상기 제1 영역에, 제1 액티브 영역을 정의하도록 제1 트렌치 내에 형성된 제1 소자 분리막 패턴;
    상기 제1 액티브 영역에 형성된 제1 게이트 패턴;
    상기 제2 영역에, 제2 액티브 영역을 정의하도록 제2 트렌치 내에 형성된 제2 소자 분리막 패턴;
    상기 제1 트렌치의 측벽 상에 형성되고, 상기 제2 트렌치의 측벽 상에 비형성된 측벽 보호막; 및
    상기 제2 액티브 영역에 형성된 제2 게이트 패턴을 포함하되,
    상기 제1 소자 분리막 패턴을 이루는 제1 물질과 상기 제2 소자 분리막 패턴을 이루는 제2 물질은 서로 다르고,
    상기 제2 물질은 상기 측벽 보호막과 동일한 물질을 포함하고,
    상기 제1 게이트 패턴의 상면은 상기 제1 소자 분리막 패턴의 상면보다 낮고,
    상기 제2 게이트 패턴의 상면은 상기 제2 소자 분리막 패턴의 상면보다 낮은 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 제1 물질은 산화물이고, 상기 제2 물질은 질화물인 반도체 메모리 장치.
  3. 제 1항에 있어서,
    상기 제1 물질은 질화물이고, 상기 제2 물질은 산화물인 반도체 메모리 장치.
  4. 제1 영역 및 제2 영역이 정의된 기판;
    상기 제1 영역에 제1 액티브 영역을 정의하도록, 제1 트렌치 내에 형성된 제1 소자 분리막 패턴;
    상기 제2 영역에 제2 액티브 영역을 정의하도록, 제2 트렌치 내에 형성된 제2 소자 분리막 패턴;
    상기 제1 트렌치의 측벽 상에 형성되고, 상기 제2 트렌치의 측벽 상에 비형성된 측벽 보호막;
    상기 제1 액티브 영역에 형성되고 제1 게이트를 포함하는 제1 게이트 패턴; 및
    상기 제2 액티브 영역에 형성되고 제2 게이트를 포함하는 제2 게이트 패턴을 포함하되,
    상기 제1 소자 분리막 패턴을 이루는 제1 물질과 상기 제2 소자 분리막 패턴을 이루는 제2 물질은 서로 다르고,
    상기 제1 게이트의 상면은 상기 제1 소자 분리막 패턴의 상면보다 낮고,
    상기 제2 게이트의 상면은 상기 제2 소자 분리막 패턴의 상면보다 낮은 반도체 메모리 장치.
  5. 제 4항에 있어서,
    상기 제1 물질은 산화물이고, 상기 제2 물질은 질화물인 반도체 메모리 장치.
  6. 제 4항에 있어서,
    상기 제1 물질은 질화물이고, 상기 제2 물질은 산화물인 반도체 메모리 장치.
  7. 제 4항에 있어서,
    상기 제1 및 제2 게이트 패턴은, 리세스된 채널을 갖는 RCT(Recess Channel Transistor) 타입으로 형성된 반도체 메모리 장치.
  8. 제1 영역 및 제2 영역이 정의된 기판을 준비하고,
    상기 제1 및 제2 영역에 각각 제1 및 제2 트렌치를 형성하고,상기 제1 및 제2 트렌치 내에 측벽 보호막을 형성하고,
    상기 제1 및 제2 트렌치 내, 상기 측벽 보호막 상에 제1 물질을 채우고,
    상기 제2 트렌치 내에 채워진 상기 제1 물질을 제거하고,
    상기 제2 트렌치 내에 상기 제1 물질과 다른 제2 물질을 채우고,
    상기 제1 및 제2 물질의 일부를 제거하여, 각각 제1 및 제2 소자 분리막 패턴을 형성하고,
    상기 제1 및 상기 제2 소자 분리막 패턴을 형성한 후, 상기 제1 및 제2 액티브 영역에 각각 제1 및 제2 게이트 패턴을 형성하는 것을 포함하되,
    상기 제2 물질은 상기 측벽 보호막과 동일한 물질을 포함하고,
    상기 제1 및 제2 게이트 패턴은 각각 제1 및 제2 게이트를 포함하고,
    상기 제1 게이트의 상면은 상기 제1 소자 분리막 패턴의 상면보다 낮고,
    상기 제2 게이트의 상면은 상기 제2 소자 분리막 패턴의 상면보다 낮은 반도체 메모리 장치의 제조 방법.
  9. 제 8항에 있어서,
    상기 제1 물질은 산화물이고, 상기 제2 물질은 질화물인 반도체 메모리 장치의 제조 방법.
  10. 제 8항에 있어서,
    상기 제1 물질은 질화물이고, 상기 제2 물질은 산화물인 반도체 메모리 장치의 제조 방법.
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