DE10210434B4 - Verfahren zum Erzeugen einer Shallow-Trench-Isolation in einem Halbleiterbaustein und Verwendung eines solchen Verfahrens - Google Patents

Verfahren zum Erzeugen einer Shallow-Trench-Isolation in einem Halbleiterbaustein und Verwendung eines solchen Verfahrens Download PDF

Info

Publication number
DE10210434B4
DE10210434B4 DE10210434A DE10210434A DE10210434B4 DE 10210434 B4 DE10210434 B4 DE 10210434B4 DE 10210434 A DE10210434 A DE 10210434A DE 10210434 A DE10210434 A DE 10210434A DE 10210434 B4 DE10210434 B4 DE 10210434B4
Authority
DE
Germany
Prior art keywords
mask
layer
semiconductor device
poly
oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE10210434A
Other languages
English (en)
Other versions
DE10210434A1 (de
Inventor
Dirk Efferenn
Hans-Peter Moll
Andreas Wich-Glasen
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qimonda AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE10210434A priority Critical patent/DE10210434B4/de
Priority to KR10-2003-0014239A priority patent/KR100520459B1/ko
Priority to US10/385,000 priority patent/US6770530B2/en
Publication of DE10210434A1 publication Critical patent/DE10210434A1/de
Application granted granted Critical
Publication of DE10210434B4 publication Critical patent/DE10210434B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Verfahren zum Erzeugen von einer Shallow-Trench-Isolation in einem Halbleiterbaustein mit den Verfahrensschritten:
Ausbilden von Shallow-Trench-Isolationsgräben (8) in einem Substrat (1) sowohl in Bereichen (NFET), in denen n-Kanal-Feldeffektransistoren ausgebildet werden sollen, als auch in Bereichen (PFET), in denen p-Kanal-Feldeffekttransistoren ausgebildet werden sollen;
Aufbringen einer Oxidschicht (10);
Aufbringen einer Nitrid-Schicht (19);
Erzeugen einer Maske, die Bereiche (NFET) abdeckt, in denen n-Kanal-Feldeffekttransistoren (N-FET) ausgebildet werden sollen,
Entfernen der Nitrid-Schicht (19) in den nicht durch die Maske abgedeckten Bereichen; und
Entfernen der Maske.

Description

  • Die Erfindung betrifft ein Verfahren zum Erzeugen einer Shallow-Trench-Isolation in einem Halbleiterbaustein und die Verwendung eines solchen Verfahrens.
  • Für die Isolation von aktiven Gebieten auf Halbleiterbausteinen wird in zunehmendem Maße die sogenannte Shallow-Trench-Isolation (STI) eingesetzt. Insbesondere bei den neueren Speichergenerationen (beginnend mit 16 M bis zum heutigen 512 M DRAM) und bei neuen Generationen von Logikbausteinen wird die STI vermehrt eingesetzt. Der Prozessablauf nach dem Stand der Technik für die STI besteht darin, dass zunächst ein Graben (Shallow-Trench) in das Silizium Substrat geätzt wird, danach wird der Graben zum Teil mit Oxid (TEOS oder HDP) ausgefüllt und planarisiert, bis nur das Isolationsoxid im Graben verbleibt. Ein Nitrid-Liner, der vor dem Oxid abgeschieden wurde, um den Untergrund bei der weiteren Prozessierung zu schützen, steht nach der STI-Ätzung am Isolationsrand von jedem Transistor. Bisher wurde ein Nitrid-Liner vollständig an alle Transistoren angebracht. Dies führte zwar zu verbesserten Eigenschaften bei den n-Kanal-Transistoren. Beim chemical mechanical polishing (CMP) setzen sich aber Kalium-Ionen ab und verkürzen den Kanal, was bei p-Kanal-Transistoren einen Durchbruch (punch trough) und eine Degradierung der p-Kanal-Transistoren zur Folge hatte. Deshalb wurde in jüngerer Zeit auf den Nitrid-Liner völlig verzichtet, wobei allerdings der positive Effekt auf die n-Kanal-Transistoren verloren ging.
  • Aus der EP 0 739 033 A2 ist ein Verfahren zum Ausbilden eines Transistors mit einem Grabenkondensator bekannt, bei dem im Kondensatorgraben Oxidschichten und Nitridschichten eingebracht werden. Die US 2002/0098649 A1 beschreibt weiter die Möglichkeit Halbleiterbauelemente mit n- und p-Kanal-Feldeffekttransistoren auszubilden bei denen eine Shallow-Trench-Isolierung vorgesehen ist.
  • Eine Aufgabe der Erfindung ist es daher, ein Verfahren zur Erzeugung einer Shallow-Trench-Isolation in einem Halbleiterbaustein für n- und p-Kanal-Feldeffekttransistoren anzugeben, das sowohl die Vorteile eines Nitrid-Liners für n-Kanal-Transistoren ausnutzt als auch keine Verschlechterung für p-Kanal-Transistoren mit sich bringt.
  • Die Aufgabe wird durch ein Verfahren mit den Merkmalen des Patentanspruchs 1 gelöst.
  • Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den in den abhängigen Patentansprüchen angegebenen Merkmalen.
  • Durch die erfindungsgemäße Lösung ergeben sich zudem eine Verbesserung der Speicherdauer der Speicherzellen und eine Erhöhung der Einsatzspannung des Auswahltransistors, was ein cell-to-bitline-leakage reduziert.
  • Erfindungsgemäß werden zum Erzeugen einer Shallow-Trench-Isolation für n- und p-Kanal-Feldeffekttransistoren in einem Halbleiterbaustein folgende Schritte ausgeführt. In auf einem Substrat vorhandenen Isolationsgräben wird eine Oxidschicht und darüber eine Nitrid-Schicht aufgebracht. Anschließend wird eine Maskierung aufgebracht und die Nitrid-Schicht entsprechend der Maskierung entfernt. Schließlich wird auch die Maskierung entfernt.
  • Gemäß einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens zum Erzeugen einer Shallow-Trench-Isolation für n- und p-Kanal-Feldeffekttransistoren in einem Halbleiterbaustein werden folgende Schritte ausgeführt. In auf einem Substrat vorhandenen Isolationsgräben wird eine Oxidschicht und eine Nitrid-Schicht und darüber eine weitere Oxidschicht oder eine Poly-Si-Schicht aufgebracht. Anschließend wird eine Resist-Maske aufgebracht und die weitere Oxidschicht bzw. die Poly-Si-Schicht entsprechend der Resist-Maske entfernt. In einem weiteren Schritt wird die Nitrid-Schicht in dem Bereich, in dem die weitere Oxidschicht bzw. die Poly-Si-Schicht entfernt wurde, ebenfalls entfernt.
  • Gemäß einer weiteren bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens zum Erzeugen einer Shallow-Trench-Isolation für n- und p-Kanal-Feldeffekttransistoren wird zur Erzeugung der Maskierung auf die Nitrid-Schicht eine weitere Oxidschicht oder eine Poly-Si-Schicht aufgebracht. In einem Bereich, in dem n-Kanal-Feldeffekttransistoren erzeugt werden sollen, wird anschließend eine Resist-Maske aufgebracht und in die weitere Oxidschicht bzw. die Poly-Si-Schicht um die Resist-Maske herum N2 bzw. BF2 implantiert. Anschließend wird die Resist-Maske und die mit N2 weitere Oxidschicht bzw. die mit BF2 implantierte Poly-Si-Schicht entfernt.
  • Das erfindungsgemäße Verfahren kann für die Herstellung eines Speicherbausteins, insbesondere eines dynamic random access memory, verwendet werden.
  • Im Folgenden wird die Erfindung anhand von 26 Figuren weiter erläutert. Sämtliche Figuren stellen einen Ausschnitt eines Halbleiterbausteins im Querschnitt dar.
  • 1 zeigt den Grundaufbau eines Halbleiterbausteins bei einer ersten Ausführungsform der Erfindung.
  • 2 zeigt den Aufbau des Halbleiterbausteins mit Isolationsgraben bei der ersten Ausführungsform der Erfindung.
  • 3 zeigt den Aufbau des Halbleiterbausteins nach dem Aufbringen einer Schicht thermischen Oxids bei der ersten Ausführungsform der Erfindung.
  • 4 zeigt den Aufbau des Halbleiterbausteins nach dem Aufbringen einer HDP-TEOS-Schicht bei der ersten Ausführungsform der Erfindung.
  • 5 zeigt den Aufbau des Halbleiterbausteins nach dem Aufbringen eines Nitrid-Liners bei der ersten Ausführungsform der Erfindung.
  • 6 zeigt den Aufbau des Halbleiterbausteins nach dem Aufbringen einer Maske bei der ersten Ausführungsform der Erfindung.
  • 7 zeigt den Aufbau des Halbleiterbausteins nach dem partiellen Entfernen des Nitrid-Liners bei der ersten Ausführungsform der Erfindung.
  • 8 zeigt den Aufbau des Halbleiterbausteins nach dem Entfernen der Maske bei der ersten Ausführungsform der Erfindung.
  • 9 zeigt den Grundaufbau eines Halbleiterbausteins bei einer zweiten Ausführungsform der Erfindung.
  • 10 zeigt den Aufbau des Halbleiterbausteins nach dem Aufbringen eines thermischen Oxids und anschließend eines Nitrid-Liners bei der zweiten Ausführungsform der Erfindung.
  • 11 zeigt den Aufbau des Halbleiterbausteins nach dem Aufbringen eines Oxid-Liners bei der zweiten Ausführungsform der Erfindung.
  • 12 zeigt den Aufbau des Halbleiterbausteins nach dem Aufbringen einer Lithographiemaske bei der zweiten Ausführungsform der Erfindung.
  • 13 zeigt den Aufbau des Halbleiterbausteins während des Implantierens von N2 oder BF2 in den Oxid-Liner bei der zweiten Ausführungsform der Erfindung.
  • 14 zeigt den Aufbau des Halbleiterbausteins nach dem Entfernen der Lithographiemaske bei der zweiten Ausführungsform der Erfindung.
  • 15 zeigt den Aufbau des Halbleiterbausteins nach dem Entfernen des mit N2 oder BF2 implantierten Oxid-Liners bei der zweiten Ausführungsform der Erfindung.
  • 16 zeigt den Aufbau des Halbleiterbausteins nach dem partiellen Entfernen des Nitrid-Liners bei der zweiten Ausführungsform der Erfindung.
  • 17 zeigt den Aufbau des Halbleiterbausteins nach dem Entfernen des restlichen Oxid-Liners bei der zweiten Ausführungsform der Erfindung.
  • 18 zeigt den Grundaufbau eines Halbleiterbausteins bei einer dritten Ausführungsform der Erfindung.
  • 19 zeigt den Aufbau des Halbleiterbausteins nach dem STI-Ätzen bei der dritten Ausführungsform der Erfindung.
  • 20 zeigt den Aufbau des Halbleiterbausteins nach dem Aufbringen eines Oxid-Liners (AAOx-Abscheidung) und eines Nitrid-Liners bei der dritten Ausführungsform der Erfindung.
  • 21 zeigt den Aufbau des Halbleiterbausteins nach dem Aufbringen eines Oxid- oder Poly-Si-Liners bei der dritten Ausführungsform der Erfindung.
  • 22 zeigt den Aufbau des Halbleiterbausteins nach dem Aufbringen einer Maske bei der dritten Ausführungsform der Erfindung.
  • 23 zeigt den Aufbau des Halbleiterbausteins nach dem partiellen Entfernen des Oxid-Liners bei der dritten Ausführungsform der Erfindung.
  • 24 zeigt den Aufbau des Halbleiterbausteins nach dem dem Entfernen der Maske (Resist Strip) bei der dritten Ausführungsform der Erfindung.
  • 25 zeigt den Aufbau des Halbleiterbausteins nach dem Abätzen des Nitrid-Liners bei der dritten Ausführungsform der Erfindung.
  • 26 zeigt den Aufbau des Halbleiterbausteins nach dem Entfernen des restlichen Oxid-Liners bei der dritten Ausführungsform der Erfindung.
  • Im Folgenden werden die Figuren im Einzelnen beschrieben.
  • Erste Ausführungsform der Erfindung:
  • 1 zeigt den Grundaufbau eines für die Anwendung des erfindungsgemäßen Herstellungsverfahrens geeigneten Halbleiterbausteins. Auf einem Substrat 1, in der Regel ist dies ein Silizium-Substrat, ist ein Pad-Nitrid 2 angeordnet. Im Substrat 1 sind zwei Vertiefungen 3 (Recess) vorhandenen, die zum Teil mit einer DT-Poly-Si Füllung 5 aufgefüllt sind. Zwi schen und seitlich der beiden Vertiefungen 3 befindet sich das Substrat 1. Im unteren Bereich der Vertiefung 3 ist ein DT-(Deep Trench)-Collar 4 vorhanden.
  • In einem weiteren Prozessschritt wird in das Substrat 1 des Halbleiterbausteins ein Isolationsgraben 8 eingebracht. Dazu werden die DT-Poly-Si-Füllung 5 und das Substrat 1, welches zwischen den beiden Vertiefungen 3 vorhanden ist, im Bereich der beiden Vertiefungen 3 zum Teil entfernt. In 2 ist der entsprechende Aufbau des Halbleiterbausteins mit einem Isolationsgraben 8 gezeigt. Das Entfernen der DT-Poly-Si Füllung 5 und des Substrats 1 kann mittels einer aus dem Stand der Technik hinlänglich bekannten Trockenätzung erfolgen.
  • Auf den Seitenwänden 8.1 und dem Boden 8.2 des Isolationsgrabens 8 wird in einem weiteren Prozessschritt eine dünne thermische Oxidschicht 10 abgeschieden. 3 zeigt den Aufbau des Halbleiterbausteins nachdem das thermische Oxid 10 aufgebracht wurde.
  • 4 zeigt den Aufbau des Halbleiterbausteins nach dem Aufbringen einer HDP-TEOS-Schicht 15 (HDP-TEOS = high density plasma tetraethylorthosilicate). Die HDP-TEOS-Schicht 15 bedeckt dabei das Pad-Nitrid 2, die Seitenwände 8.1 und den Boden 8.2 des Isolationsgrabens 8.
  • Das Aufbringen der HDP-TEOS-Schicht 15 erfolgt dabei derart, dass das HDP-TEOS auf horizontalen Flächen schneller als auf vertikalen Flächen wächst. Dies kann beispielsweise mittels Sputtern erfolgen. Am Ende ergibt sich ein Verhältnis der vertikalen zur horizontalen Schichtdicke von ca. 1:8. Die HDP-TEOS-Schicht 15 dient dem Schutz beispielsweise der Kanten vor einer Beschädigung durch einen zu einem späteren Zeitpunkt erfolgenden trockenchemischen Ätzprozess.
  • 5 zeigt den Aufbau des Halbleiterbausteins nach dem Aufbringen eines Nitrid-Liners 19. Dieser bedeckt die HDP-TEOS-Schicht 15.
  • In einem weiteren Prozessschritt wird in Bereichen, die später als n-Kanal-Transistoren N-FET dienen sollen, eine Resist-Maske 22 aufgebracht. 6 zeigt den Aufbau des Halbleiterbausteins nach dem Aufbringen der Maske 22. Bei der Maske 22 handelt es sich um eine lithographische Schicht zur partiellen Abdeckung des Nitrid-Liners 19.
  • 7 zeigt den Aufbau des Halbleiterbausteins nach dem partiellen Entfernen des Nitrid-Liners 19. Der Nitrid-Liner 19 wird in diesem Prozessschritt lediglich dort entfernt, wo die Resist-Maske 22 den Nitrid-Liner 19 nicht abdeckt.
  • Schließlich wird in einem weiteren Prozessschritt die Resist-Maske 22 entfernt. Der entsprechende Aufbau des Halbleiterbausteins nach dem Entfernen der Maske ist in 8 gezeigt. Damit wird erreicht, dass der Bereich für den n-Kanal-Transistor N-FET den Nitrid-Liner 19 aufweist, und dass der Bereich für den p-Kanal-Transistor P-FET den Nitrid-Liner 19 nicht aufweist.
  • Ein derartiger Aufbau hat zum einen den Vorteil, dass die Speicherzeit (retention time) erhöht werden kann. Zum anderen hat dieser Aufbau auch den Vorteil der höheren Einsatzspannungen der Transistoren. Als weiterer Vorteil ist die Vermeidung des frühzeitigen Durchbruchs (punch trough) an den p-Kanal-Feldeffekttransistoren in der Peripherie eines DRAM anzusehen. Die positiven Eigenschaften der n-Kanal-Feldeffekttransistoren im Zellfeld des DRAM bleiben jedoch erhalten.
  • Zweite Ausführungsform der Erfindung:
  • 9 zeigt den Grundaufbau eines für die Anwendung des erfindungsgemäßen Herstellungsverfahrens geeigneten Halbleiterbausteins. Auf einem Substrat 1 ist ein Pad-Nitrid 2 aufgebracht. Im Substrat 1 ist eine DT-Poly-Si-Füllung 5 eingebettet, die einen Graben 8 aufweist. Im unteren Bereich der DT-Poly-Si-Füllung 5 ist ein DT-Collar 4 vorhanden. Der Grundaufbau entspricht dem aus der ersten Ausführungsform gemäß 2.
  • In einem Prozessschritt wird auf der Oberseite der DT-Poly-Si-Füllung 5 ein thermisches Oxid (AAOx) 10 abgeschieden. In einem weiteren Prozessschritt wird ein Nitrid-Liner 19 auf der Schicht aus thermischem Oxid 10 abgeschieden. 10 zeigt den Aufbau des Halbleiterbausteins nach dem Aufbringen des Nitrid-Liners 19.
  • 11 zeigt den Aufbau des Halbleiterbausteins nach dem Aufbringen einer Oxid-Maske in Form eines Oxid oder Poly-Si-Liners 20. Diese bedeckt den Nitrid-Liner 19 flächig mit einer Schichtstärke von ca. 20–40 nm. Die Oxid-Maske 20 erstreckt sich zudem über dem Pad-Nitrid 2.
  • Anschließend wird in Bereichen, die später als n-Kanal-Transistoren N-FET dienen sollen, eine Resist-Maske 22 aufgebracht. 12 zeigt den Aufbau des Halbleiterbausteins nach dem Aufbringen der Maske 22. Bei der Maske 22 handelt es sich um eine lithographische Schicht zur partiellen Abdeckung des Nitrid-Liners 19. Die Bereiche, die später als p-Kanal-Transistoren P-FET dienen sollen, bleiben unbedeckt.
  • Nun wird N2 oder BF2 in den Bereich des Oxid oder Poly-Si-Liners 20, welcher nicht durch die Resist-Maske 22 abgedeckt ist, implantiert. Es entsteht ein mit N2 implantierter Oxid-Liner 21 bzw. ein mit BF2 implantierter Poly-Si-Liner 21. In 13 ist der Aufbau des Halbleiterbausteins nach dem Implantieren von N2 oder BF2 in den Oxid bzw. Poly-Si-Liner 20 gezeigt.
  • In einem weiteren Prozessschritt wird die Resist-Maske 22 abgenommen. Der entsprechende Aufbau des Halbleiterbausteins nach dem Entfernen der Maske 22 ist in 14 dargestellt.
  • 15 zeigt den Aufbau des Halbleiterbausteins nach dem Entfernen des mit N2 oder BF2 implantierten Oxid bzw. Poly-Si-Liners 21. Durch die Implantierung von N2 oder BF2 in den Oxid bzw. Poly-Si-Liner 20 wird die Ätzrate verändert. Während des Ätzens wird der Oxid bzw. Poly-Si-Liner 20 wesentlich langsamer abgeätzt als der mit N2 oder BF2 implantierte Oxid bzw. Poly-Si-Liner 21. Dadurch wird der Nitrid-Liner 19 in den für die p-Kanal-Transistoren P-FET vorgesehenen Bereichen freigelegt, während er in den für die n-Kanal-Transistoren N-FET vorgesehenen Bereichen mit dem, wenn auch etwas dünneren, so doch noch ausreichend vorhandenen Oxid bzw. Poly-Si-Liner 20 bedeckt bleibt. Der nicht mit N2 oder BF2 implantierte Oxid bzw. Poly-Si-Liner 20 dient somit als Maske für den nachfolgenden Prozessschritt.
  • Im folgenden Ätzprozess wird der freigelegte Nitrid-Liner 19 entfernt. Als Ätzprozess kommt wahlweise eine trockene oder nasse Ätzung in Frage. Beide Ätzprozesse sind aus dem Stand der Technik hinlänglich bekannt. 16 zeigt den Aufbau des Halbleiterbausteins nach dem partiellen Entfernen des Nitrid-Liners 19.
  • 17 zeigt den Aufbau des Halbleiterbausteins nach dem Entfernen des restlichen Oxid-Liners 20.
  • Ein derartiger Aufbau hat, wie auch der in der ersten Ausführungsform der Erfindung beschriebene Aufbau, zum einen den Vorteil, dass die Speicherzeit erhöht werden kann. Zum anderen hat dieser Aufbau auch den Vorteil der höheren Einsatzspannungen der Transistoren. Als weiterer Vorteil ist die Erhöhung der Durchbruchspannung (punch trough voltage) an den p-Kanal-Feldeffekttransistoren in der Peripherie eines DRAM anzusehen. Die positiven Eigenschaften der n-Kanal-Feldeffekttransistoren im Zellfeld des DRAM bleiben jedoch erhalten.
  • Dritte Ausführungsform der Erfindung:
  • 18 zeigt den Grundaufbau eines für die Anwendung des erfindungsgemäßen Herstellungsverfahrens geeigneten Halbleiterbausteins. Auf einem Substrat 1 ist ein Pad-Nitrid 2 aufgebracht. Im Substrat 1 sind zwei nebeneinander liegende Vertiefungen 3 vorhandenen, die zum Teil mit einer DT-Poly-Si Füllung 5 aufgefüllt sind. Zwischen den beiden Vertiefungen 3 befindet sich ebenfalls das Substrat 1. Im unteren Bereich der Vertiefung 3 ist ein DT-Collar 4 vorhanden. Der Grundaufbau entspricht dem aus der ersten Ausführungsform gemäß der 1.
  • In einem weiteren Prozessschritt wird mittels einer STI-Ätzung ein Isolationsgraben 8 erzeugt. 19 zeigt den Aufbau des Halbleiterbausteins nach der STI-Ätzung. Der Aufbau entspricht denen aus der ersten und der zweiten Ausführungsform gemäß den 2 beziehungsweise 9.
  • 20 zeigt den Aufbau des Halbleiterbausteins nach dem Aufbringen eines thermischen Oxid-Liners 10 und eines Nitrid-Liners 19. Dieser bedeckt den Oxid-Liner 10 flächig.
  • Im nächsten Prozessschritt wird ein konformer Oxid- oder Poly-Si-Liner 20 über dem Nitrid-Liner 19 abgeschieden. Der entsprechende Aufbau nach Durchführung dieses Prozessschrittes ist in 21 gezeigt.
  • Anschließend wird in Bereichen, die später als n-Kanal-Transistoren N-FET dienen sollen, eine Resist-Maske 22 aufgebracht. 22 zeigt den Aufbau des Halbleiterbausteins nach dem Aufbringen der Maske 22. Bei der Maske 22 handelt es sich um eine lithographische Schicht zur partiellen Abdeckung der Oxidschicht 20.
  • Insoweit stimmen die beiden Ausführungsformen zwei und drei der Erfindung im wesentlichen überein.
  • Nun wird mittels eines nasschemischen Ätzverfahrens der nicht durch die Resist-Maske 22 abgedeckte Teil des Oxid bzw. Poly-Si-Liners 20 entfernt. 23 zeigt den Aufbau des Halbleiterbausteins nach dem partiellen Entfernen des Oxid bzw. Poly-Si-Liners 20.
  • In einem weiteren Prozessschritt wird die Resist-Maske 22 entfernt. Der entsprechende Aufbau des Halbleiters nach dem Ausführen dieser Prozessschritte ist in 24 gezeigt. Der Nitrid-Liner 19 befindet sich nunmehr nur noch unterhalb der Oxid-Liners 20, also in dem Bereich, in dem später ein n-Kanal-Transistor N-FET ausgebildet werden soll.
  • Anschließend wir der Nitrid-Liner 19 an den Stellen, an denen er nicht vom Oxid-Liner 20 abgedeckt ist, nasschemisch entfernt. Der sich ergebende Schichtenaufbau ist in 25 dargestellt.
  • 26 zeigt den Aufbau des Halbleiterbausteins nach dem Entfernen des restlichen Oxid bzw. Poly-Si-Liners 20. Dieser Prozessschritt ist optional.
  • Der Aufbau gemäß der dritten Ausführungsform der Erfindung hat, wie auch der in der ersten und der zweiten Ausführungsform der Erfindung beschriebene Aufbau, zum einen den Vorteil, dass die Speicherzeit erhöht werden kann. Zum anderen hat dieser Aufbau auch den Vorteil der höheren Einsatzspannungen der Transistoren. Als weiterer Vorteil ist die Vermeidung eines frühzeitigen Durchbruchs an den p-Kanal-Feldeffekttransistoren in der Peripherie eines DRAM anzusehen. Die positiven Eigenschaften der n-Kanal- Feldeffekttransistoren im Zellfeld des DRAM bleiben jedoch erhalten. Gegenüber der zweiten Ausführungsform der Erfindung hat der zuletzt beschriebene Prozess den Vorteil, dass insgesamt weniger Prozessschritte erforderlich sind, was kostenmäßige und zeitliche Einsparungen mit sich bringt.
    • 1
    Substrat
    2
    Pad Nitrid
    3
    Vertiefung
    4
    DT-Collar
    5
    DT-Poly-Si Füllung
    8
    Isolationsgraben
    8.1
    Seitenwand des Isolationsgrabens
    8.2
    Boden des Isolationsgrabens
    10
    thermisches Oxid (AAOx)
    15
    HDP-TEOS
    19
    Nitrid Liner
    20
    Oxid Liner
    21
    N2 oder BF2 implantierter Oxid Liner
    22
    Resist-Maske
    N-FET
    n-Kanal Transistor
    P-FET
    p-Kanal Transistor

Claims (8)

  1. Verfahren zum Erzeugen von einer Shallow-Trench-Isolation in einem Halbleiterbaustein mit den Verfahrensschritten: Ausbilden von Shallow-Trench-Isolationsgräben (8) in einem Substrat (1) sowohl in Bereichen (NFET), in denen n-Kanal-Feldeffektransistoren ausgebildet werden sollen, als auch in Bereichen (PFET), in denen p-Kanal-Feldeffekttransistoren ausgebildet werden sollen; Aufbringen einer Oxidschicht (10); Aufbringen einer Nitrid-Schicht (19); Erzeugen einer Maske, die Bereiche (NFET) abdeckt, in denen n-Kanal-Feldeffekttransistoren (N-FET) ausgebildet werden sollen, Entfernen der Nitrid-Schicht (19) in den nicht durch die Maske abgedeckten Bereichen; und Entfernen der Maske.
  2. Verfahren nach Patentanspruch 1, bei dem die Oxidschicht (10) eine thermische Oxidschicht ist.
  3. Verfahren nach Patentanspruch 1 oder 2, bei dem eine weitere Oxidschicht (15) zwischen der Oxidschicht (10) und der Nitrid-Schicht (19) aufgebracht wird, die vorzugsweise eine HDP-TEOS-Schicht ist.
  4. Verfahren nach Patentanspruch 3, bei dem die weitere Oxidschicht (15) derart aufgebracht wird, dass sie an den Wänden (8.1) der Shallow-Trench-Isolationsgräben (8) dünner als auf den horizontalen Flächen (8.2) der Shallow-Trench-Isolationsgräben (8) ist.
  5. Verfahren nach Patentanspruch 1, bei dem zum Erzeugen der Maske zum Entfernen der Nitrid-Schicht (19) auf die Nitrid-Schicht (19) eine Masken-Oxidschicht (20) oder eine Poly-Silizium-Schicht (21) aufgebracht wird, in den Bereichen, in n-Kanal-Feldeffekttransistoren ausgebildet werden sollen, eine Resist-Maske (22) aufgebracht wird, in die Masken-Oxidschicht (20) im nicht durch die Resist-Maske (22) abgedeckten Bereich N2 oder in die Poly-Silizium-Schicht (21) im nicht durch die Resist-Maske (22) abgedeckten Bereich-BF2 implantiert wird, die Resist-Maske (22) entfernt wird, und die mit N2 implantierte Masken-Oxidschicht (20) oder die mit BF2 implantierte Poly-Silizium-Schicht (21) entfernt wird.
  6. Verfahren nach Patentanspruch 1, bei dem zum Erzeugen der Maske zum Entfernen der Nitrid-Schicht (19) auf die Nitrid-Schicht (19) eine Masken-Oxidschicht (20) oder eine Poly-Silizium-Schicht (21) aufgebracht wird, in den Bereichen (NFET), in denen n-Kanal-Feldeffekttransistoren ausgebildet werden sollen, eine Resist-Maske (22) aufgebracht wird, die Masken-Oxidschicht (20) oder die Poly-Silizium-Schicht (21) im nicht durch die Resist-Maske (22) abgedeckten Bereich entfernt wird, und die Resist-Maske (22) entfernt wird.
  7. Verwendung des Verfahrens nach einem der Patentansprüche 1 bis 6, für einen Speicherbaustein.
  8. Verwendung des Verfahrens nach einem der Patentansprüche 1 bis 6, für einen DRAM-Speicherbaustein.
DE10210434A 2002-03-09 2002-03-09 Verfahren zum Erzeugen einer Shallow-Trench-Isolation in einem Halbleiterbaustein und Verwendung eines solchen Verfahrens Expired - Fee Related DE10210434B4 (de)

Priority Applications (3)

Application Number Priority Date Filing Date Title
DE10210434A DE10210434B4 (de) 2002-03-09 2002-03-09 Verfahren zum Erzeugen einer Shallow-Trench-Isolation in einem Halbleiterbaustein und Verwendung eines solchen Verfahrens
KR10-2003-0014239A KR100520459B1 (ko) 2002-03-09 2003-03-07 반도체 모듈에서 ｎ-채널 및 ｐ-채널 ＦＥＴ를 위한쉘로우 트렌치 분리 방법
US10/385,000 US6770530B2 (en) 2002-03-09 2003-03-10 Method for producing a shallow trench isolation for n- and p-channel field-effect transistors in a semiconductor module

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10210434A DE10210434B4 (de) 2002-03-09 2002-03-09 Verfahren zum Erzeugen einer Shallow-Trench-Isolation in einem Halbleiterbaustein und Verwendung eines solchen Verfahrens

Publications (2)

Publication Number Publication Date
DE10210434A1 DE10210434A1 (de) 2003-10-23
DE10210434B4 true DE10210434B4 (de) 2007-12-27

Family

ID=27815569

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10210434A Expired - Fee Related DE10210434B4 (de) 2002-03-09 2002-03-09 Verfahren zum Erzeugen einer Shallow-Trench-Isolation in einem Halbleiterbaustein und Verwendung eines solchen Verfahrens

Country Status (3)

Country Link
US (1) US6770530B2 (de)
KR (1) KR100520459B1 (de)
DE (1) DE10210434B4 (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100572491B1 (ko) * 2003-12-31 2006-04-19 동부아남반도체 주식회사 반도체 소자의 소자분리막 형성방법
US7364962B1 (en) * 2004-02-02 2008-04-29 Advanced Micro Devices, Inc. Shallow trench isolation process utilizing differential liners
KR102181605B1 (ko) 2013-12-23 2020-11-24 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
US9997410B1 (en) * 2016-11-29 2018-06-12 Vanguard International Semiconductor Corporation Methods for forming the isolation structure of the semiconductor device and semiconductor devices

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0739033A2 (de) * 1995-03-29 1996-10-23 International Business Machines Corporation Verfahren zur Herstellung einer vergrabenen Verbindung durch kontrollierte Rekristallisierung in einem Halbleiterspeicherbauteil und dadurch hergestelltes Halbleiterspeicherbauteil
US20020098649A1 (en) * 2001-01-19 2002-07-25 Sun-Chieh Chien Method for fabricating a mos transistor of an embedded memory

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100346842B1 (ko) * 2000-12-01 2002-08-03 삼성전자 주식회사 얕은 트렌치 아이솔레이션 구조를 갖는 반도체 디바이스및 그 제조방법
KR100346845B1 (ko) * 2000-12-16 2002-08-03 삼성전자 주식회사 반도체 장치의 얕은 트렌치 아이솔레이션 형성방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0739033A2 (de) * 1995-03-29 1996-10-23 International Business Machines Corporation Verfahren zur Herstellung einer vergrabenen Verbindung durch kontrollierte Rekristallisierung in einem Halbleiterspeicherbauteil und dadurch hergestelltes Halbleiterspeicherbauteil
US20020098649A1 (en) * 2001-01-19 2002-07-25 Sun-Chieh Chien Method for fabricating a mos transistor of an embedded memory

Also Published As

Publication number Publication date
KR100520459B1 (ko) 2005-10-11
KR20030074288A (ko) 2003-09-19
US6770530B2 (en) 2004-08-03
DE10210434A1 (de) 2003-10-23
US20030181019A1 (en) 2003-09-25

Similar Documents

Publication Publication Date Title
DE19842665C2 (de) Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen
DE102004032703B4 (de) Verfahren zum Ausbilden von Isolationsgebieten eines Halbleiterbauelements und Halbleiterbauelemente
DE102004005506B4 (de) Verfahren zur Erzeugung von aktiven Halbleiterschichten verschiedener Dicke in einem SOI-Wafer
DE19930748C2 (de) Verfahren zur Herstellung von EEPROM- und DRAM-Grabenspeicherzellbereichen auf einem Chip
DE10135870C1 (de) Verfahren zum Herstellen einer integrierten Halbleiterschaltung mit einem Speicher- und einem Logikbereich
DE10051600C2 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit Grabenisolationsbereichen und Halbleitervorrichtung mit einer Elementisolationsstruktur
DE102007018760B4 (de) Verfahren zur Herstellung einer Transistorvorrichtung und Transistorvorrichtung mit vertieftem Gate
DE10141948B4 (de) Halbleiterspeichervorrichtung und Herstellungsverfahren dafür
DE10142580B4 (de) Verfahren zur Herstellung einer Grabenstrukturkondensatoreinrichtung
DE102014219912A1 (de) Verfahren zum Bilden von FinFET-Halbleitervorrichtungen unter Verwendung einer Austauschgatetechnik und die resultierenden Vorrichtungen
DE10360537B4 (de) Verfahren zum Ausbilden tiefer Isolationsgräben bei der Herstellung integrierter Schaltungen
DE102004009597A1 (de) Verfahren zur Herstellung einer Halbleiterbaugruppe
EP0971414A1 (de) Grabenkondensator mit Isolationskragen und vergrabenen Kontakt und entsprechendes Herstellungsverfahren
DE69904690T2 (de) Tiefe Ausnehmung in einer Flachgraben-Isolation für einen PFET mit einem vergrabenen Kanal
DE3931711A1 (de) Dynamische random-access-speicherzelle und verfahren zur herstellung
DE10330070A1 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE102018201717B4 (de) Halbleiterbauelement mit vergrabenen kapazitiven strukturen und verfahren zur herstellung desselben
DE102005018735A1 (de) Halbleiter-Bauelement und Verfahren zur Herstellung eines Halbleiter-Bauelements
DE19929859B4 (de) Herstellungsverfahren für Trenchkondensator
DE10321457B4 (de) Verfahren zur Herstellung integrierter Schaltungen mit gleichförmigen Silizidsperrschichten
DE19835891B4 (de) Verfahren zur Herstellung eines Transistors
DE102004012555B4 (de) Verfahren zur Ausbildung einer integrierten Schaltung mit Grabenisolation
DE10210434B4 (de) Verfahren zum Erzeugen einer Shallow-Trench-Isolation in einem Halbleiterbaustein und Verwendung eines solchen Verfahrens
DE10146226A1 (de) Vertikale intern verbundene Grabenzelle (V-ICTC) und Herstellungsverfahren für Halbleiterspeicherelemente
DE10310080B4 (de) Verfahren zum Ausbilden tieferer Gräben unabhängig von lithografisch bedingten, kritischen Abmessungen

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8327 Change in the person/name/address of the patent owner

Owner name: QIMONDA AG, 81739 MUENCHEN, DE

8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee