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HINTERGRUND
DER ERFINDUNG
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1. Gebiet
der Erfindung
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Die
vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer
Halbleitervorrichtung mit einer STI-Struktur nach dem Anspruch 1.
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2. Beschreibung des Standes
der Technik
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Aus
den PATENT ABSTRACTS OF JAPAN vol. 1999, Nr. 13, 30. November 1999, &
JP 11 220017 A &
US 6 245 641 B1 ist eine
Halbleitervorrichtung bekannt, gemäß welchen zwei Graben mit unterschiedlichen
Weiten ausgebildet werden, wobei jeder Graben Trennisolatoren enthält und auch
zweite Isolier-Isolatoren enthält.
Die ersten Isolier-Isolatoren enthalten einen Seitenwand-Isolierfilm,
der eine externe Seitenwand bildet, und einen inneren Isolierfilm,
der durch den Seitenwand-Isolierfilm umgeben ist und die erste Nut
füllt.
Der zweite Isolier-Isolator enthält
einen inneren Isolierfilm, der die externe Seitenwand formt und
eine zweite Nut füllt.
Da die Seitenwand-Isolierfilme aus den Isolier-Isolatoren zusammengesetzt
sind und große
Weiten realisiert sind, kann die Ausbildung von Überhäng-Abschnitten an den Isolier-Isolatoren verhindert
werden und gleichzeitig wird verhindert, dass das entsprechende Halbleitersubstrat
in einem Herstellungsprozess beschädigt wird.
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Aus
den PATENT ABSTRACTS OF JAPAN vol. 1995, Nr. 10, 30. November 1995, &
JP 07 176606 A ist eine
Halbleitervorrichtung bekannt, in welcher eine feine Isolierstruktur
realisiert ist, um eine hohe Steuerbarkeit zu erreichen. Die Halbleitervorrichtung
umfasst Graben-Isolierzonen, die ein Laminat von wenigstens einem
ersten Film mit einer Pufferfunktion, und einem zweiten Film enthalten,
in welchem eine Spannung gemindert wird.
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Aus
der
US 5 753 554 ist
eine Halbleitervorrichtung bekannt, bei der Graben oxidiert werden
und zwar auf unterschiedliche Grabenseitenwand-Oxiddicken.
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Aus
der
US 6 064 105 ist
eine Halbleitervorrichtung bekannt, bei der dicke Seitenwand-Oxide, die
an den Graben ausgebildet sind, in bestimmten Vorrichtungszonen
entfernt werden können.
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Mit
dem Voranschreiten von Herstellungstechniken für eine Halbleitervorrichtung
hat sich auch die Geschwindigkeit und die Integration von Halbleitervorrichtungen
verbessert. Zusätzlich
wurden kleine, hochdichte Muster zunehmend erforderlich. Auch fordern
Isolationszonen in Halbleitervorrichtungen kleine hochdichte Muster.
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Eine örtliche
Oxidation von Silizium (LOCOS) Oxid-Schichten wurde hauptsächlich als
herkömmliche
Isolationsschichten von Halbleitervorrichtungen verwendet. Es wurden
jedoch Schnabelspitzen-Konfigurationen an den Rändern der Isolierschichten
durch das LOCOS-Verfahren erzeugt und es wurde somit der Bereich
der aktiven Zonen reduziert und es trat auch eine Strom-Leckage
auf.
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Gegenwärtig werden
seichte Graben-Isolationsschichten (STI) mit schmalen Weiten und
ausgezeichneten Isolationseigenschaften weit verbreitet verwendet.
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Gemäß 1 wird
ein Blockier-Muster (nicht gezeigt) auf einem Halbleitersubstrat 10 ausgebildet, um
eine Isolationszone freizulegen. Das Halbleitersubstrat 10 ist
als ein Zellenbereich, ein Kernbereich und als ein peripherer Bereich
aufgeteilt. Zusätzlich kann
das Blockiermuster aus einer Stapelschicht gebildet sein, die eine
Oxidschicht und eine Siliziumnitridschicht umfasst. Das freigelegte
Halbleitersubstrat 10 wird bis zu einer vorbestimmten Tiefe
unter Verwendung des Blockier-Musters als Maske geätzt, wodurch
Graben t1 und t2 darin ausgebildet werden. Hierbei kann der Graben
t1 in dem Zellenbereich ausgebildet werden und der Graben t2 kann
in dem Kernbereich oder dem peripheren Bereich ausgebildet werden.
Der Ätzprozess
zur Ausbildung des Grabens t1 und des Grabens t2 wird mit Hilfe
eines Trockenätzverfahrens
unter Verwendung eines Plasmas durchgeführt.
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Der
Trockenätzprozess
zur Ausbildung des Grabens t1 und t2 kann jedoch Silizium-Gitterdefekte und
Beschädigungen
an den Innenflächen
des Grabens t1 und t2 verursachen. Um in herkömmlicher Weise die Silizium-Gitterdefekte
und Beschädigungen
zu reduzieren wurde eine Seitenwand-Oxidschicht 12 durch
thermische Oxidation an den Innenflächen des Grabens t1 und t2
ausgebildet. Zu diesem Zeitpunkt wird die Seitenwand-Oxidschicht 12 in einer
Dicke von lediglich 50 bis 100 Å ausgebildet. Auch
unterstützt
die Ausbildung der Seitenwand-Oxidschicht 12 das Entfernen
von scharfen oberen und unteren Ecken oder Kanten des Grabens t1
und t2.
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Danach
wird eine Siliziumnitridauskleidung 14 auf der Oberfläche der
Seitenwand-Oxidschicht 12 ausgebildet. Die Siliziumnitridauskleidung 14 verhindert,
wie dies gut bekannt ist, die Erzeugung einer Spannung aufgrund
eines unterschiedlichen thermischen Ausdehnungskoeffizienten des
Halbleitersubstrats 10, welches aus Silizium hergestellt
ist, und einer Siliziumoxidschicht, die in die Gräben t1 und
t2 gefüllt
wird.
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Ein
Dielektrikum-Material beispielsweise ein hochdichtes Plasma (im
Folgenden als "HDP" bezeichnet) beziehungsweise
Plasmaoxidschicht wird über
dem resultierenden Halbleitersubstrat 10 niedergeschlagen,
um den Graben t1 und t2 vollständig zu
füllen.
Als Nächstes
wird ein chemisch mechanischer Poliervorgang (im Folgenden als "CMP" bezeichnet) an der
HDP Oxidschicht und dem Blockiermuster durchgeführt, um die Oberfläche des
Halbleitersubstrats 10 freizulegen, wodurch der Graben
t1 und t2 mit den HDP Oxidschichten gefüllt wird. Demzufolge ist dann
eine seichte Graben-Isolierschicht (STI) 16 vervollständigt.
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Jedoch
verursacht die Ausbildung der dünnen
und einheitlichen Seitenwand-Oxidschicht 12 die folgenden
Probleme. Gemäß den 2A und 2B erfolgt,
da heiße
Träger
eines hoch integrierten Halbleiter-MOS-Transistors allgemein eine
hohe Energie haben, ein Überspringen
zu einer dünnen Gate-Oxidschicht 22 oder
diese können
einfach durch die Seitenwand-Oxidschicht 12 in die STI-Schicht 16 eindringen.
Hierbei dringen die heißen
Träger
in die STI-Schicht 16 ein und bestehen hauptsächlich aus
elektrischen negativen Ladungen nämlich aus Elektronen 100,
die einfach in der Siliziumnitridauskleidung 14 eingefangen
werden können und
auch an der Zwischenschicht zwischen der Siliziumnitridauskleidung 14 und
der Seitenwand-Oxidschicht 12.
Die Elektronen 100 werden in dichter Form eingefangen,
da die Seitenwand-Oxidschicht 12 bemerkenswert dünn ist,
wie oben dargelegt worden ist. Wenn die Elektronen 100 dicht
konzentriert um den Rand der STI-Schicht 16 auftreten,
werden positive elektrische Ladungen in dem Halbleitersubstrat 10 gebildet
und zwar an den MOS-Transistoren, es werden nämlich Löcher 12 in der Peripherie
der STI-Schicht 16 eingefangen. Da die Elektronen 100 in
dichter Form in der Siliziumnitridauskleidung 14 eingefangen
werden, und an der Zwischenschicht zwischen der Siliziumnitridauskleidung 14 und
der Seitenwand-Oxidschicht 12 und zwar zu der genannten
Zeit, können
die Löcher 12 in
dem Halbleitersubstrat 10 dicht gedrängt eingefangen werden.
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Hierbei
wird gemäß der Darstellung
in 2A, da in einem N-Kanal-Feldeffekttransistor (N-FET)
die Hauptträger
aus Elektronen 100 bestehen, kein Pfad zwischen den n-Junction-Bereichen 26a und 26b ausgebildet,
in welchen die Elektronen 100 als Hauptträger funktionieren,
obwohl die Löcher 102 in
der Peripherie der STI-Schicht 16 dicht vorhanden sind.
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Da
in einem P-Kanal-Feldeffekttransistor (P-FET) die Hauptträger aus
Löchern 102 bestehen, wie
dies in 2B gezeigt ist, funktionieren
die Löcher 102,
die dicht an der Peripherie der STI-Schicht 16 angeordnet
sind, als ein Strompfad I, der die p-leitenden Junction-Bereiche 28a und 28b verbindet,
die durch die STI-Schicht isoliert sind. Demzufolge wird aufgrund
des Strompfades I, obwohl die p-leitenden Junction-Bereiche 28a und 28b durch
die STI-Schicht 16 isoliert sind, ein Leckstrom wie beispielsweise
ein anormal erhöhter
Standby-Strom nach einem Einbrennvorgang, zwischen benachbarten
P-FETs erzeugt, wodurch die Vorrichtungseigenschaften der P- FETs verschlechtert
werden. Dabei bezeichnet ein Bezugszeichen 24 eine Gate-Elektrode eines MOSFETs.
Ferner befindet sich in einem Fall, bei dem ein P-FET sich an der
Zwischenschicht zwischen der STI-Schicht 16 und einer aktiven
Zone (im Folgenden als "Interface" bezeichnet) ein
Kanalbereich des P-FET (nicht gezeigt) in Gegenüberlage zu der Siliziumnitridauskleidung 14,
wo die Elektronen eingefangen werden. Hierbei ist die dünne Seitenwand-Oxidschicht 12 zwischen
dem Kanalbereich des P-FET und der Siliziumnitridauskleidung 14 zwischengefügt. Demzufolge
führen
die Elektronen, die in der Siliziumnitridauskleidung 14 eingefangen
werden, leicht zur Induzierung von Löchern in dem Kanalbereich des
P-FET und zwar an der Zwischenschicht beziehungsweise Interface.
Und es werden auch die Löcher,
die beim Einschalten des P-FET induziert werden, nicht in einfacher
Weise beseitigt und verbleiben nach dem Ausschalten des P-FETs zurück. Aufgrund
dieser Tatsache wird die Länge
des Kanals des P-FETs an der Zwischenschicht allmählich reduziert,
wodurch die Schwellenwertspannung geändert wird. Demzufolge werden
auch die Charakteristika des P-FETs geändert.
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Um
die oben erläuterten
Probleme des P-FETs zu lösen
wurden Techniken zum Erhöhen
der Gesamtdicke der Seitenwand-Oxidschicht 12 vorgeschlagen.
Wenn jedoch die Gesamtdicke der Seitenwand-Oxidschicht 12 erhöht wird,
können
Oxidierungsstoffe leicht in die Seitenwand-Oxidschicht 12 eindringen.
Aufgrund dieses Eindringens solcher Oxidierungsstoffe wird die Spannung
in dem N-FET in dem Zellenbereich, der mit einer Speicherkapazität verbunden
ist, erhöht,
wodurch scharf die Datenhaltezeit des Speicherkondensators reduziert
wird, nämlich
die Auffrischzeit. Demzufolge werden die Eigenschaften einer DRAM-Vorrichtung
verschlechtert.
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Um
zusammenzufassen, wird dann, wenn die Seitenwand-Oxidschicht 12 des
STI in einer einheitlichen Dicke über den gesamten Bereich hinweg ausgebildet
wird, was nicht zur Erzeugung eines anormal erhöhten Standby-Stromes nach dem
Einbrennen in dem P-FET führt
kann der Standby-Strom nach dem Einbrennen (burn-in) des P-FETs
als auch die Datenhaltezeit des Speicherkondensators in dem Zellenbereich
reduziert. Wenn die Seitenwand-Oxidschicht des STI in einer einheitlichen
Dicke über
den gesamten Bereich hinweg ausgebildet wird, was zum Beibehalten
einer moderaten Datenhaltezeit einer DRAM-Vorrichtung führt, wird
zwar die Datenhaltezeit des DRAM aufrecht erhalten, jedoch wird
der Standby-Strom nach dem Einbrennen in dem P-FET in ernsthafter
anormaler Weise erhöht.
Demzufolge ist es schwierig die Eigenschaften des P-FETs aufrecht
zu erhalten.
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Wem
demzufolge die Seitenwand-Oxidschichten in deren jeweiligen Bereiche
mit einer einheitlichen Dicke ausgebildet werden, ist es schwierig gleichzeitig
ausgezeichnete Eigenschaften der Vorrichtung des N-FETs in dem Zellenbereich
aufrecht zu erhalten und auch von dem P-FET in dem Kernbereich und
dem peripheren Bereichen.
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ZUSAMMENFASSUNG
DER ERFINDUNG
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Um
die oben erläuterten
Probleme zu lösen ist
es Aufgabe der vorliegenden Erfindung ein Verfahren zur Herstellung
einer Halbleitervorrichtung mit einer seichten Graben-Isolationsstruktur
(STI) zu schaffen, welches die Möglichkeit
bietet eine anormale Erhöhung
des Standby-Stromes nach dem Einbrennen in einem P-FET zu reduzieren,
und zwar unter Aufrechterhaltung der Eigenschaften der Vorrichtung
des P-FETs und unter
Verbesserung der Eigenschaften einer Speichervorrichtung wie beispielsweise
einer DRAM-Vorrichtung.
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Gemäß der vorliegenden
Erfindung wird die oben angegebene Aufgabe durch die Merkmale des Anspruches
1 gelöst.
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Vorteilhafte
Ausgestaltungen des erfindungsgemäßen Verfahrens ergeben sich
aus den Unteransprüchen.
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Um
demzufolge die oben genannte Aufgabe zu lösen wird ein Verfahren zur
Herstellung einer Halbleitervorrichtung mit einer seichten Graben-Isolationsstruktur
(STI) geschaffen, mit einem Halbleitersubstrat, welches einen ersten
Bereich mit einem ersten darin ausgebildeten Graben, und einem zweiten
Bereich mit einem zweiten darin ausgebildeten Graben aufweist, mit
einer ersten Seitenwand-Oxidschicht, die an der Innenfläche des
ersten Grabens ausgebildet ist, einer zweiten Seitenwand-Oxidschicht,
die dünner
ist als die erste Seitenwand-Oxidschicht und die an der Innenfläche des
zweiten Grabens ausgebildet ist, einer Auskleidung, die auf der Oberfläche der
ersten und der zweiten Seitenwand-Oxidschicht ausgebildet ist, und
mit einem dielektrischen Material, mit welchem der erste und der zweite
Graben gefüllt
werden.
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Ferner
wird gemäß der vorliegenden
Erfindung auch eine Halbleitervorrichtung mit einer STI-Struktur
geschaffen, bestehend aus einem Halbleitersubstrat mit einem Kern-
und peripheren Bereich, in welchen ein P-FET und andere Schaltungsvorrichtungen
ausgebildet sind, einem Zellenbereich, in welchem Speichervorrichtungen
ausgebildet sind, und mit ersten und zweiten Gräben für Isoliervorrichtungen, die
in dem Zellenbereich und dem Kernbereich und peripheren Bereich
ausgebildet sind, mit einer ersten Seitenwand-Oxidschicht, die an
der Innenfläche
des ersten Grabens ausgebildet ist, einer zweiten Seitenwand-Oxidschicht,
die dünner
ausgeführt
ist als die erste Seitenwand-Oxidschicht und die auf der Innenfläche des
zweiten Grabens ausgebildet ist, einer Auskleidung, die auf den
Oberflächen
der ersten und der zweiten Seitenwand-Oxidschicht ausgebildet ist,
und mit einem Dielektrikum-Material, mit welchem der erste und der
zweite Graben gefüllt
ist, wobei der erste Graben in dem Kernbereich und dem peripheren
Bereich ausgebildet ist und wobei der zweite Graben in dem Zellenbereich
ausgebildet ist. Auch kann der erste Graben in einem Bereich zum Aufteilen
der P-FETs in Kern- und periphere Bereiche ausgebildet sein und
es kann der zweite Graben in dem Zellenbereich und in einem Bereich
zum Aufteilen der N-FETs, einen N-FET und einen P-FET, einen N-FET
und andere Schaltungsvorrichtungen, einen P-FET und andere Schaltungsvorrichtungen,
und andere Schaltungsvorrichtungen in dem Kern- und peripheren Bereich
ausgebildet sein. Die erste Seitenwand-Oxidschicht besitzt eine
Dicke, durch die verhindert wird, dass eine signifikante Erhöhung des Standby-Stromes
nach dem Einbrennen (burn-in) in dem P-FET auftritt. Die zweite
Seitenwand-Oxidschicht besitzt eine Dicke, die nicht merklich eine
vorbestimmte Datenfesthalte- oder Speicherzeit einer Speichervorrichtung
reduziert.
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Gemäß der zweiten
bevorzugten Ausführungsform
der vorliegenden Erfindung wird ein Verfahren zur Herstellung einer
Halbleitervorrichtung mit einer STI-Struktur geschaffen. Bei dem
Verfahren wird ein erster Graben und ein zweiter Graben in selektiven
Bereichen eines Halbleitersubstrats ausgebildet. Eine erste Seitenwand-Oxidschicht
wird an der inneren Oberfläche
des ersten Grabens, und eine zweite Seitenwand-Oxidschicht wird an der Innenfläche des
zweiten Grabens ausgebildet. Der erste Graben und der zweite Graben
werden mit Dielektrikum-Material gefüllt. Es ist zu bevorzugen,
dass die zweite Seitenwand-Oxidschicht dünner ausgebildet wird als die
erste Seitenwand-Oxidschicht.
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Gemäß der dritten
bevorzugten Ausführungsform
der vorliegenden Erfindung wird ein Verfahren zur Herstellung einer
Halbleitervorrichtung mit einer STI-Struktur geschaffen. Ein Halbleitersubstrat mit
einem Kern- und peripheren Bereich, in welchem ein P-FET und andere
Schaltungsvorrichtungen ausgebildet sind, und mit einem Zellenbereicht,
in welchem eine Speichervorrichtung ausgebildet ist, wird vorgesehen.
Ein erster Graben und ein zweiter Graben werden in dem Kernbereich
ausgebildet, ferner in dem peripheren Bereich und in einem Bereich
für eine
Vorrichtungsisolation in dem Zellenbereich des Halbleitersubstrats.
Eine anfängliche
Oxidschicht wird auf den Innenflächen
des ersten und des zweiten Grabens ausgebildet. Die anfängliche
Oxidschicht in dem zweiten Graben wird dann entfernt. Die erste
und die zweite Seitenwand-Oxidschicht werden an den Innenflächen des
ersten und des zweiten Grabens durch Oxidieren der anfänglichen Oxidschicht
in dem ersten Graben und der Innenfläche des zweiten Grabens ausgebildet.
Der erste und der zweite Graben werden mit einem Dielektrikum-Material
gefüllt.
Die erste Seitenwand-Oxidschicht ist dicker als die zweite Seitenwand-Oxidschicht.
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Gemäß der vierten
bevorzugten Ausführungsform
der vorliegenden Erfindung wird ein Verfahren zur Herstellung einer
Halbleitervorrichtung mit einer STI-Struktur geschaffen. Bei dem
Verfahren wird ein Halbleitersubstrat vorgesehen, welches einen
Kernbereich und peripheren Bereich besitzt, in welchem ein P-FET
und andere Schaltungsvorrichtungen ausgebildet sind, und mit einem
Zellenbereich, in welchem eine Speichervorrichtung ausgebildet wird.
Ein erster Graben und ein zweiter Graben werden in dem Kernbereich,
dem peripheren Bereich und in einem Vor-Isolationsbereich in dem Zellenbereich
des Halbleitersubstrats ausgebildet. Eine erste Seitenwand-Oxidschicht
wird in einer vorbestimmten Dicke auf den Innenflächen des
ersten und des zweiten Grabens ausgebildet. Eine zweite Seitenwand-Oxidschicht
wird durch Ätzen
der ersten Seitenwand-Oxidschicht in dem zweiten Graben bis zu einer
vorbestimmten Dicke ausgebildet. Der erste und der zweite Graben
werden mit einem Dielektrikum-Material gefüllt. Der erste Graben wird
mit einem Kernbereich und mit peripheren Bereichen ausgestattet
und der zweite Graben wird in dem Zellenbereich ausgebildet. Der
erste Graben kann in einem Bereich ausgebildet werden, um die P-FETs in den Kernbereich
und peripheren Bereich aufzuteilen, und der zweite Graben kann in
dem Zellenbereich und in einem Bereich ausgebildet werden, um die
N-FETs, einen N-FET und einen P-FET, einen N-FET und andere Schaltungsvorrichtungen,
und einen P-FET und andere Schaltungsvorrichtungen, und andere Schaltungsvorrichtungen
in dem Kernbereich und peripheren Bereich ausgebildet werden. In
bevorzugter Weise wird die erste Seitenwand-Oxidschicht in den ersten
Graben in einer Dicke ausgebildet, die dafür geeignet ist, um eine signifikante
Zunahme in dem Standby-Strom nach dem Einbrennen in dem P-FET zu
verhindern, und die zweite Seitenwand-Oxidschicht wird in einer
Dicke ausgeführt,
die nicht merkenswert eine vorbestimmte Daten-Festhaltezeit oder
Speicherzeit einer Speichervorrichtung reduziert.
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KURZE BESCHREIBUNG
DER ZEICHNUNGEN
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Die
oben genannten Ziele und Vorteile der vorliegenden Erfindung ergeben
sich klarer anhand einer detaillierten Beschreibung einer bevorzugten Ausführungsform
unter Hinweis auf die beigefügten Zeichnungen,
in welchen zeigen:
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1 eine
Querschnittsansicht zum Beschreiben einer Halbleitervorrichtung
mit einer herkömmlichen
STI-Struktur;
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2A eine
Querschnittsansicht, die einen N-FET veranschaulicht, der durch
die herkömmliche STI-Struktur
isoliert ist;
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2B eine
Querschnittsansicht, die einen P-FET veranschaulicht, der durch
die herkömmliche STI-Struktur
isoliert ist;
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3A bis 3E Querschnittsansichten zum
Beschreiben von Herstellungsschritten für eine Halbleitervorrichtung
mit einer STI-Struktur gemäß einer
Ausführungsform
der vorliegenden Erfindung;
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4 einen
Graphen, der den Standby-Strom gemäß der Dicke einer Seitenwand-Oxidschicht
in einem Graben zum Definieren eines P-FET veranschaulicht;
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5A und 5B Querschnittsansichten zum
Beschreiben einer zweiten Ausführungsform
der vorliegenden Erfindung;
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6A bis 6C Querschnittsansichten zum
Beschreiben einer dritten Ausführungsform
der vorliegenden Erfindung; und
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7 eine
Querschnittsansicht einer Halbleitervorrichtung mit einer STI-Struktur zum Beschreiben
einer vierten Ausführungsform
der vorliegenden Erfindung.
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BESCHREIBUNG
DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
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Im
Folgenden werden bevorzugte Ausführungsformen
der vorliegenden Erfindung unter Hinweis auf die beigefügten Zeichnungen
in Einzelheiten beschrieben. Jedoch können die Ausführungsformen der
vorliegenden Erfindung in vielfältigen
anderen Formen modifiziert werden und der Rahrmen der vorliegenden
Erfindung ist nicht auf die Ausführungsformen
beschränkt.
Die Ausführungsformen
sind gewählt,
um vollständiger
den Gegenstand der vorliegenden Erfindung für Fachleute zu erläutern. In
den Zeichnungen sind die Dicken von Schichten oder von Zonen übertrieben
dargestellt, um Klarheit zu schaffen. Gleiche Bezugszeichen in den
Zeichnungen bezeichnen gleiche Elemente. Auch wenn beschrieben ist,
dass eine Schicht "auf' einer anderen Schicht ausgebildet
wird oder auf einem Substrat, kann die Schicht direkt auf der anderen
Schicht oder dem Substrat ausgebildet sein oder es können andere
Schichten dazwischen eingefügt
sein.
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Ausführungsform 1
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Zunächst wird
unter Hinweis auf 3A ein Blockier-Muster 22 beschrieben
und dieses wird auf einem Halbleitersubstrat 20 ausgebildet,
um einen Bereich für
die Vorrichtungsisolation freizulegen. Das Halbleitersubstrat 20,
welches vorbestimmte Fremdstoffe enthält, ist als ein Zellenbereich
definiert, in welchem eine Speichervorrichtung ausgebildet wird, und
auch als ein Kernbereich und peripherer Bereich, in welchen ein
P-FET ausgebildet wird. In 3A sind
ein Zellenbereich A1 und ein Kern- und Peripher-Bereich A2 gezeigt.
Das Blockier-Muster 22 kann aus einem Material hergestellt
werden, dessen Ätzselektivitätsverhältnis in
Bezug auf Silizium sehr niedrig ist und welches eine Oxidation zeitigt.
Beispielsweise kann das Blockier-Muster 22 aus einer Stapelschicht
einer Siliziumoxidschicht und einer Siliziumnitridschicht bestehen.
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Nachfolgend
wird das Halbleitersubstrat 20 trocken geätzt und
zwar bis zu einer vorbestimmten Tiefe unter Verwendung des Blockier-Musters 22 als Maske.
Als ein Ergebnis werden ein ersten Graben T1 und ein zweiter Graben
T2 in dem Halbleitersubstrat 20 ausgebildet. Hierbei sind
der erste und der zweite Graben T1 und T2 als seichte Graben ausgebildet,
um seichte Graben-Isolierstrukturen (STI) zu bilden. Auch ist der
erste Graben T1 in dem Kernbereich und dem peripheren Bereich A2 ausgebildet, und
der zweite Graben T2 ist in dem Zellenbereich A1 ausgebildet. Da
der zweite Graben T2 in dem Zellenbereich A1 ausgebildet ist, der
bei diesen Vorrichtungen dicht ist, ist dieser schmaler als der
erste Graben T2, der in dem Kern- und peripheren Bereich A2 ausgebildet
ist. Zu diesem Zeitpunkt kann der Ätzprozess zur Ausbildung des
ersten und des zweiten Grabens T1 und T2 in Form eines Trockenätzprozesses realisiert
werden und zwar unter Verwendung eines Plasmas, was Silizium-Gitterdefekte
und eine Beschädigung
der Oberflächen
des ersten und des zweiten Grabens T1 und T2 hervorrufen kann.
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Als
Nächstes
werden gemäß der Darstellung in 3B eine
thermische Oxidschicht 24 in dem ersten und dem zweiten
Graben T1 und T2 ausgebildet und zwar durch thermische Oxidation
der Innenflächen
des ersten und des zweiten Grabens T1 und T2. Die thermische Oxidation
heilt die Silizium-Gitterdefekte und Beschädigungen an dem Substrat in dem
ersten und dem zweiten Graben T1 und T2, und beseitigt scharfe Ecken
oder Ränder
des ersten und des zweiten Grabens T1 und T2. Hierbei enthalten "die inneren Flächen des
ersten und des zweiten Grabens T1 und T2" innere Wände und Bodenflächen des
ersten und des zweiten Grabens T1 und T2.
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Gemäß 3C wird
ein Fotoresist-Muster 26 mit Hilfe eines bekannten Lithographie-Prozesses ausgebildet,
um den zweiten Graben T2 in dem Zellenbereich A1 freizulegen. Zu
diesem Zeitpunkt schirmt das Fotoresist-Muster 26 den gesamten Kernbereich
und peripheren Bereich A2 ab, in welchem ein P-FET ausgebildet wird.
Nachfolgend wird die thermische Oxidschicht 24 in dem freigelegten Zellenbereich
A1 durch ein isotropes Ätzverfahren entfernt,
welches aus einem Feucht-Ätzverfahren oder
Trocken-Ätzverfahren
bestehen kann. Als ein Ergebnis wird die Innenseite des zweiten
Grabens T2 in dem Zellenbereich A1 freigelegt. Die Siliziumoxidschicht,
welche das Blockier-Muster 22 bildet, welches benachbart
dem zweiten Graben T2 ausgebildet ist, kann aufgrund des isotropen Ätzvorganges verloren
gehen. Demzufolge werden die oberen Ecken des zweiten Grabens T2
mehr abgerundet.
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Gemäß 3D wird
das Fotoresist-Muster 26 (siehe 3)
mit Hilfe eines Plasma-Veraschungsverfahrens entfernt. Als Nächstes wird
das resultierende Halbleitersubstrat thermisch oxidiert. Es wird
dann die thermische Oxidschicht 24, die in dem ersten Graben
T1 verblieben ist, in dem ersten Graben T1 re-oxidiert, wodurch
eine erste Seitenwand-Oxidschicht 28 ausgebildet wird,
die dicker ist als die thermische Oxidschicht 24.
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Das
freigelegte zugängliche
Silizium wird in dem zweiten Graben T2 thermisch oxidiert, wodurch eine
zweite Seitenwand-Oxidschicht 30 ausgebildet wird, die
dünner
ist als die erste Seitenwand-Oxidschicht 28. Die Dicke
der ersten Seitenwand-Oxidschicht 28 ist
gleich der Summe aus der Dicke der zweiten Seitenwand-Oxidschicht 30 und
der thermischen Oxidschicht 24. Die erste Seitenwand-Oxidschicht 28 wird
in bevorzugter Weise mit einer Dicke ausgebildet, durch die die
Möglichkeit
geschaffen wird das Eindringen von Elektronen zu verhindern, die
in einer Auskleidung eingefangen werden, die später in dem Halbleitersubstrat 20 hergestellt
wird, beispielsweise bis zu einer Dicke von angenähert 100
bis 300 Å.
Auch wird die zweite Seitenwand-Oxidschicht 30 in einer
Dicke ausgebildet, durch die die Datenfesthaltezeit oder Datenspeicherzeit
einer DRAM-Vorrichtung nicht nennenswert reduziert wird beispielsweise
bis zu einer Dicke von 20 bis 100 Å. Als ein Ergebnis ist die
Dicke der Seitenwand-Oxidschicht 28 in dem ersten Graben
T1, die in dem Kernbereich und dem peripheren Bereich A2 ausgebildet
wird, verschieden von der Dicke der Seitenwand-Oxidschicht 30 in dem zweiten
Graben T2, der in dem Zellenbereich A1 ausgebildet wird.
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Nachfolgend
wird gemäß der Darstellung
in 3E eine Auskleidung 32 auf der Oberfläche des Blockier-Musters 22 ausgebildet
(nicht gezeigt) und auf den Oberflächen der ersten und der zweiten
Seitenwand-Oxidschicht 28 und 30 in dem Graben
T1 und T2. Wie gut bekannt ist wird die Auskleidung 30 zwischengefügt, um Spannungen
abzubauen, die durch einen Unterschied in den thermischen Ausdehnungsverhältnissen
des Silizium-Halbleitersubstrats 20 und einer Siliziumoxidschicht
verursacht werden, mit welcher die Graben T1 und T2 im Wesentlichen gefüllt werden
und zwar während eines
späteren thermischen
Prozesses. Es ist zu bevorzugen, dass solch eine Auskleidung 32 dünner ausgeführt wird
als die erste und zweite Seitenwand-Oxidschicht 28 und 30.
Beispielsweise kann die Auskleidung 32 eine Siliziumnitridschicht
(SixNy) oder eine
Silziumoxynitridschicht (SiON) aufweisen. Als Nächstes wird eine den Graben
ausfüllende
Dielektrikum-Schicht mit einer ausgezeichneten Zwischenschicht-Fülleigenschaft
beispielsweise als hochdichte Plasmaoxidschicht niedergeschlagen,
um die Graben T1 und T2 vollständig
zu füllen.
Anschließend
werden die grabenfüllende
Dielektrikum-Schicht, die Auskleidung 32, und das Blockier-Muster 22 chemisch
und mechanisch poliert, bis die Oberfläche des Halbleitersubstrats 20 freigelegt
ist. Demzufolge werden der erste und der zweite Graben T1 und T2
mit der Dielektrikum-Schicht 34 gefüllt und somit wird dann die STI-Schicht 34 vervollständigt.
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4 zeigt
einen Graphen des Standby-Stromes durch eine Seitenwand-Oxidschicht, die in
einem Graben ausgebildet ist, der durch den Kernbereich und den
peripheren Bereich definiert ist wie beispielsweise diejenigen eines
P-FETs, und zwar gemessen dann, wenn die Dicke der Seitenwand-Oxidschicht
(SW ox) gleich ist 30 Å,
50 Å,
80 Å und
110 Å.
Hierbei geben die Zeichen ♢ und ♦ den Standby-Strom an, während die
Dicke der Seitenwand-Oxidschicht 80 Å beträgt und ein _ und ein * den
Standby-Strom angeben, wenn die Dicke der Seitenwand-Oxidschicht
gleich 50 Å beträgt. Auch geben
die Zeichen ☐ und ∎ den Standby-Strom an, wenn
die Dicke der Seitenwand-Oxidschicht 80 Å beträgt, und O und • geben den
Standby-Strom an, wenn die Dicke der Seitenwand-Oxidschicht 110 Å beträgt. Nicht
gefüllte
Symbole repräsentieren
den Standby-Strom, der gemessen wurde nachdem die P-FET für 1 Stunde
oder weniger betrieben worden ist, und die ausgefüllten Symbole
repräsentieren
den Standby-Strom, der gemessen wurde nachdem die P-FET für 48 Stunden
betrieben worden ist. Die Dicke der Seitenwand-Oxidschicht ist auf
der X-Achse aufgetragen und der Standby-Strom nach dem Einbrennen
(burn-in) ist auf der Y-Achse aufgetragen.
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Demzufolge
wird gemäß 4 ein
Standby-Strom kaum erzeugt und zwar unmittelbar nachdem die P-FET
angetrieben wurde und selbst dann nicht, wenn die Seitenwand-Oxidschicht
dünn ist.
Jedoch wird ein Standby-Strom nach 48 Stunden erzeugt und der Betrag
diese Standby-Stromes ist umgekehrt proportional zu der Dicke der
Seitenwand-Oxidschicht. Das heißt
wenn die Dicke einer Seitenwand-Oxidschicht 40 in dem Graben
T1, der den P-FET definiert, erhöht
wird, wird der Standby-Strom proportional zur Erhöhung der
Dicke reduziert. Gemäß der ersten
bevorzugten Ausführungsform
der vorliegenden Erfindung kann der Standby-Strom dadurch reduziert
werden, indem man eine relativ dicke Seitenwand-Oxidschicht in dem
Graben in dem Kernbereich und dem peripheren Bereich ausbildet,
die der P-FET erfordert.
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Gemäß der ersten
bevorzugten Ausführungsform
der vorliegenden Erfindung können
die Seitenwand-Oxidschichten in den Graben in den Zellenbereich
und in dem Kern- und Peripher-Bereich mit jeweils unterschiedlichen
Dicken ausgebildet werden und zwar unter Verwendung einer Maske, was
zu einem Zeitpunkt erfolgen kann. Als ein Ergebnis kann die Datenaufbewahrungszeit
einer DRAM-Vorrichtung aufrecht erhalten werden und die Erzeugung
des Standby-Stromes nach dem Burn-In kann reduziert werden.
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Ausführungsform 2
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Die
zweite bevorzugte Ausführungsform
der vorliegenden Erfindung ist die gleiche wie die oben beschriebene
erste Ausführungsform
hinsichtlich des Prozesses der Ausbildung des Grabens T1 und T2 bis
zu dem Prozess der Ausbildung der thermischen Oxidschicht 24.
Daher werden lediglich die Prozesse nach dem Herstellungsprozess
der thermischen Oxidschicht 24 im Folgenden beschrieben.
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Um
zunächst
auf 5A einzugehen, so wird ein Fotoresist-Muster 26 mit
Hilfe eines fotolithographischen Prozesses ausgebildet, um den Zellenbereich
A1 freizulegen. Anschließend
wird die thermische Oxidschicht 24 in dem freigelegten
Zellenbereich A1 mit Hilfe eines isotropen Ätzverfahrens geätzt. Zu
diesem Zeitpunkt wird die thermische Oxidschicht 24 geätzt, wobei
diese in einer vorbestimmten Dicke in dem zweiten Graben T2 zurückbleibt.
Das Siliziumhalbleitersubstrat 20 ist hydrophobisch und kann somit
leicht durch einen isotropen Ätzvorgang beschädigt werden.
Demzufolge wird die thermische Oxidschicht 24 darüber belassen,
um eine solche Beschädigung
zu verhindern. Dabei bezeichnet das Bezugszeichen 24a die
thermische Oxidschicht, die bis auf eine vorbestimmte Dicke geätzt wurde.
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Anschließend wird
gemäß der Darstellung
in 5B das Fotoresist-Muster 26 (siehe 5A)
mit Hilfe eines bekannten Verfahrens entfernt. Als Nächstes werden
die thermischen Oxidschichten 24 und 24a in dem
ersten und dem zweiten Graben T1 und T2 wieder oxidiert, wodurch
eine erste Seitenwand-Oxidschicht 28 und eine zweite Seitenwand-Oxidschicht 30 gebildet
werden. Hierbei ist die zweite Seitenwand-Oxidschicht 28 dünner als
die erste Seitenwand-Oxidschicht 28, da die thermische Oxidschicht 24a in
dem zweiten Graben T2 dünner
ist als die thermische Oxidschicht 24 in dem ersten Graben
T1.
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Als
Nächstes
werden die gleichen Prozesse wie diejenigen, die in Verbindung mit
der ersten Ausführungsform
beschrieben wurden, zur Ausbildung einer Auskleidung und zum Auffüllen der
Graben mit einem Dielektrikum-Material durchgeführt, diese sind jedoch in den 5A und 5B nicht
veranschaulicht.
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Gemäß der zweiten
Ausführungsform
wird die thermische Oxidschicht so geätzt, dass ein Abschnitt derselben
zurückbleibt,
wodurch eine Beschädigung
des Halbleitersubstrats reduziert wird.
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Ausführungsform 3
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Die
dritte bevorzugte Ausführungsform
ist die gleiche wie die erste Ausführungsform bis hin zu dem Prozess
der Ausbildung des Grabens T1 und T2. Daher werden lediglich die
Prozesse nach der Ausbildung des Grabens T1 und T2 im Folgenden beschrieben.
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Gemäß der Darstellung
von 6A wird eine erste Seitenwand-Oxidschicht 40 durch
thermische Oxidation der inneren Flächen der Graben T1 und T2 ausgebildet.
Zu diesem Zeitpunkt wird die erste Seitenwand-Oxidschicht 40 in
einer Dicke ausgebildet, durch die das Erzeugen des Standby-Stromes
in der P-FET-Vorrichtung in dem Kernbereich und peripheren Bereich
A2 verhindert wird. Das heißt die
erste Seitenwand-Oxidschicht 40 wird in einer Dicke ausgebildet,
durch die das Eindringen von Elektronen in das Halbleitersubstrat,
die in einer Auskleidung eingefangen werden, verhindert wird, welche Auskleidung
durch einen nachfolgenden Prozess hergestellt wird beispielsweise
in einer Dicke von 100 bis 300 Å.
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Als
Nächstes
wird gemäß der Darstellung
in 6B ein Fotoresist-Muster 26 mit Hilfe
eines bekannten fotolithographischen Prozesses hergestellt, um den
Kernbereich und peripheren Bereich A2 abzuschirmen. Nachfolgend
wird die erste Seitenwand-Oxidschicht 40 in
dem Graben T2 in dem Zellenbereich A1 durch das Fotoresist-Muster 26 belichtet,
wird auf eine vorbestimmte Dicke geätzt, wodurch eine zweite Seitenwand-Oxidschicht 42 gebildet
wird. Zu diesem Zeitpunkt wird die zweite Seitenwand-Oxidschicht 42 auf
eine Dicke geätzt,
durch die die Datenaufbewahrungszeit einer DRAM-Vorrichtung nicht
reduziert wird, beispielsweise unter Belassung einer Dicke von 20
bis 100 Å.
Als ein Ergebnis wird eine relativ dicke erste Seitenwand-Oxidschicht 40 in
dem Graben T1 in dem Kernbereich und peripheren Bereich A2 ausgebildet
und es wird eine relativ dünne
zweite Seitenwand-Oxidschicht 42 in dem Graben T2 in dem
Zellenbereich A1 ausgebildet.
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Gemäß 6C wird
das Fotoresist-Muster 26 mit Hilfe eines bekannten Verfahrens
entfernt. Anschließend
erfolgen die Prozesse zur Ausbildung einer Auskleidung an den Oberflächen der
ersten und der zweiten Seitenwand-Oxidschicht 40 und 42 und es
erfolgt das Ausfüllen
der Graben T1 und T2 mit einem Dielektrikum-Material beziehungsweise Dielektrikum-Schicht,
welche Prozesse die gleichen sind wie diejenigen der oben beschriebenen
ersten Ausführungsform.
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Wie
beschrieben wurde ist bei der dritten Ausführungsform die gesamte Seitenwand-Oxidschicht
dick ausgebildet und wird teilweise in dem Zellenbereich entfernt,
wodurch Seitenwand-Oxidschichten mit unterschiedlichen Dicken in
den jeweiligen Bereichen ausgebildet werden.
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Ausführungsform 4
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Die
vierte bevorzugte Ausführungsform
kann die gleiche sein wie irgendeine der oben beschriebenen ersten
bis dritten Ausführungsformen
und zwar hinsichtlich des Herstellungsverfahrens einer Halbleitervorrichtung
mit einer STI-Struktur, mit der Ausnahme des Ortes der STI-Schicht.
Bei den oben beschriebenen ersten bis dritten Ausführungsformen werden
relativ dicke erste Seitenwand-Oxidschichten 28 und 40 in
dem Graben T1 in dem Kernbereich und peripheren Bereich ausgebildet,
wie dies der P-FET erfordert,
und es werden relativ dünne
zweite Seitenwand-Oxidschichten 30 und 42 in dem
Graben T2 in dem Zellenbereich ausgebildet. Jedoch wird gemäß 7 bei
der vierten Ausführungsform
eine relativ dicke erste Seitenwand-Oxidschicht 28 oder 30 in
einem Graben T3 ausgebildet, um Bereiche zwischen den P-FETs in
dem Kernbereich und peripheren Bereich zu definieren. Auch wird
eine relativ dünne zweite
Seitenwand-Oxidschicht 30 oder 42 in
einem Graben T2 in dem Zellenbereich als auch in einem Graben T4
ausgebildet, der andere Schaltungsvorrichtungen festlegt oder definiert,
jedoch nicht in einem Graben, der die P-FETs in dem Kernbereich
und peripheren Bereich definiert. Das heißt bei der vierten Ausführungsform
kann der Graben, in welchem die zweite Seitenwand-Oxidschicht 30 oder 42 ausgebildet
ist, zwischen den N-FETs, einem N-FET und einem P-FET, einem N-FET
oder anderen Schaltungsvorrichtungen, einem P-FET und anderen Schaltungsvorrichtungen
und anderen Schaltungsvorrichtungen ausgebildet sein.
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Zu
diesem Zweck ist die vierte Ausführungsform
die gleiche wie irgendeine der oben beschriebenen ersten bis dritten
Ausführungsformen
und zwar hinsichtlich des Herstellungsverfahrens. Auch in Bezug
auf die Ausführungsformen
werden die Prozesse zur Herstellung der Fotoresist-Muster durchgeführt nachdem
der Zellenbereich freigelegt worden ist und der Graben T4 weiter
freigelegt worden ist, jedoch nicht der Graben T3, der den P-FET
in dem Kernbereich und in dem peripheren Bereich definiert. Gemäß 7 bezeichnet
NA einen Bereich, der andere Graben enthält, jedoch nicht einen Graben,
der den P-FET definiert, und PA bezeichnet einen Bereich, in welchem
ein Graben ausgebildet ist, der den P-FET definiert.
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Wie
oben beschrieben ist wird gemäß der vorliegenden
Erfindung eine relativ dünne
Seitenwand-Oxidschicht in dem Graben ausgebildet, um die Vorrichtungen
in dem Zellenbereich zu isolieren, so dass die Datenhaltezeit einer
DRAM-Vorrichtung nicht reduziert wird. Darüber hinaus wird die relativ dicke
Seitenwand-Oxidschicht in dem Graben zum Definieren des P-FET ausgebildet,
so dass eine anormale Erhöhung
des Standby-Stromes nach dem Burn-In nicht erzeugt wird. Demzufolge
können
die Eigenschaften der DRAM-Vorrichtung verbessert werden und es
kann der Leckstrom in dem P-FET Bereich reduziert werden.