DE69617849T2 - Halbleiter-Kondensator und Verfahren zu seiner Herstellung - Google Patents

Halbleiter-Kondensator und Verfahren zu seiner Herstellung

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Description

    HINTERGRUND DER ERFINDUNG
  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung gemäß der Präambel von Anspruch 1 und ein Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der Präambel von Anspruch 8.
  • Eine solche Vorrichtung gemäß der Präambel von Anspruch 1 und dem Verfahren gemäß der Präambel von Anspruch 8 sind aus EP 435 534 bekannt.
  • Die (analoge-digitale) Halbleitervorrichtung, in welcher ein kapazitives Element und ein resistives Element zusätzlich zu einem MOS-Transistor vorgesehen sind, wurden nach dem Stand der Technik implementiert, indem die Schritte der Herstellung des kapazitiven Elementes und des resistiven Elementes (analoge) zu den Schritten eines gewöhnlichen MOS-Transistors (digitale) hinzugefügt wurden. In diesem Falle ist es wünschenswert, daß ein kapazitives Element mit einem großen Kapazitätswert pro Flächeneinheit ausgebildet werden sollte, um die von dem kapazitiven Element belegte Fläche zu verringern.
  • Der Aufbau und die Herstellungsschritte einer Halbleitervorrichtung, in welcher der MOS = Transistor und ein zweilagiges kapazitives Element aus Polysilizium nach dem Stand der Technik vorgesehen sind, wird nachstehend beschrieben. Fig. 8(a) bis 8(d) sind Schnittansichten, welche die Herstellungsschritte einer Halbleitervorrichtung darstellen, in welchem ein n-Kanal-MOS-Transistor und ein zweilagiges kapazitives Element aus Polysilizium vorgesehen sind.
  • Gemäß Darstellung in Fig. 8(a) wird eine LOCOS-Isolation 102 auf einem Teil einer p- Wanne 101 eines Siliziumsubstrats ausgebildet. Ein Bereich, wo die Oberfläche der p- Wanne 101 offenliegt, ist ein Bereich Rtra in welcher ein Transistor auszubilden ist. Ein Bereich Rcap wo ein kapazitives Element auszubilden ist, ist auf der LOCOS-Isolation 102 vorgesehen.
  • Gemäß Darstellung in Fig. 8(b) wird beispielsweise ein Polysiliziunnfilm in einer Dicke von 200 nm abgeschieden. Dann wird ein erster Leiterfilm, in welchem eine (nicht dargestellte) Verunreinigung eingebracht ist, durch ein POCl&sub3;-Diffusionsverfahren oder dergleichen abgeschieden, um einen ersten Lackfilm 104 mit einem ciewünschten Muster auszubilden. Danach wird der erste Leiterfilm mittels eines Trockenätzverfahrens strukturiert, um eine untere kapazitive Elektrode 103a auszubilden.
  • Gemäß Darstellung in Fig. 8(c) wird ein Gate-Oxidfilm 105 beispielsweise mittels einer pyrogenen Oxidation in einer Dicke von beispielsweise 10 nm ausgebildet. Zu diesem Zeitpunkt wird gleichzeitig ein Oxidfilm auf der unteren kapazitiven Elektrode 103a in einer Dicke von etwa 20 nm als ein kapazitiver Film 106 ausgebildet (welcher eine größere Dicke als die des Gate-Oxidfilms 105 aufweist, da das Polysilizium schneller als ein Einkristallsilizium oxidiert wird). Dann wird einer zweiter (nicht dargestellter) Leiterfilm, bestehend aus einem Polysiliziumfilm mit einer Dicke, welche nahezu dieselbe wie die des ersten Leiterfilms 103a ist, auf der LOCOS-Isolation 102, denn Gate-Oxidfilm 105 und dem kapazitiven Film 106 ausgebildet. Demzufolge wird ein zweiter Lackfilm 109 mit einem gewünschten Muster auf dem zweiten Leiterfilm ausgebildet. Durch die Verwendung des zweiten Leiterfilms 109, welcher einen Teil des Bereichs Rtra und einen Teil des ersten Leiterfilms 103a des Bereichs Rcap abdeckt, wird ein zweiter Leiterflim mittels des Trockenätzverfahrens strukturiert, um eine Gate-Elektrode 107a in dem Bereich Rtra bzw. eine obere kapazitive Elektrode 107b auf dem kapazitiven Film 106 in dem Bereich Rcap auszubilden.
  • Gemäß Darstellung in Fig. 8(d) wird eine n-Verunreinigung in die p-Wanne eingebracht, um einen Source-Drain-Bereich auszubilden. Dann werden ein Lackisolationsfilm 113, ein Kontaktloch 114 und eine Metallverdrahtungsschicht 115 nacheinander ausgebildet. Auf diese Weise wird eine Halbleitervorrichtung, in welcher der n-Kanal-Transistor und das zweilagige kapazitive Element aus Polysilizium vorgesehen sind, hergestellt.
  • Der kapazitive Film des kapazitiven Elementes wird jedoch bei den in Fig. 8(a) bis 8(d) dargestellten Schritten gleichzeitig mit der Ausbildung eines Gate-Oxidfilms des MOS- Transistors hergestellt. Aus diesem Grunde ist der Kapazitätswert pro Flächeneinheit durch das Material und die Dicke des Gate-Oxidfilms bestimmt. Da der Kapazitätswert pro Flächeneinheit des Siliziumoxidfilms klein ist, ist es schwierig, nur den KapazitätsWert pro Flächeneinheit des kapazitiven Films des kapazitiven Elementes zu erhöhen. Zusätzliche wird der kapazitive Film durch die Oxidation des Polysiliziums ausgebildet. Die Geschwindigkeit, mit welcher das Polysilizium oxidiert wird ist höher als die Geschwindigkeit mit welcher ein Siliziumeinkristall oxidiert wird. Demzufolge ist die Dicke des kapazitiven Films wesentlichen größer als die des Gate-Oxidfilms. Demzufolge wird der Kapazitätswert pro Flächeneinheit des kapazitiven Films klein. Aus diesem Grund ist es schwierig, die belegten Fläche zu verringern.
  • Auch in dem Falle, in welchem zweilagiges Polysilizium verwendet wird, kann der Gate- Oxidfilm und der kapazitive Film des kapazitiven Elementes aus einem Isolationsfilm mit einem unterschiedlichen Material mit einem anderen Verfahren als dem in Fig. 8(a) bis 8(d) dargestellten ausgebildet werden. In diesem Falle wird ein Siliziumnitrididfilm, welcher getrennt anstelle des Oxidfilms als der kapazitive Film 106 abgeschieden wird, in dem in Fig. 8(c) dargestellten Zustand strukturiert. Zu diesem Zeitpunkt ist der Kapazitätswert pro Flächeneinheit nicht durch das Material und die Dicke des Gate-Oxidfilms bestimmt. Demzufolge ist es möglich, die belegte Fläche zu verkleinern. Es ist jedoch erforderlich, getrennt den Schritt einer Ausbildung einer Ätzmaske zur Strukturierung des Siliziumnitridfilms hinzuzufügen. Aus diesem Grunde wird die Anzahl der Fertigungsschritte erhöht, so daß die Gesamtfertigungskosten erhöht werden.
  • Als eine Variante des vorstehenden erwähnten Verfahrens gibt es auch ein Verfahren, in welchem ein Gate-Oxidfilm ausgebildet wird, ein Leiterfilm als die Gate-Elektrode eines Transistors und die untere kapazitive Elektrode eines kapazitiven Elementes abgeschieden wird und ein Siliziumnitridfilm oder dergleichen auf dem Leiterfilm ausgebildet wird. Ein Leiterfilm, auf welchem ein Silizidfilm mit einem niedrigen Widerstand laminiert ist, wird für die Gate-Elektrode verwendet. Jedoch werden in dem Falle, in welchem der Silizidfilm oder dergleichen für die untere kapazitive Elektrode verwendet wird die Spannungsbeständigkeitseigenschaften und die Zuverlässigkeit des auf der unteren kapazitiven Elektrode ausgebildeten kapazitiven Films verschlechtert. Es wird auch in Betracht gezogen, daß ein Siliziumnitridfilm oder dergleichen im voraus auf dem ersten Halbleiterfilm 103a in dem in Fig. 8(a) dargestellten Zustand abgeschieden wird. In diesem Falle wird der Siliziumnitridfilm oxidiert, wenn der Gate-Oxidfilm ausgebildet wird. Demzufolge wird der Kapazitätswert pro Flächeneinheit des kapazitiven Films schließlich sogar reduziert.
  • Ferner ist auch das nachstehende Verfahren bereits allgemein belkannt. Insbesondere wird eine Oberflächenkonzentration in der Nähe des Gate-Oxidfilms einer Wanne eines MOS-Transistors so gesteuert, daß ein MOS-Transistor eines Vertiefungstyps ausgebildet wird und ein kapazitives Element, das aus dem Gate-Oxidfilm besteht, gleichzeitig ausgebildet wird. Bei diesem Verfahren wird die Anzahl der Herstellungsschritte kaum erhöht. Der Kapazitätswert pro Flächeneinheit ist jedoch vergleichsweise klein, so daß die von dem kapazitiven Element gelegte Fläche vergrößert ist. Demzufolge ist es schwierig, eine hohe Integration zu erreichen. Zusätzlich wird die Spannungsabhängigkeit des Kapazitätswertes erhöht. Aus diesem Grunde ist es nicht möglich, die für die Verwendung in einer analogen Schaltung erforderliche Genauigkeit zu erzielen.
  • Wie vorstehend beschrieben, haben die vorstehend erwähnten Verfahren Vorteile und Nachteile. Eine Vorrichtung, welche allgemeine Anforderungen, wie z. B. Qualität, eine Reduzierung der Fläche und der Herstellungskosten erfüllen kann wurde bisher nicht für den praktischen Einsatz hergestellt. Ferner werden in einer analogen-digitalen LSI mehr Feinheit und eine höhere Integration gefordert. Bezüglich eines analogen Abschnittes wurde bisher noch kein Prozeß für eine effizientere Reduzierung der Fläche und eine gleichzeitige Reduzierung der Anzahl der Fertigungsschritte vorgeschlagen und sollte entwickelt werden, um die Integration von analogen-digitalen LSI's zu realisieren.
  • Nach dem Stand der Technik wird ein resistives Element aus einem Leiterfilm (mit einem Schichtwiderstand von 30-100 Ω/) ausgebildet, welcher durch Einbringen einer Verunreinigung in Polysilizium durch das POCl&sub3;-Diffusionsverfahren oder ein Ionenimplantationsverfahren erhalten wird. Ein Leiterfilm mit einem niedrigen Widerstand (mit einem Schichtwiderstand von 5-10 Ω/), wie z. B. aus Polycid, welches durch eine Lamination vom Polysilizium und Silizid erzeugt wird, wurde für eine Gate-Elektrode in einer Weise verwendet, daß dieser auch für eine lokale Verdrahtung verwendet werden kann. Es sollte jedoch in dem Falle, in welchem ein bestimmter Widerstandswert in dem resistiven Element erzielt wird, ein Leiterfilm mit einem vergleichsweise hohen Widerstandswert als ein resistiver Film verwendet werden, um die Fläche des resistiven Elementes zu verringern. Aus diesem Grunde ist es erforderlich, einen Leiterfilm als Gate- Elektrode auszubilden, indem ein Material mit einem niedrigen Widerstand verwendet wird und einen Leiterfilm als resistiven Film auszubilden, indem ein Material mit einem vergleichsweise hohen Widerstandswert verwendet wird ohne die Anzahl der Schritte zu erhöhen.
    • ZUSAMMENFASSUNG DER ERFINDUNG
  • Es ist eine Aufgabe der vorliegenden Erfindung, die von einem kapazitiven Element und einem resistiven Element belegten Flächen zu verringern und ein Anstieg der Kosten zu verhindern, welcher durch die Vergrößerung der Anzahl der Fertigungsschritte in einer Halbleitervorrichtung bewirkt wird, in welcher zwei von einem Transistor, einem kapazitiven Element und einem resistiven Element vorgesehen sind.
  • Die vorliegende Erfindung stellt eine Halbleitervorrichtung gemäß Anspruch 1 bereit. Gemäß einer bevorzugten Ausführungsform von Anspruch 3 wird zusätzlich auch ein MIS-Transistor bereitgestellt. Der MIS-Transistor enthält mindestens einen Gate- Isolationsfilm, welcher auf dem Halbleitersubstrat ausgebildet ist und eine Gate- Elektrode, die aus einem ersten Leiterfilm und einem zweiten Leiterfilm ausgebildet ist, welche auf den Gate-Isolationsfilm laminiert sind. Das kapazitive Element enthält eine untere kapazitive Elektrode, die aus dem ersten Leiterfilm ausgebildet ist, einen kapazitiven Film, der auf der unteren kapazitiven Elektrode ausgebildet Hst und aus einem Isolationsfilm besteht, dessen Material sich von dem des Gate-Films unterscheidet, und aus einer oberen kapazitiven Elektrode, welche auf dem kapazitiven Film ausgebildet ist und aus dem zweiten Leiterfilm besteht.
  • Gemäß einem derartigen Aufbau werden die untere kapazitive Elektrode und die obere kapazitive Elektrode des kapazitiven Elements aus den ersten und zweiten Leiterfilmen, welche die Gate-Elektrode des MIS-Transistors ausbilden, erzeugt. Demzufolge werden der erste und zweite Leiterfilm so strukturiert, daß die Gate-Elektrode des MIS- Transistors und jede Elektrode des kapazitiven Elementes gleichzeitig ausgebildet werden kann. Insbesondere reicht es aus, daß ein Maskierungsschritt der Ausbildung des kapazitiven Films im Vergleich zu einer Halbleitervorrichtung hinzugefügt wird, in welcher nur der MIS-Transistor vorgesehen ist. Ferner besteht der kapazitiven Film des kapazitiven Elementes aus dem Isolationsfilm mit dem Material, welches sich von dem des Gate-Isolationsfilms des MIS-Transistors unterscheidet. Demzufolge kann das Material, welches einen hohen Kapazitätswert pro Flächeneinheit aufweist, verwendet werden, so daß die von dem kapazitiven Element belegte Fläche verkleinert werden kann. Demzufolge kann die Halbleitervorrichtung, in welchem der MIS-Transistor und das kapazitive Element mit der kleinen belegten Fläche vorgesehen sind, mit niedrigen Kosten erhalten werden, indem der zweilagige Polysiliziumprozeß angewendet wird.
  • Eine weitere bevorzugte Ausführungsform von Anspruch 2 stellt eine Halbleitervorrichtung bereit, in welcher mindestens ein kapazitives Element und ein resistives Element auf einem Halbleitersubstrat vorgesehen sind. Das kapazitive Element enthält eine untere kapazitive Elektrode, die auf dem Halbleitersubstrat ausgebildet ist und aus einem ersten Leiterfilm besteht, eine kapazitiven Film, der auf der unteren kapazitiven Elektrode ausgebildet ist und aus einem Isolationsfilm besteht, eine Anschlußelektrode, die auf der unteren kapazitiven Elektrode ausgebildet ist und aus dem zweiten Leiterfilm besteht, und einer oberen kapazitiven Elektrode, die auf dem kapazitiven Film ausgebildet ist und aus dem zweiten Leiterfilm besteht. Das resistive Element enthält einen resistiven Film, der auf dem ersten Leiterfilm besteht, einen Ätzschutzfilm, der auf dem resistiven Film ausgebildet ist und aus einem Isolationsfilm besteht, welcher mit dem kapazitiven Film des kapazitiven Elementes gemeinsam ist, und zwei Anschlußelektroden, welche über einen Abschnitt von beiden Enden des Ätzschutzfilmes zu dem resistiven Film an dessen Außenseite angeordnet sind, und aus dem zweiten Leiterfilm bestehen.
  • Bei einem derartigen Aufbau wird der Ätzschutzfilm auf dem resistiven Film des resistiven Elementes aus dem Isolationsfilm ausgebildet, welcher mit dem kapazitiven Film des kapazitiven Elementes gemeinsam ist. Demzufolge können die Anschlußelektroden an beiden Enden des resistiven Films und der resistive Film des resistiven Elementes gleichzeitige geätzt werden. Zusätzlich können die obere kapazitive Elektrode und die untere kapazitive Elektrode des kapazitiven Elementes gleichzeitig ausgebildet werden. Demzufolge kann die Anzahl der notwendigen Schritte reduziert werden. Zusätzlich können die von dem kapazitiven Element und dem resistiven Element belegten Flächen durch die vorstehend erwähnten Funktionen verkleinert werden. Demzufolge kann die Halbleitervorrichtung, in welcher das kapazitive Element und das resistive Element mit den kleinen belegten Flächen vorgesehen sind, zu niedrigen Kosten erhalten werden.
  • In einer weiteren Ausführungsform stellt die vorliegende Erfindung eine Halbleitervorrichtung mit einem kapazitiven Element, einem MIS-FIT und einem resistiven Element bereit, wobei das resistive Element einen resistiven Film, welcher aus dem ersten Halbleiterfilm besteht, einen Ätzschutzfilm, der auf dem resistiven Film ausgebildet ist und aus dem Isolationsfilm besteht, welcher mit dem kapazitiven Film des kapazitiven Elementes gemeinsam ist und zwei Anschlußelektroden enthält, die über einen Abschnitt von beiden Enden des Ätzfilmabschnittes zu dem resistiven Film an dessen Außenseite hin ausgebildet sind und aus dem zweiten Leiterfilm bestehen.
  • Mit einem derartigen Aufbau können die vorstehend erwähnten Funktionen ebenfalls erzielt werden und die Halbleitervorrichtung, in welchem der MIS-Transistor das kapazitive Element und das resistive Element vorgesehen sind, zu niedrigen Kosten erhalten werden.
  • In den Ausführungsformen der Erfindung ist es vorzuziehen, daß der Isolationsfilm zumindest aus einem von einem Silizium-Nitrid-Film, PZT- und einem Tantaloxidfilm besteht.
  • Mit einem derartigen Aufbau ist es möglich, den kapazitiven Film mit einem hohen Kapazitätswert pro Flächeneinheit zu und den Ätzschutzfilm mit der hohen Funktion als Ätzstopper der ersten und zweiten Halbleiterfilme zu erhalten.
  • Die vorstehenden Halbleitervorrichtungen können ferner eine EEPROM-Speicherzelle aufweisen, wobei die EEPROM-Speicherzelle eine Floating-Gate-Elektrode enthält, die auf dem ersten Leiterfilm ausgebildet ist, einen Isolationsfilm auf einem Floating-Gate, das aus dem Isolationsfilm besteht und eine Steuer-Gate-Elektrode, die auf dem Isolationsfilm auf dem Floating-Gate ausgebildet ist und aus dem zweiten Leiterfilm besteht.
  • Mit einer solchen Struktur ist es möglich, eine Halbleitervorrichtung zu erzielen, welche eine vergrößerte Anwendbarkeit und eine hohe Funktionalität aufweist.
  • Die vorliegende Erfindung stellt ein Verfahren zur Herstellung einer Halbleitervorrichtung gemäß Anspruch 8 bereit.
  • Nach einem derartigen Verfahren können die obere und untere kapazitive Elektrode gleichzeitig aus dem ersten und zweiten Leiterfilm ausgebildet werden, indem dieselben als jeweils als Ätzmaske verwendet werden. Auch in dem Falle, in welchem der MIS- Transistor auf demselben Substrat erzeugt wird, kann die Gate-Elektrode durch Verwendung des ersten und zweiten Leiterfilms ausgebildet werden. Zusätzlich wird der kapazitive Film auf dem ersten Leiterfilm ausgebildet. Demzufolge wird auch in dem Falle, in welchem der MIS-Transistor auf demselben Substrat ausgebildet wird, der Schritt der Ausbildung des kapazitiven Films unabhängig von dem Schritt der Oxidation eines Gates ausgeführt. Demzufolge kann der resistive Film unter Verwendung eines Materials ausgebildet werden, welcher hohen Kapazitätswert pro Flächeneinheit, wie erforderlich, aufweist. Demzufolge kann der Schritt der Ausbildung eines kapazitiven Elementes einbezogen werden, indem ein paar Schritte zu dem Prozeß für die Herstellung einer Halbleitervorrichtung hinzugefügt werden, in welcher der MIS-Transistor vorgesehen ist. Somit ist es möglich, den Basisprozeß für die Ausbildung des kapazitiven Elementes zu erzielen, um das kapazitive Element mit der kleinen belegten Fläche und verschiedene Elemente zusammen mit niedrigen Kosten bereitzustellen.
  • Mit einem derartigen Verfahren können die untere kapazitive Elektrode, die obere kapazitive Elektrode und die Anschlußelektrode gleichzeitig aus dem ersten und zweiten Leiterfilm durch Ätzen ausgebildet werden, indem der Lackfilm und der kapazitive Film aus Ätzmasken verwendet werden und es ist sehr leicht eine Reduzierung bei den Maskenschritten und die Ausbildung des kapazitiven Elementes mit der kleinen belegten Fläche zu realisieren.
  • In einer bevorzugten Ausführungsform von Anspruch 9 stellt die vorliegende Erfindung ein Verfahren bereit, in welchem ferner ein resistives Element auf einem Halbleitersubstrat vorgesehen ist.
  • Mit einem solchen Verfahren werden der resistive Film und die Anschlußelektrode des resistiven Elementes gleichzeitig bei den Schritten der Ätzung des ersten und zweiten Leiterfilms ausgebildet, und das resistive Element wird mit einer kleinen Anzahl von Schritten ausgebildet. Zusätzlich wird der eine kleine Veränderung im Widerstandswert aufweisende resistive Film ausgebildet, da er von dem Ätzschutzfilm abgedeckt ist, wenn das resistive Element ausgebildet wird. Somit können dessen Eigenschaften verbessert werden. Demzufolge ist es möglich, den Grundprozeß für die Herstellung des resistiven Elementes zu erzielen, das für den Prozeß für den MIS-Transistor und dergleichen geeignet ist, in welchem das resistive Element mit ausgezeichneten Eigenschaften mit einer geringeren Anzahl von Schritten hergestellt werden kann.
  • Die vorstehend erwähnten Verfahren zur Herstellung einer Halbleitervorrichtung können ferner den Schritt der Ausbildung eines Gate-Isolationsfilms in einem aktiven Bereich des Halbleitersubstrats vor dem Schritt der Abscheidung eines ersten Leiterfilms umfassen, wobei der erste Halbleiterfilm auch auf dem Gate-Isolationsfilm bei dem Schritt der Abscheidung eines ersten Leiterfilms abgeschieden wird, der Isolationsfilm in dem aktiven Bereich bei dem Schritt der Strukturierung des Isolationsfilms entfernt wird, der zweite Leiterfilm auf den ersten Leiterfilm in dem aktiven Bereich bei dem Schritt der Abscheidung eines zweiten Leiterfilms laminiert wird und eine aus dem ersten und zweiten Leiterfilm bestehende Gate-Elektrode in dem aktiven Bereich bei dem Schritt der Strukturierung des ersten und zweiten Leiterfilms ausgebildet wird.
  • Bei einem derartigen Verfahren werden einige Maskierungsschritte den Schritten zur Ausbildung des MIS-Transistors hinzugefügt, so daß das kapazitive Element, daß resistive Element und der MIS-Transistor auf demselben Halbleitersubstrat mittels des vorstehend erwähnten Herstellungsverfahrens erzeugt werden. Insbesondere können der resistive Film des resistiven Elementes und die untere Schicht der Gate-Elektrode des MIS-Transistors aus dem ersten Leiterfilm mit einem hohen Widerstandswert ausgebildet werden, und die Anschlußelektrode des resistiven und kapazitiven Elementes und der oberen Schicht der Gate-Elektrode des MIS-Transistors kann aus dem zweiten Leiterfilm mit einem niedrigen Widerstandswert ausgebildet werden. Zusätzlich wird die Ätzung für die Strukturierung des Isolationsfilms ausgeführt, wobei das gesamte Halbleitersubstrat mit dem ersten Leiterfilm abgedeckt ist. Demzufolge gibt es nur eine geringe Möglichkeit daß der aktive Bereich des MIS-Transistors bei dem Ätzschritt kontaminiert wird. Demzufolge ist es möglich die Halbleitervorrichtung mit geringen Kosten herzustellen, in welchem das kapazitive Element mit der kleinen belegten Fläche, das resistive Element mit der kleinen belegten Fläche und guten Eigenschaften, und der MIS- Transistor mit hervorragenden Eigenschaften erzeugt werden.
  • Ferner kann ein Teil des Isolationsfilms in einem Teil des aktiven Bereichs als ein Isolationsfilm auf einem Floating-Gate eines EEPROM's bei dem Schritt der Strukturierung eines Isolationsfilms stehen gelassen werden, der zweite Leiterfilm auf den ersten Leiterfilm und den Isolationsfilm auf den Floating-Gate in den Teil des aktiven Bereichs bei dem Schritt der Abscheidung eines zweiten Leiterfilms laminiert werden, und eine Steuerelektrode des EEPROM's, welche aus dem zweiten Leiterfilm besteht, welche unterhalb des Lackfilms stehen bleibt, kann durch die Verwendung des Lackfilms ausgebildet werden, welcher einen Teil des Isolationsfilms auf dem Floating-Gate abdeckt, und eine Floating-Gate-Elektrode des EEPROM's welche aus dem ersten Leiterfilm besteht, welche unterhalb des Isolationsfilms auf dem Floating-Gate auf dem Teil des aktiven Bereichs bei dem Schritt der Strukturierung des ersten und zweiten Leiterfilms stehen bleibt.
  • Mit einem derartigen Verfahren wird die Speicherzelle des EEPROM's auf dem Halbleitersubstrat gleichzeitig mit der Ausbildung des MIS-Transistors, des kapazitiven Elementes, des resistiven Elementes und dergleichen ausgebildet. Zusätzlich ist der spezielle Maskierungsschritt zur Ausbildung jedes Elements der Speicherstelle des EE- PROM's nicht erforderlich. Demzufolge ist es möglich, daß EEPROM mit niedrigen Kosten herzustellen, in welchem das kapazitive Element und das resistive Element mit den kleinen belegten Flächen vorgesehen sind.
  • Das Verfahren zur Herstellung einer Halbleitervorrichtung kann ferner vor dem Schritt der Strukturierung des Isolationsfilms die Schritte einer Ausbildung eines Elementisolationsgrabens umfassen, indem nacheinander der Isolationsfilm, der erste Leiterfilm und das Halbleitersubstrat in einem Bereich abgetragen werden, in welchem eine Elementisolation auszubilden ist, ein Isolationsfilm für die Elementisolation, welche den Elementisolationsgraben füllt, abgeschieden wird und den Isolationsfilm abdeckt, und der Isolationsfilm für die Elementisolation durch Verwendung des Isolationsfilms als Maske eingeebnet wird.
  • Gemäß einem derartigen Verfahren wird der Elementisolationsgraben mit einer geraden Isolationsstruktur ausgebildet, indem als Ätzstopper der Isolationsfilm, welcher der kapazitive Film des kapazitiven Elementes sein soll und der resistive Film des resistiven Elementes verwendet werden. Durch die Hinzufügung von ein paar Schritten können somit die Isolation mit der Grabenstruktur mit der hohen Elementisolationsfunktion auf der Halbleitervorrichtung ausgebildet werden, in welchem das kapazitive Element, das resistive Element, der MIS-Transistor, die Speicherzelle des EEPROM und dergleichen vorgesehen sind.
    • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Die vorliegende Erfindung wird in Verbindung mit den beigefügten Zeichnungen detailliert beschrieben. In den Zeichnungen sind:
  • Fig. 1(a) bis 1(d) Schnittansichten, welche die durchgeführten Schritte darstellen, bis zur Abscheidung eines zweiten Leiterfilms in dem Prozeß zur Herstellung einer Halbleitervorrichtung, in welcher ein MOSFET und ein kapazitives Element erzeugt werden, gemäß einer ersten Ausführungsform der vorliegenden Erfindung vorgesehen sind;
  • Fig. 2(a) und 2(b) Schnittansichten, welche die Schritte darstellen, welche nach der Strukturierung des ersten und zweiten Halbleiterfilms in dem Prozeß für die Herstellung einer Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung durchgeführt werden;
  • Fig. 3(a) bis 3(d) Schnittansichten, welche die Schritte darstellen, die bis zu der Ausbildung einer Grabenisolation in dem Prozeß für die Herstellung einer Halbleitervorrichtung durchgeführt werden, welche eine Grabenisolationsstruktur aufweist, in welcher ein MOSFET und ein kapazitives Element gemäß einer zweiten Ausführungsform der vorliegenden Erfindung vorgesehen sind;
  • Fig. 4(a) bis 4(d) Schnittansichten, welche die Schritte darstellen, welche nach der Ausbildung eines kapazitiven Film durch Strukturierung eines Isolationsfilms in dem Prozeß für die Herstellung einer Halbleitervorrichtung gemäß der zweiten Ausführungsform der vorliegenden Erfindung durchgeführt werden;
  • Fig. 5(a) bis 5(d) Schnittansichten, welche die Schritte darstellen, welche bis zu der Ausbildung einer Grabenisolation in dem Prozeß einer Herstellung einer Halbleitervorrichtung durchgeführt werden, in welcher ein MOSFET, eine EEPROM-Speicherzelle und ein kapazitives Element gemäß einer dritten Ausführungsform der vorliegenden Erfindung vorgesehen sind;
  • Fig. 6(a) bis 6(d) sind Schnittansichten, welche die Schritte darstellen, welche nach der Ausbildung eines kapazitiven Films durch Strukturierung eines Isolationsfilms in dem Prozeß für die Herstellung einer Halbleitervorrichtung gemäß der dritten Ausführungsform der vorliegenden Erfindung durchgeführt werden;
  • Fig. 7(a) bis 7(d) sind Schnittansichten, welche die Schritte darstellen, welche nach der Ausbildung einer Grabenisolation in dem Prozeß für die Herstellung einer Halbleitervorrichtung durchgeführt werden, welche eine Grabenisolationsstruktur aufweist, in welcher ein MOSFET, ein (nicht dargestellter) Kondensator und ein resistives Element gemäß einer vierten Ausführungsform der vorliegenden Erfindung vorgesehen sind; und
  • Fig. 8(a) bis 8(d) Schnittansichten, welchen den Prozeß für die Herstellung einer Halbleitervorrichtung darstellen, in welcher ein MOSFET und ein kapazitives Element gemäß dem Stand der Technik vorgesehen sind.
    • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG (Erste Ausführungsform)
  • Eine Halbleitervorrichtung und ein Verfahren zur Herstellung der Halbleitervorrichtung gemäß einer ersten Ausführungsform werden nachstehend unter Bezugnahme auf Fig. 1(a) bis 1(d) und Fig. 2(a) bis 2(b) beschrieben. Fig. 1(a) bis 1(d) und Fig. 2(a) und 2(b) sind Schnittansichten, welche die Schritte einer Herstellung einer Halbleitervorrichtung darstellen, in welcher ein n-Kanal-Transistor und ein kapazitives Element vorgesehen sind.
  • Beispielsweise ist eine LOCOS-Isolation 2, welche durch ein LOCQS-Verfahren ausgebildet wird, auf einer p-Wanne 1 eines Siliziumsubstrats gemäß Darstellung in Fig. 1(a) vorgesehen. Die p-Wanne 1 ist ein Bereich Rtra, in welchem ein Transistor auszubilden ist, und ein Abschnitt auf der LOGOS-Isolation 2 ist ein Bereich Rcap, in welchem ein kapazitives Element auszubilden ist.
  • Gemäß Darstellung in Fig. 1(b) wird ein Gate-Oxidfilm 3 auf der Oberfläche des Siliziumsubstrats in dem Bereich Rtra durch pyrogene Oxidation in einer Dicke von beispielsweise 10 nm abgeschieden. Dann wird Polysilizium in einer Dicke von beispielsweise 200 nm abgeschieden, und ein erster Leiterfilm, in welchem eine Verunreinigung durch eine POCL&sub3;-Diffusionsschicht eingebracht wird, ausgebildet. Anschließend wird ein Nitridfilm 5, welcher ein Isolationsfilm ist, der aus einem Material mit einer größeren Kapazität pro Flächeneinheit als der von Siliziumoxid besteht, beispielsweise Nitridsilizium auf den ersten Leiterfilm durch ein CVD-Verfahren in einer Dicke von 10 nm abgeschieden.
  • Gemäß Darstellung in Fig. 1(c) wird ein Lackfilm 6 ausgebildet, um zumindest einen Abschnitt des Nitridfilms 5, welcher als ein kapazitiver Film stehen bleiben soll, abzudecken. Unter Verwendung des Lackfilms 6, wird der Nitridfilm 5 mittels einer warmen Phosphorsäure geätzt, so daß ein kapazitiver Film 5a ausgebildet wird. Zu diesem Zeitpunkt wird, da der Lackfilm 6 vollständig in dem Bereich Rtra geöffnet ist, der Nitridfilm des Bereichs Rtra vollständig entfernt. Bei diesem Schritt wird der aktive Bereich des Halbleitersubstrats ebenfalls mit dem ersten Leiterfilm 4 abgedeckt. Demzufolge ist es möglich, die Erzeugung der Kontamination in einem Halbleitersubstrat aufgrund der Ätzung des Nitridfilms 5 zu verhindern.
  • Gemäß Darstellung in Fig. 1 (d) wird ein zweiter Leiterfilm 7, bestehend aus einem Polysiliziumfilm auf dem ersten Leiterfilm 4 und dem kapazitiven Film 5a in nahezu derselben Dicke wie der des ersten Leiterfilms 4 abgeschieden. Der zweite Leiterfilm 7 kann aus Polycid mit einem geringen Widerstand bestehen.
  • Gemäß Darstellung in Fig. 2(a) wird ein zweiter Lackfilm 8 auf den zweiten Leiterfilm 7 ausgebildet, um nur einen Teil, der eine Gate-Elektrode sein soll" in dem Bereich Rtra und einen Abschnitt, der eine Anschlußelektrode sein soll, die aus einer oberen kapazitiven Elektrode besteht und eine untere kapazitive Elektrode sein soll, in dem Bereich Rcap abzudecken. In diesem Falle wird ein zweiter Lackfilm 8 in einen ersten Bereich 8a unterteilt, welcher den größten Teil des kapazitiven Films 5a überdeckt, und in einen zweiten Bereich 8b, welcher ein Bereich von der Nähe des anderen Ende des kapazitiven Films 5a bis zu dem ersten Leiterfilm 5 überdeckt, der an seiner Seite in dem Bereich Rcap offen liegt. Der zweite Lackfilm 8 und der kapazitive Film 5a werden als Ätzmasken verwendet, um eine Trockenätzung an dem ersten Leiterfilm 4 und dem zweiten Leiterfilm 7 durchzuführen. Der zweite Leiterfilm 7 und der erste Leiterfilm 4 werden nacheinander durch den Trockenätzvorgang geätzt. Demzufolge werden eine untere kapazitive Elektrode 4b und eine obere kapazitive Elektrode 7b des zweilagigen Polysiliziumtyps und eine Gate-Elektrode 9 ausgebildet.
  • Da der Nitridfilm 5 bei dem ersteren Schritt in dem Bereich Rtra entfernt wird, funktioniert nur der zweite Lackfilm 8 als Ätzmaske, so daß ein Gate-Abschnitt 4a des ersten Leiterfilms und ein Gate-Abschnitt 7a des zweiten Leiterfilms, welche unter der zweiten Lackmaske 8 vorgesehen sind, stehen bleiben, um eine Gate-Eleletrode 9 eines Transistors auszubilden. In dem Bereich Rcap bleibt der zweite Halbleiterfilm abgedeckt mit dem ersten Abschnitt 8a des zweiten Lackfilms 8 stehen, um die obere kapazitive Elektrode 10b auszubilden, der zweite Leiterfilm, abgedeckt mit dem zweiten Abschnitt 8b des zweiten Lackfilms 8 bleibt stehen, um die Anschlußelektrode 7c auszubilden und der erste Leiterfilm 4, abgedeckt mit dem zweiten Lackfilm 8 oder dem kapazitiven Film 4b bleibt stehen, um die untere kapazitive Elektrode 4b auszubilden. Die Anschlußelektrode 7c ist mit der unteren kapazitiven Elektrode 4b in einem Abschnitt an der Außenseite des kapazitiven Films 5a verbunden.
  • Insbesondere funktioniert nur der zweite Lackfilm 8 als Maske für den zweiten Leiterfilm 7 bei dem Trockenätzschritt. Demzufolge werden die obere kapazitive Elektrode 7b und die Anschlußelektrode 7c, welche die den Mustern auf den zweiten Lackfilm 8 entsprechenden Formen aufweisen, ausgebildet. Andererseits funktioniert der zweite Lackfilm 8 und der kapazitive Film 5a als Masken für den ersten Leiterfilm 4. Mit anderen Worten, der kapazitive Film 5a funktioniert als ein Ätzstopper bei der Öffnung des zweiten Lackfilms 8. Demzufolge stimmt eines der Enden der unteren kapazitiven Elektrode 4b mit einem der Enden des kapazitiven Films 5a überein und des andere Ende des unteren kapazitiven Films 4b stimmt mit einem der Enden des zweiten Bereichs 8b des zweiten Lackfilms 8b in dem Bereich Rcap überein.
  • Gemäß Darstellung in Fig. 2(b) wird der zweite Lackfilm 8 entfernt und Verunreinigungsionen werden dann in das Siliziumsubstrat und den Polysiliziumfilm implantiert, um einen Source-Drain-Bereich 12 auszubilden. Gleichzeitig werden die Widerstandswerte der Gate-Elektrode 9, der oberen kapazitiven Elektrode 7b und der Anschlußelektrode 7c verringert. Anschließend wird ein Schichtisolationsfilm 13 über der gesamten Seite ausgebildet, um darauf ein Kontaktloch 14 auszubilden, welches den Source- Drain-Bereich 12, die obere kapazitive Elektrode 7b und die Anschlußelektrode 7c erreicht. Anschließend wird ein Metallfilm von oben abgeschieden, um das Kontaktloch 14 aufzufüllen und eine Metallverdrahtungsschicht 15 auszubilden.
  • Der Aufbau des kapazitiven Films 5a des kapazitiven Elementes, das bei den Herstellungsschritten gemäß dem vorstehenden Beispiel ausgebildet wird, wird mit dem des kapazitiven Films nach dem Stand der Technik verglichen. Der kapazitive Film nach dem Stand der Technik wird durch thermische Oxidation eines Polysiliziumfilms ausgebildet. Aus diesem Grunde ist der kapazitive Film ein Oxidfilm mit einer Dicke von etwa 20 nm, welche größer als die des Gate-Oxidfilms ist. Andererseits ist es möglich, einen Nitridfilm mit einer Dicke von beispielsweise 10 nm durch die Verwendung der Halbleitervorrichtung und des Verfahrens zur Herstellung der Halbleitervorrichtung gemäß der vorliegenden Erfindung zu erzeugen. Demzufolge kann der Kapazitätswert pro Flächeneinheit des kapazitiven Films 5a gemäß dem vorliegenden Beispiel auf etwa das 4-fache des kapazitiven Films gemäß dem Stand der Technik erhöht werden, da der Nitridfilm eine dielektrische Konstante aufweist, welche etwa zweimal so groß wie die des Oxidfilms ist und eine Dicke aufweist, welche etwa die Hälfte der des Oxidfilms ist. Mit anderen Worten, die von dem kapazitiven Element der Halbleitervorrichtung belegte Fläche kann auf ein Viertel der des kapazitiven Elements gemäß dem Stand der Technik verringert werden.
  • Tabelle 1 stellt das Ergebnis eines Vergleichs der Anzahl der Maskierungsschritte, die dem Prozeß für die Herstellung eines Grundtransistors hinzuzufügen sind, und einer Kapazitätsdichte (F/cm²) des kapazitiven Elements mit derselben Dichte in den Fällen dar, in welchem der kapazitive Film (Oxidfilm) durch den zweilagigen Polysiliziumprozeß gemäß dem Stand der Technik gleichzeitig mit der Ausbildung des Gate-Oxidfilms ausgebildet wird, in welche der kapazitive Film (Nitridfilm) dessen Material sich von dem des Gate-Oxidfilms unterscheiden, durch den zweilagigen Polysiliziumprozeß gemäß dem Stand der Technik ausgebildet wird, und in welchen der kapazitive Film (Nitridfilm) durch den zweilagigen Polysiliziumprozeß gemäß der vorliegenden Ausführungsform ausgebildet wird. In Tabelle 1 sind die vorstehend erwähnten Effekte zweifelsfrei dargestellt. Tabelle 1
  • Obwohl der Nitridfilm als kapazitiver Film in der ersten Ausführungsform verwendet wurde, können dieselben Effekte auch in dem Falle erzielt werden, in welchem ein Oxidfilm mit einer kleineren Dicke als der des Gate-Oxidfilms oder andere Filmmaterialien mit hoher Dielektrizität angewendet werden.
    • (2. Ausführungsform)
  • Ein Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform wird nachstehend unter Bezugnahme auf Fig. 3(a) bis 3(d) und Fig. 4(a) bis 4(d) beschrieben. Fig. 3(a) bis 3(d) und Fig. 4(a) bis 4(d) sind Schnittansichten, welche die Herstellungsschritte einer Halbleitervorrichtung darstellen, in welcher ein n-Kanal- Transistor und ein kapazitives Element gemäß dem vorliegenden Beispiel vorgesehen sind. In der vorliegenden Ausführungsform wird der kapazitive Film des kapazitiven Elements als ein Ätzstopper verwendet, wenn eine Grabenisolation ausgebildet wird.
  • Gemäß Darstellung in Fig. 3(a) wird ein Oxidfilm 22, welcher ein Gate-Oxidfilm oder dergleichen werden soll, auf einer p-Wanne 21 eines Siliziumsubstrats durch pyrogene Oxidation in einer Dicke von beispielsweise 10 nm ausgebildet. Ein Polysiliziumfilm wird in einer Dicke von 200 nm abgeschieden und ein erster Leiterfilm 23, in welchen eine Verunreinigung durch ein POCl&sub3;-Diffusionsverfahren eingebracht wird, wird dann ausgebildet. Danach wird beispielsweise eine pyrogene Oxidation auf dem Oberflächenabschnitt des ersten Leiterfilms 23 durchgeführt. Demzufolge wird ein Siliziumoxidfilm 24 in einer Dicke von etwa 10 nm ausgebildet. Anschließend wird der Oberflächenabschnitt des Siliziumoxidfilms 24 durch eine rasche Aufheizung (RTA) in einem Ammoniakgas nitriert, so daß ein Siliziumnitridfilm 25 in einer Dicke von etwa 5 nm ausgebildet wird.
  • Gemäß Darstellung in Fig. 3(b) wird ein Teil des Siliziumnitridfilm 25, des Siliziumoxidfilms 24, des Gate-Oxidfilms 22 und der p-Wanne 21 durch ein Trockenätzverfahren entfernt, indem ein erster Lackfilm 26 mit einem gewünschten Muster verwendet wird. Demzufolge wird ein Elementisolationsgraben 27 ausgebildet. Gemäß Darstellung in Fig. 3(b) wird ein Bereich Rtra, in welchem ein Transistor auszubilden ist, von einem Bereich Rcap in welchem ein kapazitives Element auszubilden ist, durch den Elementisolationsgraben 27 isoliert. Insbesondere wird der Oxidfilm 22 in zwei Oxidfilme 22a und 22b unterteilt, der erste Leiterfilm 23 in zwei erste Leiterfilme 23a und 23b, der Siliziumoxidfilm 24 in zwei Siliziumoxidfilme 24a und 24b und der Siliziumnitridfilm 25 in zwei Siliziumnitridfilme 25a und 25b unterteilt.
  • Gemäß Darstellung in Fig. 3(c) wird der erste Lackfilm 26 entfernt. Dann wird ein Isolationsfilm 28 zur Elementisolation, welcher aus einem Oxidfilm besteht, in einer Dicke von etwa beispielsweise 500 nm in dem Elementisolationsgraben 27 und auf den Siliziumnitridfilmen 25a und 25b abgeschieden. Zu diesem Zeitpunkt wird der Elementisolationsgraben 27 mit dem Oxidfilm aufgefüllt, und der Isolationsfilm 28 für die Elementisolation wird in einer Dicke von etwa 500 nm in anderen Bereichen abgeschieden.
  • Gemäß Darstellung in Fig. 3(d) wird der Isolationsfilm 28 für die Elementisolation durch ein Rückätzverfahren entfernt, so daß er zum Schluß dieselbe Höhe wie die der Oberflächen der Siliziumnitridfilme 25a und 25b aufweist. Durch die Ausbildung von Filmen, wie z. B. den Siliziumnitridfilmen 25a und 25b, welche aus einem Material mit einem hohen Ätzselektionsverhältnis zu dem Oxidfilm bestehen, kann eine vorbestimmte Filmdicke ohne Ätzen der ersten Leiterfilme 23a und 23b erhalten bleiben. Die Siliziumnitridfilme 25a und 25b werden jedoch in einigen Fällen leicht geätzt. Aus diesem Grunde werden die Oberflächenabschnitte der Siliziumoxidfilme 24a und 24b wiederum nitriert, so daß eine Kapazität stabiler werden kann. Bei diesem Schritt wird eine Grabenisolation 28a für die Unterteilung des Halbleitersubstrats in mehrere aktive Bereich ausgebildet.
  • Gemäß Darstellung in Fig. 4(a), wird ein zweiter Lackfilm 30 mit einem gewünschten Muster ausgebildet. Der zweite Lackfilm 30 wird über den Bereich Rtra geöffnet und weist ein Muster auf, welches nur einen Teil des Bereiches Rcap überdeckt. Der zweite Lackfilm 30 wird dazu verwendet, um selektiv die Siliziumnitridfilme 25a und 25b, welche aus Nitridfilmen bestehen, durch eine warme Phosphorsäure zu entfernen. Dann wird 20 Sekunden lang eine Naßätzung durchgeführt, indem Flußsäure (HF : H&sub2;O = 1 : 20) verwendet wird, um selektiv die Siliziumoxidfilme 24a und 24b zu entfernen. Bei diesem Schritt werden der Nitridfilm 25a und der Siliziumoxidfilm 24a vollständig in dem Bereich von Rtra entfernt und ein Teil des Siliziumnitridfilms 25b und ein Teil des Siliziumoxidfilms 24b bleiben in dem Bereich Rcap stehen, so daß ein erster kapazitiver Film 24c und ein zweiter kapazitiver Film 25c ausgebildet werden. Gleichzeitig wird auch die Grabenisolation 28 entfernt, so daß sie nahezu dieselbe Höhe wie die ersten Leiterfilme 23a und 23b aufweist.
  • Gemäß Darstellung in Fig. 4(b) wird der zweite Lackfilm 30 entfernt. Dann wird ein zweiter Leiterfilm 31 bestehend aus Polysilizium, welcher nahezu dieselbe Dicke wie die des ersten in Fig. 3(a) dargestellten Leiterfilms aufweist, über der gesamten Oberfläche abgeschieden. In diesem Falle kann Polycid mit einem niedrigen Widerstand für den zweiten Leiterfilm verwendet werden.
  • Gemäß Darstellung in Fig. 4(c) wird ein dritter Lackfilm 32 mit einem gewünschten Muster ausgebildet. Die Form des dritten Lackfilms 32 ist im Grunde dieselbe wie die des zweiten Lackfilms 6 gemäß der ersten Ausführungsform. Mit anderen Worten, der zweite Leiterfilm 31 und die ersten Leiterfilme 23a und 23b werden nacheinander durch ein Trockenätzverfahren geätzt, indem als Masken der dritte Lackfilm 32, der zweite kapazitive Film 25c und der erste kapazitive Film 24c verwendet werden. Bei diesem Schritt werden die Teile 23c und 31a des ersten Leiterfilms 23a und des zweiten Leiterfilms 31 stehen gelassen, um eine Gate-Elektrode 33 in dem Bereich Rtra auszubilden. In dem Bereich Rcap wird der gesamte erste Leiterfilm 23b eine untere Kapazitätselektrode und der Oxidfilm 22b wird der Substratfilm der unteren kapazitiven Elektrode 23b. Demzufolge wird eine obere kapazitive Elektrode 31b, welche durch Strukturierung des zweiten Leiterfilms 31 erhalten wird, auf den ersten und zweiten kapazitiven Film in 24c und 25c auf der unteren kapazitiven Elektrode 23b ausgebildet, und eine Anschlußelektrode 31c, welche durch Strukturierung des zweiten Leiterfilms 31 erzielt wird, wird über der unteren Kapazitätselektrode 23b und dem ersten und zweiten kapazitiven Film 24c bzw. 25c ausgebildet. Zu diesem Zeitpunkt dienen der erste und zweite kapazitive Film 24c und 25c als Ätzmasken (Ätzstopper), um effektiv zu verhindern, daß ein Teil der unteren kapazitiven Elektrode 23 entfernt wird.
  • Gemäß Darstellung in Fig. 4(d) wird dieselbe Verarbeitung wie in dem in Fig. 2(b) dargestellten Schritt gemäß der ersten Ausführungsform ausgeführt, um einen Source- Drain-Bereich 36, einen Schichtisolationsfilm 37, ein Kontaktloch 38 und eine Metallverdrahtungsschicht 39 auszubilden.
  • Gemäß dem vorliegenden Beispiel wird eine Grabenisolationsstruktur mit der hohen Isolationsfunktion verwendet und die Siliziumnitridfilme 25a und 25b funktionieren als die Ätzstopper bei dem in Fig. 3(d) dargestellten Rückätzschritt. Demzufolge kann eine vorbestimmte Filmdicke ohne Ätzung der ersten Leiterfilme 23a und 23b beibehalten werden. Daher ist es möglich, eine Verschlechterung in der Zuverlässigkeit, welche durch eine Veränderung in der Filmdicke der Gate-Elektrode 33 und eine Veränderung in dem Widerstand einer Gate-Verdrahtung bewirkt wird, zu steuern. Obwohl die Siliziumnitridfilme 25a und 25b vollständig bei einem allgemeinen Grabenisolationsausbildungsverfahren entfernt werden, kann der Siliziumnitridfilm 25b in dem Bereich Rcap weiter strukturiert werden und als der zweite kapazitive Film 25c des kapazitiven Elements in dem vorliegenden Beispiel verwendet werden. Somit kann ein Anstieg der Schritte effektiv verhindert werden.
    • (Dritte Ausführungsform)
  • Eine dritte Ausführungsform, in welchem eine EEPROM-Zelle zusätzlich zu einem MOS- Transistor und einem kapazitiven Element ausgebildet wird, wird nachstehend beschrieben. Fig. 5(a) bis 5(d) und Fig. 6(a) bis 6(d) sind Schnittansichten, welche die Herstellungsschritte einer Halbleitervorrichtung gemäß der vorliegenden Ausführungsform darstellen.
  • Gemäß Darstellung in Fig. 5(a) wird dieselbe Verarbeitung wie in Fig. 3(a) gemäß der zweiten Ausführungsform durchgeführt, um nacheinander einen Oxidfilm 22, einen ersten Leiterfilm 23, einen Siliziumoxidfilm 24 und einen Siliziumnitridfilm 25 auf einer p- Wanne 21 einer Siliziumsubstrats auszubilden. Dann wird ein Elementisolationsgraben 27 ausgebildet, indem ein erster Lackfilm 26 mit einem gewünschten Muster gemäß Darstellung in Fig. 5(b) verwendet wird. Im Unterschied zur zweiten Ausführungsform ist die p-Wanne in einem Bereich Rtra, in welchem ein Transistor auszubilden ist, in einen Bereich Rcap, in welchem ein kapazitives Element auszubilden ist und in einem Bereich Repr, in welchem ein EEPROM auszubilden ist, durch den Elementisolationsgraben 27 in der vorstehenden Ausführungsform unterteilt.
  • Bei den in Fig. 5(c) und Fig. 5(d) und Fig. 6(a) bis 6(d) dargestellten Schritten, wird die Bearbeitung in den Bereichen Rtra und Rcap ähnlich der zweiten Ausführungsform durchgeführt. Demzufolge wird hauptsächlich die Verarbeitung in clem Bereich Repr nachstehend beschrieben.
  • Bei dem in Fig. 5(b) dargestellten Schritt werden der Oxidfilm 22, der erste Leiterfilm 23, der Siliziumoxidfilm 24 und der Siliziumnitridfilm 25 in drei Oxidfilme 22a, 22b und 22d, drei erste Leiterfilme 23a, 23b und 23d, drei Siliziumoxidfilme 24a, 24b und 24d und drei Siliziumnitridfilme 25a, 25b und 25d durch den Elementisolationsgraben 27 unterteilt.
  • Gemäß Darstellung in Fig. 5(c) wird der erste Lackfilm 26 entfernt. Dann wird ein Isolationsfilm 28 zur Elementisolation, welcher aus einem Oxidfilm besteht, in einer Dicke von etwa 500 nm beispielsweise in dem Elementisolationsgraben 27 und auf den Siliziumnitridfilmen 25a, 25b und 25d abgeschieden. Zu diesem Zeitpunkt wird der Elementisolationsgraben 27 mit dem Oxidfilm aufgefüllt, und der Isolationsfilm 28 für die Elementisolation in einer Dicke von etwa 500 nm in anderen Bereichen abgeschieden.
  • Gemäß Darstellung in Fig. 5(d) wird der Isolationsfilm 28 für die Elementisolation so entfernt, daß er zum Schluß dieselbe Höhe wie die der Oberflächen der Siliziumnitridfilme 25a, 25b und 25d (mittels eines Rückätzverfahrens) aufweist. Bei diesem Schritt werden Grabenisolationen 28a, welche von einander isoliert sind" ausgebildet.
  • Gemäß Darstellung in Fig. 6(a) wird ein zweiter Lackfilm 30 mit einem gewünschten Muster ausgebildet. Der zweite Lackfilm 30 wird über dem Bereich Rtra geöffnet und weist ein Muster auf, welches nur ein Teil der Bereiche Rcap und Repr abdeckt. Derselbe Ätzvorgang wie der in der zweiten Ausführungsform wird angewendet, indem der zweite Lackfilm 30 so verwendet wird, daß der Siliziumnitridfilm 25a und der Siliziumoxidfilm 24a vollständig in dem Bereich Rtra entfernt werden, ein Teil des Siliziumnitridfilms 25b und ein Teil des Siliziumoxidfilms 24b stehen bleiben, um einen ersten kapazitiven Film 24c und einen zweiten kapazitiven Film 25c in dem Bereich Rcap auszubilden, und Isolationsfilme 24e und 25e auf den ersten und zweiten Gates durch Strukturierung des Siliziumoxidfilms 24d und des Siliziumnitridfilms 25d in dem Bereich Repr ausgebildet werden.
  • Gemäß Darstellung in Fig. 6(b) wird der zweite Lackfilm 30 entfernt. Dann wird ein zweiter Leiterfilm 31, welcher dieselbe Dicke wie die des ersten Leiterfilms 23 aufweist und aus demselben Material (Polysilizium) wie das des in Fig. 3(a) dargestellten ersten Leiterfilms 23 besteht, über der gesamten Fläche abgeschieden.
  • Gemäß Darstellung in Fig. 6(c) wird ein dritter Lackfilm 32 mit einem gewünschten Muster ausgebildet. Die Form des dritten Lackfilms 32 ist dieselbe wie die des zweiten Lackfilms 6 gemäß der zweiten Ausführungsform in den Bereichen Rtra und Rcap. In dem Bereich Repr ist der dritte Lackfilm 32 so ausgebildet, daß er einen Teil der Isolationsfilme auf den ersten und zweiten Gates überdeckt. Eine Trockenätzung wird unter Verwendung des dritten Lackfilms 32 so ausgeführt, daß eine Gate-Elektrode 33 in dem Bereich Rtra in derselben Weise wie in der zweiten Ausführungsform ausgebildet wird, und eine untere kapazitive Elektrode 23b, ein Substratfilm 22b, eine obere kapazitive Elektrode 31b und eine Anschlußelektrode 31c in dem Bereich Rcap in derselben Weise wie in der zweiten Ausführungsform ausgebildet werden. Eine Floating-Gate-Elektrode 23e, welche durch Strukturierung des ersten Halbleiterfilms 24d erhalten wird, ein Substratfilm 22d, Isolationsfilme 24e und 25e auf den ersten und zweiten Gates, welche durch Strukturierung des Siliziumoxidfilms 24 erhalten werden, und der Siliziumnitridfilm 25d und eine Steuer-Gate-Elektrode 31d, welche durch Strukturierung des zweiten Leiterfilms 31 erhalten wird, werden in dem Bereich Repr ausgebildet. Der Oxidfilm 22d funktioniert als ein Gate-Oxidfilm eines EEPROM-Zellentransistors. In diesem Falle funktionieren die ersten und zweiten kapazitiven Filme 24c und 24c als Ätzmasken, wenn die Floating-Gate-Elektrode 23e ausgebildet wird.
  • Gemäß Darstellung in Fig. 6(d) wird dieselbe Verarbeitung wie in dem in Fig. 2(b) dargestellten Schritt gemäß der ersten Ausführungsform durchgeführt, um einen Source- Drain-Bereich 16, einen Schichtisolationsfilm 37, ein Kontaktloch 38 und eine Metallverdrahtungschicht 39 auszubilden.
  • Bei dem vorliegenden Beispiel gibt es den Vorteil, daß auch ein EEPROM zusätzlich zu denselben Effekten in der zweiten Ausführungsform erhalten werden kann.
    • (Vierte Ausführungsform)
  • Eine vierte Ausführungsform, in welcher ein Transistor, ein (nicht dargestellter) Kondensator und ein resistives Element gleichzeitig erzeugt werden, wird nachstehend beschrieben.
  • Fig. 7(a) bis 7(d) sind Schnittansichten, welche die Schritte der Herstellung einer Halbleitervorrichtung gemäß dem vorliegenden Beispiel darstellen. In der vorliegenden Ausführungsform wird der erste Leiterfilm gemäß der zweiten Ausführungsform als ein resistiver Film verwendet.
  • Ferner werden in der vorliegenden Ausführungsform die Schritte, welche identisch zu den in Fig. 3(a) bis 3(d) gemäß der zweiten Ausführungsform sind, durchgeführt, aber deren Beschreibung hier unterlassen. Dann wird der in Fig. 7(a) dargestellte Schritt durchgeführt.
  • Bei dem in Fig. 7(a) dargestellten Schritt wird ein zweiter Lackfilm 30 mit einem gewünschten Muster als eine Maske verwendet, um selektiv einen Siliziumnitridfilm und einen Siliziumoxidfilm durch eine heiße Phosphorsäure zu ätzen, (wobei die Bedingungen für den Ätzvorgang dieselben wie in der zweiten Ausführungsform sind). In dem vorliegenden Beispiel überdeckt der zweite Lackfilm 30 nur einen Teil eines Bereichs von Kres, wo ein resistives Element ausgebildet werden soll. Obwohl ein Siliziumoxidfilm 24(a) und ein Siliziumnitridfilm 25(a) in einem Bereich Rtra, in welchem ein Transistor ausgebildet werden soll, vollständig entfernt werden, werden erste und zweite Schutzfilme 24f und 25f in dem Bereich Kres ausgebildet. In diesem Falle wird die Oberfläche eines ersten Leiterfilms 23f mit einem ausreichenden Platz an beiden Seiten des Schutzfilms 24f und 25f belichtet.
  • Gemäß Darstellung in Fig. 7(b) wird der zweite Lackfilm 30 entfernt. Dann wird ein zweiter Leiterfilm 31, welcher dieselbe Dicke wie die des ersten in Fig. 3a dargestellten Leiterfilms aufweist und aus demselben Material (Polysilizium) wie das des ersten Leiterfilms 23 besteht, über der gesamten Seite abgeschieden. Der zweite Leiterfilm 31 wird in derselben Weise wie der erste Leiterfilm 23 abgeschieden. In diesem Falle kann Polycid mit einem niedrigen Widerstand als der zweite Leiterfilm 31 verwendet werden.
  • Gemäß Darstellung in Fig. 7(c) wird ein dritter Lackfilm 32 mit einem gewünschten Muster ausgebildet. Die Form des dritten Lackfilms 32 ist dieselbe, wie in der zweiten Ausführungsform in dem Bereich Rtra und unterscheidet sich von dem in der zweiten Ausführungsform in dem Bereich Kres. In dem Bereich Kres ist der dritte Lackfilm 32 in zwei Teile unterteilt, welche einen Bereich von beiden Enden des Schutzfilms 24f und 25f aus bis zu dem ersten Leiterfilm 23b an dessen Seite abdecken. Unter Verwendung des dritten Lackfilms 32 und der Schutzhülle 24f und 25f als Masken werden der zweite Leiterfilm 31 und der erste Leiterfilm 23a nacheinander durch ein Trockenätzverfahren geätzt. Bei diesem Schritt bleiben Teile 23c und 31a des ersten Leiterfilms 23a und des zweiten Leiterfilms 31 stehen, um eine Gate-Elektrode in dem Bereich Rtra auszubilden. In einem Bereich Rcap, in welchem ein kapazitives Element auszubilden ist, wird der gesamte erste Leiterfilm 23f ein resistiver Film mit einem vergleichsweise hohen Widerstand und ein Oxidfilm 22b wird der Substratfilm des resistiven Films 23f. Die Anschlußelektroden 31f und 31g werden auf dem resistiven Film 23f und dem ersten und zweiten Schutzfilm 24f und 25f durch Strukturierung des zweiten Leiterfilms ausgebildet. Zu diesem Zeitpunkt funktionieren der erste und zweite Schutzfilm 24f und 25f als Ätzmasken (Ätzstopper), um effektiv zu verhindern, daß ein Teil des resistiven Films 23f entfernt wird.
  • Gemäß Darstellung in Fig. 7(d) wird die gesamte Verarbeitung wie in Fig. 2(b) gemäß der ersten Ausführungsform durchgeführt, um einen Source-Drain-Bereich 36, einen Schichtisolationsfilm 37, ein Kontaktloch 38 und eine Metallverdrahtungsschicht 39 auszubilden.
  • In der vorliegenden Erfindung wird der resistive Film 23 des resistiven Elements aus einem Polysiliziumfilm hergestellt, welcher mit der unteren Schicht 23 der Gate- Elektrode 33 eines MOS-Transistors gemeinsam ist. In diesem Falle wird eine obere Schicht 31a in die Gate-Elektrode 23 laminiert. Demzufolge kann dann, wenn die obere Schicht 31a einen niedrigeren Widerstand aufweist, die untere Schicht 23c einen hohen Widerstand aufweisen. Demzufolge kann der resistive Film 23f des resistiven Elements aus einem Material hergestellt werden, welches einen vergleichsweise hohen Widerstand aufweist, so daß die von dem resistiven Element belegte Fläche verringert werden kann.
  • In derselben Weise wie in der zweiten Ausführungsform wird eine Grabenisolationsstruktur mit der hohen Isolationsfunktion verwendet und der Siliziumnitridfilm funktioniert als der Ätzstopper bei dem Rückätzschritt. Demzufolge kann eine vorbestimmte Filmdicke ohne Ätzen des ersten Leiterfilms beibehalten werden. Daher ist es möglich eine Verschlechterung der Zuverlässigkeit zu steuern, die durch eine Veränderung in der Filmdicke der Gate-Elektrode 33 und eine Veränderung in dem Widerstand einer Gate- Verdrahtung bewirkt wird. Bei einem allgemeinen Grabenisolationsherstellungsverfahren wird der Siliziumnitridfilm vollständig entfernt. In dem vorliegenden Beispiel kann der Siliziumnitridfilm 25f in dem Bereich Kres als der Ätzstopper für den resistiven Film 23f verwendet werden, wenn die Anschlußelektroden 31f und 31 g strukturiert werden. Demzufolge kann ein Anstieg der Schritte effektiv verhindert werden.
  • Die Gate-Elektrode 33 weist die Laminationsstruktur der Leiterfilme 23c und 31a auf. Aus diesem Grund kann ein Leiterfilm mit einem niedrigen Widerstand (Schichtwiderstand von 5-10 Ω/), wie z. B. Polycid, welches durch eine Lamination von Polysilizium und Silizid erhalten wird, in einer solchen Weise verwendet werden, daß der zweite Leiterfilm 31, welcher als die obere Schicht wirkt, auch als eine lokale Verdrahtung verwendet werden kann. In diesem Falle ist das resistive Element der erste Leiterfilm 23, der auf einem Leiterfilm ausgebildet ist (Schichtwiderstand von 30-100 Ω/) welcher durch Einbringen einer Verunreinigung in das Polysilizium durch eine POCl&sub3;- Diffussionsverfahren oder ein Ionenimplantationsverfahren erhalten wird. Demzufolge wird die Fläche des resistiven Elementes vergrößert.
    • (Weitere Ausführungsformen)
  • In den zweiten, dritten und vierten Ausführungsformen wurden der kapazitive Film und der Schutzfilm durch eine Laminationsstruktur des Siliziumnitridfilms und des Siliziumoxidfilms ausgebildet. Auch in dem Falle, in welchem eine Nitridfilmeinzelschicht des Gate-Oxidfilms und andere hoch dielektrische Filmmaterialien angewendet werden können, können dieselben Effekte erzielt werden.
  • Obwohl der n-Kanal-Transistors in dem Bereich Rtra in den vorstehend beschriebenen Ausführungsformen ausgebildet wurde, ist es offensichtlich, daß dar n-Kanal-Transistor und der p-Kanal-Transistor zusammen ausgebildet werden können oder daß ein bipolarer Transistor ausgebildet werden kann.
  • Ferner ist es auch möglich, eine Halbleitervorrichtung herzustellen, in welcher das kapazitive Element und das resistive Element zusammen vorgesehen sind, oder der Transistor, das kapazitive Element und das resistive Element zusammen vorgesehen sind, indem dieselben Schritte wie in den vorstehenden Ausführungsformen angewendet werden.

Claims (12)

1. Halbleitervorrichtung, in welcher mindestens ein kapazitives Element auf einem Halbleitersubstrat (1) vorgesehen ist,
wobei das kapazitive Element enthält:
ein Isolationselement (2, 22), das auf dem Halbleitersubstrat (1) ausgebildet ist;
eine untere kapazitive Elektrode (4b; 23b), die auf dem Isolationselement (2, 22) ausgebildet ist und aus einem ersten Leiterfilm (4; 23) besteht;
einen kapazitiven Film (5a; 24c, 25c), der auf einem ersten Abschnitt der unteren kapazitiven Elektrode (4b; 23b) ausgebildet ist und aus einem Isolationsfilm besteht;
eine obere kapazitive Elektrode (7b; 31b), die auf dem kapazitiven Film (5a) ausgebildet ist, und aus einem zweiten Leiterfilm besteht;
dadurch gekennzeichnet, daß
daß eine Anschlußelektrode (7c, 31c) der unteren kapazitiven Elektrode (4b, 36b) auf einem zweiten Abschnitt der unteren kapazitiven Elektrode ausgebildet ist und aus dem zweiten Leiterfilm besteht,
wobei die Anschlußelektrode (7b, 31b) so ausgebildet ist, daß sie einen Rand des kapazitiven Films (5a; 24c, 25c) abdeckt; und
eine gesamte Oberfläche der unteren kapazitiven Elektrode (4b, 36b) von dem kapazitiven Film (5a; 24c, 25c) und der Anschlußelektrode (7b, 31b) abgedeckt ist.
2. Halbleitervorrichtung nach Anspruch 1, welche ferner ein resisitives Element umfaßt,
wobei das resistive Element enthält:
einen resistiven Film (23f) der aus dem ersten Leiterfilm besteht;
einem Ätzschutzfilm (24f, 25f), der auf dem resistiven Film ausgebildet ist, und aus einem Isolationsfilm besteht, welcher mit dem kapazitiven Film (24a, 25a) des kapazitiven Elements gemeinsam ist; und
zwei Anschlußelektroden (31f, 31g) die über einem Abschnitt von beiden Enden des Ätzschutzfilms aus zu dem resisitiven Film an der Außenseite des Ätzschutzfilms ausgebildet sind und aus dem zweiten Leiterflim bestehen.
3. Halbleitervorrichtung nach Anspruch 1 oder 2, welche ferner einen MIS-Transistor umfaßt,
wobei der MIS-Transistor umfaßt:
einen Gate-Isolationsfilm (3; 22a), der auf dem Halbleitersubstrat (1) ausgebildet ist; und
eine Gate-Elektrode, die auf dem ersten Leiterfilm (4a; 23c) und dem zweiten Leiterfilm (7a; 31a) ausgebildet ist, welche auf den Gate-Isolationsfilm (3; 22a) laminiert sind, dessen Material sich von dem des kapazitiven Films (5a; 24a, 25a) unterscheidet.
4. Halbleitervorrichtung nach Anspruch 1, 2 oder 3, welche ferner eine EEPROM- Speicherzelle umfaßt,
wobei die EEPROM-Speicherzelle enthält:
eine Floating-Gate-Elektrode (23e), die auf dem ersten Leiterfilm ausgebildet ist;
einen Isolationsfilm (24e) auf einem Floating-Gate, das aus dem Isolationsfilm besteht; und
eine Steuer-Gate-Elektrode (25e) die auf dem Isolationsfilm auf dem Floating-Gate ausgebildet ist, und aus dem zweiten Halbleiterfilm besteht.
5. Halbleitervorrichtung nach Anspruch 1, 2, 3 oder 4, wobei der erste Leiterfilm aus einem Polysiliziumfilm besteht.
6. Halbleitervorrichtung nach Anspruch 1, 2, 3 oder 4, wobei der Isolationsfilm aus mindestens einem von einem Siliziumnitridfilm, PZT und einen Tantaloxidfilm besteht.
7. Halbleitervorrichtung nach Anspruch 1, 2, 3 oder 4, wobei der zweite Leiterfilm aus mindestens einem von Polysilizium, Titansilizid und Wolframsilizid besteht.
8. Verfahren zur Herstellung einer Halbleitervorrichtung, in welcher ein kapazitives Element auf einem Halbleitersubstrat vorgesehen ist, welches die Schritte umfaßt:
Abscheiden eines Isolationselements (22) auf dem Halbleitersubstrat;
Abscheiden eines ersten Leiterfilms (23) auf dem Isolationselement;
Abscheiden eines Isolationsfilms (24, 25) auf dem ersten Leiterfilm;
Strukturieren des Isolationsfilms zum Ausbilden eines kapazitiven Films (24c, 25c) des kapazitiven Elements;
Abscheiden eines zweiten Leiterfilms (31) auf dem kapazitiven Film und dem ersten Leiterfilm; und
Strukturieren des ersten und zweiten Leiterfilms, um eine obere kapazitive Elektrode (31b) des kapazitiven Elements aus dem zweiten Leiterfilm auszubilden, und um eine untere kapazitive Elektrode (23b) des kapazitiven Elements aus dem ersten Leiterfilm auszubilden,
dadurch gekennzeichnet, daß
bei dem Schritt der Ausbildung der oberen kapazitiven Elektrode und der unteren kapazitiven Elektrode eine Ätzung des zweiten Leiterfilms durchgeführt wird, indem als Ätzmasken erste und zweite Lackfilmabschnitte (32) verwendet werden, welche auf dem zweiten Leiterfilm (31) ausgebildet sind, wobei der erste Filmabschnitt einen ersten Bereich des ersten kapazitiven Films abdeckt, und der zweite Filmabschnitt einen Abschnitt von einem Ende des kapazitiven Films bis zu der Außenseite des Films bis zu der Außenseite des kapazitiven Films abdeckt, um die obere kapazitive Elektrode (31b) auszubilden, welche aus dem zweiten Leiterfilm (31) besteht, welcher in einem unteren Abschnitt des ersten Lackfilmabschnitts stehen bleibt, und eine Anschlußelektrode (31c) der unteren kapazitiven Elektrode, welche aus dem zweiten Leiterfilm (31) besteht, welcher in einem unteren Abschnitt des zweiten Lackfilmabschnitts (32) stehen bleibt, und dann eine Ätzung des ersten Leiterfilms durchgeführt wird, indem als Ätzmasken die ersten und zweiten Lackfilmabschnitte (32) verwendet werden, um die untere kapazitive Elektrode (23b) auszubilden, welche aus dem ersten Leiterfilm besteht, welcher über einem Bereich stehen bleibt, welcher mit mindestens einem von dem kapazitiven Film und dem ersten und zweiten Lackfilmen abgedeckt ist.
9. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 8, in welcher eine Ätzschutzfilm (24c, 25c) auf dem ersten Leiterfilm (23) durch Strukturierung des Isolationsfilms bei dem Schritt der Strukturierung des Isolationsfilms ausgebildet wird, und
der zweite Leiterfilm (31) auf dem Ätzschutzfilm und dem ersten Leiterfilm bei dem Schritt der Abscheidung des zweiten Leiterfilms ausgebildet wird,
wobei bei dem Schritt der Strukturierung des ersten und zweiten Leiterfilms eine Ätzung des zweiten Leiterfilms durchgeführt wird, indem als Ätzmasken dritte und vierte Lackfilmabschnitte (32) verwendet werden, welche auf dem zweiten Leiterfilm (31) ausgebildet sind, und einen Bereich von beiden Enden des Ätzschutzfilms bis zu der Außenseite des Ätzschutzfilms abdecken, um eine Anschlußelektrode (31f, 31 g) aus einem resistiven Film (23f) auszubilden, der aus dem zweiten Leiterfilm besteht, welcher in einem unteren Abschnitt der dritten und vierten Lackfilmabschnitte stehen bleibt, und dann eine Ätzung des ersten Leiterfilms durchgeführt, indem als Ätzmasken der Ätzschutzfilm und die dritten und vierten Lackfilme verwendet werden, um den resistiven Film auszubilden, der aus dem ersten Leiterfilm besteht, welcher über einem Abschnitt stehen bleibt, der mit mindestens einem von dem Ätzschutzfilm und dem dritten und vierten Lackfilmabschnitten abgedeckt ist.
10. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 8 oder 9, welches ferner den Schritt einer Ausbildung eines Gate-Isolationsfilms (22) in einem aktiven Bereich des Halbleitersubstrats vor dem Schritt der Abscheidung eines ersten Leiterfilms umfaßt,
wobei der erste Leiterfilm (23) auch auf dem Gate-Isolationsfilm (22) bei dem Schritt der Abscheidung einer ersten Leiterfilms abgeschieden wird,
der Isolationsfilm (24, 25) in dem aktiven Bereich bei dem Schritt der Strukturierung eines Isolationsfilms entfernt wird,
der zweite Leiterfilm (31) auf den ersten Leiterfilm (23) in dem aktiven Bereich bei dem Schritt der Abscheidung eines zweiten Leiterfilms laminiert wird, und
eine Gate-Elektrode (33), welche aus den ersten und zweiten Leiterfilm (23c, 31a) besteht, in dem aktiven Bereich bei dem Schritt der Strukturierung des ersten und zweiten Leiterfilms ausgebildet wird.
11. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 10, wobei ein Teil (24c, 25c) des Isolationsfilms in einem Teil des aktiven Bereichs als ein Isolationsfilm auf einem Floating-Gate eines EEPROM's bei dem Schritt der Strukturierung eines Isolationsfilms stehen bleibt,
der zweite Leiterfilm auf den ersten Leiterfilm und den Isolationsfilm auf dem Floating-Gate in dem Teil des aktiven Bereichs bei dem Schritt der Abscheidung eines zweiten Leiterfilms laminiert wird, und
eine Steuer-Gate-Elektrode (31d) des EEPROM's, welche aus dem zweiten Leiterfilm besteht, welcher unter dem Lackfilm stehen bleibt, ausgebildet wird, indem der Lackfilm verwendet, welcher einen Teil des Isolationsfilms auf dem Floating-Gate und eine Floating-Gate-Elektrode des EEPROM's abdeckt, welche aus dem ersten Leiterfilm besteht, welcher unter dem Isolationsfilm auf dem Floating-Gate in dem Teil des aktiven Bereichs bei dem Schritt der Strukturierung der ersten und zweiten Leiterfilme stehen bleibt.
12. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 8, 9 oder 10, welcher ferner vor dem Schritt der Strukturierung des Isolationsfilms die Schritte umfaßt:
Ausbilden eines Elementisolationsgrabens (27) durch sequentielles Entfernen des Isolationsfilms, des ersten Leiterfilms und des Halbleiters in einem Bereich, in welchem eine Elementisolation auszubilden ist;
Abscheiden einer Isolationsschicht (28) für die Elementisolation, welches den Elementisolationsgraben auffüllt, und den Isolationsfilm überdeckt; und
Einebnen der Isolationsschicht (28) für die Elementisolation unter Verwendung des Isolationsfilms (24, 25) als Maske.
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