JPH03214726A - Ｍｉｓ型半導体装置 - Google Patents
Ｍｉｓ型半導体装置Info
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- JPH03214726A JPH03214726A JP2009688A JP968890A JPH03214726A JP H03214726 A JPH03214726 A JP H03214726A JP 2009688 A JP2009688 A JP 2009688A JP 968890 A JP968890 A JP 968890A JP H03214726 A JPH03214726 A JP H03214726A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＩＳ型半導体装置に関し、特に相補型のＭＩ
Ｓ型半導体装置に関する。
Ｓ型半導体装置に関する。
ＭＩＳ型半導体装置は、近年、相補型化，微細化され、
それに伴ないゲート絶縁膜は薄膜化されてきた。第４図
に相補型のＭＩＳ型半導体装置の製造工程途中における
楕造（ＭＩＳ型半導体装置の完成時の構造ではない）の
断面図を示す。
それに伴ないゲート絶縁膜は薄膜化されてきた。第４図
に相補型のＭＩＳ型半導体装置の製造工程途中における
楕造（ＭＩＳ型半導体装置の完成時の構造ではない）の
断面図を示す。
シリコン基板１の上に、ゲーＩ・絶縁膜としてのゲート
酸化膜２を介して燐がドープされた多結晶シリコン膜（
今後、ポリシリコン膜と称す）よりなるゲート電極３が
設けられ、シリコン基板１上には熱酸化膜４，ゲート電
極３の表面上には熱酸化膜５が設けられている。
酸化膜２を介して燐がドープされた多結晶シリコン膜（
今後、ポリシリコン膜と称す）よりなるゲート電極３が
設けられ、シリコン基板１上には熱酸化膜４，ゲート電
極３の表面上には熱酸化膜５が設けられている。
Ｎチャネル領域とＰチャネル領域（両領域は図示せず）
とを交互にイオン注入により形成するために、熱酸化膜
４．５を介して選択的にイオン注入マスク用アムミニウ
ム７（以下、マスクアルミ７と称す）が設けられている
。
とを交互にイオン注入により形成するために、熱酸化膜
４．５を介して選択的にイオン注入マスク用アムミニウ
ム７（以下、マスクアルミ７と称す）が設けられている
。
このような構造でイオン注入を行なった場合、、イオン
注入により与えられる電荷Ｑｏの容量分割により、ゲー
ト酸化膜２および熱酸化膜４，５にはそれぞれ電圧が印
加されることになる。
注入により与えられる電荷Ｑｏの容量分割により、ゲー
ト酸化膜２および熱酸化膜４，５にはそれぞれ電圧が印
加されることになる。
第４図に示した半導体装置の模式的な等価回路を第５図
に示す。マスクアルミ７に電荷Ｑｏが与えられることに
より、マスクアルミ７はシリコン基板１に対して■１Ｎ
の電圧が印加されたとするならば、ゲート電極３はシリ
コン基板１に対して■Ｇの電圧が印加されたことになる
。
に示す。マスクアルミ７に電荷Ｑｏが与えられることに
より、マスクアルミ７はシリコン基板１に対して■１Ｎ
の電圧が印加されたとするならば、ゲート電極３はシリ
コン基板１に対して■Ｇの電圧が印加されたことになる
。
この■Ｇは、
となる。
但し、ＣＧ・シリコン基板〜ゲーｌ〜電極間容量ＣＡ：
マスクアルミ〜ゲート電極間容量ＣＢ ．マスクアルミ
〜シリコン基板間容量 である。
マスクアルミ〜ゲート電極間容量ＣＢ ．マスクアルミ
〜シリコン基板間容量 である。
以上説明した従来のＭＩＳ型半導体装置の構造では、ゲ
ー１・絶縁膜を薄くするにつれ、ソース，ドレインを形
成するだめのイオン注入の時点におけるゲート絶縁膜の
破壊率が高くなる。例えば、上述のＭＯＳ楕遣の場合、
ゲート酸化膜２が４００人以上あればケート破壊も少な
く特に問題にはならなかったが、ゲー１一酸化膜２が３
００人以下になると、ゲー１−酸化膜２にかかる印加電
圧が高くなり、問題となってきた。
ー１・絶縁膜を薄くするにつれ、ソース，ドレインを形
成するだめのイオン注入の時点におけるゲート絶縁膜の
破壊率が高くなる。例えば、上述のＭＯＳ楕遣の場合、
ゲート酸化膜２が４００人以上あればケート破壊も少な
く特に問題にはならなかったが、ゲー１一酸化膜２が３
００人以下になると、ゲー１−酸化膜２にかかる印加電
圧が高くなり、問題となってきた。
対策としては、ゲート絶縁膜に印加される電汗■Ｇを低
くすればよいのであり、そのためには、前述の式より、
ＣＡ（マスクアルミ〜ゲート電極間容量）に対しＣＢ
（マスクアルミ〜シリコン基板間），ＣＧ（シリコン
基板〜ゲー１・電極間容量）を大きくすればよいことに
なる。
くすればよいのであり、そのためには、前述の式より、
ＣＡ（マスクアルミ〜ゲート電極間容量）に対しＣＢ
（マスクアルミ〜シリコン基板間），ＣＧ（シリコン
基板〜ゲー１・電極間容量）を大きくすればよいことに
なる。
しかし、従来の構造では、ＣＡを小さくするということ
はＣＢも小さくすることになる。つまり、Ｃ Ａ ＋
Ｃ Ｂは、燐がドーブされたポリシリコン膜からなるゲ
ート電極，ノンドープのシリコン基板に対して同時に行
なわれる熱酸化による熱酸化膜の膜厚により決定される
ため、比例関係を持つことになる。両者の熱酸化膜の膜
厚比は２〜３：１であるが、独立にＣＡを小さ＜，ＣＢ
を大きくすることは困難になる。
はＣＢも小さくすることになる。つまり、Ｃ Ａ ＋
Ｃ Ｂは、燐がドーブされたポリシリコン膜からなるゲ
ート電極，ノンドープのシリコン基板に対して同時に行
なわれる熱酸化による熱酸化膜の膜厚により決定される
ため、比例関係を持つことになる。両者の熱酸化膜の膜
厚比は２〜３：１であるが、独立にＣＡを小さ＜，ＣＢ
を大きくすることは困難になる。
結果論的に述べるならば、ゲー■・酸化膜の膜厚が４０
０人以上のときには、両者の熱酸化膜の膜厚比が２〜３
：１程度あれば、ゲー１・破壊に対しては十分効果があ
ったと言えることになる。
０人以上のときには、両者の熱酸化膜の膜厚比が２〜３
：１程度あれば、ゲー１・破壊に対しては十分効果があ
ったと言えることになる。
本発明の目的は、ゲート絶縁膜を薄くしても、製造工程
途中におけるゲート破壊の起りにくい相補型のＭＩＳ型
半導体装置を提供することにある。
途中におけるゲート破壊の起りにくい相補型のＭＩＳ型
半導体装置を提供することにある。
本発明のＭＩＳ型半導体装置は、不純物が添加された多
結晶シリコン膜を少なくとも含むゲート電極を有するＭ
ＩＳ型半導体装置において、ゲーｌ・絶縁膜の膜厚より
厚い窒化シリコン膜を前記ゲ− １−電極の」二部に有
している。
結晶シリコン膜を少なくとも含むゲート電極を有するＭ
ＩＳ型半導体装置において、ゲーｌ・絶縁膜の膜厚より
厚い窒化シリコン膜を前記ゲ− １−電極の」二部に有
している。
［実施例〕
次に本発明について図面を参照して説明する。
第１図は、本発明の第１の実施例の製造工程途中での構
造（ＭＴＳ型半導体装置の完成時の構造てはない）を示
す断面図である。
造（ＭＴＳ型半導体装置の完成時の構造てはない）を示
す断面図である。
シリコン基板１の上に約２００人のケー■・酸化膜２を
介して約０． ３μｍの燐がドープされたポリシリコン
膜からなるゲート電極３か設けられ、シリコン基板］上
には約１００人の熱酸化膜４が５ 一 ゲー１・電極３の側面表面には約２５０人の熱酸化膜５
が，ゲート電極３の上面には約２５０人の窒化シリコン
膜６が設けられている。また、これら絶縁１模を介して
、イオン注入のマスクとなるマスクアルミ７が設けられ
ている。
介して約０． ３μｍの燐がドープされたポリシリコン
膜からなるゲート電極３か設けられ、シリコン基板］上
には約１００人の熱酸化膜４が５ 一 ゲー１・電極３の側面表面には約２５０人の熱酸化膜５
が，ゲート電極３の上面には約２５０人の窒化シリコン
膜６が設けられている。また、これら絶縁１模を介して
、イオン注入のマスクとなるマスクアルミ７が設けられ
ている。
この構造においては、独立にＣ［１ （マスクアルミ
〜シリコン基板間）を大き＜．ＣＡ（マスクアルミ〜ゲ
ート電極間容量）を小さくすることが可能となる。
〜シリコン基板間）を大き＜．ＣＡ（マスクアルミ〜ゲ
ート電極間容量）を小さくすることが可能となる。
第２図は、ゲート酸化膜厚と窒化シリコン膜厚との比率
と、ゲート破壊率との関係を示すグラフである。
と、ゲート破壊率との関係を示すグラフである。
当初、ゲート酸化膜と窒化シリコン膜との誘電率の比率
から、窒化シリコン膜６の厚さはゲート酸化膜２の膜厚
の２倍以上で効果があると予測したが、実験の結果から
、ゲー１・酸化膜２の膜厚以上あればよいことが判明し
た。この現象の原理的な面は、現段階では明らかではな
い， 第３図は、本発明の第２の実施例の製造工程途中の構造
を示す断面図である。
から、窒化シリコン膜６の厚さはゲート酸化膜２の膜厚
の２倍以上で効果があると予測したが、実験の結果から
、ゲー１・酸化膜２の膜厚以上あればよいことが判明し
た。この現象の原理的な面は、現段階では明らかではな
い， 第３図は、本発明の第２の実施例の製造工程途中の構造
を示す断面図である。
６
第１の実施例と本実施例との違いは、ゲート電極が燐１
・−ブボリシリコン膜３ａと金属シリサイド膜３ｂとの
複合膜である点である。
・−ブボリシリコン膜３ａと金属シリサイド膜３ｂとの
複合膜である点である。
金属シリサイド膜３ｂは、ゲー１・電極の抵抗を小さく
でき、高速性に優れた利点があるが、酸化雰囲気中にさ
らされると表面が酸化され、抵抗値がばらつくという欠
点がある。しかるに、本実施例の構造ては、耐酸化性の
特質を有する窒化シリコン膜６か金属シリサイド膜３ｂ
の上に存在するため、上記の欠点は回避される。
でき、高速性に優れた利点があるが、酸化雰囲気中にさ
らされると表面が酸化され、抵抗値がばらつくという欠
点がある。しかるに、本実施例の構造ては、耐酸化性の
特質を有する窒化シリコン膜６か金属シリサイド膜３ｂ
の上に存在するため、上記の欠点は回避される。
以」二説明したように本発明は、ゲート電極の上部に窒
化シリコン膜を設？ｆることにより、イオン注入の際に
ゲート絶縁膜にかかる電圧を積極的に低くし、製造工程
途中におけるゲート破壊の発生率を低減することができ
る。
化シリコン膜を設？ｆることにより、イオン注入の際に
ゲート絶縁膜にかかる電圧を積極的に低くし、製造工程
途中におけるゲート破壊の発生率を低減することができ
る。
また、副次的な効果として、耐酸化性の窒化シリコン膜
がゲート電極の酸化を防止し、ゲーｌ〜電極の抵抗を低
く安定に保つことがてきる。
がゲート電極の酸化を防止し、ゲーｌ〜電極の抵抗を低
く安定に保つことがてきる。
第１図は本発明の第１の実施例の製造工程途中の構造の
断面図、第２図は第１の実施例におけるゲート酸化膜厚
と窒化シリコン膜厚との比率とゲート破壊率との関係を
示すグラフ、第３図は本発明の第２の実施例の実施例の
製造工程途中の横造の断面図、第４図は従来のＭＩＳ型
半導体装置の製造工程途中の構造の断面図、第５図は第
４図の模式的な等価回路図である。 １・・・シリコン基板、２・・・ゲー１・酸化膜、３・
・・ケート電極、３ａ・・・烟ドープポリシリコン膜、
３１〕・・・金属シリサイド膜、４，５・・・熱酸化膜
、６・・・窒化シリコン膜、７・・・マスクアルミ。
断面図、第２図は第１の実施例におけるゲート酸化膜厚
と窒化シリコン膜厚との比率とゲート破壊率との関係を
示すグラフ、第３図は本発明の第２の実施例の実施例の
製造工程途中の横造の断面図、第４図は従来のＭＩＳ型
半導体装置の製造工程途中の構造の断面図、第５図は第
４図の模式的な等価回路図である。 １・・・シリコン基板、２・・・ゲー１・酸化膜、３・
・・ケート電極、３ａ・・・烟ドープポリシリコン膜、
３１〕・・・金属シリサイド膜、４，５・・・熱酸化膜
、６・・・窒化シリコン膜、７・・・マスクアルミ。
Claims (1)
- 不純物が添加された多結晶シリコン膜を少なくとも含む
ゲート電極を有するＭＩＳ型半導体装置において、ゲー
ト絶縁膜の膜厚より厚い窒化シリコン膜を前記ゲート電
極の上部に設けたことを特徴とするＭＩＳ型半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009688A JPH03214726A (ja) | 1990-01-19 | 1990-01-19 | Ｍｉｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009688A JPH03214726A (ja) | 1990-01-19 | 1990-01-19 | Ｍｉｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03214726A true JPH03214726A (ja) | 1991-09-19 |
Family
ID=11727158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009688A Pending JPH03214726A (ja) | 1990-01-19 | 1990-01-19 | Ｍｉｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03214726A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5879983A (en) * | 1995-09-19 | 1999-03-09 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for manufacturing the same |
-
1990
- 1990-01-19 JP JP2009688A patent/JPH03214726A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5879983A (en) * | 1995-09-19 | 1999-03-09 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US6124160A (en) * | 1995-09-19 | 2000-09-26 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US6492672B1 (en) | 1995-09-19 | 2002-12-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
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