JPH01231347A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に。

フユーズ素子を有する半導体集積回路装置に適用して有
効な技術に関するものである。

〔従来の技術〕

アナログＣ０ＤＥＣ等、基準電圧を必要とする半導体集
積回路装置は基準電圧調整用補正回路が設けられている
。この基準電圧調整用補正回路は、回路内に設けられた
分割抵抗値を調整することによって基準電圧を補正する
ように構成されている。

前記分割抵抗値の調整はフユーズ素子を電気的にトリミ
ング（電気的に切断）することによって行われている。

前記フユーズ素子は、通常、内部回路を構成するＭＯＳ
ＦＥＴのゲート電極と同一製造工程で形成されている。

つまり、フユーズ素子は多結晶珪素膜で形成されている
。

フユーズ素子の形成工程及びトリミング工程は、次のよ
うに行われている。

まず、半導体基板上にフィールド絶縁膜を介在させてフ
ユーズ素子を形成する。このフユーズ素子は前述のよう
にＭＯＳＦＥＴのゲート電極と同一製造工程で形成され
ている。

次に、前記フユーズ素子上を含む基板全面に眉間絶縁膜
を形成する０層間絶縁膜は、ＣＶＤ法で堆積させたち密
な膜質の酸化珪素膜、ＣＶＤ法で堆積させたＰ　Ｓ　Ｇ
　（Ｐｈｏｓｐｈｏ　５ｉｌｉｃａｌｅ　Ｇｌａｓｓ）
膜、５ＯＧ（Ｓｐｉｎ　Ｏｎ　Ｇｌａｓｓ）法で塗布さ
れた酸化珪素膜を順次積層して形成されている。ＣＶＤ
法で堆積させた酸化珪素膜は、ＣＭＯ５のｐチャネルＭ
Ｏ３ＦＥＴのソース領域及びドレイン領域にＰＳＧ膜の
リンが漏れることを防止するために形成されている。前
記ＰＳＧ膜、ＳＯＧ法で塗布された酸化珪素膜の夫々は
主に層間絶縁膜の表面を平坦化し、上層配線のステップ
カバレッジを向上するために形成されている。

次に、ＭＯＳＦＥＴのソース領域、ドレイン領域の夫々
に接続される配線を形成した後、前記フユーズ素子上の
層間絶縁１摸を除去し、フユーズ開口を形成する。この
フユーズ開口が形成されると、前述の基準電圧のゲイン
トリミング工程をテスタを併用して行う。

次に、前記フユーズ素子上及び層間絶縁膜上を含む基板
全面にパッシベーション膜を形成する。

パッシベーション膜は、半導体集積回路装置がプラスチ
ック封止されるので耐湿性が高いプラズマＣＶＤ法で堆
積させた窒化珪素膜が使用されている。

これら一連の工程を施すことによって、フユーズ素子を
有する半導体集積回路装置は完成する。

なお、通信用や信号処理用に使用されるアナログＣ０Ｄ
ＥＣについては、例えば、株式会社サンエンスフオーラ
ム発行、超ＬＳＩデバイスハンドブック、昭和５８年１
１月２８日、第４９７頁乃至第５０１頁に記載されてい
る。

〔発明が解決しようとする課題〕

本発明者は、前述の半導体集積回路装置の不良品の解析
の結果、次のような問題点を見出した。

前記フユーズ素子のトリミング工程の後に、プラズマＣ
ＶＤ法で堆積させた窒化珪素膜からなるパッシベーショ
ン膜を形成する工程が設けられている。このパッシベー
ション膜を形成する工程は、層間絶縁膜とパッシベーシ
ョン膜との界面に電荷をチャージさせたり、フユーズ素
子にプラズマダメージを与える。このため、基準電圧の
調整を行った後に前記電荷のチャージアップやプラズマ
ダメージによって基準電圧が変動する。この基＋１！電
圧の変動は、変動量が一定でなく、シかも経時的に変動
する。したがって、半導体集積回路装置の電気的信頼性
が低下する。

また、フユーズ開口は、パッシベーション膜にケミカル
エツチング（等方性エツチング）を施すことによって形
成されている。ケミカルエツチングは、生産ライン↓二
組込まれているケミカルエツチング装置を用いて簡単に
行うことができる。しかしながら、フユーズ開口を形成
する工程において。

フユーズ素子の下地のフィールド絶縁膜がオーバエツチ
ングされるので、フユーズ素子の端部にサイドエッチ部
が形成される。このサイドエッチ部は、フユーズ素子を
パッシベーション膜で覆うとパッシベーション膜のスト
レスによってフユーズ素子を不必要に切断する。また、
前記サイドエッチ部においては、パッシベーション膜の
ステップカバレッジが悪いので所謂巣が発生する。この
巣の発生は半導体集積回路装置の耐湿性を低下させる。

本発明の目的は、基準電圧を必要とする半導体集積回路
装置において、基＄電圧の変動を低減することが可能な
技術を提供することにある。

本発明の他の目的は、前記フユーズ開口の形成工程に起
因するフユーズ素子の不必要な切断を防止することが可
能な技術を提供することにある。

本発明の他の目的は、前記半導体集積回路装置の耐湿性
を向上することが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

フユーズ素子を有する半導体集積回路装置において、フ
ユーズ素子上に第１パッシベーション膜を形成し、第１
パンシベーシヨン膜にフユーズ開口を形成した後にフユ
ーズ素子のトリミングを行う。

また、前記第１パッシベーション膜の上部を等方性エツ
チングでエツチングし、下部を異方性エツチングでエツ
チングすることによって前記フユーズ開口を形成し、前
記フユーズ素子のトリミング後に第２パッシベーション
膜を形成する。

〔作　　用〕

上述した手段によれば、第１パッシベーション膜の形成
工程で生じる電荷のチャージやプラズマダメージが飽和
した後に、フユーズ素子のトリミングを行うので、基準
電圧の変動を低減することができる。

また、前記フユーズ素子の端部のサイドエッチ部を小さ
くしかつフユーズ開口の側壁の上部の段差形状を緩和す
ることができるので、第２パッシベーション膜のステッ
プカバレッジを向上し、耐湿性を向上することができる
。また、前記サイドエッチ部を小さくすることができる
ので、前記フユーズ素子の不必要な切断を防止すること
ができる。

以下１本発明の構成について、アナログＣ０ＤＥＣを有
する半導体集積回路装置に本発明を適用した一実施例と
ともに説明する。

なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔発明の実施例〕

本発明の一実施例であるアナログＧＯＤＥＣの基準電圧
調整補正回路を第２図（等価回路図）で示す。

第２図に示すように、基準電圧調整補正回路は、主に、
基準電圧発生回路Ｖｒｅｆ、比較器Ｃｏｎ、スイッチ用
ＭＯ８ＦＥＴＳ１．Ｓ２．・・・、抵抗Ｒ１，Ｒ２゜・
・、デコーダ回路Ｄｅｃ、端子（パッド）Ｐ、、Ｐ工。

ｐ　２．　ｐ　、、・・・、フユーズ素子Ｆ１．　Ｆ２
．　Ｆ、、・・・で構成されている。前記基準電圧発生
回路Ｖｒｅｆは、エンハンスメント型のＭＯＳＦＥＴの
しきい値電圧とデイプレッション型のＭＯＳＦＥＴのし
きい値電圧との差で基準電圧を形成している。

基準電圧調整補正回路は、所定のフユーズ素子Ｆを切断
しくトリミング工程を施し）、回路内の抵抗値を変える
ことによって、補正された基準電圧Ｖｏｕｔを出力でき
るように構成されている。例えば、同第２図に示すフユ
ーズ素子Ｆ２　を切断し、スイッチ用ＭＯ８ＦＥＴＳ２
を選択する場合は次のようになる。まず、共通の端子Ｐ
０　と端子Ｐ２との間に電圧を印加することによってフ
ユーズ素子Ｆ２　を切断（溶断）する。このフユーズ素
子Ｆ２を切断すると、デコーダ回路Ｄｅｃによってスイ
ッチ用ＭＯ５ＦＥＴＳ、が選択（導通）される。スイッ
チ用ＭＯ３ＦＥＴＳ、が選択されると、抵抗Ｒによって
分割抵抗ＲａとＲｂとの比が設定され、回路内の抵抗値
が規定される。この回路内の抵抗値が規定されると、比
較器Ｃｏｎに必要な入力レベルが設定され、前記補正さ
れた基準電圧Ｖｏｕｔを出力できるように構成されてい
る。

次に、前述のアナログＧＯＤＥＣを有する半導体集積回
路装置の具体的なデバイス構造について第１図（要部断
面図）を用いて簡単に説明する。第１図は、右側にＭＯ
８ＦＥＴＳ、中央部に容量素子Ｃ１左側にフユーズ素子
Ｆの夫々を示している。

第１図に示すように、半導体集積回路装置は単結晶珪素
からなるｐ−型半導体基板１で構成されている。

前記Ｍ　ＯＳ　、Ｆ　Ｅ　Ｔ　Ｓは、フィールド絶縁膜
２及びｐ型チャネルストッパ領域３で囲まれた領域内に
おいて、半導体基板１の主面に構成されている。

つまり、ＭＯ８ＦＥＴＳは、主に、半導体基板１、ゲー
ト絶縁膜４．ゲート電極５Ａ、ソース領域及びドレイン
領域である一対のｎ°型半導体領域７で構成されている
。ＭＯ５ＦＥＴＳはｎチャネルで構成されている。図示
しないが、半導体基板工の他の領域にはＰチャネルＭＯ
８ＦＥＴが構成されている。半導体基板１はチャネル形
成領域として使用される。ゲート絶縁ｌｌＩ４は半導体
基板１の主面を酸化した酸化珪素膜で形成されている。

ゲート電極５Ａは例えば多結晶珪素膜で形成されている
。この多結晶珪素膜には抵抗値を低減する不純物（Ｐ、
Ａｓ又はＢ）が導入されている。半導体領域７はゲート
電極５Ａをマスクとしてｎ型不純物をイオン打込法で導
入することによって形成されている。

ＭＯ３ＦＥＴＳのソース領域、ドレイン領域の夫々であ
る半導体領域７には層間絶縁膜８及び１工に形成された
接続孔１２Ｃを通して配線１３が接続されている。配線
１３は例えばアルミニウムかＳｉ又は及びＣｕが添加さ
れたアルミニウムで形成されている。この配線１３上に
は、第１層目の厚い膜厚のパッシベーション膜１４、第
２層目の薄い膜厚のパッシベーション１摸１Ｇの夫々が
順次積層されている。パッシベーション膜１４は、ＭＯ
３ＦＥＴＳ。

容量索子Ｃ２配線１３等の耐湿性を向上させるために１
例えばプラズマＣＶＤ法で堆積させた窒化珪素膜で形成
し、１．０−１．５［μｍ］程度の膜厚で形成する。パ
ッシベーション膜１６は、前記フユーズ素子Ｆの耐湿性
を向上させるために、パッシベーション膜１４と同様に
、例えばプラズマＣＶＤ法で堆積させた窒化珪素膜で形
成し、０．２〜０．４［μｍ］程度の膜厚で形成する。

前記容量素子Ｃはフィールド絶縁膜２の上部に構成され
ている。容量素子Ｃは、下部電極５Ｂ。

誘電体膜１０Ａ、上部電極１３を順次積層して構成され
ている。下部電極５Ｂは前記ＭＯ５ＦＥＴＳのゲート電
極５Ａと同一製造工程で形成されている。

誘電体膜１０Ａは層間絶縁膜８及び絶縁膜６に形成され
た開口９を通して下部電極５Ｂに接触している。誘電体
膜１０Ａは容量値を高めるために例えば窒化珪素膜で形
成されている。この窒化珪素膜は例えば７００〜１ｏｏ
ｏｃ人］程度の膜厚で形成する。上部電極１３は層間絶
縁膜１１に形成された開口１２Ａを通して誘電体膜１０
Ａに接触している。上部電極１３は前記配線１３と同一
製造工程で形成されている。

前記フユーズ素子（５Ｃ）Ｆはフィールド絶縁膜２上に
構成されているゆフユーズ素子Ｆは前記ゲート電極５Ａ
と同一製造工程で形成された多結晶珪素膜で形成されて
いる。このフユーズ素子Ｆは、層間絶縁膜１１に形成さ
れたフユーズ開口１２Ｂ及び層間絶縁膜８及びパッシベ
ーション膜１４に形成されたフユーズ開口１５内に露出
するように構成されている。最つども下層の層間絶縁膜
８に形成されたフユーズ開口１５は、ストッパ層１０Ｂ
によって開口寸法が規定されている。ストッパＮＪＩＯ
Ｂは層間絶縁膜８と層間絶縁膜１１との間に設けられて
いる。

ストッパ層１０Ｂは例えば前記容量ｉ子Ｃの誘電体膜１
０Ａと同一製造工程で形成された窒化珪素膜で形成され
ている。フユーズ素子Ｆ上にはパッシベーション膜１６
が設けられている。

次に、前記半導体集積回路装置の具体的な製造方法及び
トリミング工程について、第３図乃至第１０図（各製造
工程毎に示す要部断面図）を用いて簡単に説明する。

まず、単結晶珪素からなるｐ゛型半導体基板１を用意す
る。

次に、素子分離領域において、半導体基板１の主面にフ
ィールド絶縁膜２及びＰ型チャネルストッパ領域３を形
成する。

次に、第３図に示すように、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｓ
形成領域において、半導体基板１の主面上にゲート絶縁
膜４を形成する。ゲート絶縁膜４は例えば熱酸化で形成
された酸化珪素膜で形成する。

次に、第４図に示すように１Ｍ０３ＦＥＴＳ形成領域に
ゲート電極５Ａ、容量素子Ｃ形成領域に下部ｆｆｉ極５
Ｂ、フユーズ素子Ｆ形成領域にフユーズ素子５Ｃを夫々
形成する。ゲート電極５Ａ、下部電極５Ｂ、フユーズ素
子５Ｃの夫々は、同一製造工程でかつＣＶＤ法で堆積さ
せた多結晶珪素膜で形成されている。多結晶珪素膜は例
えば３０００〜５０００［人コ程度の膜厚で形成されて
いる。フユーズ素子Ｆはこの時点で完成する。

次に、熱酸化工程を施し、ゲート電極５Ａ、下部電極５
Ｂ、フユーズ素子５Ｃの夫々の表面を覆う絶縁膜（ａ化
珪素膜）６を形成する。また、この工程と同一製造工程
によって、符号を付けないがソース領域、ドレイン領域
の夫々の形成領域の半導体基板１の主面上に絶縁膜を形
成する。特に。

半導体基板工の主面上に形成された絶縁膜は、イオン打
込法で不純物を導入する際の重金属汚染の低減や基板表
面のダメージを低減するために形成される。

次に、第５図に示すように、ＭＯ３ＦＥＴＳ形成領域に
おいて、半導体基板１の主面部にｎ°型半導体領域７を
形成する。半導体領域７はＭＯＳＦＥＴＳのソース領域
又はドレイン領域として使用される。半導体領域７は例
えばＡｓをイオン打込法で導入することによって形成さ
れている。Ａｓの導入に際しては、ゲート電極５Ａ及び
フィールド絶縁膜２をマスクとして使用する。この半導
体領域７を形成する工程によって、ｎチャネルＭＯＳＦ
ＥＴ５が完成する。図示しないが、半導体領域７を形成
する工程の後に、ｐ型不純物をイオン打込法で導入して
ｐ゛型半導体領域を形成し、ｐチャネルＭＯ８ＦＥＴを
形成する。

次に、ゲート電極５Ａ上、下部電極５Ｂ上、フユーズ素
子ＳＣ上を含む基板全面に層間絶縁膜８を形成する。層
間絶縁膜８はこの上層に形成される層間絶縁膜（ＰＳＧ
膜）１１からリンがｐチャネルＭＯ３ＦＥＴのソース領
域及びドレイン領域に漏れることを防止するように構成
されている。層間絶縁膜８は１例えば８００［”Ｃ］の
高温度と０．５〜１．０［ｔｏｒｒｌの低圧力のＣＶＤ
法で堆積させた酸化珪素膜で形成し、１５００〜２００
０［λコ程度の膜厚で形成する。

次に、第６図に示すように、容量素子Ｃの形成領域にお
いて、下部電極５Ｂ上の層間絶縁膜８及び絶縁膜６を除
去し、開口９を形成する。

次に、第７図に示すように、容量素子Ｃの形成領域にお
いて、前記開口９を通して下部電極５Ｂに接触するよう
に誘電体膜１０Ａを形成する。この誘電体膜１０Ａを形
成する工程と同一製造工程によって、フユーズ素子Ｆの
形成領域の層間絶縁膜８上にストッパ層１０Ｂを形成す
る。つまり、ストッパ層１０Ｂは窒化珪素膜で形成され
る。ストッパ層１０Ｂは基本的には眉間絶縁［１１に対
してエツチングの選択比を有していればよい。

次に、誘電体膜１０Ａ上、ストッパ層１０Ｂ上及び層間
絶縁膜８上を含む基板全面に眉間絶縁膜１１を形成する
。層間絶縁膜１１は１例えばＣＶＤ法で堆積させたＰＳ
Ｇ膜とその上部にＳＯＧ法で塗布された酸化珪素膜との
複合膜で形成されている。ＰＳＧ膜は例えば４０００〜
５０００［人コ程度の膜厚で形成する。塗布された酸化
珪素膜は塗布後にち密化処理（ｄｅｎｓｉｆｉｃａｔｉ
ｏｎ）される。層間絶縁膜１１はその表面を平坦化しそ
の上層の配線１３のステップカバレッジを向上すること
ができる。

次に、容量素子Ｃの形成領域において誘電体膜１０Ａ上
の層間絶縁膜１１を除去し開口１２Ａを形成すると共に
、フユーズ素子Ｆの形成領域において層間絶縁膜１１を
除去しフユーズ開口１２Ｂを形成する。

この間口１２Ａ、フユーズ開口１２Ｂの夫々は同一製造
工程によって形成され、例えばケミカルエツチング（等
方性エツチング）によって形成されている。

開口１２Ａはケミカルエツチングで形成されるので側壁
の段差形状が緩和され、上部型＃４ｉ１３のステップカ
バレッジを向上することができるようになっている。ま
た、開口１２Ａの形成に際しては誘電体膜１０Ａがエツ
チングストッパ層として作用するようになっている。フ
ユーズ開口１２Ｂの形成に際してはストッパ層１０Ｂに
よってエツチング深さが制御され、眉間絶縁膜８がエツ
チングされないようになっている。

次に、第８図に示すように、ＭＯ８ＦＥＴＳ形成領域に
おいて、半導体領域７上の層間絶縁膜１１．８の夫々を
順次エツチングし、接続孔１２Ｃを形成する。接続孔１
２ＣはＲＩＥ等の異方性エツチングでエツチングする。

次に、第９図に示すように、ＭＯ８ＦＥＴＳ形成領域に
おいて半導体領域７に接続される配線１３を形成すると
共に、容量素子Ｃの形成領域において誘電体膜１０Ａに
接触する上部型ｔ４１３を形成する。

上部電極１３は開口１２Ａを通して誘電体膜１０Ａに接
触させる。配線１３は接続孔１２Ｃを通して半導体領域
７に接続させる。この配線１３及び上部電極１３を形成
する工程（パターンニング工程）によって、フユーズ開
口１２Ｂで規定された領域のストッパ１ｅｊｌＯＢが除
去される。

次に、水素ガス雰囲気中において熱処理を施す。

この熱処理は半導体領域７と配線１３とのオーミック特
性を向上するために行う。

次に、配線１３上及び上部電極１３上を含む基板全面に
第１層目の厚い膜厚のパッシベーション膜１４を形成す
る。パッシベーション膜１４は前述のように窒化珪素膜
で形成する。

次に、第１０図に示すように、フユーズ素子Ｆの形成領
域において、パッシベーション膜１４及びフユーズ開口
１２Ｂで規定された領域内の層間絶縁膜８を除去し、フ
ユーズ開口１５を形成する。このフユーズ開口１５は例
えばプラズマエツチング（異方性エツチング）で行う。

パッシベーション膜１４に形成されるフユーズ開口１５
は、層間絶縁膜１１に形成されるフユーズ開口１２Ｂに
比べて少なくとも製造工程におけるマスク合せ余裕寸法
を加えた分大きな開口寸法で形成されている。層間絶縁
膜８に形成されたフユーズ開口１５は、ストッパ層１０
Ｂで規定され、パッシベーション膜１４に形成されたフ
ユーズ開口１５、フユーズ開口１２Ｂの夫々に比へて小
さい開口寸法で形成される。フユーズ開口１５内におい
て、フユーズ素子（Ｆ）５Ｇの下地のフィールド絶縁膜
２はフユーズ開口１５を形成する際にオーバエツチング
されるが、フユーズ素子５Ｃの端部にはサイドエッチ部
が形成されない。

次に、テスタを使用し、基準電圧のゲイントリミング工
程を施す。このゲイントリミング工程は前述したように
所定のフユーズ素子Ｆを電気的に切断することによって
行われる。

このように、フユーズ素子（Ｆ）５Ｃを有する半導体集
積回路装置において、フユーズ素子Ｆ上にパッシベーシ
ョン膜１４を形成し、パッシベーション膜１４にフユー
ズ開口１５を形成した後にフユーズ素子Ｆのトリミング
を行うことにより、パッシベーション膜１４の形成工程
で生じる電荷のチャージやプラズマダメージが飽和した
後に、フユーズ素子Ｆのトリミングを行うので、基ｉ９
電圧の変動を低減することができる。

第１１図（基準電圧の出力レベルの変動量を示す図）に
示すように、トリミング工程を行った後にパッシベーシ
ョン膜を形成する従来の方法に比べ、パッシベーション
膜を形成した後にトリミング工程を行う本発明の場合は
、出力レベルの変動量が小さい。本発明の出力レベルの
変動量Ａと従来の出力レベルの変動量Ｂとの比は、本発
明者の基礎解析の結果、約１：５乃至１：１０であるこ
とが確認された。

前記ゲイントリミング工程後、前記第１図に示すように
、フユーズ素子Ｆ上及びパッシベーション膜１４上を含
む基板全面に第２層目の薄い膜厚のパッシベーション膜
１６を形成する。パッシベーション膜１６は前述のよう
に窒化珪素膜で形成する。

フユーズ素子Ｆの形成領域において、パッシベーション
膜１６は１段差形状が緩和されたフユーズ開口１２Ｂ、
フユーズ開口１５の夫々の側壁に沿って形成される。

このように、層間絶縁膜１１（パッシベーション膜の上
部）を等方性エツチングでエツチングしてフユーズ開口
１２Ｂを形成し、層間絶縁膜８（パッシベーション膜の
下部）を異方性エツチングでエツチングしてフユーズ開
口１５を形成することによってフユーズ素子Ｆが露出す
るフユーズ開口を形成し、前記フユーズ素子Ｆのトリミ
ング後に第２層目のパッシベーション膜１６を形成する
ことにより、前述のように基準電圧の変動量を低減する
ことができると共に、前記フユーズ素子Ｆの端部のサイ
ドエッチ部を小さくしかつフユーズ開口の側壁の段差形
状を緩和することができるので、パッシベーション膜１
６のステップカバレッジを向上し。

耐湿性を向上することができる。また、前記サイドエッ
チ部を小さくすることができるので、前記フユーズ素子
Ｆの不必要な切断を防止することができる。

なお、パッシベーション膜１６はフユーズ素子Ｆの耐湿
性が問題とならない場合には形成しなくてもよい。

以上１本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが１本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

基準電圧を必要とする半導体集積回路装置において、前
記基準電圧の変動量を低減することができる。

また、前記効果を奏すると共に、半導体集積回路装置の
フユーズ素子の耐湿性を向上することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例であるアナログＣ０ＤＥＣ
を有する半導体集積回路装置の要部断面図、 第２図は、前記アナログＧＯＤＥＣの基＄電圧調整補正
回路の等価回路図、 第３図乃至第１０図は、前記半導体集積回路装置の具体
的な製造方法及びトリミング工程を説明するための各製
造工程毎に示す要部断面図。 第１１図は、本発明の詳細な説明するための基準電圧の
変動量を示す図である。 図中、Ｆ、５Ｇ・・・フユーズ素子、８，１１・・・層
間絶縁膜、１４．１６・・・パッシベーション膜、１２
Ｂ、１５・・・フユーズ開口である。

Claims (1)

1. 【特許請求の範囲】 １、フューズ素子を有する半導体集積回路装置の製造方
   法において、基板上にフューズ素子を形成する工程と、
   該フューズ素子上を含む基板全面にパッシベーション膜
   を形成する工程と、前記フューズ素子が露出するように
   、前記パッシベーション膜にフューズ開口を形成する工
   程と、前記フューズ素子にトリミングを施す工程とを備
   えたことを特徴とする半導体集積回路装置の製造方法。 ２、前記トリミング工程後には、前記パッシベーション
   膜に比べて薄い膜厚の第２層目のパッシベーション膜が
   前記フューズ素子を覆うように形成されることを特徴と
   する特許請求の範囲第１項に記載の半導体集積回路装置
   の製造方法。 ３、フューズ素子を有する半導体集積回路装置の製造方
   法において、基板上にフューズ素子を形成する工程と、
   該フューズ素子上を含む基板全面に第１パッシベーショ
   ン膜を形成する工程と、前記フューズ素子上の第１パッ
   シベーション膜の上部に等方性エッチングを施し、前記
   第１パッシベーション膜の下部に異方性エッチングを施
   し、前記フューズ素子が露出するように第１パッシベー
   ション膜にフューズ開口を形成する工程と、前記フュー
   ズ素子にトリミングを施す工程と、前記フューズ素子を
   覆うように第１パッシベーション膜上にそれに比べて薄
   い膜厚の第２パッシベーション膜を形成する工程とを備
   えたことを特徴とする半導体集積回路装置の製造方法。