JPH02271567A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02271567A JPH02271567A JP1092733A JP9273389A JPH02271567A JP H02271567 A JPH02271567 A JP H02271567A JP 1092733 A JP1092733 A JP 1092733A JP 9273389 A JP9273389 A JP 9273389A JP H02271567 A JPH02271567 A JP H02271567A
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- silicon
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概 要］
第２の半導体基板の上面にデジタル及びアナログ回路を
構成するトランジスタ、抵抗等が設けられ、一方、第１
の半導体基板の上面にはアナログ回路に必要な容量を構
成する不純物領域が設けられ、且つ前記第２の半導体基
板が絶縁膜を介して第１の半導体基板上に貼り合せられ
、さらに第２の半導体基板の素子分離領域の一部にセル
ファラインに第１の半導体基板の素子分離領域が設けら
れる構造に形成されているため、デジタル回路とアナロ
グ回路の容易な分離ができることによりデジタル回路で
発生するノイズの影響を受けないアナログ回路の形成を
、又、アナログ回路構成に必要な容量を別の基板に、し
かも素子領域下に形成できることによる高集積化を、さ
らにすべての素子を低濃度のシリコン基板上に、しかも
ＳＯＩで形成できることによる高速化及び高信頼性を可
能とした半導体装置。
構成するトランジスタ、抵抗等が設けられ、一方、第１
の半導体基板の上面にはアナログ回路に必要な容量を構
成する不純物領域が設けられ、且つ前記第２の半導体基
板が絶縁膜を介して第１の半導体基板上に貼り合せられ
、さらに第２の半導体基板の素子分離領域の一部にセル
ファラインに第１の半導体基板の素子分離領域が設けら
れる構造に形成されているため、デジタル回路とアナロ
グ回路の容易な分離ができることによりデジタル回路で
発生するノイズの影響を受けないアナログ回路の形成を
、又、アナログ回路構成に必要な容量を別の基板に、し
かも素子領域下に形成できることによる高集積化を、さ
らにすべての素子を低濃度のシリコン基板上に、しかも
ＳＯＩで形成できることによる高速化及び高信頼性を可
能とした半導体装置。
［産業上の利用分野］
本発明はＭＩＳ型半導体装置に係り、特に、高集積な容
量を必要とする半導体集積回路の形成を可能とした半導
体装置に関する。
量を必要とする半導体集積回路の形成を可能とした半導
体装置に関する。
従来、高集積な容量を必要とする半導体集積回路におい
ては、容量用絶縁膜の薄膜化が一般におこなわれている
が、極めて薄膜化された今日、絶縁膜の耐圧、リーク特
性等の物性面から限界が近ずきつつあり、さらなる薄膜
化は難しい。又、トレンチ型容量あるいは素子領域上の
スタック型容量を使用する方法では、比較的小面積で容
量を形成できるが、精度及びノイズ特性上の問題があり
、アナログ回路では使用が難しい。精度がよく、ノイズ
の影響を受けにくい容量を形成するため、素子形成領域
を避は不活性のフィールド領域上に形成することから、
極めて大面積が必要とされ、他の素子（トランジスタ、
抵抗等）に比較し、容量部が著しく大きくなり、高集積
化への妨げになるという問題が顔著になってきている。
ては、容量用絶縁膜の薄膜化が一般におこなわれている
が、極めて薄膜化された今日、絶縁膜の耐圧、リーク特
性等の物性面から限界が近ずきつつあり、さらなる薄膜
化は難しい。又、トレンチ型容量あるいは素子領域上の
スタック型容量を使用する方法では、比較的小面積で容
量を形成できるが、精度及びノイズ特性上の問題があり
、アナログ回路では使用が難しい。精度がよく、ノイズ
の影響を受けにくい容量を形成するため、素子形成領域
を避は不活性のフィールド領域上に形成することから、
極めて大面積が必要とされ、他の素子（トランジスタ、
抵抗等）に比較し、容量部が著しく大きくなり、高集積
化への妨げになるという問題が顔著になってきている。
そこで、精度がよく、ノイズに強く、高集積な容量を形
成できる手段が要望されている。
成できる手段が要望されている。
［従来の技術］
第４図は従来の半導体装置の模式側断面図であり、デジ
タル・アナログ混載Ｃ−ＭＯＳ型半導体装置を示してい
る。５１はｎ−型シリコン（Ｓｉ）基板、５２ａはデジ
タル部ｐ−型ウエル領域、５２ｂはアナログ部ｐ−型ウ
エル領域、５３はｐ型チャネルストッパー領域、５４は
ｎ型チャネルストッパー領域、５５はフィールド酸化膜
、５６ａ、５６ｂはｎ十型ソースドレイン領域、５６ｃ
はｎ十型基板コンタクト領域（図示せず） 、５７ａ、
５７ｂはｐ十型ソースドレイン領域、５７ｃはデジタル
部ｐ十型ウェルコンタクト領域、５７ｄはアナログ部ｐ
十型ウェルコンタクト領域、５８はゲート酸化膜、５９
はゲート電極、６０は容量部下層電極、６１は容量用絶
縁膜、６２は容量部上層電極、６３はブロック用酸化膜
、６４は燐珪酸ガラス（ＰＳＧ）膜、６５はＡ１配線を
示している。
タル・アナログ混載Ｃ−ＭＯＳ型半導体装置を示してい
る。５１はｎ−型シリコン（Ｓｉ）基板、５２ａはデジ
タル部ｐ−型ウエル領域、５２ｂはアナログ部ｐ−型ウ
エル領域、５３はｐ型チャネルストッパー領域、５４は
ｎ型チャネルストッパー領域、５５はフィールド酸化膜
、５６ａ、５６ｂはｎ十型ソースドレイン領域、５６ｃ
はｎ十型基板コンタクト領域（図示せず） 、５７ａ、
５７ｂはｐ十型ソースドレイン領域、５７ｃはデジタル
部ｐ十型ウェルコンタクト領域、５７ｄはアナログ部ｐ
十型ウェルコンタクト領域、５８はゲート酸化膜、５９
はゲート電極、６０は容量部下層電極、６１は容量用絶
縁膜、６２は容量部上層電極、６３はブロック用酸化膜
、６４は燐珪酸ガラス（ＰＳＧ）膜、６５はＡ１配線を
示している。
同図においては、ｎ−型シリコン（Ｓｉ）基板５１を使
用し、選択的にデジタル部ｐ−型ウエル領域５２ａ、ア
ナログ部ｐ−型ウエル領域５２ｂを分けて設け、それぞ
れにＮチャネルトランジスタを形成し、ｎ−型シリコン
（Ｓｉ）基板５１にデジタル及びアナログＰチャネルト
ランジスタを形成しており、又、素子が形成されていな
いフィールド酸化膜上に二つの導電体（６０，６２）間
に絶縁膜６１を挟んだ容量を形成している。異なるｐ−
型ウェル領域（５２ａ、５２ｂ ）によりデジタルグラ
ンドとアナロググランドを分けているため、一応アナロ
グ回路部ではデジタル回路部で発生するノイズの影響を
受けにくい回路構成をとってはいるが、両ｐ−型ウエル
領域（５２ａ、５２ｂ ）共同−〇−型シリコン（Ｓｉ
）基板５１上に形成されているなめ完壁なノイズ改良に
はなっていない９又、グランドをｐ−型ウェル領域とし
て形成するなめｎ−型シリコン（Ｓｉ）基板を使用する
ことが必要で、低濃度のｐ−型シリコン（Ｓｉ ）基板
を使用することができないため高速化に難がある。さら
に、容量部は素子が形成されていないフィールド酸化膜
上に形成されているため集積度が上がっていない。
用し、選択的にデジタル部ｐ−型ウエル領域５２ａ、ア
ナログ部ｐ−型ウエル領域５２ｂを分けて設け、それぞ
れにＮチャネルトランジスタを形成し、ｎ−型シリコン
（Ｓｉ）基板５１にデジタル及びアナログＰチャネルト
ランジスタを形成しており、又、素子が形成されていな
いフィールド酸化膜上に二つの導電体（６０，６２）間
に絶縁膜６１を挟んだ容量を形成している。異なるｐ−
型ウェル領域（５２ａ、５２ｂ ）によりデジタルグラ
ンドとアナロググランドを分けているため、一応アナロ
グ回路部ではデジタル回路部で発生するノイズの影響を
受けにくい回路構成をとってはいるが、両ｐ−型ウエル
領域（５２ａ、５２ｂ ）共同−〇−型シリコン（Ｓｉ
）基板５１上に形成されているなめ完壁なノイズ改良に
はなっていない９又、グランドをｐ−型ウェル領域とし
て形成するなめｎ−型シリコン（Ｓｉ）基板を使用する
ことが必要で、低濃度のｐ−型シリコン（Ｓｉ ）基板
を使用することができないため高速化に難がある。さら
に、容量部は素子が形成されていないフィールド酸化膜
上に形成されているため集積度が上がっていない。
［発明が解決しようとする問題点］
本発明が解決しようとする問題点は、従来例に示される
ように、デジタル回路部で発生するノイズの影響を受け
ないアナログ回路の形成ができなかったこと、低濃度ｐ
−型シリコン（Ｓｉ）基板使用による高速なデジタル・
アナログ混載集積回路の形成ができなかったこと及び高
集積な容量を持つ集積回路の形成ができなかったことで
ある。
ように、デジタル回路部で発生するノイズの影響を受け
ないアナログ回路の形成ができなかったこと、低濃度ｐ
−型シリコン（Ｓｉ）基板使用による高速なデジタル・
アナログ混載集積回路の形成ができなかったこと及び高
集積な容量を持つ集積回路の形成ができなかったことで
ある。
［問題点を解決するための手段］
上記問題点は、第１の半導体基板上に絶縁膜を介して第
２の半導体基板が貼り合せられている半導体装置であっ
て、前記第１及び第２の半導体基板の上面にそれぞれ素
子又は素子の一部が形成され、且つ少なくとも前記第２
の半導体基板に形成された素子分離領域の一部により前
記第１の半導体基板の素子分離領域が確定されている本
発明の半導体装置によって解決される。
２の半導体基板が貼り合せられている半導体装置であっ
て、前記第１及び第２の半導体基板の上面にそれぞれ素
子又は素子の一部が形成され、且つ少なくとも前記第２
の半導体基板に形成された素子分離領域の一部により前
記第１の半導体基板の素子分離領域が確定されている本
発明の半導体装置によって解決される。
［作 用］
即ち本発明の半導体装置においては、第２の半導体基板
の上面にデジタル及びアナログ回路を構成するトランジ
スタ、抵抗等が設けられ、一方、第１の半導体基板の上
面にはアナログ回路に必要な容量を構成する不純物領域
が設けられ、且つ前記第２の半導体基板が絶縁膜を介し
て第１の半導体基板上に貼り合せられ、さらに第２の半
導体基板の素子分離領域の一部にセルファラインに第１
の半導体基板の素子分離領域が設けられる構造に形成さ
れる。したがって、デジタル回路とアナログ回路を容易
に分離できるため、デジタル回路で発生するノイズの影
響を受けないアナログ回路を構成することが可能である
。又、アナログ回路構成に必要とされる容量を別の基板
に、しかもトランジスタ、抵抗等の下に形成できるため
、高集積化も可能とすることができる。さらにトランジ
スタ、抵抗等をＳＯＩで、しかも低濃度のシリコン基板
上に形成できるため、高速化及び高信頼性をも可能にす
ることができる９即ち、極めて高性能、高信頼且つ高集
積な半導体集積回路の形成を可能とした半導体装置を得
ることができる。
の上面にデジタル及びアナログ回路を構成するトランジ
スタ、抵抗等が設けられ、一方、第１の半導体基板の上
面にはアナログ回路に必要な容量を構成する不純物領域
が設けられ、且つ前記第２の半導体基板が絶縁膜を介し
て第１の半導体基板上に貼り合せられ、さらに第２の半
導体基板の素子分離領域の一部にセルファラインに第１
の半導体基板の素子分離領域が設けられる構造に形成さ
れる。したがって、デジタル回路とアナログ回路を容易
に分離できるため、デジタル回路で発生するノイズの影
響を受けないアナログ回路を構成することが可能である
。又、アナログ回路構成に必要とされる容量を別の基板
に、しかもトランジスタ、抵抗等の下に形成できるため
、高集積化も可能とすることができる。さらにトランジ
スタ、抵抗等をＳＯＩで、しかも低濃度のシリコン基板
上に形成できるため、高速化及び高信頼性をも可能にす
ることができる９即ち、極めて高性能、高信頼且つ高集
積な半導体集積回路の形成を可能とした半導体装置を得
ることができる。
［実施例］
以下本発明を、図示実施例により具体的に説明する。第
１図は本発明の半導体装置における第１の実施例の模式
側断面図、第２図は本発明の半導体装置における第２の
実施例の模式側断面図、第３図（ａ）〜（ｅ）は本発明
の半導体装置における製造方法の一実施例の工程断面図
である。
１図は本発明の半導体装置における第１の実施例の模式
側断面図、第２図は本発明の半導体装置における第２の
実施例の模式側断面図、第３図（ａ）〜（ｅ）は本発明
の半導体装置における製造方法の一実施例の工程断面図
である。
全図を通じ同一対象物は同一符号で示す９第１図はｐ型
シリコン基板を用いた際の本発明の半導体装置における
第１の実施例の模式側断面図で、１はｉｏ ｃｍ
程度のｐ−型箱１のシリコン（Ｓｉ）基板、２は１０２
０Ｃ１３程度のｎ十型不純物領域のｎ−型ウェル領域、
６ａ、６ｂはトレンチ埋め込み酸化膜、７は１０ ｃ
＋ｅ 程度の ｎ十型ソーストレイン領域、８は１０
２１０２Ｏ”程度のｐ十型ソースドレイン領域、９は２
０ｎｍ程度のゲート酸化膜、１０は３００１程度のゲー
ト電極、１１は側壁絶縁膜（化学気相成長酸化膜）、１
２は埋め込み導電膜（選択化学気相成長タングステン膜
）、１３は５０１程度のブロック用酸化膜、１４は０，
８．Ｌｌ−程度の燐珪酸ガラス（ＰＳＧ）膜、１５は９
ｍ程度のＡＩ配線を示す。
シリコン基板を用いた際の本発明の半導体装置における
第１の実施例の模式側断面図で、１はｉｏ ｃｍ
程度のｐ−型箱１のシリコン（Ｓｉ）基板、２は１０２
０Ｃ１３程度のｎ十型不純物領域のｎ−型ウェル領域、
６ａ、６ｂはトレンチ埋め込み酸化膜、７は１０ ｃ
＋ｅ 程度の ｎ十型ソーストレイン領域、８は１０
２１０２Ｏ”程度のｐ十型ソースドレイン領域、９は２
０ｎｍ程度のゲート酸化膜、１０は３００１程度のゲー
ト電極、１１は側壁絶縁膜（化学気相成長酸化膜）、１
２は埋め込み導電膜（選択化学気相成長タングステン膜
）、１３は５０１程度のブロック用酸化膜、１４は０，
８．Ｌｌ−程度の燐珪酸ガラス（ＰＳＧ）膜、１５は９
ｍ程度のＡＩ配線を示す。
同図において、上面にｎ十型不純物領域２が設けられた
ｐ−型箱１のシリコン（Ｓｉ）基板１上に酸化膜３を介
してｐ−型箱２のシリコン（Ｓｉ）基板４が貼り合せら
れている。ｐ−型箱２のシリコン（Ｓｉ）基板４には選
択的に素子領域を分離するトレンチが設けられており、
一部のトレンチはｐ−型箱１のシリコン（Ｓｉ）基板１
上面に設けられたｎ＋型不純物領域２をセルファライン
に分離している。すべてのトレンチはトレンチ埋め込み
酸化膜（６ａ、６ｂ ）により埋め込まれ平坦に形成さ
れている。ｐ−型箱２のシリコン（Ｓｉ）基板４の分離
確定された素子領域にはそれぞれデジタル部及びアナロ
グ部のＮチャネルトランジスタが形成され、又、ｐ−型
箱２のシリコン（Ｓｉ）基板４に設けられたｎ−型ウェ
ル領域５の分離確定された素子領域にはそれぞれデジタ
ル部及びアナログ部のＰチャネルトランジスタが形成さ
れている。Ｎ及びＰチャネルトランジスタ下には酸化膜
３で絶縁されたｎ十型不純物領域２とｐ−型箱１のシリ
コン（Ｓｉ）基板１との間にＰＮ接合からなる容量を形
成している９ （ここでｐ−型箱１のシリコン（Ｓｉ）
基板１の上面に設けられたｎ十型不純物領域２への接続
は本発明者により出願されている受付番号・１−３１９
０２の接続技術を使用している。）したがって、デジタ
ル回路とアナログ回路を絶縁膜により島状に分離できる
ため、デジタル回路で発生するノイズの影響を受けない
アナログ回路を構成することが可能である。又、アナロ
グ回路構成に必要とされる容量を別の基板に、しかも素
子領域下に形成できるため、高集積化も可能とすること
ができる。さらに、すべての素子をＳＯＩで、しかも低
濃度のシリコン基板上に形成できるため、高速化及び高
信頼性をも可能にすることができる。
ｐ−型箱１のシリコン（Ｓｉ）基板１上に酸化膜３を介
してｐ−型箱２のシリコン（Ｓｉ）基板４が貼り合せら
れている。ｐ−型箱２のシリコン（Ｓｉ）基板４には選
択的に素子領域を分離するトレンチが設けられており、
一部のトレンチはｐ−型箱１のシリコン（Ｓｉ）基板１
上面に設けられたｎ＋型不純物領域２をセルファライン
に分離している。すべてのトレンチはトレンチ埋め込み
酸化膜（６ａ、６ｂ ）により埋め込まれ平坦に形成さ
れている。ｐ−型箱２のシリコン（Ｓｉ）基板４の分離
確定された素子領域にはそれぞれデジタル部及びアナロ
グ部のＮチャネルトランジスタが形成され、又、ｐ−型
箱２のシリコン（Ｓｉ）基板４に設けられたｎ−型ウェ
ル領域５の分離確定された素子領域にはそれぞれデジタ
ル部及びアナログ部のＰチャネルトランジスタが形成さ
れている。Ｎ及びＰチャネルトランジスタ下には酸化膜
３で絶縁されたｎ十型不純物領域２とｐ−型箱１のシリ
コン（Ｓｉ）基板１との間にＰＮ接合からなる容量を形
成している９ （ここでｐ−型箱１のシリコン（Ｓｉ）
基板１の上面に設けられたｎ十型不純物領域２への接続
は本発明者により出願されている受付番号・１−３１９
０２の接続技術を使用している。）したがって、デジタ
ル回路とアナログ回路を絶縁膜により島状に分離できる
ため、デジタル回路で発生するノイズの影響を受けない
アナログ回路を構成することが可能である。又、アナロ
グ回路構成に必要とされる容量を別の基板に、しかも素
子領域下に形成できるため、高集積化も可能とすること
ができる。さらに、すべての素子をＳＯＩで、しかも低
濃度のシリコン基板上に形成できるため、高速化及び高
信頼性をも可能にすることができる。
第２図は本発明の半導体装置における第２の実絶倒の模
式側断面図を示している。第２の実施例の構成はほぼ第
１の実施例と同じであるが、より大きな容量を形成して
いる点が異なっている。１〜１５は第１図と同じ物を、
１６は容量形成用薄膜絶縁膜、１７は導電膜（タングス
テンシリサイド膜）、１８は多結晶シリコン膜を示して
いる。
式側断面図を示している。第２の実施例の構成はほぼ第
１の実施例と同じであるが、より大きな容量を形成して
いる点が異なっている。１〜１５は第１図と同じ物を、
１６は容量形成用薄膜絶縁膜、１７は導電膜（タングス
テンシリサイド膜）、１８は多結晶シリコン膜を示して
いる。
同図においては、ｐ−型箱１のシリコン（Ｓｉ）基板１
に設けたｎ十型不純物領域２とｐ−型箱１のシリコン（
Ｓｉ）基板１との間に形成したＰＮ接合容量の他に前記
ｎ十型不純物領域２直上部に前記ｎ＋型不純物領域２と
タングステンシリサイド膜１７及び多結晶シリコン膜１
８の二層からなる容量用上層電極との間に容量形成用薄
膜絶縁膜１６を挟んで形成した絶縁膜容量を並列に形成
しており、極めて大きな容量を形成することができる。
に設けたｎ十型不純物領域２とｐ−型箱１のシリコン（
Ｓｉ）基板１との間に形成したＰＮ接合容量の他に前記
ｎ十型不純物領域２直上部に前記ｎ＋型不純物領域２と
タングステンシリサイド膜１７及び多結晶シリコン膜１
８の二層からなる容量用上層電極との間に容量形成用薄
膜絶縁膜１６を挟んで形成した絶縁膜容量を並列に形成
しており、極めて大きな容量を形成することができる。
次いで本発明に係る半導体装置の製造方法の一実施例に
ついて第３図（ａ）〜（ｅ）及び第１図を参照して説明
する。
ついて第３図（ａ）〜（ｅ）及び第１図を参照して説明
する。
第３図（ａ）
ｐ−型箱１のシリコン（Ｓｉ）基板１の上面に砒素をイ
オン注入してｎ十型不純物領域２を形成する第３図（ｂ
） 次いでｐ−型箱２のシリコン（Ｓｉ）基板４の下面に酸
化膜３を成長させ、ｐ−型箱１のシリコン（Ｓｉ）基板
上に約１１００℃、Ｎ２１０２雰囲気で約２時間のアニ
ールにより貼り合せる９次いで第２のシリコン（Ｓｉ）
基板４を研削し約５ｒｍ程度にする９ 第３図（Ｃ） 次いで酸化膜、窒化膜を順次成長させる。（図示せず、
この両膜はトレンチに酸化膜を埋め込む際のストッパー
膜となる。）次いで通常のフォトリソグラフィー技術を
利用し、まずｐ−型箱２のシリコン（Ｓｉ）基板４の一
部に第１の素子分離領域を形成するために、窒化膜、酸
化膜、ｐ−型箱２のシリコン（Ｓｉ）基板４を開孔し第
１のトレンチを形成する。次いで前記第１のトレンチに
酸化Ｍ、６ａを埋め込む。次いでｐ−型箱２のシリコン
（Ｓｉ）基板４の一部に第２の素子分離領域及びｐ−型
箱１のシリコン（Ｓｉ）基板１に素子分離領域を形成す
るために、窒化膜、酸化膜、ｐ−型箱２のシリコン（Ｓ
ｉ）基板４、酸化膜３、ｐ−型箱１のシリコン（Ｓｉ）
基板１を開孔し第２のトレンチを形成する。
オン注入してｎ十型不純物領域２を形成する第３図（ｂ
） 次いでｐ−型箱２のシリコン（Ｓｉ）基板４の下面に酸
化膜３を成長させ、ｐ−型箱１のシリコン（Ｓｉ）基板
上に約１１００℃、Ｎ２１０２雰囲気で約２時間のアニ
ールにより貼り合せる９次いで第２のシリコン（Ｓｉ）
基板４を研削し約５ｒｍ程度にする９ 第３図（Ｃ） 次いで酸化膜、窒化膜を順次成長させる。（図示せず、
この両膜はトレンチに酸化膜を埋め込む際のストッパー
膜となる。）次いで通常のフォトリソグラフィー技術を
利用し、まずｐ−型箱２のシリコン（Ｓｉ）基板４の一
部に第１の素子分離領域を形成するために、窒化膜、酸
化膜、ｐ−型箱２のシリコン（Ｓｉ）基板４を開孔し第
１のトレンチを形成する。次いで前記第１のトレンチに
酸化Ｍ、６ａを埋め込む。次いでｐ−型箱２のシリコン
（Ｓｉ）基板４の一部に第２の素子分離領域及びｐ−型
箱１のシリコン（Ｓｉ）基板１に素子分離領域を形成す
るために、窒化膜、酸化膜、ｐ−型箱２のシリコン（Ｓ
ｉ）基板４、酸化膜３、ｐ−型箱１のシリコン（Ｓｉ）
基板１を開孔し第２のトレンチを形成する。
次いで前記第２のトレンチに酸化膜６ｂを埋め込む。こ
こではｐ−型箱２のシリコン（Ｓｉ）基板に形成する素
子分離領域は第１のトレンチと第２のトレンチの両方に
より形成されている。（ただしｐ−型箱２のシリコン（
Ｓｉ）基板４に形成する素子分離領域とｐ−型箱１のシ
リコン（Ｓｉ）基板１に形成する素子分離領域が同一で
ある場合はトレンチ形成を２回に分ける必要はない、）
次いで通常のフォトリソグラフィー技術を利用し、レジ
スト及びトレンチ埋め込み酸化膜（６ａ、６ｂ）をマス
ク層として、燐をイオン注入してｎ−型ウェル領域５を
形成する。
こではｐ−型箱２のシリコン（Ｓｉ）基板に形成する素
子分離領域は第１のトレンチと第２のトレンチの両方に
より形成されている。（ただしｐ−型箱２のシリコン（
Ｓｉ）基板４に形成する素子分離領域とｐ−型箱１のシ
リコン（Ｓｉ）基板１に形成する素子分離領域が同一で
ある場合はトレンチ形成を２回に分ける必要はない、）
次いで通常のフォトリソグラフィー技術を利用し、レジ
スト及びトレンチ埋め込み酸化膜（６ａ、６ｂ）をマス
ク層として、燐をイオン注入してｎ−型ウェル領域５を
形成する。
第３図（ｄ）
次いで通常のフォトリソグラフィー技術を利用し、接続
を取りたいｎ十型不純物領域２上の窒化膜、酸化膜、ｐ
−型箱２のシリコン（Ｓｉ）基板４、酸化膜３にｎ十型
不純物領域２を露出する開孔を形成する。次いで化学気
相成長酸化膜を成長させ、異方性ドライエツチングをお
こない前記開孔の側壁にのみ化学気相成長酸化膜１１を
残す９次いで選択化学気相成長タングステン膜１２を成
長させ残された前記開孔を埋め込みｎ十型不純物領域２
への接続を形成する０次いで窒化膜、酸化膜をエツチン
グ除去する９ 第３図（ｅ） 次いでゲート酸化膜９、多結晶シリコン膜を順次成長さ
せる。次いで通常のフォトリソグラフィー技術を利用し
、多結晶シリコン膜をパターニングしゲート電極１０を
形成する９次いで通常のフォトリソグラフィー技術を利
用し、レジスト、ゲート電極１０及びトレンチ埋め込み
酸化膜（６ａ、６ｂ）をマスク層として、砒素をイオン
注入してｎ十型ソースドレイン領域７を、硼素をイオン
注入してｐ十型ソースドレイン領域８を、それぞれ選択
的に形成する。
を取りたいｎ十型不純物領域２上の窒化膜、酸化膜、ｐ
−型箱２のシリコン（Ｓｉ）基板４、酸化膜３にｎ十型
不純物領域２を露出する開孔を形成する。次いで化学気
相成長酸化膜を成長させ、異方性ドライエツチングをお
こない前記開孔の側壁にのみ化学気相成長酸化膜１１を
残す９次いで選択化学気相成長タングステン膜１２を成
長させ残された前記開孔を埋め込みｎ十型不純物領域２
への接続を形成する０次いで窒化膜、酸化膜をエツチン
グ除去する９ 第３図（ｅ） 次いでゲート酸化膜９、多結晶シリコン膜を順次成長さ
せる。次いで通常のフォトリソグラフィー技術を利用し
、多結晶シリコン膜をパターニングしゲート電極１０を
形成する９次いで通常のフォトリソグラフィー技術を利
用し、レジスト、ゲート電極１０及びトレンチ埋め込み
酸化膜（６ａ、６ｂ）をマスク層として、砒素をイオン
注入してｎ十型ソースドレイン領域７を、硼素をイオン
注入してｐ十型ソースドレイン領域８を、それぞれ選択
的に形成する。
第１図
次いでブロック用酸化膜１３、燐珪酸ガラス（ＰＳＧ）
膜１４を順次成長させる。次いで通常の技法を適用する
ことにより電極コンタクト窓の形成、ＡＩ配線１５の形
成等をおこない半導体装置を完成する。
膜１４を順次成長させる。次いで通常の技法を適用する
ことにより電極コンタクト窓の形成、ＡＩ配線１５の形
成等をおこない半導体装置を完成する。
第１の実施例においては、ｐ−型箱１のシリコン（Ｓｉ
）基板１の上面に不純物領域からなる容量を形成したが
、不純物領域からなる抵抗を形成してもよい。この場合
、この抵抗を利用すればデジタルアナログコンバータ等
が高集積に形成できる。
）基板１の上面に不純物領域からなる容量を形成したが
、不純物領域からなる抵抗を形成してもよい。この場合
、この抵抗を利用すればデジタルアナログコンバータ等
が高集積に形成できる。
以上実施例に示したように、本発明の半導体装置によれ
ば、デジタル回路とアナログ回路を容易に分離できるた
め、デジタル回路で発生するノイズの影響を受けないア
ナログ回路を構成することが可能である９又、アナログ
回路構成に必要とされる容量を別の基板に、しかもトラ
ンジスタ、抵抗等の下に形成できるため、高集積化も可
能とすることができる。さらにトランジスタ、抵抗等を
ＳＯＩで、しかも低濃度のシリコン基板上に形成できる
ため、高速化及び高信頼性をも可能にすることができる
。
ば、デジタル回路とアナログ回路を容易に分離できるた
め、デジタル回路で発生するノイズの影響を受けないア
ナログ回路を構成することが可能である９又、アナログ
回路構成に必要とされる容量を別の基板に、しかもトラ
ンジスタ、抵抗等の下に形成できるため、高集積化も可
能とすることができる。さらにトランジスタ、抵抗等を
ＳＯＩで、しかも低濃度のシリコン基板上に形成できる
ため、高速化及び高信頼性をも可能にすることができる
。
［発明の効果］
以上説明のように本発明によれば、ＭＩＳ型半導体装置
において、絶縁膜を介して第１の半導体基板の上面及び
第２の半導体基板の上面に素子が形成できるため、デジ
タル回路で発生するノイズの影響を受けないアナログ回
路が形成できることによる高性能化を、又、素子領域下
にアナログ回路構成に必要な容量を形成できることによ
る高集積化を、さらにすべての素子を低濃度のシリコン
基板のＳＯＩ構造で形成できることによる高速化及び高
信頼性を可能にすることができる。即ち、極めて高性能
、高信顆且つ高集積を併せ持つ半導体集積回路を得るこ
とができる。
において、絶縁膜を介して第１の半導体基板の上面及び
第２の半導体基板の上面に素子が形成できるため、デジ
タル回路で発生するノイズの影響を受けないアナログ回
路が形成できることによる高性能化を、又、素子領域下
にアナログ回路構成に必要な容量を形成できることによ
る高集積化を、さらにすべての素子を低濃度のシリコン
基板のＳＯＩ構造で形成できることによる高速化及び高
信頼性を可能にすることができる。即ち、極めて高性能
、高信顆且つ高集積を併せ持つ半導体集積回路を得るこ
とができる。
第１図は本発明の半導体装置における第１の実施例の模
式側断面図、 第２図は本発明の半導体装置における第２の実施例の模
式側断面図、 第３図（ａ）〜（ｅ）は本発明の半導体装置における製
造方法の一実施例の工程断面図、 第４図は従来の半導体装置の模式側断面図である。 図において、 １はｐ−型箱１のシリコン（Ｓｉ）基板、２はｎ十型不
純物領域、 ３は酸化膜、 ４はｐ−型箱２のシリコン（Ｓｉ）基板、５はｎ−型ウ
ェル領域、 ６ａ、６ｂはトレンチ埋め込み酸化膜、７はｎ十型ソー
スドレイン領域、 ８はｐ十型ソースドレイン領域、 ９はゲート酸化膜、 １０はゲート電極、 １１は側壁絶縁膜（化学気相成長酸化膜）、１２は埋め
込み導電膜（選択化学気相成長タングステン膜）、 １３はブロック用酸化膜、 １４は燐珪酸ガラス（ＰＳＧ）膜、 １５はＡＩ配線、 １６は容量形成用薄膜絶縁膜、 １７は導電膜（タングステンシリサイド膜）、１８は多
結晶シリコン膜 を示す。
式側断面図、 第２図は本発明の半導体装置における第２の実施例の模
式側断面図、 第３図（ａ）〜（ｅ）は本発明の半導体装置における製
造方法の一実施例の工程断面図、 第４図は従来の半導体装置の模式側断面図である。 図において、 １はｐ−型箱１のシリコン（Ｓｉ）基板、２はｎ十型不
純物領域、 ３は酸化膜、 ４はｐ−型箱２のシリコン（Ｓｉ）基板、５はｎ−型ウ
ェル領域、 ６ａ、６ｂはトレンチ埋め込み酸化膜、７はｎ十型ソー
スドレイン領域、 ８はｐ十型ソースドレイン領域、 ９はゲート酸化膜、 １０はゲート電極、 １１は側壁絶縁膜（化学気相成長酸化膜）、１２は埋め
込み導電膜（選択化学気相成長タングステン膜）、 １３はブロック用酸化膜、 １４は燐珪酸ガラス（ＰＳＧ）膜、 １５はＡＩ配線、 １６は容量形成用薄膜絶縁膜、 １７は導電膜（タングステンシリサイド膜）、１８は多
結晶シリコン膜 を示す。
Claims (2)
- （１）第１の半導体基板上に絶縁膜を介して第２の半導
体基板が貼り合せられている半導体装置であって、前記
第１及び第２の半導体基板の上面にそれぞれ素子又は素
子の一部が形成され、且つ少なくとも前記第２の半導体
基板に形成された素子分離領域の一部により前記第１の
半導体基板の素子分離領域が確定されていることを特徴
とする半導体装置。 - （２）前記素子分離領域は半導体基板に開孔されたトレ
ンチ及び前記トレンチを埋め込んだ絶縁膜とにより形成
されたことを特徴とする特許請求の範囲第１項記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1092733A JPH02271567A (ja) | 1989-04-12 | 1989-04-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1092733A JPH02271567A (ja) | 1989-04-12 | 1989-04-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02271567A true JPH02271567A (ja) | 1990-11-06 |
Family
ID=14062621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1092733A Pending JPH02271567A (ja) | 1989-04-12 | 1989-04-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02271567A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0513561A (ja) * | 1991-07-03 | 1993-01-22 | Fujitsu Ltd | 半導体集積回路 |
| JPH09326468A (ja) * | 1996-06-03 | 1997-12-16 | Nec Corp | 半導体装置およびその製造方法 |
| EP0817268A1 (en) * | 1996-06-27 | 1998-01-07 | Nec Corporation | Semiconductor integrated circuit device with digital circuit and analog circuit on common substrate and fabrication process therefor |
| WO2005098937A1 (en) * | 2004-03-26 | 2005-10-20 | Honeywell International Inc. | Techniques to reduce substrate cross talk on mixed signal and rf circuit design |
| JP2007095950A (ja) * | 2005-09-28 | 2007-04-12 | Denso Corp | 半導体装置及びその製造方法 |
| JP2007514321A (ja) * | 2003-12-10 | 2007-05-31 | ザ、リージェンツ、オブ、ザ、ユニバーシティ、オブ、カリフォルニア | ミックスド・シグナル集積回路のための低クロストーク回路基板 |
| US7829971B2 (en) | 2007-12-14 | 2010-11-09 | Denso Corporation | Semiconductor apparatus |
| US8148809B2 (en) | 2009-01-15 | 2012-04-03 | Denso Corporation | Semiconductor device, method for manufacturing the same, and multilayer substrate having the same |
| JP2016143820A (ja) * | 2015-02-04 | 2016-08-08 | 信越半導体株式会社 | 貼り合わせ半導体ウェーハ及びその製造方法 |
-
1989
- 1989-04-12 JP JP1092733A patent/JPH02271567A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0513561A (ja) * | 1991-07-03 | 1993-01-22 | Fujitsu Ltd | 半導体集積回路 |
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| US5889314A (en) * | 1996-06-03 | 1999-03-30 | Nec Corporation | Mixed-mode IC having an isolator for minimizing cross-talk through substrate and method of fabricating same |
| EP0817268A1 (en) * | 1996-06-27 | 1998-01-07 | Nec Corporation | Semiconductor integrated circuit device with digital circuit and analog circuit on common substrate and fabrication process therefor |
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| JP2007514321A (ja) * | 2003-12-10 | 2007-05-31 | ザ、リージェンツ、オブ、ザ、ユニバーシティ、オブ、カリフォルニア | ミックスド・シグナル集積回路のための低クロストーク回路基板 |
| US7875953B2 (en) | 2003-12-10 | 2011-01-25 | The Regents Of The University Of California | Low crosstalk substrate for mixed-signal integrated circuits |
| US7851860B2 (en) * | 2004-03-26 | 2010-12-14 | Honeywell International Inc. | Techniques to reduce substrate cross talk on mixed signal and RF circuit design |
| WO2005098937A1 (en) * | 2004-03-26 | 2005-10-20 | Honeywell International Inc. | Techniques to reduce substrate cross talk on mixed signal and rf circuit design |
| US8058689B2 (en) | 2004-03-26 | 2011-11-15 | Yue Cheisan J | Techniques to reduce substrate cross talk on mixed signal and RF circuit design |
| JP2007095950A (ja) * | 2005-09-28 | 2007-04-12 | Denso Corp | 半導体装置及びその製造方法 |
| US7829971B2 (en) | 2007-12-14 | 2010-11-09 | Denso Corporation | Semiconductor apparatus |
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| JP2016143820A (ja) * | 2015-02-04 | 2016-08-08 | 信越半導体株式会社 | 貼り合わせ半導体ウェーハ及びその製造方法 |
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