JPH09326468A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH09326468A
JPH09326468A JP8140554A JP14055496A JPH09326468A JP H09326468 A JPH09326468 A JP H09326468A JP 8140554 A JP8140554 A JP 8140554A JP 14055496 A JP14055496 A JP 14055496A JP H09326468 A JPH09326468 A JP H09326468A
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semiconductor
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Abstract

(57)【要約】 【課題】基板ノイズの遮断効果の高い、良好な特性を得
られる半導体装置を提供する。 【解決手段】高濃度で低抵抗の不純物層を有するＰ型半
導体基板１上にデジタル回路を構成する第１の半導体素
子およびなログ回路を構成する第２の半導体素子を形成
してなる半導体基板において、第１の半導体素子と第２
の半導体素子を分離するトレンチ１２が設けられ、トレ
ンチ内部には、側壁に絶縁膜よりなるサイドウォール１
３’が設けられ、その内側にガードリング引出し電極１
４が設けられており、このガードリング引出し電極１４
がトレンチ１４の底面部でＰ型半導体基板１に電気的に
接続されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置とその製造方法に係り、特に素子間または回路ブロッ
ク間に伝わる雑音を低減する半導体集積回路装置とその
製造方法に関する。
【０００２】
【従来の技術】近年、アナログ回路及びデジタル回路が
混在した大規模集積回路（ＬＳＩ＝large scale integr
ation ）において、基板ノイズのアナログ回路特性に及
ぼす悪影響が問題となっている。これは、デジタル回路
の高速化に伴い、回路動作の際に発生する基板ノイズが
信号電圧に対して大きなものになってきたためである。
このようなことから、同一半導体基板上に形成されたア
ナログ・デジタル回路のノイズ干渉を防止することが重
要になってきている。
【０００３】従来、同一半導体基板にアナログ回路およ
びデジタル回路が混在したＬＳＩでは、アナログ回路特
性が基板電位の影響を受け易いため、デジタル回路で発
生する基板ノイズの影響をアナログ回路下の基板に与え
ないようにするために、以下のようなノイズ制御技術が
用いられてきた。
【０００４】図６は従来のノイズ制御技術を説明するた
めの図で、（ａ）はチップ構成図、（ｂ）は回路概要図
である。
【０００５】アナログ回路側ヘの基板ノイズ伝搬を抑制
する方法としては、図６（ａ）に示すように、デジタル
用ＧＮＤ電極パッド１２１およびデジタル用Ｖdd電極パ
ッドｌ２２が接続されたデジタル回路１２７とアナログ
用ＧＮＤ電極パッド１２３およびアナログ用Ｖdd電極パ
ッド１２４が接続されたアナログ回路１２８とが、シー
ルド用ＧＮＤ電極パッド１２６と電気的に接続された遮
蔽領域１２５により分離されたチップ構造とする方法が
ある。回路的には、図５（ｂ）に示すように、デジタル
回路１２７を構成するＭＯＳトランジスタ１２９とアナ
ログ回路１２８を構成するＭＯＳトランジスタ１３０と
を、ＭＯＳトランジスタｌ２９を囲むように遮蔽領域１
２５を設けることにより分離する方法がある。このよう
な分離構造を持つ半導体装置の例としてはガードリング
法やトレンチ分離法を用いたものもある。
【０００６】図６は従来の半導体装置の構成を説明する
ための図で、（ａ）はパターン平面図、（ｂ）はガード
リング法を適用した場合における（ａ）のＡ−Ａ’断面
図、（ｃ）はトレンチ分離法を適用した場合における
（ａ）のＡ−Ａ’断面図である。
【０００７】ガードリング法とは、ノイズ発生源となる
デジタル回路１２７の周辺に設けた遮蔽領域１２５によ
り遮断する方法であって、図７（ｂ）に示すように、半
導体基板１０１上に形成されたＰウエル１０２の表面に
デジタル回路１２７およびアナログ回路１２８を構成す
る素子が形成され、これら回路間を基板と同一導電型の
基板コンタクト拡散領域１３５とこれに電気的に接続さ
れた金属配線１３４とから構成された遮蔽領域１２５に
より分離する構造をいう。この構造では、金属配線１３
４に接続されたシールド用ＧＮＤ電極パッド１２６に接
地（ＧＮＤ）電位を印加することで、基板を伝搬するノ
イズを吸収することが可能である。このような技術とし
て、特開平3-147688号公報、特開平3-46335号公報に
は、基板の深層を伝搬するノイズを基板表面のコンタク
ト拡散層１３５で吸収できるようコンタクト拡散領域の
不純物を高濃度にして基板表面から深く形成する構造の
ものが開示されている。
【０００８】トレンチ分離法とは、図７（ａ）に示すよ
う分離構造（パターン構造）において、ノイズ発生源と
なるデジタル回路１２７の周囲に設けた遮蔽領域ｌ２５
に、図７（ｃ）に示すようにトレンチ１１２を設け、基
板を伝搬してくるノイズを遮断する方法である。ノイズ
を遮断するため、特開昭61-248264号公報に開示されて
いるような、選択酸化法によりトレンチ１１２に絶縁膜
を設ける絶縁分離の技術が用いられてきた。さらには、
特開平3-14266号公報に開示されているような、寄生の
拡散容量により高周波の基板ノイズを接地（ＧＮＤ）端
子にバイパスする技術も用いられている。
【０００９】
【発明が解決しようとする課題】しかしながら、上述の
ガードリング法やトレンチ分離法を用いた従来の半導体
装置においては、基板下部全体に高濃度不純物層を有す
る基板を、アナログ回路およびデジタル回路が混在した
ＬＳＩの半導体基板に用いた場合には、デジタル回路部
の半導体素子で発生した基板ノイズは抵抗の低い基板下
部の高濃度層を伝搬することになる。そのため、以下の
ような問題が生じる。
【００１０】（１）図７（ｂ）に示したガードリング法
を用いた半導体装置においては、基板下部全体に高濃度
不純物層を有する基板の場合、ノイズの伝搬経路はより
抵抗の低い基板深部の高濃度不純物層を伝搬するように
なるため、図８（ａ）に示される矢印のように基板ノイ
ズが伝搬し、ノイズを吸収しにくくなる。
【００１１】（２）特開平3-147688号公報や特開平3-46
335号公報に示されるような、基板の深層を伝搬するノ
イズを基板表面のコンタクト拡散層１３５で吸収できる
ようコンタクト拡散領域の不純物を高濃度にして基板表
面から深く形成する場合においては、コンタクト層拡散
層１３５の不純物は横方向にも拡散し、半導体領域の基
板の不純物濃度が高くなってしまうため、半導体素子の
「拡散層−基板」間の拡散容量を大きくしたり、半導体
素子の「拡散層ー基板」間の耐圧を低くしてしまう等の
素子特性の劣化の原因となる。
【００１２】（３）特開昭61-248264 号公報に開示され
る技術が適用された半導体装置においては、トレンチ基
板の分離構造により基板表面から比較的深い所にわたり
伝搬する基板ノイズを遮断することができるものの、ノ
イズを例えばＧＮＤ側に伝搬されるようなノイズ吸収構
造を持たないため、トレンチ１３６の下を回り込むノイ
ズに対しては効果がない。加えて、トレンチで分離され
た左右素子形成領域間に形成される埋設絶縁物を誘電体
とする寄生容量が存在するため、ノイズ発生源の回路動
作周波数が高くなると、基板ノイズの遮断効果が低くな
ってしまう。
【００１３】本発明の日的は、上記各間題を解決し、基
板ノイズの遮断効果の高い、良好な特性を得られる半導
体装置およびその製造方法を提供することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置は、高濃度で低抵抗の不純物層
を有する半導体基板上にデジタル回路を構成する第ｌの
半導体素子およびアナログ回路を構成する第２の半導体
素子を形成してなる半導体装置において、前記第１の半
導体素子と前記第２の半導体素子とを分離するトレンチ
が設けられ、該トレンチの内部には、側壁に絶縁膜が設
けられ、その内側に導電体が理設されており、該導電体
がトレンチの底面部で前記半導体基板の不純物層と電気
的に接続されていることを特徴とする。
【００１５】この場合、前記半導体基板は下部に不純物
層を有し、前記トレンチが前記半導体基板表面から前記
不純物層に達するように設けられてもよい。
【００１６】さらに、前記トレンチは前記第１または第
２の半導体素子を囲むように設けられてもよい。
【００１７】さらに、前記導電体が、タングステンまた
は電気的に活性化した前記不純物層と同一伝導型の高濃
度の不純物を有する多結晶シリコンよりなるものであっ
てもよい。
【００１８】本発明の半導体装置の製造方法は、高濃度
で低抵抗の不純物層を有する半導体基板上にデジタル同
路を構成する第１の半導体素子およびアナログ回路を構
成する第２の半導体素子を形成してなる半導体装置の製
造方法であって、前記第１の半導体素子と前記第２の半
導体素子とを分離するようにトレンチを形成する第１の
工程と、前記トレンチの内側壁に絶縁膜よりなるサイド
ウォール形成する第２の工程と、前記サイドウォールが
形成されたトレンチに導電体を理設する第３の工程と、
を有することを特徴とする。
【００１９】この場合、前記第１の工程によるトレンチ
の形成は、半導体基板の下部に不純物層が形成された場
合、半導体基板表面から不純物層に達するように形成す
るようにしてもよい。
【００２０】さらに、前記第１の工程によるトレンチの
形成は、前記第１または第２の半導体素子を囲むように
形成するようにしてもよい。
【００２１】さらに、前記第３の工程にて埋設される導
電体としてタングステンを用いてもよい。
【００２２】さらに、前記第３の工程による導電体の埋
設は、多結晶シリコンを埋設した後、イオン注入によ
リ、前記半導体基板と同一導電型の高濃度の不純物を前
記多結晶シリコンに導入し、該導入された不純物を電気
的に活性化することによリ行われるようにしてもよい。
【００２３】上記の通りの本発明によれば、トレンチの
内壁に絶縁膜が構成されているので、デジタル回路より
発生した基板ノイズはトレンチにより遮断され、直接ア
ナログ回路ヘ伝搬されることはない。また、基板ノイズ
のうち高濃度の不純物層を伝搬する基板ノイズはトレン
チ内に設けられた導電体を通じて例えばＧＮＤ側ヘ伝搬
される。したがって、アナログ回路特性が基板ノイズの
影響により劣化することはない。
【００２４】また、トレンチ内に埋設する導電体を半導
体基板と同一導電型の高濃度不純物を有する多結晶シリ
コンとする場合、多結晶シリコンに含まれる不純物はト
レンチ側壁にシリコン酸化膜が形成されているので、半
導体装置の製造工程中の熱処理による横方向の拡散は阻
止される。したがって、トレンチ内に埋設された多結晶
シリコン中の高濃度不純物が半導体素子領域の基板濃度
を高くすることがないので、半導体素子の基板に対する
寄生容量の拡散容量を大きくしてしまう等の素子特性の
劣化は生じない。
【００２５】また、トレンチ側壁にシリコン酸化膜が形
成されたトレンチ内に理設された導電体に、接地電位を
印加する構成とすれば、トレンチ左右の素子領域を電気
的に完全に分離することができ、高周波の基板ノイズの
遮断効果が大きくなる。
【００２６】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。
【００２７】図１は、本発明の一実施例の半導体装置の
断面図である。同図において、１は高濃度のＰ型不純物
を有するＰ型半導体基板である。このＰ型半導体基板１
上には、デジタル回路２７を構成するＭＯＳトランジス
タ３１とアナログ回路を構成するＭＯＳトランジスタ３
２が形成されており、これらはトレンチ（溝）１２によ
り分離されている。ここでトレンチ１２は前述の図６
（ｂ）に示したように、デジタル回路を構成する半導体
素子を囲むように設けられており、デジタル回路を構成
する半導体素子とアナログ回路を構成する半導体素子と
を分離する構成となっている。
【００２８】トレンチ１２の内部の内壁にはシリコン酸
化膜によりなるサイドウォール１３’が形成されてお
り、さらにその内側にガードリング引出し電極１４が形
成されている。このガードリング引出し電極１４は、高
濃度のＰ理不純物を有する多結晶シリコンを熱処理によ
り活性化した導電体であり、トレンチ１２の底面におい
て上記Ｐ型半導体基板１と電気的に接続されているが、
ＭＯＳトランジスタ３１およびＭＯＳトランジスタ３２
とはサイドウォール１３’により絶縁されている。
【００２９】上記ガードリング引出し電極１４上にはト
レンチガードリング電極１８が形成されており、該トレ
ンチガードリング電極１８は接地されている。これによ
り、Ｐ型半導体基板１がガードリング引出し電極１４を
介して接地された構造になる。
【００３０】上記構成の半導体装置では、ＭＯＳトラン
ジスタ３１にて発生した基板ノイズは、トレンチ１２に
より遮断されるため、直接ＭＯＳトランジスタ３２ヘ伝
搬されることはない。また、トレンチ１２下から回り込
む基板ノイズ、すなわちＰ型半導体基板１を通る基板ノ
イズは、図２に示すように、ガードリング引出し電極１
４、トレンチガードリング電極１８を介してＧＮＤ側ヘ
伝搬し、ＭＯＳトランジスタ３２ヘ伝搬することはな
い。なお、ノイズの種類によっては、トレンチガードリ
ング電極１８は接地せずに、所望の電位を与えるように
してもよい。また、トレンチ１２はデジタル回路を構成
する半導体素子とアナログ回路を構成する半導体素子と
を分離できればよく、アナログ回路を構成する半導体素
子を囲むように構成してもよく、また、囲むような形状
でなくてもよい。
【００３１】図３にこの半導体装置のノイズ伝搬の周波
数依存性を示す。図３から分かるように、本実施例の半
導体装置によれば、１００ＭＨｚ以上の周波数のノイズ
においても減哀でき、従来のものと比ベると格段にノイ
ズを減衰することができる。
【００３２】次に、この半導体装置の製造方法について
図４を参照して具体的に説明する。
【００３３】まず、Ｎ型ＭＯＳトランジスタのラツチア
ツプ防止として高濃度のＰ型不純物を有するＰ型半導体
基板１にシリコンをＰ型エビタキシヤル成長し、Ｎ型Ｍ
ＯＳトランジスタのトランジスタ特性を決めるＰウエル
２となる領域をＰ型不純物のイオン注入と熱処理による
Ｐ型不純物の活性化により形成する。
【００３４】次いで、シリコン窒化膜（ここでは、膜厚
１００〜２００ｎｍ）を形成し、素子領域となる部分の
み残すようにエッチングする。その後、熱酸化エ程にシ
リコン窒化膜の取り除かれた部分に酸化膜からなるＳｉ
Ｏ２素子分離領域４（ここでは、膜厚４００〜７００ｎ
ｍ）を形成し、素子形成領域にＭＯＳゲート酸化膜５、
ＭＯＳゲート多結晶シリコン６、ＬＤＤ拡散領域７、ソ
ース・ドレイン拡散領域８、ＭＯＳゲートのサイドウォ
ール９、層間絶縁膜１０を形成する（図４（ａ）参
照）。
【００３５】素子形成領域に素子が形成されると、次い
で、平坦化のため、層間絶縁膜１１を形成する（図４
（ｂ）参照）。その後、ノイズの遮蔽領域２５にＰ+ 高
濃度層１に達する深さのトレンチ１２を形成する（図４
（ｃ）参照）。
【００３６】トレシチ１２が形成されると、次いで、シ
リコン酸化膜１３（ここでは、膜厚１００〜３００ｎ
ｍ）を全面に形成する（図４（ｄ）参照）。その後、全
面に形成されたシリコン酸化膜１３を異方性エッチング
してトレンチ１２の底面に形成されたシリコン酸化膜１
３を除去する。このエッチングにより、トレンチ１２の
側壁には、シリコン酸化膜１３よりなるサイドウォール
１３’が形成される。
【００３７】次いで、多結晶シリコンを化学気相成長
し、Ｐ型不純物を形成された多結結晶シリコンにイオン
注入し、高濃度のＰ型不純物を有する多結晶シリコンを
全面に形成する。さらに、異方性エッチングにより、ト
レンチ１２上以外に形成された高濃度のＰ型不純物を有
する多結晶シリコンを除去した後、多結晶シリコン中の
Ｐ型不純物を熱処理によリ電気的に活性化することで、
電気的に活性化した高濃度のＰ型不純物を有する多結晶
シリコンがトレンチ１２に埋設されたガードリング引出
し電極１４を形成する（図５（ｅ）参照）。
【００３８】その後、層間絶縁膜１５を形成し、コンタ
クトホールを開孔し、アルミ等の金属膜で、ＭＯＳトラ
ンジスタのソース電極１６，１９、ドレイン電極１７，
２０、トレンチガードリング電極１８の配線を形成し
（図５（ｆ）参照）、図１に示した本実施例の半導体装
置を得る。なお、以上の説明において、図４および図５
に示す断面はここでは便宜上分けて示したが、一連の製
造工程における各工程の断面である。
【００３９】上述の実施例の説明では、ガードリング引
出し電極１４を電気的に活性化した高濃度のＰ型不純物
を有する多結晶シリコンよりなる導電体として説明した
が、本発明はこれに限るものではなく、例えば、ガード
リング引出し電極１４としてタングステンよりなる導電
体を用いることもできる。
【００４０】ガードリング引出し電極１４としてタング
ステンを用いた場合は、上述の図５（ｅ）に示す工程に
おいて、トレンチ１２の内部の側壁にシリコン酸化膜１
３を残すことにによりサイドウォール１３’を形成した
後、タングステンを全面に形成する。そして、異方性エ
ッチングによりトレンチ１２以外の以外の部分に形成さ
れたタングステンを除去することで、ガードリング引出
し電極１４を得る。
【００４１】ガードリング引出し電極１４を多結晶シリ
コンで構成する場合には、トレンチ１２に多結晶シリコ
ンを埋設した後、イオン注入により、基板と同一導電型
の高濃度の不純物を多結晶シリコンに導入し、かつ、多
結晶シリコンに導入された不純物を電気的に活性化する
ための熱処理工程が必要となるのに対し、ガードリング
引出し電極１４にタングステンを用いた場合は、トレン
チ１２にタングステンを埋設するだけでよいため、製造
工程数の削減が可能である。また、タングステンは多結
晶シリコンと比ベて抵抗が低いことから、ガードリング
引出し電極１４を介したノイズ吸収がより効果的にな
り、よりノイズが低減される。
【００４２】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。
【００４３】（１）デジタル回路より発生した基板ノイ
ズはトレンチにより遮断でき、基板ノイズのうち高濃度
の不純物層を伝搬する基板ノイズにっいてはトレンチ内
に設けられた導電体を通じて吸収することができるの
で、基板ノイズの影響によるアナログ回路特性の劣化を
防止できる。
【００４４】（２）トレンチ内に埋設された多結晶シリ
コン中の高濃度不純物が半導体素子領域の基板濃度を高
くすることがないので、半導体素子の基板に対する寄生
容量の拡散容量を大きくしてしまう等の素子特性の劣化
を防止でき、性能の高い半導体装置を提供することがで
きる。
【００４５】（３）トレンチがノイズ発生源を囲むよう
に構成されたものにおいては、トレンチ内に埋設された
導電体により構成される電極構造およびトレンチの内雄
に設けられた絶縁物よりなる絶縁構造が、ノイズ発生源
を囲むようにもうけられたものとなるので、半導体基板
表面を伝搬するノイズを遮断することができる。
【００４６】（４）トレンチ内に理設された導電体を接
地すれば、高用波の基板ノイズの遮断効果が大きくな
る。
【図面の簡単な説明】
【図１】本発明の一実施例の半導体装置の断面図であ
る。
【図２】図１に示す半導体装置における基板ノイズの伝
搬経路を示す模式図である。
【図３】本発明の半導体装置のノイズ伝搬の周波数依存
性を示す図である。
【図４】本発明の半導体装置の製造方法を説明するため
の図で、（ａ）〜（ｄ）は各工程における断面図であ
る。
【図５】本発明の半導体装置の製造方法を説明するため
の図で、（ｅ）〜（ｆ）は各工程における断面図であ
る。
【図６】従来のノイズ制御技術を説明するための図で、
（ａ）はチップ構成図、（ｂ）は回路概要図である。
【図７】図６は従来の半導体装置の構成を説明するため
の図で、（ａ）はパターン平面図、（ｂ）はガードリン
グ法を適用した場合における（ａ）のＡ−Ａ’断面図、
（ｃ）はトレンチ分離法を適用した場合における（ａ）
のＡ−Ａ’断面図である。
【図８】従来の半導体装置における基板ノイズの伝搬経
路を示す摸式図である。
【符号の説明】
１ Ｐ型半導体基板 ２ａ，２ｂ Ｐウエル ４ ＳｉＯ２素子分離領域 ５ シリコン酸化膜 ６，３０ 多結晶シリコン ７ ＬＤＤ拡散層 ８ ソース・ドレイン拡散層 ９，１３’ サイドウォール １０，１１ 層間絶縁膜 １２ トレンチ １３ シリコン酸化膜 １４ ガードリング電極 １６，１９ ソース電極 １７，２０ ドレイン電極 １８ トレンチガードリング電極 ２５ 遮蔽領域 ２７ デジタル回路 ２８ アナログ回路 ３１，３２ ＭＯＳトランジスタ

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 高濃度で低抵抗の不純物層を有する半導
    体基板上にデジタル回路を構成する第１の半導体素子お
    よびアナログ回路を構成する第２の半導体素子を形成し
    てなる半導体装置において、 前記第１の半導体素子と前記第２の半導体素子とを分離
    するトレンチが設けられ、該トレンチの内部には、側壁
    に絶縁膜が設けられ、その内側に導電体が埋設されてお
    り、該導電体がトレンチの底面部で前記半導体基板の不
    純物層と電気的に接続されていることを特徴とする半導
    体装置。
  2. 【請求項２】 請求項１に記載の半導体装置において、 前記半導体基板は下部に不純物層を有し、前記トレンチ
    が前記半導体基板表面から前記不純物層に達するように
    設けられたことを特徴とする半導体装置。
  3. 【請求項３】 請求項１に記載め半導体装置において、 前記トレンチは前記第１または第２の半導体素子を囲む
    ように設けられたことを特徴とする半導体装置。
  4. 【請求項４】 請求項１に記載の半導体装置において、 前記導電体が、タングステンまたは電気的に活性化した
    前記不純物層と同一伝導型の高濃度の不純物を有する多
    結晶シリコンよりなることを特徴とする半導体装置。
  5. 【請求項５】 高濃度で低抵抗の不純物層を有する半導
    体基板上にデジタル回路を構成する第１の半導体素子お
    よびアナログ同路を構成する第２の半導体素子を形成し
    てなる半導体装置の製造方法であって、 前記第１の半導体素子と前記第２の半導体素子とを分離
    するようにトレンチを形成する第１の工程と、 前記トレンチの内側壁に絶縁膜よりなるサイドウォール
    形成する第２の工程と、 前記サイドウォールが形成されたトレンチに導電体を埋
    設する第３の工程と、を有することを特徴とする半導体
    装置の製造方法。
  6. 【請求項６】 請求項５に記載の半導体装置の製造方法
    において、 前記第１のに程によるトレンチの形成は、半導体基板の
    ド部に不純物層が形成された場合、半導体基板表面から
    不純物層に達するように形成することを特徴とする半導
    体装置の製造方法。
  7. 【請求項７】 請求項５に記載の半導体装置の製造方法
    において、 前記第１の工程によるトレンチの形成は、前記第１また
    は第２の半導体素子を囲むように形成することを特徴と
    する半導体装置の製造方法。
  8. 【請求項８】 請求項５に記載の半導体装置の製造方法
    において、 前記第３の工程にて埋設される導電体としてタングステ
    ンを用いたことを特徴とする半導体装置の製造方法。
  9. 【請求項９】 請求項５に記載の半導体装置の製造方法
    において、 前記第３の工程による導電体の埋設は、多結晶シリコン
    を理設した後、イオン注入により、前記半導体基板と同
    一導電型の高濃度の不純物を前記多結晶シリコンに導入
    し、該導入された不純物を電気的に活性化することによ
    リ行われることを特徴とする半導体装置。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002334936A (ja) * 2001-05-09 2002-11-22 Matsushita Electric Ind Co Ltd 集積回路装置
JP2004327941A (ja) * 2003-04-28 2004-11-18 Nec Electronics Corp 半導体装置
JP2005252301A (ja) * 2005-04-27 2005-09-15 Nec Corp 半導体装置及びそれを用いたイメージセンサ装置
KR100557565B1 (ko) * 1999-12-30 2006-03-03 주식회사 하이닉스반도체 반도체소자의 제조방법
JP2007514321A (ja) * 2003-12-10 2007-05-31 ザ、リージェンツ、オブ、ザ、ユニバーシティ、オブ、カリフォルニア ミックスド・シグナル集積回路のための低クロストーク回路基板
JP2011176339A (ja) * 2001-07-23 2011-09-08 Agere Systems Guardian Corp 集積回路をｄｃおよびｒｆ遮蔽する方法構造

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6207515B1 (en) * 1998-05-27 2001-03-27 Taiwan Semiconductor Manufacturing Company Method of fabricating buried source to shrink chip size in memory array
KR100294640B1 (ko) 1998-12-24 2001-08-07 박종섭 부동 몸체 효과를 제거한 실리콘 이중막 소자 및 그 제조방법
JP3472742B2 (ja) * 2000-03-31 2003-12-02 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置
GB0022329D0 (en) * 2000-09-12 2000-10-25 Mitel Semiconductor Ltd Semiconductor device
US6600199B2 (en) 2000-12-29 2003-07-29 International Business Machines Corporation Deep trench-buried layer array and integrated device structures for noise isolation and latch up immunity
WO2003044863A1 (en) * 2001-11-20 2003-05-30 The Regents Of The University Of California Methods of fabricating highly conductive regions in semiconductor substrates for radio frequency applications
JP2004153175A (ja) * 2002-10-31 2004-05-27 Nec Electronics Corp 半導体集積回路及びその半導体基板
DE10346312B4 (de) * 2003-10-06 2015-04-09 Infineon Technologies Ag Halbleiterbauteil mit mehreren parallel bzw. seriell miteinander verschalteten Funktionselementen
US7453128B2 (en) * 2003-11-10 2008-11-18 Panasonic Corporation Semiconductor device and method for fabricating the same
US7227237B2 (en) * 2003-12-22 2007-06-05 Palo Alto Research Center Incorporated Systems and methods for biasing high fill-factor sensor arrays and the like
CN101124089B (zh) * 2004-01-12 2011-02-09 加利福尼亚大学董事会 纳米级电子光刻
US7492027B2 (en) * 2004-02-20 2009-02-17 Micron Technology, Inc. Reduced crosstalk sensor and method of formation
US7851860B2 (en) * 2004-03-26 2010-12-14 Honeywell International Inc. Techniques to reduce substrate cross talk on mixed signal and RF circuit design
DE102004018448A1 (de) * 2004-04-08 2005-10-27 IHP GmbH - Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik Halbleiterbauelement mit Gegensignalschaltung zum Vermeiden von Übersprechen elektronischer Baugruppen
US8110868B2 (en) 2005-07-27 2012-02-07 Infineon Technologies Austria Ag Power semiconductor component with a low on-state resistance
US8461648B2 (en) 2005-07-27 2013-06-11 Infineon Technologies Austria Ag Semiconductor component with a drift region and a drift control region
DE102006013203B3 (de) * 2006-03-22 2008-01-10 Infineon Technologies Ag Integrierte Halbleiteranordnung mit Rückstromkomplex zur Verringerung eines Substratstroms und Verfahren zu deren Herstellung
US7723204B2 (en) * 2006-03-27 2010-05-25 Freescale Semiconductor, Inc. Semiconductor device with a multi-plate isolation structure
US7495930B2 (en) * 2006-06-26 2009-02-24 Siemens Medical Solutions Usa, Inc. Circuit board structure for high density processing of analog and digital signals
US20080001262A1 (en) * 2006-06-29 2008-01-03 Telesphor Kamgaing Silicon level solution for mitigation of substrate noise
JP4755209B2 (ja) * 2007-02-01 2011-08-24 サムソン エレクトロ−メカニックス カンパニーリミテッド． 電磁気バンドギャップ構造物及び印刷回路基板
KR100867150B1 (ko) * 2007-09-28 2008-11-06 삼성전기주식회사 칩 캐패시터가 내장된 인쇄회로기판 및 칩 캐패시터의 내장방법
ITMI20072341A1 (it) 2007-12-14 2009-06-15 St Microelectronics Srl Contatti profondi di dispositivi elettronici integrati basati su regioni inpiantate attraverso solchi
ITMI20072340A1 (it) * 2007-12-14 2009-06-15 St Microelectronics Srl Regioni di guardia profonde migliorate per ridurre il latch-up in dispositivi elettronici
DE102008004682A1 (de) * 2008-01-16 2009-09-10 Infineon Technologies Ag Integrierte Schaltungsanordnung mit einer Schutzstruktur zur Reduktion eines Minoritätsladungsträgerstromes
US7943960B2 (en) * 2008-02-01 2011-05-17 Infineon Technologies Ag Integrated circuit arrangement including a protective structure
JP5535490B2 (ja) * 2009-01-30 2014-07-02 住友電工デバイス・イノベーション株式会社 半導体装置
US8093677B2 (en) * 2009-04-17 2012-01-10 Infineon Technologies Austria Ag Semiconductor device and manufacturing method
WO2011086612A1 (ja) 2010-01-15 2011-07-21 パナソニック株式会社 半導体装置
TW201403782A (zh) * 2012-07-04 2014-01-16 Ind Tech Res Inst 基底穿孔的製造方法、矽穿孔結構及其電容控制方法
US11233047B2 (en) 2018-01-19 2022-01-25 Macom Technology Solutions Holdings, Inc. Heterolithic microwave integrated circuits including gallium-nitride devices on highly doped regions of intrinsic silicon
US10950598B2 (en) 2018-01-19 2021-03-16 Macom Technology Solutions Holdings, Inc. Heterolithic microwave integrated circuits including gallium-nitride devices formed on highly doped semiconductor
US11056483B2 (en) 2018-01-19 2021-07-06 Macom Technology Solutions Holdings, Inc. Heterolithic microwave integrated circuits including gallium-nitride devices on intrinsic semiconductor
KR102527295B1 (ko) * 2018-08-14 2023-05-02 삼성전자주식회사 플렉서블 접속 부재 및 그를 포함하는 전자 장치
US11600614B2 (en) 2020-03-26 2023-03-07 Macom Technology Solutions Holdings, Inc. Microwave integrated circuits including gallium-nitride devices on silicon

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02271567A (ja) * 1989-04-12 1990-11-06 Takehide Shirato 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06101516B2 (ja) * 1985-04-26 1994-12-12 株式会社日立製作所 半導体装置の製造方法
US4980747A (en) * 1986-12-22 1990-12-25 Texas Instruments Inc. Deep trench isolation with surface contact to substrate
US4819052A (en) * 1986-12-22 1989-04-04 Texas Instruments Incorporated Merged bipolar/CMOS technology using electrically active trench
JPH02210860A (ja) * 1989-02-09 1990-08-22 Fujitsu Ltd 半導体集積回路装置
JP2518929B2 (ja) * 1989-07-14 1996-07-31 日本電気アイシーマイコンシステム株式会社 バイポ―ラ型半導体集積回路
JPH04147668A (ja) * 1990-10-11 1992-05-21 Hitachi Ltd 半導体集積回路装置とその製造方法
JP2822656B2 (ja) * 1990-10-17 1998-11-11 株式会社デンソー 半導体装置およびその製造方法
KR950011017B1 (ko) * 1991-07-01 1995-09-27 미쯔시다덴기산교 가부시기가이샤 반도체장치 및 그 제조방법
JP2570148B2 (ja) * 1993-10-28 1997-01-08 日本電気株式会社 半導体装置
JPH08195433A (ja) * 1995-01-19 1996-07-30 Toshiba Corp 半導体装置及びその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02271567A (ja) * 1989-04-12 1990-11-06 Takehide Shirato 半導体装置

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100557565B1 (ko) * 1999-12-30 2006-03-03 주식회사 하이닉스반도체 반도체소자의 제조방법
JP2002334936A (ja) * 2001-05-09 2002-11-22 Matsushita Electric Ind Co Ltd 集積回路装置
JP4547833B2 (ja) * 2001-05-09 2010-09-22 パナソニック株式会社 集積回路装置
JP2011176339A (ja) * 2001-07-23 2011-09-08 Agere Systems Guardian Corp 集積回路をｄｃおよびｒｆ遮蔽する方法構造
JP2004327941A (ja) * 2003-04-28 2004-11-18 Nec Electronics Corp 半導体装置
US6995450B2 (en) 2003-04-28 2006-02-07 Nec Electronics Corporation Semiconductor device with a frequency selective guard ring
JP4519418B2 (ja) * 2003-04-28 2010-08-04 ルネサスエレクトロニクス株式会社 半導体装置
JP2007514321A (ja) * 2003-12-10 2007-05-31 ザ、リージェンツ、オブ、ザ、ユニバーシティ、オブ、カリフォルニア ミックスド・シグナル集積回路のための低クロストーク回路基板
US7875953B2 (en) 2003-12-10 2011-01-25 The Regents Of The University Of California Low crosstalk substrate for mixed-signal integrated circuits
JP2005252301A (ja) * 2005-04-27 2005-09-15 Nec Corp 半導体装置及びそれを用いたイメージセンサ装置
JP4525451B2 (ja) * 2005-04-27 2010-08-18 日本電気株式会社 半導体装置及びそれを用いたイメージセンサ装置

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