JP2000208762A

JP2000208762A - 絶縁ゲ―ト電界効果トランジスタおよびその製造方法

Info

Publication number: JP2000208762A
Application number: JP11006945A
Authority: JP
Inventors: Keiichi Ono; 圭一大野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-01-13
Filing date: 1999-01-13
Publication date: 2000-07-28

Abstract

(57)【要約】【課題】選択エピタキシャル成長を用いずに、サリサイ
ド技術が適用可能なほど深くかつ実効的には薄層化が達
成可能な構造のソース・ドレイン不純物領域を形成す
る。また、チャネル直下のみ不純物濃度を高くして短チ
ャネル効果を抑制する。【解決手段】半導体基板１（または基板に支持された半
導体層）の表面をエッチングして溝１ａを形成する。溝
１ａの内底面に接する半導体領域に、周囲（不純物領域
６ａ，６ｂ）より高濃度のチャネル不純物領域５を形成
する。溝１ａ内にゲート絶縁膜２を介して少なくとも一
部が埋め込まれたゲート電極３を形成する。溝１ａ周囲
の半導体領域に不純物を添加し、ソース・ドレイン不純
物領域４ａ，４ｂを溝１ａの内底面より深くまで形成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ソース・ドレイン
不純物領域の上面がゲート電極直下のゲート絶縁膜と半
導体領域との界面より高い絶縁ゲート電界効果トランジ
スタおよびその製造方法に関する。

【０００２】

【従来の技術】ＬＳＩの大規模化が進むにつれて素子が
微細化され、基本能動素子であるＭＯＳＦＥＴについ
て、いわゆる短チャネル効果が益々顕在化している。ト
ランジスタの短チャネル効果を抑制する一般的な方法と
して、ゲート絶縁膜の薄膜化、拡散層（ソース・ドレイ
ン不純物領域）の高濃度，薄層化、ＬＤＤ構造等による
ドレイン端の電界緩和、チャネル形成領域に添加された
不純物の高濃度化がある。したがって、ゲート絶縁膜厚
およびソース・ドレイン不純物領域の濃度または深さ等
は、サブミクロンデバイス設計上の重要なパラメータと
なっている。

【０００３】

【発明が解決しようとする課題】ところが、酸化シリコ
ンからなるゲート絶縁膜の薄膜化やソース・ドレイン不
純物領域の高濃度，薄層化は、既に物理的な限界に近づ
いており、今後、大幅な改善が見込めない。

【０００４】すなわち、前者に関しては、ゲート絶縁膜
を数ｎｍ以下とするとゲート絶縁膜を介してトンネル伝
導機構によるトンネル電流が流れるため、とくに大面積
のゲート電極を有する場合は素子のスタンバイ電流の増
加をもたらし、スクリーニング時などで電流増加が問題
となる。また、トンネル電流の増加は、トランジスタの
しきい値電圧が変動し易くなるといった不利益を生じさ
せる。

【０００５】一方、後者のソース・ドレイン不純物領域
に関しては、その薄層化による抵抗増大を抑制するた
め、いわゆるサリサイド（ＳＡＬＩＣＩＤＥ；Self-Ali
gned Silicide)技術が採用されるようになってきた。サ
リサイドでは、ゲート電極およびソース・ドレイン不純
物領域上にシリサイド層を形成するが、ソース・ドレイ
ン不純物領域上のシリサイド層は、加熱処理時に薄いソ
ース・ドレイン不純物領域を突き抜けて基板側に達する
懸念がある。このシリサイド層の突き抜けが生じると、
リーク電流が急激に増加し、トランジスタが正常に動作
しなくなる。

【０００６】このようなソース・ドレイン不純物領域の
高濃度，薄層化による弊害を防止するために、ゲート電
極の周囲に選択エピタキシャル成長層を形成し、このエ
ピタキシャル成長層にソース・ドレイン不純物領域を形
成する、いわゆる“エレベーティッドソース・ドレイ
ン”と称せられる技術がある。しかし、この技術では選
択エピタキシャル成長が必要なことから、工程が複雑で
あり、製造コストが高くなるという不利益がある。

【０００７】なお、前述したチャネル形成領域に添加さ
れた不純物の高濃度化に関し、半導体基板またはウエル
の不純物濃度を高濃度化すると、ソース・ドレイン不純
物領域の基板深部側での空乏層の伸びが抑えられるため
に短チャネル効果の抑制にある程度効果がある。しか
し、同時に、ソース・ドレイン不純物領域の基板との寄
生容量値が増大する結果、この方法ではＬＳＩの高速動
作性能が阻害されるという不利益をともなう。

【０００８】本発明の目的は、選択エピタキシャル成長
を用いずに、サリサイドが適用可能なほど深くかつ実効
的には薄層化が達成可能な構造のソース・ドレイン不純
物領域を形成でき、また、素子の高速性を阻害せずにチ
ャネル直下の不純物濃度を高くして短チャネル効果を抑
制できる絶縁ゲート電界効果トランジスタおよびその製
造方法を提供することにある。

【０００９】

【課題を解決するための手段】本発明の絶縁ゲート電界
効果トランジスタの製造方法は、半導体基板、または基
板に支持された半導体層の表面をエッチングして溝を形
成する工程と、上記溝内にゲート絶縁膜を介して少なく
とも一部が埋め込まれたゲート電極層を形成する工程
と、上記溝周囲の半導体領域に不純物を添加し、ソース
・ドレイン不純物領域を上記溝の内底面より深くまで形
成する工程とを含む。好適には、上記溝の形成後、溝の
内底面に接する半導体領域に、周囲より高濃度のチャネ
ル不純物領域を形成する工程をさらに有する。また、好
適には、上記ソース・ドレイン不純物領域上に、金属シ
リサイド層を形成する工程をさらに有する。

【００１０】上記溝の形成後、上記ゲート絶縁膜の成膜
前に、上記溝の内面をライトエッチングすると、エッチ
ングダメージ層が除去され好ましい。また、上記ゲート
電極層の形成では、上記溝内に上記ゲート絶縁膜を介し
て一部が埋め込まれ、かつ溝周囲の半導体面より上方に
突出させて、半導体材料からなるゲート電極層を形成
し、上記ソース・ドレイン不純物領域の形成工程におけ
る不純物添加と同時に、上記ゲート電極層を構成する半
導体材料に不純物を添加して導電化すると、製造工程が
簡略化され好ましい。

【００１１】本発明に係る他の絶縁ゲート電界効果トラ
ンジスタの製造方法は、半導体基板、または基板に支持
された半導体層の表面に絶縁膜を介して犠牲層を形成す
る工程と、上記犠牲層の周囲における上記絶縁膜より下
の半導体領域に、ソース・ドレイン不純物領域を形成す
る工程と、上記犠牲層の周囲における上記絶縁膜上にエ
ッチングマスク層を形成する工程と、上記犠牲層を除去
する工程と、上記犠牲層の除去により形成された上記エ
ッチングマスク層の開口部から表出する絶縁膜部分を除
去し、当該開口部から表出する半導体領域を上記ソース
・ドレイン不純物領域の深さ途中までエッチングして、
溝を形成する工程と、上記溝内にゲート絶縁膜を介して
少なくとも一部が埋め込まれたゲート電極を形成する工
程とを含む。

【００１２】好適には、上記溝の形成後、上記溝の内底
面に接する半導体領域に、上記ソース・ドレイン不純物
領域の下面が接する半導体領域より高濃度のチャネル不
純物領域を形成する工程をさらに有する。好適には、上
記エッチングマスク層の形成では、上記犠牲層を覆って
絶縁膜を成膜し、当該絶縁膜を犠牲層の上面が表出する
まで研磨する。好適には、上記ゲート電極の形成では、
エッチングマスク層を残したまま、その上面までゲート
電極となる導電材料を埋め込む。

【００１３】本発明に係る絶縁ゲート電界効果トランジ
スタは、半導体基板、または基板に支持された半導体層
の表面に形成された溝と、上記溝内にゲート絶縁膜を介
して少なくとも一部が埋め込まれたゲート電極と、上記
溝周囲の半導体領域に、その表面から溝の内底面より深
くまで形成されたソース・ドレイン不純物領域とを有す
る。好適には、上記溝の内底面に接する半導体領域に、
上記ソース・ドレイン不純物領域の下面が接する半導体
領域と同じ導電型で高濃度のチャネル不純物領域が形成
されている。

【００１４】本発明の絶縁ゲート電界効果トランジスタ
およびその製造方法では、半導体基板または半導体層に
溝が形成され、溝内に少なくとも一部が埋め込まれてゲ
ート電極が形成されていることから、ゲート電極周囲に
おいてソース・ドレイン不純物領域を深くしながら、実
効的な不純物領域部分、すなわち溝より下方の不純物領
域部分を浅くできる。したがって、チャネルより余り深
くない位置にソース・ドレインのｐｎ接合面が形成でき
るうえ、その上にシリサイド層を形成してもリーク電流
が増加しない。また、チャネルが形成される半導体領域
は、その濃度がソース・ドレイン不純物領域下の部分よ
り高くされていることから、短チャネル効果抑制とソー
ス・ドレイン不純物領域の接合容量の増大抑制とを両立
できる。さらに、選択エピタキシャル成長を用いる必要
がないので、製造工程も簡素である。

【００１５】

【発明の実施の形態】第１実施形態図１に、本発明の実施形態に係るｎ型ＭＯＳトランジス
タの基本構造を断面図で例示する。このＭＯＳトランジ
スタにおいて、シリコンウエハ等の半導体基板１の表面
に、所定深さの溝１ａが形成されている。溝１ａの深さ
は、５０ｎｍ以上が望ましい。少なくとも溝１ａ内面
に、ゲート絶縁膜２が成膜されている。ゲート電極３
は、その少なくとも一部がゲート絶縁膜２を介して溝１
ａ内に埋め込まれている。図１の例では、ゲート電極３
の上部は、半導体基板１の表面より上方に突出してい
る。

【００１６】半導体基板１の溝１ａを挟んで対向する領
域に、たとえば、リンまたは砒素等のｎ型不純物が高濃
度に添加されたソース不純物領域４ａおよびドレイン不
純物領域４ｂを有する。ソース不純物領域４ａおよびド
レイン不純物領域４ｂは、たとえば、ｎ型不純物をイオ
ン注入し、活性化アニーリングすることにより、基板表
面から溝１ａの内底面より深くまで形成されている。ソ
ース・ドレイン不純物領域４ａ，４ｂの深さは、１００
ｎｍ以上が望ましい。

【００１７】溝１ａの内底面に接した、トランジスタの
チャネルが形成される半導体領域に、たとえば、ホウ素
等のｐ型不純物が添加されたチャネル不純物領域５を有
する。チャネル不純物領域５の不純物濃度は、ソース不
純物領域４ａおよびドレイン不純物領域４ｂ直下のｐ型
不純物領域６ａ，６ｂの不純物濃度より高く設定されて
いる。

【００１８】このような構造のＭＯＳトランジスタにお
いて、ソース・ドレイン不純物領域４ａ，４ｂは、基板
表面からの深さがＤｊと大きくなっているにもかかわら
ず（Ｄｊ≧１００ｎｍ）、実効的な接合深さＤｊ’は比
較的浅くなっている（Ｄｊ’≦５０ｎｍ）。ここで、実
効的な接合深さＤｊ’とは、チャネル形成領域の上面、
すなわち溝１ａの内底面におけるゲート絶縁膜２とシリ
コンとの界面から、ソースおよびドレイン不純物領域４
ａ，４ｂのｐｎ接合下面までの距離をいう。第１実施形
態に係るＭＯＳトランジスタでは、ソース・ドレイン不
純物領域４ａ，４ｂの実効的な接合深さＤｊ’が浅いこ
とから、ソースとドレイン間の漏れ電流を低減でき、短
チャネル効果を有効に抑制できる。一方、ソース・ドレ
イン不純物領域４ａ，４ｂの深さＤｊは比較的深いこと
から、高融点金属シリサイド層を形成して低抵抗化する
際のシリサイド層の基板側への突き抜けを防止すること
ができる。したがって、シリサイド層の突き抜けによ
る、ジャンクションリーク電流の増大およびトランジス
タの誤動作を防止することができる。

【００１９】また、第１実施形態に係るＭＯＳトランジ
スタは、溝１ａの直下のみｐ型不純物濃度を高くするこ
とにより、短チャネル効果が有効に抑制される。これに
対し、ソース・ドレイン不純物領域４ａ，４ｂの直下の
半導体領域は、比較的にｐ型不純物濃度が低いことか
ら、ソースまたはドレインと基板間の寄生容量が低く、
その結果、トランジスタの動作速度の向上、消費電力の
低減が達成されている。

【００２０】以下、このような基本構造のＭＯＳトラン
ジスタをＣＭＯＳ集積回路に適用した場合の実施形態
（製造方法例）を２例、説明する。

【００２１】第２実施形態図２〜図６は、第２実施形態に係るＣＭＯＳ集積回路の
製造途中の概略断面図である。

【００２２】図２において、まず、ｐ型シリコンウエハ
等の半導体基板１０を用意し、この基板表面に素子分離
層１１を形成する。素子分離構造および形成方法は任意
であるが、たとえば、パッド酸化膜と窒化シリコン膜の
積層膜からなる酸化阻止膜を成膜し、パターンニングし
た後、基板をリセスエッチングしてＬＯＣＯＳ酸化を行
うことにより、図示のような深いＬＯＣＯＳが形成でき
る。酸化阻止膜を除去後、素子分離層１１間の基板表面
を熱酸化することにより、熱酸化膜１２を形成する。

【００２３】熱酸化膜１２および素子分離層１１上に、
窒化シリコン膜を成膜し、これをゲート電極形成箇所で
開口させてエッチングマスク層１３を得る。エッチング
マスク層１３に形成した開口部１３ａから表出する熱酸
化膜部分、基板領域を順次、ドライエッチングして、所
定深さの溝１０ａを形成する。ドライエッチング終了
後、溝形成時のエッチングダメージ層を除去する目的
で、表出した基板面（溝１０ａ内面）にライトエッチン
グ処理を施すとよい。この処理は、たとえば、ＣＦ₄な
どのフッ素を含むガス系を用いてシリコンエッチングの
条件にて行う。

【００２４】図示しないレジストパターンの形成と、高
エネルギーイオン注入を２度繰り返し用いて、半導体基
板１０内のｐＭＯＳ形成領域とｎＭＯＳ形成領域とに、
ｎウエル１４とｐウエル１５を、それぞれ形成する。こ
のウエル形成時のイオン注入の際、ウエル形成用の高エ
ネルギーイオン注入に続いて、比較的に低いエネルギー
にて同じ導電型の不純物イオンを高い濃度でイオン注入
する。この低エネルギー，高濃度イオン注入では、エッ
チングマスク層１３が不純物イオンのストッパとして機
能する。したがって、活性化アニーリング後に、ｎウエ
ル１４内の溝１０ａ底面に接する基板領域にｐＭＯＳし
きい値電圧調整用のチャネル不純物領域１６が、ｐウエ
ル１４内の溝１０ａ底面に接する基板領域にｎＭＯＳし
きい値電圧調整用のチャネル不純物領域１７が、それぞ
れ形成される。

【００２５】図３に示すように、エッチングマスク層１
３を残したまま、その開口部１３ａから表出する溝１０
ａの内面を熱酸化して、ゲート絶縁膜１８を形成する。
このゲート絶縁膜１８より内側の溝１０ａ内部を埋め込
むように、たとえば、アモルファスシリコンの膜を成膜
し、この膜をエッチバックまたはＣＭＰ(Chemical Mech
anical Polishing) し、溝１０ａ内にゲート電極層１９
を形成する。

【００２６】加熱したリン酸などの液を用いて、図４に
示すように、窒化シリコン膜（エッチングマスク層）１
３を除去する。図示しないレジストパターンの形成と、
イオン注入とを２度繰り返し用いることにより、ｐＭＯ
Ｓ形成領域とｎＭＯＳ形成領域にそれぞれ、ｐ型ソース
・ドレイン不純物領域２０とｎ型ソース・ドレイン不純
物領域２１を形成する。このときのイオン注入は、たと
えば、１×１０¹⁹／ｃｍ³と高濃度で行う。ゲート電極
層１９および素子分離層１１が自己整合マスクとして機
能し、２つの層間のウエル表面領域にのみ不純物がイオ
ン注入される。このイオン注入では、ゲート電極層１９
にも不純物が導入され、ｐＭＯＳ側のゲート電極層がｐ
型、ｎＭＯＳ側のゲート電極層がｎ型となる。これによ
り、ｐＭＯＳおよびｎＭＯＳの各ゲート電極１９ａ，１
９ｂが得られる。

【００２７】たとえば、窒化シリコンおよび／または酸
化シリコンの膜を成膜し、これを異方性エッチングする
ことにより、ゲート電極１９ａ，１９ｂの側面にサイド
ウォール絶縁層２２を形成する。サイドウォール絶縁層
２２より外側の熱酸化膜１２を除去して、ソース・ドレ
イン不純物領域２０，２１の表面を表出させる。このソ
ース・ドレイン不純物領域２０，２１の表出面と、ゲー
ト電極１９ａ，１９ｂの上面に、ＴｉＳｉ₂、Ｗ、Ｃｏ
Ｓｉ₂、ＮｉＳｉまたはＭｏ等の金属膜を選択的に形成
し、加熱によりシリコンと合金化して、サリサイド層２
３を形成する。

【００２８】図６に示すように、層間絶縁膜２４を成膜
し、これに埋め込まれソース・ドレイン不純物領域部分
のサリサイドに達するプラグ２５を形成する。また、層
間絶縁膜２４上で、プラグ２５上に接続された配線層２
６を形成する。その後は、図示しないが、必要に応じて
さらに層間絶縁膜の成膜とプラグおよび上層配線層の形
成等を経て、当該ＣＭＯＳ集積回路を完成させる。

【００２９】第２実施形態に係る半導体装置（ＣＭＯＳ
集積回路）の製造方法では、いわゆるエレベーティッド
ソース・ドレイン構造のＭＯＳトランジスタを、選択エ
ピタキシャル成長を用いずに簡単な工程で形成できる。
また、ゲート電極１９ａ，１９ｂの一部を溝１０ａ内に
埋め込むことから、表面の段差がある程度、平坦性され
る。このため、リソグラフィのフォーカスマージンが改
善され、微細素子の形成が容易となり、また、素子歩留
りが向上する。このゲート電極１９ａ，１９ｂの一部埋
込構造によって、ゲート電極を厚くすることができる。
ゲート電極１９ａ，１９ｂが厚いと、ゲート抵抗が低減
されるとともに、ゲート電極上のサリサイド層２３がゲ
ート絶縁膜１８を通って素子の能動領域に拡散するのを
有効に防止できる利点がある。

【００３０】第３実施形態図７〜図１１は、第３実施形態に係るＣＭＯＳ集積回路
の製造途中の概略断面図である。

【００３１】図７において、第２実施形態と同様な方法
によって、素子分離層１１および熱酸化膜１２を形成し
た後、ｎウエル１４およびｐウエル１５を形成する。後
でゲート電極を埋め込む半導体領域の上方の熱酸化膜１
２上に、ゲート電極のダミーパターンとして犠牲層３０
を、たとえばアモルファスシリコンの膜をパターンニン
グして形成する。犠牲層３０および素子分離層１１を自
己整合マスクとしたイオン注入により、犠牲層３０両側
のウエル表面領域に、ソース・ドレイン不純物領域２
０，２１を形成する。

【００３２】図８に示すように、犠牲層３０および熱酸
化膜１２上に、たとえば、ＨＤＰ(High-Density Plasm
a) −ＣＶＤ法により酸化シリコンからなるエッチング
マスク層３１を堆積し、これを犠牲層３０が露出するま
でＣＭＰなどで研磨することにより、表面を平坦化す
る。

【００３３】図９において、たとえば、ＫＯＨ溶液への
浸漬またはＣＦ₄ガスを用いたプラズマエッチングを行
って、犠牲層３０を選択的に除去する。続いて、表出し
た熱酸化膜１２部分を除去した後、表出したウエル表面
のシリコンを所定深さまでエッチングして、溝１０ａを
形成する。

【００３４】図１０に示すように、第２実施形態と同様
な方法によって、ゲート絶縁膜１８を形成した後、溝１
０ａ内およびエッチングマスク層３１の犠牲層３０が形
成されていた箇所に、たとえば、アモルファスシリコン
からなるゲート電極層を形成する。このアモルファスシ
リコンの成膜後に、ｐＭＯＳ側にｐ型不純物を、ｎＭＯ
Ｓ側にｎ型不純物をそれぞれ導入することにより、ゲー
ト電極１９ａ，１９ｂが形成される。

【００３５】その後は、第２実施形態と同様な方法によ
り、図１１に示すように、層間絶縁膜２４の成膜、プラ
グ２５および配線層２６の形成を行う。必要に応じて上
層配線層の形成等を行って、当該ＣＭＯＳ集積回路を完
成させる。

【００３６】なお、第３実施形態においても、第２実施
形態と同様、チャネル不純物領域１６，１７の形成、サ
リサイド層２３の形成を行うこともできる。チャネル不
純物領域１６，１７の形成は、図９の状態で行うイオン
注入により達成できる。また、サリサイドの形成は、た
とえば、図１０の状態でエッチングマスク層３１を除去
することにより、後は第２実施形態と同様な方法によっ
て、サイドウォール絶縁層を形成し、ソース・ドレイン
不純物領域上の熱酸化膜を除去し、金属膜の選択ＣＶ
Ｄ、熱処理を経て達成できる。

【００３７】第３実施形態に係るＭＯＳトランジスタの
形成方法では、第２実施形態と同様な利点に加え、ゲー
ト電極の形成をソース・ドレイン不純物領域２０，２１
の形成後に行うことから、耐熱性の低い材料からゲート
絶縁膜１８およびゲート電極１９ａ，１９ｂを形成で
き、材料選択の幅が広いという利点がある。たとえば、
Ｔａ₂Ｏ₅のような高誘電体材料からゲート絶縁膜が形
成でき、また、ＷＮのような耐熱性が低い材料からでも
ゲート電極が形成できる。

【００３８】

【発明の効果】本発明に係る絶縁ゲート電界効果トラン
ジスタおよびその製造方法によれば、選択エピタキシャ
ル成長を用いずに、サリサイドが適用可能なほど深くか
つ実効的には薄層化が達成可能な構造のソース・ドレイ
ン不純物領域を形成できる。したがって、シリサイド層
の基板側への突き抜けにより接合リーク電流が増大する
ことがない。また、ソース・ドレイン不純物領域の接合
容量の増大を抑制しながら、チャネル直下のみ不純物濃
度を高くして短チャネル効果を抑制できる。このような
ソース・ドレイン不純物領域の形成には、選択エピタキ
シャル成長を用いないことから、製造工程が簡素で、歩
留りも高くすることができる。

【図面の簡単な説明】

【図１】本発明の実施形態（第１実施形態）に係るＭＯ
Ｓトランジスタの基本構造を示す断面図である。

【図２】第２実施形態に係るＣＭＯＳ集積回路の製造に
おいて、チャネル不純物領域の形成後の断面図である。

【図３】図２に続く、ゲート電極の形成後の断面図であ
る。

【図４】図３に続く、ソース・ドレイン不純物領域の形
成後の断面図である。

【図５】図４に続く、サリサイド層の形成後の断面図で
ある。

【図６】図５に続く、配線層の形成後の断面図である。

【図７】第３実施形態に係るＣＭＯＳ集積回路の製造に
おいて、ソース・ドレイン不純物領域の形成後の断面図
である。

【図８】図７に続く、エッチングマスク層の形成後の断
面図である。

【図９】図８に続く、溝の形成後の断面図である。

【図１０】図９に続く、ゲート電極の形成後の断面図で
ある。

【図１１】図１０に続く、配線層の形成後の断面図であ
る。

【符号の説明】

１，１０…半導体基板、１ａ…溝、２…絶縁膜、３，１
９ａ，１９ｂ…ゲート電極、４ａ，４ｂ，２０，２１…
ソース・ドレイン不純物領域、５…，１６，１７…チャ
ネル不純物領域、６ａ，６ｂ…周囲の不純物領域、１１
…素子分離層、１２…熱酸化膜、１３，３１…エッチン
グマスク層、１４…ｎウエル、１５…ｐウエル、１８…
ゲート絶縁膜、１９…ゲート電極層、２２…サイドウォ
ール絶縁層、２３…サリサイド層、２４…層間絶縁膜、
２５…プラグ、２６…配線層、３０…犠牲層、Ｄｊ…ソ
ース・ドレイン不純物領域の深さ、Ｄｊ’…ソース・ド
レイン不純物領域の実効的な深さ。

Claims

【特許請求の範囲】

【請求項１】半導体基板、または基板に支持された半導
体層の表面をエッチングして溝を形成する工程と、上記溝内にゲート絶縁膜を介して少なくとも一部が埋め
込まれたゲート電極層を形成する工程と、上記溝周囲の半導体領域に不純物を添加し、ソース・ド
レイン不純物領域を上記溝の内底面より深くまで形成す
る工程とを含む絶縁ゲート電界効果トランジスタの製造
方法。
【請求項２】上記溝の形成後、溝の内底面に接する半導
体領域に、周囲より高濃度のチャネル不純物領域を形成
する工程をさらに有する請求項１に記載の絶縁ゲート電
界効果トランジスタの製造方法。
【請求項３】上記溝の形成後、上記ゲート絶縁膜の成膜
前に、上記溝の内面をライトエッチングする工程をさら
に有する請求項１に記載の絶縁ゲート電界効果トランジ
スタの製造方法。
【請求項４】上記ゲート電極層の形成では、上記溝内に
上記ゲート絶縁膜を介して一部が埋め込まれ、かつ溝周
囲の半導体面より上方に突出させて、半導体材料からな
るゲート電極層を形成し、上記ソース・ドレイン不純物領域の形成工程における不
純物添加と同時に、上記ゲート電極層を構成する半導体
材料に不純物を添加して導電化する請求項１に記載の絶
縁ゲート電界効果トランジスタの製造方法。
【請求項５】上記ソース・ドレイン不純物領域上に、金
属シリサイド層を形成する工程をさらに有する請求項１
に記載の絶縁ゲート電界効果トランジスタの製造方法。
【請求項６】半導体基板、または基板に支持された半導
体層の表面に絶縁膜を介して犠牲層を形成する工程と、上記犠牲層の周囲における上記絶縁膜より下の半導体領
域に、ソース・ドレイン不純物領域を形成する工程と、上記犠牲層の周囲における上記絶縁膜上にエッチングマ
スク層を形成する工程と、上記犠牲層を除去する工程と、上記犠牲層の除去により形成された上記エッチングマス
ク層の開口部から表出する絶縁膜部分を除去し、当該開
口部から表出する半導体領域を上記ソース・ドレイン不
純物領域の深さ途中までエッチングして、溝を形成する
工程と、上記溝内にゲート絶縁膜を介して少なくとも一部が埋め
込まれたゲート電極を形成する工程とを含む絶縁ゲート
電界効果トランジスタの製造方法。
【請求項７】上記溝の形成後、上記溝の内底面に接する
半導体領域に、上記ソース・ドレイン不純物領域の下面
が接する半導体領域より高濃度のチャネル不純物領域を
形成する工程をさらに有する請求項６に記載の絶縁ゲー
ト電界効果トランジスタの製造方法。
【請求項８】上記エッチングマスク層の形成では、上記
犠牲層を覆って絶縁膜を成膜し、当該絶縁膜を犠牲層の上面が表出するまで研磨する請求
項６に記載の絶縁ゲート電界効果トランジスタの製造方
法。
【請求項９】上記ゲート電極の形成では、エッチングマ
スク層を残したまま、その上面までゲート電極となる導
電材料を埋め込む請求項８に記載の絶縁ゲート電界効果
トランジスタの製造方法。
【請求項１０】半導体基板、または基板に支持された半
導体層の表面に形成された溝と、上記溝内にゲート絶縁膜を介して少なくとも一部が埋め
込まれたゲート電極と、上記溝周囲の半導体領域に、その表面から溝の内底面よ
り深くまで形成されたソース・ドレイン不純物領域とを
有する絶縁ゲート電界効果トランジスタ。
【請求項１１】上記溝の内底面に接する半導体領域に、
上記ソース・ドレイン不純物領域の下面が接する半導体
領域と同じ導電型で高濃度のチャネル不純物領域が形成
されている請求項１０に記載の絶縁ゲート電界効果トラ
ンジスタ。
【請求項１２】上記ソース・ドレイン不純物領域の深さ
が１００ｎｍ以上、上記溝の深さが５０ｎｍ以上である請求項１０に記載の
絶縁ゲート電界効果トランジスタ。