JP4733869B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、トレンチ分離構造を有する半導体装置の製造方法に関する。
【0002】
【従来の技術】
近年、半導体装置の高集積化に伴い、素子構造の微細化とともに素子分離構造に対しても微細化が求められている。そこで、従来のLOCOS法に代わり、より微細な素子分離構造の形成に適したトレンチ分離(Trench Isolation)法が提案されている。
【0003】
トレンチ分離法による素子分離構造の形成は次のようにして行われている。まず、半導体基板を素子間の隔離に必要な深さまでエッチングして凹部、すなわちトレンチ(trench)を形成し、次にこのトレンチを埋め込むようにシリコン酸化膜等の絶縁膜を形成した後、化学的機械的研磨(CMP)等により平坦化処理を行いトレンチ内以外の絶縁膜を除去して、トレンチ内に埋め込まれた絶縁膜(埋込絶縁膜)で構成される素子分離領域を形成している。
【0004】
従来、SRAM等の半導体記憶装置の製造において、このようなトレンチ分離構造が形成された半導体基板上には、次のようにしてトランジスタが形成されていた。
【0005】
図11〜13に、LDD(Lightly Doped Drain)構造を有するMOSトランジスタの工程断面図を示す。
【0006】
まず、トレンチ分離構造の素子分離領域102が形成されたシリコン基板101上に、ゲート絶縁膜となる熱酸化膜(不図示)を形成した後、不純物導入多結晶シリコン層を形成し、この多結晶シリコン層をリソグラフィ技術とエッチング技術によりパターニングしてゲート電極104を形成する(図11(a))。
【0007】
次に、ゲート電極104をマスクとして、低いドース量の不純物イオン注入を行って、基板とは反対導電型のLDD領域用の低濃度不純物領域105を形成する(図11(b))。
【0008】
続いて、ゲート電極104を覆うシリコン酸化膜106を形成し(図11(c))、このシリコン酸化膜106をエッチバックしてゲート電極104の側面に酸化シリコンからなるサイドウォール106aを形成する(図12(a))。このエッチバック(以下適宜「サイドウォールエッチバック」という。)は、シリコン酸化膜106を異方性エッチングしてゲート電極104及びシリコン基板101の上面が露出するように行われる。その際、基板表面上のシリコン酸化膜を完全に除去するために行うオーバーエッチングにより、素子分離領域102のトレンチ内のシリコン酸化膜からなる埋込絶縁膜がエッチングされ、結果、この埋込絶縁膜の上面が基板平面より低くなる。
【0009】
次に、後に行うソース/ドレイン領域形成用のイオン注入に際してチャネリングを防止するために、シリコン酸化膜からなるチャネリング防止膜107を形成する(図12(b))。続いて、このチャネリング防止膜107を介して高いドース量の不純物イオン注入を行って、ソース/ドレイン領域となる高濃度不純物領域108を形成する。その際、ゲート電極104とサイドウォール106aがマスクとして機能し、サイドウォール106a下の低濃度不純物領域105をLDD領域105aとするLDD構造が形成される。
【0010】
次に、シリコン窒化膜からなるエッチングストッパ膜109を形成した後、シリコン酸化膜等の層間絶縁膜110を形成する(図12(c))。
【0011】
次いで、リソグラフィ技術とエッチング技術によりソース/ドレイン領域108に達するコンタクトホール111を形成する(図13(a))。その後、スパッタリング法を用いてこのコンタクトホール内にバリア金属膜を形成し、続いてCVD法によりW等の金属膜を埋め込んでコンタクトを形成する(不図示)。
【0012】
【発明が解決しようとする課題】
近年の微細化・高集積化の要請から、素子分離領域とコンタクトとをより近接して配置し、かつ、短チャンネル効果抑制等のためソース/ドレイン領域の接合深さをより浅く形成する必要性がますます高くなってきた。
【0013】
素子分離領域とコンタクトをより近接して配置しようとすると、コンタクトホール形成工程において、目合わせズレ等によりコンタクトホール111が素子分離領域にかかるように形成されやすくなる。このとき、ソース/ドレイン領域の接合深さが浅く形成されていると、図13(b)に示すように、コンタクトと基板との間でリークが発生するという問題が生じる。
【0014】
この問題は、ソース/ドレイン領域の接合深さをより浅く形成する設計において、図12(a)に示すように、サイドウォールエッチバックの際、オーバーエッチングによって素子分離領域102のトレンチ内の埋込絶縁膜上面が基板平面より低下することに起因している。通常、オーバーエッチングは、被エッチング膜の厚さ分のエッチングを行った後に、被エッチング膜の厚さの50%以上の同膜がエッチング可能なように行われ、被エッチング膜が厚いほど長くエッチングが行われることとなる。サイドウォール形成用のシリコン酸化膜106は100nm程度以上のかなりの厚さを有するため、サイドウォールエッチバックを長時間行うことになる。結果、素子分離領域の埋込絶縁膜上面は深い位置まで低下することとなる。さらに、ソース/ドレイン領域上にシリサイド膜を形成する場合は、その前処理である基板上の酸化膜除去処理によって埋め込み絶縁膜上面がより一層深い位置まで低下する。
【0015】
このように素子分離領域の埋込絶縁膜上面が基板平面より低下していると、このような素子分離領域102にかかるコンタクトホール111が形成される場合、エッチングストッパ膜109等のホール底の絶縁膜除去時のオーバーエッチングによってさらにトレンチ内の埋込絶縁膜がエッチングされ、ソース/ドレイン領域108の接合深さより低い(深い)位置まで彫り込まれてしまう。このソース/ドレイン領域108の接合深さより深く彫り込まれた部分112でコンタクトと基板間のリークが発生する。ソース/ドレイン領域の接合深さをより浅く形成しようとするほど、このリークは発生しやすくなる。
【0016】
また、ドライエッチングによるサイドウォールエッチバック時のオーバーエッチ時間の長時間化は、上記リークの発生原因となることに加え、基板表面へのプラズマ衝突により結晶欠陥が形成しやすくなることから、欠陥性リークの発生等、素子特性低下の原因となり得る。
【0017】
そこで本発明の目的は、前記の素子分離領域におけるコンタクトと基板間リークの発生が防止され、あるいはさらにドライエッチングによる基板表面へのプラズマダメージが抑えられ、前記の欠陥性リークの発生が防止された良好な素子特性を有する半導体装置を歩留まり良く製造可能な方法を提供することにある。
【0018】
【課題を解決するための手段】
第1の発明は、半導体基板に形成されたトレンチと前記トレンチ内に埋め込まれた埋込絶縁膜を有するトレンチ分離構造の素子分離領域を備えた半導体装置の製造方法であって、前記半導体基板上の前記素子分離領域に隣接する素子形成領域にゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板にイオン注入を行ってLDD領域用の第1不純物拡散領域を形成する工程と、前記ゲート電極を含む前記半導体基板の主面の全面に、第1絶縁膜及び第2絶縁膜をこの順で形成する工程と、前記第1絶縁膜をエッチングストッパとしてエッチバックを行い、前記ゲート電極の側面上に前記第1絶縁膜を介して前記第2絶縁膜からなる第1サイドウォールを形成する工程と、前記素子分離領域を覆うようにパターニングされたレジスト膜を形成する工程と、前記レジスト膜をマスクとして全面エッチバックを行い前記第1絶縁膜をエッチングして、前記ゲート電極の側面上に前記第1絶縁膜からなる第2サイドウォール、および前記素子分離領域を覆う前記第1絶縁膜からなるトレンチ分離カバーを形成する工程と、前記ゲート電極ならびに前記第1および第2サイドウォールをマスクとしてイオン注入を行ってソース/ドレイン領域用の第2不純物拡散領域を形成する工程と、前記半導体基板の主面の全面に層間絶縁膜を形成する工程と、前記トレンチ分離カバーがエッチングストッパとして機能する条件で前記層間絶縁膜を選択的にエッチングして、前記層間絶縁膜上面から前記第2不純物拡散領域に達するコンタクトホールを形成する工程と、を有する半導体装置の製造方法に関する。
【0021】
第2の発明は、前記第2絶縁膜は、前記埋込絶縁膜と被エッチング速度が実質的に同じ材料で形成する第1の発明の半導体装置の製造方法に関する。
【0023】
第3の発明は、前記第2絶縁膜および前記埋込絶縁膜がシリコン酸化膜からなり、前記第1絶縁膜がシリコン窒化膜からなる第1又は第2の発明の半導体装置の製造方法に関する。
【0024】
第4の発明は、前記ゲート電極を含む前記半導体基板の主面の全面に下地絶縁膜を形成する工程を有し、前記下地絶縁膜を形成した後に前記第1絶縁膜を形成する第1〜第3のいずれかの発明の半導体装置の製造方法に関する。
【0025】
第5の発明は、前記第2サイドウォールを形成するための全面エッチバックにおいて、前記第1絶縁膜とともに前記下地絶縁膜をエッチングして、前記ゲート電極上面および基板上面を露出させ、前記ゲート電極の側面上に前記下地絶縁膜からなる第3サイドウォールを形成する第4の発明の半導体装置の製造方法に関する。
【0026】
第6の発明は、前記第2不純物拡散領域の形成は、少なくとも前記素子形成領域にチャネリング防止膜を形成した後、前記ゲート電極ならびに前記第1、第2および第3サイドウォールをマスクとして、前記チャネリング防止膜を介してイオン注入を行って第2不純物拡散領域を形成する第5の発明の半導体装置の製造方法に関する。
【0027】
第7の発明は、前記第2サイドウォールを形成するための全面エッチバックにおいて、前記下地絶縁膜が残るように前記第1絶縁膜をエッチングし、前記下地絶縁膜を介してイオン注入を行ってソース/ドレイン領域用の第2不純物拡散領域を形成する第4の発明の半導体装置の製造方法に関する。
【0028】
第8の発明は、前記下地絶縁膜上にチャネリング防止膜を形成し、前記下地絶縁膜および前記チャネリング防止膜を介してイオン注入を行ってソース/ドレイン領域用の第2不純物拡散領域を形成する第7の発明の半導体装置の製造方法に関する。
【0029】
第9の発明は、前記第1不純物拡散領域を形成するためのイオン注入は、前記下地絶縁膜を形成した後であって前記第2絶縁膜を形成する前に行う第4〜第8のいずれかの発明の半導体装置の製造方法に関する。
【0030】
第10の発明は、前記第1不純物拡散領域を形成するためのイオン注入は、前記第1絶縁膜を形成した後であって前記第2絶縁膜を形成する前に行う第1〜第9のいずれかの発明の半導体装置の製造方法に関する。
【0031】
第11の発明は、前記コンタクトホールは、前記第2不純物拡散領域と前記素子分離領域とにまたがって形成される第1〜第10のいずれかの発明の半導体装置の製造方法に関する。
【0040】
第12の発明は、前記層間絶縁膜は、前記埋込絶縁膜と被エッチング速度が実質的に同じ材料で形成する第1〜第11のいずれかの発明の半導体装置の製造方法に関する。
【0041】
本発明によれば、素子分離領域にまたがるコンタクトホールが形成された場合であってもトレンチ内の埋込絶縁膜の減り(埋込絶縁膜上面の低下)が防止あるいは抑制されるため、コンタクトと基板との間のリークを防止することができる。その結果、素子特性が改善された半導体装置を歩留まり良く製造できる。
【0042】
第1〜第3の発明によれば、第1サイドウォールの形成工程の前に素子分離領域を含む基板全面にストッパ膜を形成しているため、第1サイドウォールの形成工程のエッチバックにより、素子分離領域の埋込絶縁膜がエッチングされることがない。そのため、後に基板全面に形成した層間絶縁膜に、素子分離領域にまたがるようにコンタクトホールが形成された場合であっても、最終的な埋込絶縁膜の減りを抑えることができる。また、そのストッパ膜は、第1サイドウォール形成工程のエッチバックにおいてストッパ膜として機能し、基板表面を保護することができるため、エッチバックによる基板表面のプラズマダメージを防止でき、欠陥性リークの発生を抑えることができる。
【0043】
第3、第15及び第21の発明によれば、層間絶縁膜の形成前に素子分離領域を覆うトレンチ分離カバーを設けるため、素子分離領域にまたがるように層間絶縁膜にコンタクトホールが形成された場合であっても、このトレンチ分離カバーがストッパ膜として機能して素子分離領域が保護され、埋込絶縁膜の減りを防止することができる。
【0044】
第16の発明によれば、サイドウォールの形成工程のエッチバック前に素子分離領域を覆うトレンチ分離カバーを形成するため、素子分離領域にまたがるように層間絶縁膜にコンタクトホールが形成された場合であっても、このトレンチ分離カバーにより素子分離領域が保護され、埋込絶縁膜の減りを防止することができる。また、このトレンチ分離カバーは、サイドウォール形成用の絶縁膜で形成するため、別途に成膜工程を付加する必要がなく、簡便に形成することができる。
【0045】
【発明の実施の形態】
以下、本発明の好適な実施の形態について説明する。
【0046】
第1の実施の形態
本発明の第1の実施の形態を図面を用いて説明する。図1〜3は、LDD構造を有するMOSトランジスタの製造工程断面図を示す。
【0047】
まず、半導体基板1の所定の領域に、通常の方法でトレンチ内に埋め込まれたシリコン酸化膜(埋込酸化膜)で構成される素子分離領域(トレンチ分離領域)2を形成する。
【0048】
このシリコン基板1上に、ゲート絶縁膜となる厚さ2〜15nm程度の熱酸化膜(不図示)を形成した後、厚さ100〜200nm程度の不純物導入多結晶シリコン層を形成し、この多結晶シリコン層をリソグラフィ技術とエッチング技術によりパターニングしてゲート電極4を形成する(図1(a))。なお、不純物導入多結晶シリコン膜上にWシリサイド膜等のシリサイド膜、及びシリコン酸化膜等の絶縁膜を形成した後にパターニングを行って、ゲート電極上にシリサイド膜およびキャップ絶縁膜を設けてもよい。
【0049】
次に、ゲート電極4をマスクとして、5〜50keV、1×1012〜5×1014/cm2 程度の比較的低いドース量の不純物イオン注入を行って、基板とは反対導電型のLDD領域用の低濃度不純物領域5を形成する(図2(b))。その際、p型不純物としてはホウ素(B)やBF2、n型不純物としてはリン(P)やヒ素(As)を用いることができる。なお、低濃度不純物領域5は、後に形成するシリコン酸化膜21を形成した後、このシリコン酸化膜21を介してイオン注入を行って形成してもよく、また、後に形成するシリコン窒化膜22を形成した後、このシリコン窒化膜22とシリコン酸化膜21を介してイオン注入を行って形成することもできる。
【0050】
次に、ゲート電極4を覆うように基板の上面全体にCVD法により厚さ5〜10nm程度のシリコン酸化膜21を形成し、この上に厚さ5〜10nm程度のシリコン窒化膜22を積層する。続いて、基板全面にCVD法により厚さ50〜200nm程度のシリコン酸化膜6を形成する(図1(c))。例えば、シリコン酸化膜21、シリコン窒化膜22及びシリコン酸化膜6の厚さは、それぞれ10nm、10nm、100nmに設定することができる。
【0051】
次に、このシリコン酸化膜6を、シリコン窒化膜22をエッチングストッパとして異方性エッチングによりエッチバックしてゲート電極側面にシリコン酸化膜21a及びシリコン窒化膜22aを介してサイドウォール6aを形成する(図2(a))。続いて、サイドウォール6aをマスクとしてウェットエッチング或いはドライエッチングを行ってシリコン窒化膜22及びシリコン酸化膜21を除去し、ゲート電極4及びシリコン基板の上面を露出させる。結果、ゲート電極4の側面にシリコン酸化膜21a、シリコン窒化膜22a、シリコン酸化膜6aがこの順で積層された積層膜からなるサイドウォール6bが形成される(図2(b))。このとき、シリコン窒化膜22及びシリコン酸化膜21は薄いため、従来技術のように厚い酸化膜を一度にエッチバックしてサイドウォールを形成する場合に比べてオーバーエッチ量を小さくでき、そのため、素子分離領域2のトレンチ内の埋込酸化膜の減り(埋込酸化膜上面の低下)を抑えることができる。また、このようにオーバーエッチ量が小さいと、ドライエッチングのプラズマ雰囲気にさらされる時間が短いため、基板表面のプラズマダメージを低減することができる。
【0052】
なお、シリコン酸化膜21は、窒化膜を基板上に直接形成した際に生じ得る界面準位を防止する目的で下地絶縁膜として設けているが、ゲートエッチング後にゲート酸化膜が基板表面に残存する場合、若しくは、基板との間に界面準位を作らず且つシリコン酸化膜6のエッチバック時にエッチングストッパとして働く絶縁物をシリコン窒化膜22の代わりに形成する場合は、シリコン酸化膜21は設けなくてもよい。
【0053】
また、シリコン窒化膜22をエッチング除去する際、シリコン酸化膜21は残してもよい。この場合、残したシリコン酸化膜21が十分な厚さを持つときは後述のソース/ドレイン領域形成用のイオン注入に用いるチャネリング防止膜とすることができる。あるいは、シリコン窒化膜22除去後のシリコン酸化膜21上に別途にシリコン酸化膜等の絶縁膜を積層し、この積層膜をチャネリング防止膜とすることもできる。シリコン酸化膜21を残すことにより、基板表面がドライエッチングのプラズマ雰囲気にさらされないため、基板表面にプラズマダメージを受けることがない。
【0054】
次に、後に行うソース/ドレイン領域形成用のイオン注入に際してチャネリングを防止するために、シリコン酸化膜等からなる厚さ5〜30nm程度のチャネリング防止膜7を形成する。なお、このチャネリング防止膜7は、他のチャネリング防止手段を採ることができる場合は設けなくともよい。続いて、このチャネリング防止膜7を介して、5〜60keV、5×1014〜7×1015/cm2 程度の比較的高いドース量の不純物イオン注入を行って、ソース/ドレイン領域となる高濃度不純物領域8を形成する(図2(c))。その際、ゲート電極4とサイドウォール6aがマスクとして機能し、サイドウォール6a下の低濃度不純物領域5をLDD領域5aとするLDD構造が形成される。このとき、p型不純物としてはホウ素(B)やBF2、n型不純物としてはリン(P)やヒ素(As)を用いることができる。高濃度不純物領域の形成後、800〜1000℃程度の熱処理により不純物の活性化を行う。最終的に形成されるソース/ドレイン領域の接合深さは0.1〜0.2μm程度に設定される。
【0055】
ソース/ドレイン領域(高濃度不純物領域)8およびゲート電極4上にはシリサイド膜を設けてもよく、例えば次のようにして形成することができる。
【0056】
まず、チャネリング防止膜7を除去して基板およびゲート電極の上面を露出させるためウェットエッチングを行う。その際、素子分離領域2の埋込酸化膜の上部もエッチングされることとなるが、チャネリング防止膜7は薄いためその影響は少ない。
【0057】
その後、この基板上にスパッタリング法でCo等の金属膜を形成する。次いで、600〜800℃程度で熱処理を行い、金属膜とゲート電極の多結晶シリコン、及びソース/ドレイン領域のシリコンとの間でシリサイド化反応を生じさせ素子分離領域やサイドウォール上等の未反応金属膜はエッチング除去する。その結果、自己整合的にシリサイド膜がゲート電極上、及びソース/ドレイン上に形成される。なお、ゲート電極上にキャップ絶縁膜が設けられている場合は、ゲート電極上にはシリサイド膜は形成されない。
【0058】
次に、基板の上面全体にシリコン窒化膜からなる厚さ10〜100nm程度のエッチングストッパ膜9を形成した後、続いてシリコン酸化膜等の厚さ300〜1000nm程度の層間絶縁膜10を形成する(図3(a))。
【0059】
次に、リソグラフィ技術と異方性エッチングによりソース/ドレイン領域(高濃度不純物領域)8に達するコンタクトホール11を形成する(図3(b))。その際、ストッパ膜9で一旦エッチングを止め、次いでストッパ膜9とチャンリング防止膜7をエッチング除去する。その後、CVD法又はスパッタリング法を用いてこのコンタクトホール11内にバリア金属膜を形成し、続いてCVD法によりW等の金属膜を埋め込んでコンタクトを形成する(不図示)。
【0060】
上述の方法によれば、サイドウォール形成工程において、素子分離領域2のトレンチ内の埋込酸化膜の減り(埋込酸化膜上面の低下)が抑えられているため(図2(a)、(b))、素子分離領域2にかかるコンタクトホールが形成された場合、エッチングストッパ膜9等のホール底の絶縁膜除去時のオーバーエッチングによってトレンチ内の埋込酸化膜が深く彫り込まれることがなく、コンタクトと基板間のリークを防止することができる。
【0061】
第2の実施の形態
図4〜5に、本発明の第2の実施の形態の製造工程断面図を示す。なお、図4(a)は図2(a)と同じ図である。
【0062】
まず、第1の実施の形態の図1(a)〜図2(a)に示す工程と同様にして図4(a)に示す構造を形成する。
【0063】
その後、リソグラフィ技術により、素子分離領域2(すなわち、トレンチ内の埋込酸化膜領域)上の領域を覆うようにパターニングされたレジスト膜31をシリコン窒化膜22上に形成する(図4(b))。レジスト膜31を形成するためのパターニングに際しては、素子分離領域のトレンチ形成の際に用いたマスクのパターンと同形状のパターンを持つマスクを用いて容易に形成することができる。
【0064】
続いて、サイドウォール6aをマスクとしてドライエッチングによってシリコン窒化膜22及びシリコン酸化膜21をエッチング除去し、ゲート電極4及びシリコン基板の上面を露出させる。結果、ゲート電極4の側面にシリコン酸化膜21a、シリコン窒化膜22a、シリコン酸化膜6aがこの順で積層された積層膜からなるサイドウォール6bが形成されるとともに、レジスト膜31下にシリコン酸化膜21b及びシリコン窒化膜22b(トレンチ分離カバー)が残る(図4(c))。このとき、レジスト膜31はマスクとして機能し、シリコン窒化膜22bを残す。また、このとき、第1の実施の形態にて説明したように従来技術と比較して基板表面のダメージが低減される。
【0065】
次に、レジスト膜31を除去した後、後に行うソース/ドレイン領域形成用イオン注入時のチャネリング防止膜として、厚さ5〜30nm程度のシリコン酸化膜7を形成する。なお、このシリコン酸化膜7は、他のチャネリング防止手段をとることができる場合には設けなくともよい。続いて、第1の実施の形態と同様にして、シリコン酸化膜7を介して不純物イオン注入を行い、ソース/ドレイン領域となる高濃度不純物領域8を形成し、その後不純物活性化のための熱処理を行う(図5(a))。
【0066】
なお、上記のようにチャネリング防止膜としてシリコン酸化膜7を設ける代わりに、シリコン窒化膜22をドライエッチングによって除去する時にシリコン酸化膜21でエッチングを止め、このシリコン酸化膜21をチャネリング防止膜の代わりとすることもできる。この場合、ソース/ドレイン形成用のイオン注入は、ドライエッチング後に連続して行い、レジスト31はイオン注入後、不純物活性化のための熱処理を行う前に除去することとしてもよい。さらに、シリコン窒化膜22をドライエッチングによって除去する時に、シリコン酸化膜21でエッチングを止め、その後レジスト31を除去し、シリコン酸化膜21上に別途にシリコン酸化膜等の絶縁膜を積層し、この積層絶縁膜をチャネリング防止膜として用いてソース/ドレイン形成用のイオン注入を行うこともできる。このように、シリコン窒化膜22のドライエッチング除去において、シリコン酸化膜21を基板表面に残存させることにより、基板表面はドライエッチングのプラズマ雰囲気にさらされることがなく、基板表面へのプラズマダメージを低減させることができる。
【0067】
また、上記のように形成したソース/ドレイン領域およびゲート電極の上面には、第1の実施の形態と同様にして金属シリサイド膜を設けてもよい。
【0068】
次に、シリコン酸化膜等の厚さ300〜1000nm程度の層間絶縁膜10を形成した後、リソグラフィ技術と異方性エッチングによりソース/ドレイン領域8に達するコンタクトホール11を形成する(図5(b))。このとき、素子分離領域2にかかるコンタクトホール11が形成されても、素子分離領域2を覆うシリコン窒化膜(トレンチ分離カバー)22bがストッパ膜として機能して素子分離領域2を保護するため、トレンチ内の埋込酸化膜の減り(埋込酸化膜上面の低下)を抑えることができる。また、コンタクトホール形成用のエッチングストッパ膜を形成する必要がなく、成膜工程の削減によって、製造コスト低減に寄与する。
【0069】
その後、CVD法又はスパッタリング法を用いてこのコンタクトホール11内にバリア金属膜を形成し、続いてCVD法によりW等の金属膜を埋め込んでコンタクトを形成する(不図示)。
【0070】
第1の実施の形態では、コンタクトホール形成時のストッパ膜9およびチャネリング防止膜7をエッチング除去する際、オーバーエッチによって若干、素子分離領域2の埋込酸化膜上面が低下する(図3(b))。この埋込酸化膜上面の低下は、従来技術に比較して十分に小さいため、この埋込酸化膜上面が拡散領域8の深さより浅い限り問題はない。しかしながら、より一層の素子の微細化により拡散領域の深さがさらに浅くなった場合は、この若干の上面低下もリークにつながる虞がある。これに対して、第2の実施形態では、コンタクトホールの形成時においても素子分離領域2の埋込酸化膜上面が全く低下しないため(図5(b))、より浅い拡散領域を有しながらリークが防止された素子を形成することができる。
【0071】
第3の実施の形態
図6〜8に、本発明の第3の実施の形態の製造工程断面図を示す。
【0072】
まず、半導体基板1の所定の領域に、通常の方法でトレンチ内に埋め込まれたシリコン酸化膜(埋込酸化膜)で構成される素子分離領域(トレンチ分離領域)2を形成する。
【0073】
このシリコン基板1上に、第1の実施の形態と同様にして、ゲート絶縁膜となる熱酸化膜(不図示)を形成した後、不純物導入多結晶シリコン層を形成し、この多結晶シリコン層をリソグラフィ技術とエッチング技術によりパターニングしてゲート電極4を形成する(図6(a))。
【0074】
次に、第1の実施の形態と同様にして、ゲート電極4をマスクとして不純物イオン注入を行って、基板とは反対導電型のLDD領域用の低濃度不純物領域5を形成する(図6(b))。
【0075】
次に、CVD法により、基板の上面全体にゲート電極4を覆う厚さ50〜200nm程度のシリコン酸化膜6を形成し(図6(c))、このシリコン酸化膜6をエッチバックしてゲート電極4の側面に酸化シリコンからなるサイドウォール6aを形成する(図7(a))。このエッチバックは、シリコン酸化膜6を異方性エッチングしてゲート電極4及びシリコン基板1の上面が露出するように行われる。
【0076】
次に、後に行うソース/ドレイン領域形成用のイオン注入に際してチャネリングを防止するために、シリコン酸化膜等からなる厚さ5〜30nm程度のチャネリング防止膜7を形成する。このチャネリング防止膜7は、他のチャネリング防止手段を採ることができる場合は設けなくともよい。続いて、第1の実施の形態と同様にして、このチャネリング防止膜7を介して不純物イオン注入を行ってソース/ドレイン領域となる高濃度不純物領域8を形成し、不純物の活性化のための熱処理を行う(図7(b))。なお、ソース/ドレイン領域およびゲート電極上には、第1の実施の形態と同様にしてシリサイド膜を設けてもよい。
【0077】
次に、基板の上面全体にシリコン窒化膜からなる厚さ10〜100nm程度のエッチングストッパ膜9を形成する(図7(c))。
【0078】
その後、リソグラフィ技術により、素子分離領域2(すなわち、トレンチ内の埋込酸化膜領域)上の領域を覆うようにパターニングされたレジスト膜41をシリコン窒化膜9上に形成する(図8(a))。レジスト膜41を形成するためのパターニングに際しては、素子分離領域のトレンチ形成の際に用いたマスクのパターンと同形状のパターンを持つマスクを用いて容易に形成することができる。
【0079】
続いて、ドライエッチングによってシリコン窒化膜9及びシリコン酸化膜7をエッチング除去してゲート電極4及びシリコン基板の上面を露出させ、その後、レジスト膜41を除去する。結果、素子分離領域を覆うシリコン酸化膜7a及びシリコン窒化膜9a(トレンチ分離カバー)が残る(図8(b))。このエッチングの際、レジスト膜41はマスクとして機能し、シリコン窒化膜9aを残す。なお、図8(b)では、ドライエッチングによりシリコン窒化膜9と共にシリコン酸化膜7を除去しているが、シリコン窒化膜9の除去時にドライエッチングをシリコン酸化膜9で止め、基板表面にシリコン酸化膜7を残存させることとしてもよい。この場合、基板表面はドライエッチングのプラズマ雰囲気にさらされることがなく、基板表面へのプラズマダメージを低減させることができる。
【0080】
次に、シリコン酸化膜等の厚さ300〜1000nm程度の層間絶縁膜10を形成した後、リソグラフィ技術と異方性エッチングによりソース/ドレイン領域8に達するコンタクトホール11を形成する(図8(c))。このとき、素子分離領域2にかかるコンタクトホール11が形成されても、素子分離領域2を覆うシリコン窒化膜(トレンチ分離カバー)9aがストッパ膜として機能して素子分離領域2を保護するため、トレンチ内の埋込酸化膜の減り(埋込酸化膜上面の低下)を抑えることができる。また、第2の実施の形態と同様、コンタクトホール形成時にストッパ膜を除去する必要がないため、リークにつながる埋込酸化膜の上面低下を防止できる。
【0081】
その後、CVD法又はスパッタリング法を用いてこのコンタクトホール11内にバリア金属膜を形成し、続いてCVD法によりW等の金属膜を埋め込んでコンタクトを形成する(不図示)。
【0082】
第4の実施の形態
図9及び図10に、本発明の第4の実施の形態の製造工程断面図を示す。なお、図9(a)は図6(c)と同じ図である。
【0083】
まず、第3の実施の形態の図6(a)〜図6(c)に示す工程と同様にして図9(a)に示す構造を形成する。
【0084】
その後、リソグラフィ技術により、素子分離領域2(すなわち、トレンチ内の埋込酸化膜領域)上の領域を覆うようにパターニングされたレジスト膜51をシリコン酸化膜6上に形成する(図9(b))。レジスト膜51を形成するためのパターニングに際しては、素子分離領域のトレンチ形成の際に用いたマスクのパターンと同形状のパターンを持つマスクを用いて容易に形成することができる。
【0085】
次に、シリコン酸化膜6を異方性エッチングによりエッチバックして、ゲート電極4の側面に酸化シリコンからなるサイドウォール6aを形成する(図9(c))。このとき、レジスト膜51はマスクとして機能し、その下にシリコン酸化膜6c(トレンチ分離カバー)を残すとともに、素子分離領域2のトレンチ内の埋込酸化膜の減り(埋込酸化膜上面の低下)を防止する。
【0086】
レジスト膜51を除去した後、後に行うソース/ドレイン領域形成用のイオン注入に際してチャネリングを防止するために、シリコン酸化膜等からなる厚さ5〜30nm程度のチャネリング防止膜7を形成する(図10(a))。続いて、第1の実施の形態と同様にして、このチャネリング防止膜7を介して不純物イオン注入を行ってソース/ドレイン領域となる高濃度不純物領域8を形成し、不純物の活性化のための熱処理を行う。なお、ソース/ドレイン領域(高濃度不純物領域)8およびゲート電極4上には、第1の実施の形態と同様にしてシリサイド膜を設けてもよい。
【0087】
なお、イオン注入のチャネリング防止膜としてシリコン酸化膜7を形成する代わりに、他のチャネリング防止手段をとることができる場合、シリコン酸化膜7は設けなくともよい。この場合、ソース/ドレイン領域形成用のイオン注入は、シリコン酸化膜6のエッチバック後に連続して行い、イオン注入後、不純物活性化のための熱処理前にレジスト膜51を除去することとしてもよい。
【0088】
次に、基板の上面全体にシリコン窒化膜からなる厚さ10〜100nm程度のエッチングストッパ膜9を形成する(図10(b))。
【0089】
続いて、第1の実施の形態と同様にして、シリコン酸化膜等の層間絶縁膜10を形成した後、リソグラフィ技術と異方性エッチングによりソース/ドレイン領域8に達するコンタクトホール11を形成する(図10(c))。このとき、素子分離領域2にかかるコンタクトホール11が形成されても、トレンチ分離領域上にはサイドウォールの形成に用いた十分に厚いシリコン酸化膜からなるトレンチ分離カバー6cが形成されているため、トレンチ内の埋込酸化膜の減り(埋込酸化膜上面の低下)が防止される。
【0090】
その後、CVD法又はスパッタリング法を用いてこのコンタクトホール11内にバリア金属膜を形成し、続いてCVD法によりW等の金属膜を埋め込んでコンタクトを形成する(不図示)。
【0091】
【発明の効果】
以上の説明から明らかなように本発明によれば、素子分離領域にかかるコンタクトホールが形成されてもトレンチ内の埋込絶縁膜の減り(埋込絶縁膜上面の低下)が防止あるいは抑制されるため、コンタクトと基板との間のリークを防止することができる。また、積層膜からなるサイドウォールを形成する場合は、さらに基板表面のプラズマダメージが抑えられ、欠陥性リークの発生を防止することができる。これらの結果、素子特性が改善された半導体装置を歩留まり良く製造できる。
【図面の簡単な説明】
【図1】本発明の半導体装置の製造方法の第1の実施形態を示す工程断面図である。
【図2】本発明の半導体装置の製造方法の第1の実施形態を示す工程断面図である。
【図3】本発明の半導体装置の製造方法の第1の実施形態を示す工程断面図である。
【図4】本発明の半導体装置の製造方法の第2の実施形態を示す工程断面図である。
【図5】本発明の半導体装置の製造方法の第2の実施形態を示す工程断面図である。
【図6】本発明の半導体装置の製造方法の第3の実施形態を示す工程断面図である。
【図7】本発明の半導体装置の製造方法の第3の実施形態を示す工程断面図である。
【図8】本発明の半導体装置の製造方法の第3の実施形態を示す工程断面図である。
【図9】本発明の半導体装置の製造方法の第4の実施形態を示す工程断面図である。
【図10】本発明の半導体装置の製造方法の第4の実施形態を示す工程断面図である。
【図11】従来の半導体装置の製造方法を示す工程断面図である。
【図12】従来の半導体装置の製造方法を示す工程断面図である。
【図13】従来の半導体装置の製造方法によるコンタクトホール形成後の状態を示す断面図である。
【符号の説明】
1、101 シリコン基板
2、102 素子分離領域
4、104 ゲート電極
5、105 低濃度不純物領域
5a、105a LDD領域
6、106 シリコン酸化膜
6a、6b、106a サイドウォール
6c トレンチ分離カバー(シリコン酸化膜)
7、107 チャネリング防止膜(シリコン酸化膜)
7a シリコン酸化膜
8、108 高濃度不純物領域(ソース/ドレイン領域)
9、109 エッチングストッパ膜(シリコン窒化膜)
9a トレンチ分離カバー(シリコン窒化膜)
10、110 層間絶縁膜(シリコン酸化膜)
11、111 コンタクトホール
12、112 リーク部分
21、21a、21b シリコン酸化膜
22、22a シリコン窒化膜
22b トレンチ分離カバー(シリコン窒化膜)
31、41、51 レジスト膜
Claims (12)
- 半導体基板に形成されたトレンチと前記トレンチ内に埋め込まれた埋込絶縁膜を有するトレンチ分離構造の素子分離領域を備えた半導体装置の製造方法であって、
前記半導体基板上の前記素子分離領域に隣接する素子形成領域にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板にイオン注入を行ってLDD領域用の第1不純物拡散領域を形成する工程と、
前記ゲート電極を含む前記半導体基板の主面の全面に、第1絶縁膜及び第2絶縁膜をこの順で形成する工程と、
前記第1絶縁膜をエッチングストッパとしてエッチバックを行い、前記ゲート電極の側面上に前記第1絶縁膜を介して前記第2絶縁膜からなる第1サイドウォールを形成する工程と、
前記素子分離領域を覆うようにパターニングされたレジスト膜を形成する工程と、
前記レジスト膜をマスクとして全面エッチバックを行い前記第1絶縁膜をエッチングして、前記ゲート電極の側面上に前記第1絶縁膜からなる第2サイドウォール、および前記素子分離領域を覆う前記第1絶縁膜からなるトレンチ分離カバーを形成する工程と、
前記ゲート電極ならびに前記第1および第2サイドウォールをマスクとしてイオン注入を行ってソース/ドレイン領域用の第2不純物拡散領域を形成する工程と、
前記半導体基板の主面の全面に層間絶縁膜を形成する工程と、
前記トレンチ分離カバーがエッチングストッパとして機能する条件で前記層間絶縁膜を選択的にエッチングして、前記層間絶縁膜上面から前記第2不純物拡散領域に達するコンタクトホールを形成する工程と、を有する半導体装置の製造方法。 - 前記第2絶縁膜は、前記埋込絶縁膜と被エッチング速度が実質的に同じ材料で形成する請求項1に記載の半導体装置の製造方法。
- 前記第2絶縁膜および前記埋込絶縁膜がシリコン酸化膜からなり、前記第1絶縁膜がシリコン窒化膜からなる請求項1又は2に記載の半導体装置の製造方法。
- 前記ゲート電極を含む前記半導体基板の主面の全面に下地絶縁膜を形成する工程を有し、前記下地絶縁膜を形成した後に前記第1絶縁膜を形成する請求項1〜3のいずれか1項に記載の半導体装置の製造方法。
- 前記第2サイドウォールを形成するための全面エッチバックにおいて、前記第1絶縁膜とともに前記下地絶縁膜をエッチングして、前記ゲート電極上面および基板上面を露出させ、前記ゲート電極の側面上に前記下地絶縁膜からなる第3サイドウォールを形成する請求項4に記載の半導体装置の製造方法。
- 前記第2不純物拡散領域の形成は、少なくとも前記素子形成領域にチャネリング防止膜を形成した後、前記ゲート電極ならびに前記第1、第2および第3サイドウォールをマスクとして、前記チャネリング防止膜を介してイオン注入を行って第2不純物拡散領域を形成する請求項5に記載の半導体装置の製造方法。
- 前記第2サイドウォールを形成するための全面エッチバックにおいて、前記下地絶縁膜が残るように前記第1絶縁膜をエッチングし、前記下地絶縁膜を介してイオン注入を行ってソース/ドレイン領域用の第2不純物拡散領域を形成する請求項4に記載の半導体装置の製造方法。
- 前記下地絶縁膜上にチャネリング防止膜を形成し、前記下地絶縁膜および前記チャネリング防止膜を介してイオン注入を行ってソース/ドレイン領域用の第2不純物拡散領域を形成する請求項7に記載の半導体装置の製造方法。
- 前記第1不純物拡散領域を形成するためのイオン注入は、前記下地絶縁膜を形成した後であって前記第2絶縁膜を形成する前に行う請求項4〜8のいずれか1項に記載の半導体装置の製造方法。
- 前記第1不純物拡散領域を形成するためのイオン注入は、前記第1絶縁膜を形成した後であって前記第2絶縁膜を形成する前に行う請求項1〜9のいずれか1項に記載の半導体装置の製造方法。
- 前記コンタクトホールは、前記第2不純物拡散領域と前記素子分離領域とにまたがって形成される請求項1〜10のいずれか1項に記載の半導体装置の製造方法。
- 前記層間絶縁膜は、前記埋込絶縁膜と被エッチング速度が実質的に同じ材料で形成する請求項1〜11のいずれか1項に記載の半導体装置の製造方法。
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US6797587B1 (en) * | 2003-08-13 | 2004-09-28 | Taiwan Semiconductor Manufacturing Co., Ltd | Active region corner implantation method for fabricating a semiconductor integrated circuit microelectronic fabrication |
KR20050070627A (ko) * | 2003-12-30 | 2005-07-07 | 동부아남반도체 주식회사 | 반도체 소자 및 그 제조방법 |
JP2005209836A (ja) * | 2004-01-22 | 2005-08-04 | Toshiba Corp | 半導体装置の製造方法 |
KR101115092B1 (ko) * | 2004-07-29 | 2012-02-28 | 인텔렉츄얼 벤처스 투 엘엘씨 | 전하운송효율을 향상시키기 위한 이미지 센서 및 제조 방법 |
JP2006228950A (ja) * | 2005-02-17 | 2006-08-31 | Sony Corp | 半導体装置およびその製造方法 |
DE102005063131B4 (de) * | 2005-12-30 | 2011-12-15 | Advanced Micro Devices, Inc. | Halbleiterbauelement und Verfahren zum Reduzieren von Leckströmen, die durch eine Fehljustierung einer Kontaktstruktur hervorgerufen werden, durch Erhöhen einer Fehlertoleranz des Kontaktstrukturierungsprozesses |
KR100772833B1 (ko) * | 2006-07-21 | 2007-11-01 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 반도체 소자의 제조 방법 |
JP2008053553A (ja) * | 2006-08-25 | 2008-03-06 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
KR100840661B1 (ko) * | 2006-09-13 | 2008-06-24 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그의 제조방법 |
KR100874957B1 (ko) | 2007-02-26 | 2008-12-19 | 삼성전자주식회사 | 오프셋 스페이서를 갖는 반도체 소자의 제조방법 및 관련된소자 |
JP2009010126A (ja) * | 2007-06-27 | 2009-01-15 | Sharp Corp | 半導体装置及びその製造方法 |
JP5448082B2 (ja) | 2010-03-05 | 2014-03-19 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2012084636A (ja) * | 2010-10-08 | 2012-04-26 | Panasonic Corp | 半導体装置及びその製造方法 |
US8324058B2 (en) * | 2010-11-06 | 2012-12-04 | International Business Machines Corporation | Contacts for FET devices |
CN102931087A (zh) * | 2011-08-10 | 2013-02-13 | 无锡华润上华科技有限公司 | 半导体器件及其制造方法 |
US9111746B2 (en) * | 2012-03-22 | 2015-08-18 | Tokyo Electron Limited | Method for reducing damage to low-k gate spacer during etching |
CN103811314B (zh) * | 2012-11-08 | 2017-06-13 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
US9379106B2 (en) | 2013-08-22 | 2016-06-28 | Samsung Electronics Co., Ltd. | Semiconductor devices having 3D channels, and methods of fabricating semiconductor devices having 3D channels |
KR102025309B1 (ko) | 2013-08-22 | 2019-09-25 | 삼성전자 주식회사 | 반도체 장치 및 그 제조 방법 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07122737A (ja) * | 1993-10-22 | 1995-05-12 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
JPH08335698A (ja) * | 1995-06-07 | 1996-12-17 | Sony Corp | 半導体装置の製造方法 |
JPH1168094A (ja) * | 1997-08-11 | 1999-03-09 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
JPH11340456A (ja) * | 1998-05-22 | 1999-12-10 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP2000012687A (ja) * | 1998-06-23 | 2000-01-14 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
JP2000150873A (ja) * | 1998-11-12 | 2000-05-30 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Family Cites Families (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4855247A (en) * | 1988-01-19 | 1989-08-08 | Standard Microsystems Corporation | Process for fabricating self-aligned silicide lightly doped drain MOS devices |
JPH0697190A (ja) | 1992-09-17 | 1994-04-08 | Sanyo Electric Co Ltd | Mosトランジスタの製造方法 |
JP3238551B2 (ja) | 1993-11-19 | 2001-12-17 | 沖電気工業株式会社 | 電界効果型トランジスタの製造方法 |
JPH0927619A (ja) * | 1995-07-12 | 1997-01-28 | Sony Corp | 半導体装置の製造方法 |
US5783475A (en) * | 1995-11-13 | 1998-07-21 | Motorola, Inc. | Method of forming a spacer |
US5714413A (en) * | 1995-12-11 | 1998-02-03 | Intel Corporation | Method of making a transistor having a deposited dual-layer spacer structure |
JPH1117166A (ja) * | 1997-06-23 | 1999-01-22 | Nec Corp | 半導体装置の製造方法 |
JPH1140766A (ja) * | 1997-07-16 | 1999-02-12 | Fujitsu Ltd | 半導体装置、dram、フラッシュメモリ、およびその製造方法 |
US5851890A (en) * | 1997-08-28 | 1998-12-22 | Lsi Logic Corporation | Process for forming integrated circuit structure with metal silicide contacts using notched sidewall spacer on gate electrode |
US5972760A (en) * | 1997-09-05 | 1999-10-26 | Advanced Micro Devices, Inc. | Method of manufacturing a semiconductor device containing shallow LDD junctions |
US6018180A (en) * | 1997-12-23 | 2000-01-25 | Advanced Micro Devices, Inc. | Transistor formation with LI overetch immunity |
US6074922A (en) * | 1998-03-13 | 2000-06-13 | Taiwan Semiconductor Manufacturing Company | Enhanced structure for salicide MOSFET |
TW437052B (en) * | 1998-03-30 | 2001-05-28 | United Microelectronics Corp | Manufacturing method for electrostatic protection circuit with reduced photomask processing |
GB9815654D0 (en) | 1998-07-17 | 1998-09-16 | Lucas Ind Plc | Fuel injector |
JP2000260953A (ja) * | 1998-11-10 | 2000-09-22 | Texas Instr Inc <Ti> | ソースとドレイン端子用の拡大されたコンタクト領域を有するゲートデバイス及びその製造方法 |
US6153483A (en) * | 1998-11-16 | 2000-11-28 | United Microelectronics Corp. | Method for manufacturing MOS device |
US6235606B1 (en) * | 1999-01-04 | 2001-05-22 | United Microelectronics Corp. | Method of fabricating shallow trench isolation |
US6133105A (en) * | 1999-04-27 | 2000-10-17 | United Microelectronics Corp. | Method of manufacturing borderless contact hole including a silicide layer on source/drain and sidewall of trench isolation structure |
TW410387B (en) * | 1999-05-18 | 2000-11-01 | United Microelectronics Corp | Fabrication of a semiconductor device |
US6200840B1 (en) * | 1999-06-25 | 2001-03-13 | United Microelectronics Corp. | Method for producing PMOS devices |
US6140192A (en) * | 1999-06-30 | 2000-10-31 | United Microelectronics Corp. | Method for fabricating semiconductor device |
US6255152B1 (en) * | 1999-10-01 | 2001-07-03 | United Microelectronics Corp. | Method of fabricating CMOS using Si-B layer to form source/drain extension junction |
US6165857A (en) * | 1999-12-21 | 2000-12-26 | United Micoelectronics Corp. | Method for forming a transistor with selective epitaxial growth film |
JP2001189380A (ja) * | 1999-12-28 | 2001-07-10 | Nec Corp | 半導体装置の製造方法及び半導体装置 |
KR20010066327A (ko) | 1999-12-31 | 2001-07-11 | 박종섭 | 듀얼 게이트전극 제조방법 |
US6297112B1 (en) * | 2000-02-04 | 2001-10-02 | United Microelectronics Corp. | Method of forming a MOS transistor |
US6391732B1 (en) * | 2000-06-16 | 2002-05-21 | Chartered Semiconductor Manufacturing Ltd. | Method to form self-aligned, L-shaped sidewall spacers |
US6291351B1 (en) * | 2000-06-28 | 2001-09-18 | International Business Machines Corporation | Endpoint detection in chemical-mechanical polishing of cloisonne structures |
US6316304B1 (en) * | 2000-07-12 | 2001-11-13 | Chartered Semiconductor Manufacturing Ltd. | Method of forming spacers of multiple widths |
US6432784B1 (en) * | 2001-03-12 | 2002-08-13 | Advanced Micro Devices, Inc. | Method of forming L-shaped nitride spacers |
US6440875B1 (en) * | 2001-05-02 | 2002-08-27 | Taiwan Semiconductor Manufacturing Co., Ltd | Masking layer method for forming a spacer layer with enhanced linewidth control |
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07122737A (ja) * | 1993-10-22 | 1995-05-12 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
JPH08335698A (ja) * | 1995-06-07 | 1996-12-17 | Sony Corp | 半導体装置の製造方法 |
JPH1168094A (ja) * | 1997-08-11 | 1999-03-09 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
JPH11340456A (ja) * | 1998-05-22 | 1999-12-10 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP2000012687A (ja) * | 1998-06-23 | 2000-01-14 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
JP2000150873A (ja) * | 1998-11-12 | 2000-05-30 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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