JP4733869B2 - 半導体装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、トレンチ分離構造を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の高集積化に伴い、素子構造の微細化とともに素子分離構造に対しても微細化が求められている。そこで、従来のＬＯＣＯＳ法に代わり、より微細な素子分離構造の形成に適したトレンチ分離（Trench Isolation）法が提案されている。
【０００３】
トレンチ分離法による素子分離構造の形成は次のようにして行われている。まず、半導体基板を素子間の隔離に必要な深さまでエッチングして凹部、すなわちトレンチ（trench）を形成し、次にこのトレンチを埋め込むようにシリコン酸化膜等の絶縁膜を形成した後、化学的機械的研磨（ＣＭＰ）等により平坦化処理を行いトレンチ内以外の絶縁膜を除去して、トレンチ内に埋め込まれた絶縁膜（埋込絶縁膜）で構成される素子分離領域を形成している。
【０００４】
従来、ＳＲＡＭ等の半導体記憶装置の製造において、このようなトレンチ分離構造が形成された半導体基板上には、次のようにしてトランジスタが形成されていた。
【０００５】
図１１〜１３に、ＬＤＤ（Lightly Doped Drain）構造を有するＭＯＳトランジスタの工程断面図を示す。
【０００６】
まず、トレンチ分離構造の素子分離領域１０２が形成されたシリコン基板１０１上に、ゲート絶縁膜となる熱酸化膜（不図示）を形成した後、不純物導入多結晶シリコン層を形成し、この多結晶シリコン層をリソグラフィ技術とエッチング技術によりパターニングしてゲート電極１０４を形成する（図１１（ａ））。
【０００７】
次に、ゲート電極１０４をマスクとして、低いドース量の不純物イオン注入を行って、基板とは反対導電型のＬＤＤ領域用の低濃度不純物領域１０５を形成する（図１１（ｂ））。
【０００８】
続いて、ゲート電極１０４を覆うシリコン酸化膜１０６を形成し（図１１（ｃ））、このシリコン酸化膜１０６をエッチバックしてゲート電極１０４の側面に酸化シリコンからなるサイドウォール１０６ａを形成する（図１２（ａ））。このエッチバック（以下適宜「サイドウォールエッチバック」という。）は、シリコン酸化膜１０６を異方性エッチングしてゲート電極１０４及びシリコン基板１０１の上面が露出するように行われる。その際、基板表面上のシリコン酸化膜を完全に除去するために行うオーバーエッチングにより、素子分離領域１０２のトレンチ内のシリコン酸化膜からなる埋込絶縁膜がエッチングされ、結果、この埋込絶縁膜の上面が基板平面より低くなる。
【０００９】
次に、後に行うソース／ドレイン領域形成用のイオン注入に際してチャネリングを防止するために、シリコン酸化膜からなるチャネリング防止膜１０７を形成する（図１２（ｂ））。続いて、このチャネリング防止膜１０７を介して高いドース量の不純物イオン注入を行って、ソース／ドレイン領域となる高濃度不純物領域１０８を形成する。その際、ゲート電極１０４とサイドウォール１０６ａがマスクとして機能し、サイドウォール１０６ａ下の低濃度不純物領域１０５をＬＤＤ領域１０５ａとするＬＤＤ構造が形成される。
【００１０】
次に、シリコン窒化膜からなるエッチングストッパ膜１０９を形成した後、シリコン酸化膜等の層間絶縁膜１１０を形成する（図１２（ｃ））。
【００１１】
次いで、リソグラフィ技術とエッチング技術によりソース／ドレイン領域１０８に達するコンタクトホール１１１を形成する（図１３（ａ））。その後、スパッタリング法を用いてこのコンタクトホール内にバリア金属膜を形成し、続いてＣＶＤ法によりＷ等の金属膜を埋め込んでコンタクトを形成する（不図示）。
【００１２】
【発明が解決しようとする課題】
近年の微細化・高集積化の要請から、素子分離領域とコンタクトとをより近接して配置し、かつ、短チャンネル効果抑制等のためソース／ドレイン領域の接合深さをより浅く形成する必要性がますます高くなってきた。
【００１３】
素子分離領域とコンタクトをより近接して配置しようとすると、コンタクトホール形成工程において、目合わせズレ等によりコンタクトホール１１１が素子分離領域にかかるように形成されやすくなる。このとき、ソース／ドレイン領域の接合深さが浅く形成されていると、図１３（ｂ）に示すように、コンタクトと基板との間でリークが発生するという問題が生じる。
【００１４】
この問題は、ソース／ドレイン領域の接合深さをより浅く形成する設計において、図１２（ａ）に示すように、サイドウォールエッチバックの際、オーバーエッチングによって素子分離領域１０２のトレンチ内の埋込絶縁膜上面が基板平面より低下することに起因している。通常、オーバーエッチングは、被エッチング膜の厚さ分のエッチングを行った後に、被エッチング膜の厚さの５０％以上の同膜がエッチング可能なように行われ、被エッチング膜が厚いほど長くエッチングが行われることとなる。サイドウォール形成用のシリコン酸化膜１０６は１００ｎｍ程度以上のかなりの厚さを有するため、サイドウォールエッチバックを長時間行うことになる。結果、素子分離領域の埋込絶縁膜上面は深い位置まで低下することとなる。さらに、ソース／ドレイン領域上にシリサイド膜を形成する場合は、その前処理である基板上の酸化膜除去処理によって埋め込み絶縁膜上面がより一層深い位置まで低下する。
【００１５】
このように素子分離領域の埋込絶縁膜上面が基板平面より低下していると、このような素子分離領域１０２にかかるコンタクトホール１１１が形成される場合、エッチングストッパ膜１０９等のホール底の絶縁膜除去時のオーバーエッチングによってさらにトレンチ内の埋込絶縁膜がエッチングされ、ソース／ドレイン領域１０８の接合深さより低い（深い）位置まで彫り込まれてしまう。このソース／ドレイン領域１０８の接合深さより深く彫り込まれた部分１１２でコンタクトと基板間のリークが発生する。ソース／ドレイン領域の接合深さをより浅く形成しようとするほど、このリークは発生しやすくなる。
【００１６】
また、ドライエッチングによるサイドウォールエッチバック時のオーバーエッチ時間の長時間化は、上記リークの発生原因となることに加え、基板表面へのプラズマ衝突により結晶欠陥が形成しやすくなることから、欠陥性リークの発生等、素子特性低下の原因となり得る。
【００１７】
そこで本発明の目的は、前記の素子分離領域におけるコンタクトと基板間リークの発生が防止され、あるいはさらにドライエッチングによる基板表面へのプラズマダメージが抑えられ、前記の欠陥性リークの発生が防止された良好な素子特性を有する半導体装置を歩留まり良く製造可能な方法を提供することにある。
【００１８】
【課題を解決するための手段】
第１の発明は、半導体基板に形成されたトレンチと前記トレンチ内に埋め込まれた埋込絶縁膜を有するトレンチ分離構造の素子分離領域を備えた半導体装置の製造方法であって、前記半導体基板上の前記素子分離領域に隣接する素子形成領域にゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板にイオン注入を行ってＬＤＤ領域用の第１不純物拡散領域を形成する工程と、前記ゲート電極を含む前記半導体基板の主面の全面に、第１絶縁膜及び第２絶縁膜をこの順で形成する工程と、前記第１絶縁膜をエッチングストッパとしてエッチバックを行い、前記ゲート電極の側面上に前記第１絶縁膜を介して前記第２絶縁膜からなる第１サイドウォールを形成する工程と、前記素子分離領域を覆うようにパターニングされたレジスト膜を形成する工程と、前記レジスト膜をマスクとして全面エッチバックを行い前記第１絶縁膜をエッチングして、前記ゲート電極の側面上に前記第１絶縁膜からなる第２サイドウォール、および前記素子分離領域を覆う前記第１絶縁膜からなるトレンチ分離カバーを形成する工程と、前記ゲート電極ならびに前記第１および第２サイドウォールをマスクとしてイオン注入を行ってソース／ドレイン領域用の第２不純物拡散領域を形成する工程と、前記半導体基板の主面の全面に層間絶縁膜を形成する工程と、前記トレンチ分離カバーがエッチングストッパとして機能する条件で前記層間絶縁膜を選択的にエッチングして、前記層間絶縁膜上面から前記第２不純物拡散領域に達するコンタクトホールを形成する工程と、を有する半導体装置の製造方法に関する。
【００２１】
第２の発明は、前記第２絶縁膜は、前記埋込絶縁膜と被エッチング速度が実質的に同じ材料で形成する第１の発明の半導体装置の製造方法に関する。
【００２３】
第３の発明は、前記第２絶縁膜および前記埋込絶縁膜がシリコン酸化膜からなり、前記第１絶縁膜がシリコン窒化膜からなる第１又は第２の発明の半導体装置の製造方法に関する。
【００２４】
第４の発明は、前記ゲート電極を含む前記半導体基板の主面の全面に下地絶縁膜を形成する工程を有し、前記下地絶縁膜を形成した後に前記第１絶縁膜を形成する第１〜第３のいずれかの発明の半導体装置の製造方法に関する。
【００２５】
第５の発明は、前記第２サイドウォールを形成するための全面エッチバックにおいて、前記第１絶縁膜とともに前記下地絶縁膜をエッチングして、前記ゲート電極上面および基板上面を露出させ、前記ゲート電極の側面上に前記下地絶縁膜からなる第３サイドウォールを形成する第４の発明の半導体装置の製造方法に関する。
【００２６】
第６の発明は、前記第２不純物拡散領域の形成は、少なくとも前記素子形成領域にチャネリング防止膜を形成した後、前記ゲート電極ならびに前記第１、第２および第３サイドウォールをマスクとして、前記チャネリング防止膜を介してイオン注入を行って第２不純物拡散領域を形成する第５の発明の半導体装置の製造方法に関する。
【００２７】
第７の発明は、前記第２サイドウォールを形成するための全面エッチバックにおいて、前記下地絶縁膜が残るように前記第１絶縁膜をエッチングし、前記下地絶縁膜を介してイオン注入を行ってソース／ドレイン領域用の第２不純物拡散領域を形成する第４の発明の半導体装置の製造方法に関する。
【００２８】
第８の発明は、前記下地絶縁膜上にチャネリング防止膜を形成し、前記下地絶縁膜および前記チャネリング防止膜を介してイオン注入を行ってソース／ドレイン領域用の第２不純物拡散領域を形成する第７の発明の半導体装置の製造方法に関する。
【００２９】
第９の発明は、前記第１不純物拡散領域を形成するためのイオン注入は、前記下地絶縁膜を形成した後であって前記第２絶縁膜を形成する前に行う第４〜第８のいずれかの発明の半導体装置の製造方法に関する。
【００３０】
第１０の発明は、前記第１不純物拡散領域を形成するためのイオン注入は、前記第１絶縁膜を形成した後であって前記第２絶縁膜を形成する前に行う第１〜第９のいずれかの発明の半導体装置の製造方法に関する。
【００３１】
第１１の発明は、前記コンタクトホールは、前記第２不純物拡散領域と前記素子分離領域とにまたがって形成される第１〜第１０のいずれかの発明の半導体装置の製造方法に関する。
【００４０】
第１２の発明は、前記層間絶縁膜は、前記埋込絶縁膜と被エッチング速度が実質的に同じ材料で形成する第１〜第１１のいずれかの発明の半導体装置の製造方法に関する。
【００４１】
本発明によれば、素子分離領域にまたがるコンタクトホールが形成された場合であってもトレンチ内の埋込絶縁膜の減り（埋込絶縁膜上面の低下）が防止あるいは抑制されるため、コンタクトと基板との間のリークを防止することができる。その結果、素子特性が改善された半導体装置を歩留まり良く製造できる。
【００４２】
第１〜第３の発明によれば、第１サイドウォールの形成工程の前に素子分離領域を含む基板全面にストッパ膜を形成しているため、第１サイドウォールの形成工程のエッチバックにより、素子分離領域の埋込絶縁膜がエッチングされることがない。そのため、後に基板全面に形成した層間絶縁膜に、素子分離領域にまたがるようにコンタクトホールが形成された場合であっても、最終的な埋込絶縁膜の減りを抑えることができる。また、そのストッパ膜は、第１サイドウォール形成工程のエッチバックにおいてストッパ膜として機能し、基板表面を保護することができるため、エッチバックによる基板表面のプラズマダメージを防止でき、欠陥性リークの発生を抑えることができる。
【００４３】
第３、第１５及び第２１の発明によれば、層間絶縁膜の形成前に素子分離領域を覆うトレンチ分離カバーを設けるため、素子分離領域にまたがるように層間絶縁膜にコンタクトホールが形成された場合であっても、このトレンチ分離カバーがストッパ膜として機能して素子分離領域が保護され、埋込絶縁膜の減りを防止することができる。
【００４４】
第１６の発明によれば、サイドウォールの形成工程のエッチバック前に素子分離領域を覆うトレンチ分離カバーを形成するため、素子分離領域にまたがるように層間絶縁膜にコンタクトホールが形成された場合であっても、このトレンチ分離カバーにより素子分離領域が保護され、埋込絶縁膜の減りを防止することができる。また、このトレンチ分離カバーは、サイドウォール形成用の絶縁膜で形成するため、別途に成膜工程を付加する必要がなく、簡便に形成することができる。
【００４５】
【発明の実施の形態】
以下、本発明の好適な実施の形態について説明する。
【００４６】
第１の実施の形態
本発明の第１の実施の形態を図面を用いて説明する。図１〜３は、ＬＤＤ構造を有するＭＯＳトランジスタの製造工程断面図を示す。
【００４７】
まず、半導体基板１の所定の領域に、通常の方法でトレンチ内に埋め込まれたシリコン酸化膜（埋込酸化膜）で構成される素子分離領域（トレンチ分離領域）２を形成する。
【００４８】
このシリコン基板１上に、ゲート絶縁膜となる厚さ２〜１５ｎｍ程度の熱酸化膜（不図示）を形成した後、厚さ１００〜２００ｎｍ程度の不純物導入多結晶シリコン層を形成し、この多結晶シリコン層をリソグラフィ技術とエッチング技術によりパターニングしてゲート電極４を形成する（図１（ａ））。なお、不純物導入多結晶シリコン膜上にＷシリサイド膜等のシリサイド膜、及びシリコン酸化膜等の絶縁膜を形成した後にパターニングを行って、ゲート電極上にシリサイド膜およびキャップ絶縁膜を設けてもよい。
【００４９】
次に、ゲート電極４をマスクとして、５〜５０ｋｅＶ、１×１０12〜５×１０14／ｃｍ2 程度の比較的低いドース量の不純物イオン注入を行って、基板とは反対導電型のＬＤＤ領域用の低濃度不純物領域５を形成する（図２（ｂ））。その際、ｐ型不純物としてはホウ素（Ｂ）やＢＦ2、ｎ型不純物としてはリン（Ｐ）やヒ素（Ａｓ）を用いることができる。なお、低濃度不純物領域５は、後に形成するシリコン酸化膜２１を形成した後、このシリコン酸化膜２１を介してイオン注入を行って形成してもよく、また、後に形成するシリコン窒化膜２２を形成した後、このシリコン窒化膜２２とシリコン酸化膜２１を介してイオン注入を行って形成することもできる。
【００５０】
次に、ゲート電極４を覆うように基板の上面全体にＣＶＤ法により厚さ５〜１０ｎｍ程度のシリコン酸化膜２１を形成し、この上に厚さ５〜１０ｎｍ程度のシリコン窒化膜２２を積層する。続いて、基板全面にＣＶＤ法により厚さ５０〜２００ｎｍ程度のシリコン酸化膜６を形成する（図１（ｃ））。例えば、シリコン酸化膜２１、シリコン窒化膜２２及びシリコン酸化膜６の厚さは、それぞれ１０ｎｍ、１０ｎｍ、１００ｎｍに設定することができる。
【００５１】
次に、このシリコン酸化膜６を、シリコン窒化膜２２をエッチングストッパとして異方性エッチングによりエッチバックしてゲート電極側面にシリコン酸化膜２１ａ及びシリコン窒化膜２２ａを介してサイドウォール６ａを形成する（図２（ａ））。続いて、サイドウォール６ａをマスクとしてウェットエッチング或いはドライエッチングを行ってシリコン窒化膜２２及びシリコン酸化膜２１を除去し、ゲート電極４及びシリコン基板の上面を露出させる。結果、ゲート電極４の側面にシリコン酸化膜２１ａ、シリコン窒化膜２２ａ、シリコン酸化膜６ａがこの順で積層された積層膜からなるサイドウォール６ｂが形成される（図２（ｂ））。このとき、シリコン窒化膜２２及びシリコン酸化膜２１は薄いため、従来技術のように厚い酸化膜を一度にエッチバックしてサイドウォールを形成する場合に比べてオーバーエッチ量を小さくでき、そのため、素子分離領域２のトレンチ内の埋込酸化膜の減り（埋込酸化膜上面の低下）を抑えることができる。また、このようにオーバーエッチ量が小さいと、ドライエッチングのプラズマ雰囲気にさらされる時間が短いため、基板表面のプラズマダメージを低減することができる。
【００５２】
なお、シリコン酸化膜２１は、窒化膜を基板上に直接形成した際に生じ得る界面準位を防止する目的で下地絶縁膜として設けているが、ゲートエッチング後にゲート酸化膜が基板表面に残存する場合、若しくは、基板との間に界面準位を作らず且つシリコン酸化膜６のエッチバック時にエッチングストッパとして働く絶縁物をシリコン窒化膜２２の代わりに形成する場合は、シリコン酸化膜２１は設けなくてもよい。
【００５３】
また、シリコン窒化膜２２をエッチング除去する際、シリコン酸化膜２１は残してもよい。この場合、残したシリコン酸化膜２１が十分な厚さを持つときは後述のソース／ドレイン領域形成用のイオン注入に用いるチャネリング防止膜とすることができる。あるいは、シリコン窒化膜２２除去後のシリコン酸化膜２１上に別途にシリコン酸化膜等の絶縁膜を積層し、この積層膜をチャネリング防止膜とすることもできる。シリコン酸化膜２１を残すことにより、基板表面がドライエッチングのプラズマ雰囲気にさらされないため、基板表面にプラズマダメージを受けることがない。
【００５４】
次に、後に行うソース／ドレイン領域形成用のイオン注入に際してチャネリングを防止するために、シリコン酸化膜等からなる厚さ５〜３０ｎｍ程度のチャネリング防止膜７を形成する。なお、このチャネリング防止膜７は、他のチャネリング防止手段を採ることができる場合は設けなくともよい。続いて、このチャネリング防止膜７を介して、５〜６０ｋｅＶ、５×１０14〜７×１０15／ｃｍ2 程度の比較的高いドース量の不純物イオン注入を行って、ソース／ドレイン領域となる高濃度不純物領域８を形成する（図２（ｃ））。その際、ゲート電極４とサイドウォール６ａがマスクとして機能し、サイドウォール６ａ下の低濃度不純物領域５をＬＤＤ領域５ａとするＬＤＤ構造が形成される。このとき、ｐ型不純物としてはホウ素（Ｂ）やＢＦ2、ｎ型不純物としてはリン（Ｐ）やヒ素（Ａｓ）を用いることができる。高濃度不純物領域の形成後、８００〜１０００℃程度の熱処理により不純物の活性化を行う。最終的に形成されるソース／ドレイン領域の接合深さは０．１〜０．２μｍ程度に設定される。
【００５５】
ソース／ドレイン領域（高濃度不純物領域）８およびゲート電極４上にはシリサイド膜を設けてもよく、例えば次のようにして形成することができる。
【００５６】
まず、チャネリング防止膜７を除去して基板およびゲート電極の上面を露出させるためウェットエッチングを行う。その際、素子分離領域２の埋込酸化膜の上部もエッチングされることとなるが、チャネリング防止膜７は薄いためその影響は少ない。
【００５７】
その後、この基板上にスパッタリング法でＣｏ等の金属膜を形成する。次いで、６００〜８００℃程度で熱処理を行い、金属膜とゲート電極の多結晶シリコン、及びソース／ドレイン領域のシリコンとの間でシリサイド化反応を生じさせ素子分離領域やサイドウォール上等の未反応金属膜はエッチング除去する。その結果、自己整合的にシリサイド膜がゲート電極上、及びソース／ドレイン上に形成される。なお、ゲート電極上にキャップ絶縁膜が設けられている場合は、ゲート電極上にはシリサイド膜は形成されない。
【００５８】
次に、基板の上面全体にシリコン窒化膜からなる厚さ１０〜１００ｎｍ程度のエッチングストッパ膜９を形成した後、続いてシリコン酸化膜等の厚さ３００〜１０００ｎｍ程度の層間絶縁膜１０を形成する（図３（ａ））。
【００５９】
次に、リソグラフィ技術と異方性エッチングによりソース／ドレイン領域（高濃度不純物領域）８に達するコンタクトホール１１を形成する（図３（ｂ））。その際、ストッパ膜９で一旦エッチングを止め、次いでストッパ膜９とチャンリング防止膜７をエッチング除去する。その後、ＣＶＤ法又はスパッタリング法を用いてこのコンタクトホール１１内にバリア金属膜を形成し、続いてＣＶＤ法によりＷ等の金属膜を埋め込んでコンタクトを形成する（不図示）。
【００６０】
上述の方法によれば、サイドウォール形成工程において、素子分離領域２のトレンチ内の埋込酸化膜の減り（埋込酸化膜上面の低下）が抑えられているため（図２（ａ）、（ｂ））、素子分離領域２にかかるコンタクトホールが形成された場合、エッチングストッパ膜９等のホール底の絶縁膜除去時のオーバーエッチングによってトレンチ内の埋込酸化膜が深く彫り込まれることがなく、コンタクトと基板間のリークを防止することができる。
【００６１】
第２の実施の形態
図４〜５に、本発明の第２の実施の形態の製造工程断面図を示す。なお、図４（ａ）は図２（ａ）と同じ図である。
【００６２】
まず、第１の実施の形態の図１（ａ）〜図２（ａ）に示す工程と同様にして図４（ａ）に示す構造を形成する。
【００６３】
その後、リソグラフィ技術により、素子分離領域２（すなわち、トレンチ内の埋込酸化膜領域）上の領域を覆うようにパターニングされたレジスト膜３１をシリコン窒化膜２２上に形成する（図４（ｂ））。レジスト膜３１を形成するためのパターニングに際しては、素子分離領域のトレンチ形成の際に用いたマスクのパターンと同形状のパターンを持つマスクを用いて容易に形成することができる。
【００６４】
続いて、サイドウォール６ａをマスクとしてドライエッチングによってシリコン窒化膜２２及びシリコン酸化膜２１をエッチング除去し、ゲート電極４及びシリコン基板の上面を露出させる。結果、ゲート電極４の側面にシリコン酸化膜２１ａ、シリコン窒化膜２２ａ、シリコン酸化膜６ａがこの順で積層された積層膜からなるサイドウォール６ｂが形成されるとともに、レジスト膜３１下にシリコン酸化膜２１ｂ及びシリコン窒化膜２２ｂ（トレンチ分離カバー）が残る（図４（ｃ））。このとき、レジスト膜３１はマスクとして機能し、シリコン窒化膜２２ｂを残す。また、このとき、第１の実施の形態にて説明したように従来技術と比較して基板表面のダメージが低減される。
【００６５】
次に、レジスト膜３１を除去した後、後に行うソース／ドレイン領域形成用イオン注入時のチャネリング防止膜として、厚さ５〜３０ｎｍ程度のシリコン酸化膜７を形成する。なお、このシリコン酸化膜７は、他のチャネリング防止手段をとることができる場合には設けなくともよい。続いて、第１の実施の形態と同様にして、シリコン酸化膜７を介して不純物イオン注入を行い、ソース／ドレイン領域となる高濃度不純物領域８を形成し、その後不純物活性化のための熱処理を行う（図５（ａ））。
【００６６】
なお、上記のようにチャネリング防止膜としてシリコン酸化膜７を設ける代わりに、シリコン窒化膜２２をドライエッチングによって除去する時にシリコン酸化膜２１でエッチングを止め、このシリコン酸化膜２１をチャネリング防止膜の代わりとすることもできる。この場合、ソース／ドレイン形成用のイオン注入は、ドライエッチング後に連続して行い、レジスト３１はイオン注入後、不純物活性化のための熱処理を行う前に除去することとしてもよい。さらに、シリコン窒化膜２２をドライエッチングによって除去する時に、シリコン酸化膜２１でエッチングを止め、その後レジスト３１を除去し、シリコン酸化膜２１上に別途にシリコン酸化膜等の絶縁膜を積層し、この積層絶縁膜をチャネリング防止膜として用いてソース／ドレイン形成用のイオン注入を行うこともできる。このように、シリコン窒化膜２２のドライエッチング除去において、シリコン酸化膜２１を基板表面に残存させることにより、基板表面はドライエッチングのプラズマ雰囲気にさらされることがなく、基板表面へのプラズマダメージを低減させることができる。
【００６７】
また、上記のように形成したソース／ドレイン領域およびゲート電極の上面には、第１の実施の形態と同様にして金属シリサイド膜を設けてもよい。
【００６８】
次に、シリコン酸化膜等の厚さ３００〜１０００ｎｍ程度の層間絶縁膜１０を形成した後、リソグラフィ技術と異方性エッチングによりソース／ドレイン領域８に達するコンタクトホール１１を形成する（図５（ｂ））。このとき、素子分離領域２にかかるコンタクトホール１１が形成されても、素子分離領域２を覆うシリコン窒化膜（トレンチ分離カバー）２２ｂがストッパ膜として機能して素子分離領域２を保護するため、トレンチ内の埋込酸化膜の減り（埋込酸化膜上面の低下）を抑えることができる。また、コンタクトホール形成用のエッチングストッパ膜を形成する必要がなく、成膜工程の削減によって、製造コスト低減に寄与する。
【００６９】
その後、ＣＶＤ法又はスパッタリング法を用いてこのコンタクトホール１１内にバリア金属膜を形成し、続いてＣＶＤ法によりＷ等の金属膜を埋め込んでコンタクトを形成する（不図示）。
【００７０】
第１の実施の形態では、コンタクトホール形成時のストッパ膜９およびチャネリング防止膜７をエッチング除去する際、オーバーエッチによって若干、素子分離領域２の埋込酸化膜上面が低下する（図３（ｂ））。この埋込酸化膜上面の低下は、従来技術に比較して十分に小さいため、この埋込酸化膜上面が拡散領域８の深さより浅い限り問題はない。しかしながら、より一層の素子の微細化により拡散領域の深さがさらに浅くなった場合は、この若干の上面低下もリークにつながる虞がある。これに対して、第２の実施形態では、コンタクトホールの形成時においても素子分離領域２の埋込酸化膜上面が全く低下しないため（図５（ｂ））、より浅い拡散領域を有しながらリークが防止された素子を形成することができる。
【００７１】
第３の実施の形態
図６〜８に、本発明の第３の実施の形態の製造工程断面図を示す。
【００７２】
まず、半導体基板１の所定の領域に、通常の方法でトレンチ内に埋め込まれたシリコン酸化膜（埋込酸化膜）で構成される素子分離領域（トレンチ分離領域）２を形成する。
【００７３】
このシリコン基板１上に、第１の実施の形態と同様にして、ゲート絶縁膜となる熱酸化膜（不図示）を形成した後、不純物導入多結晶シリコン層を形成し、この多結晶シリコン層をリソグラフィ技術とエッチング技術によりパターニングしてゲート電極４を形成する（図６（ａ））。
【００７４】
次に、第１の実施の形態と同様にして、ゲート電極４をマスクとして不純物イオン注入を行って、基板とは反対導電型のＬＤＤ領域用の低濃度不純物領域５を形成する（図６（ｂ））。
【００７５】
次に、ＣＶＤ法により、基板の上面全体にゲート電極４を覆う厚さ５０〜２００ｎｍ程度のシリコン酸化膜６を形成し（図６（ｃ））、このシリコン酸化膜６をエッチバックしてゲート電極４の側面に酸化シリコンからなるサイドウォール６ａを形成する（図７（ａ））。このエッチバックは、シリコン酸化膜６を異方性エッチングしてゲート電極４及びシリコン基板１の上面が露出するように行われる。
【００７６】
次に、後に行うソース／ドレイン領域形成用のイオン注入に際してチャネリングを防止するために、シリコン酸化膜等からなる厚さ５〜３０ｎｍ程度のチャネリング防止膜７を形成する。このチャネリング防止膜７は、他のチャネリング防止手段を採ることができる場合は設けなくともよい。続いて、第１の実施の形態と同様にして、このチャネリング防止膜７を介して不純物イオン注入を行ってソース／ドレイン領域となる高濃度不純物領域８を形成し、不純物の活性化のための熱処理を行う（図７（ｂ））。なお、ソース／ドレイン領域およびゲート電極上には、第１の実施の形態と同様にしてシリサイド膜を設けてもよい。
【００７７】
次に、基板の上面全体にシリコン窒化膜からなる厚さ１０〜１００ｎｍ程度のエッチングストッパ膜９を形成する（図７（ｃ））。
【００７８】
その後、リソグラフィ技術により、素子分離領域２（すなわち、トレンチ内の埋込酸化膜領域）上の領域を覆うようにパターニングされたレジスト膜４１をシリコン窒化膜９上に形成する（図８（ａ））。レジスト膜４１を形成するためのパターニングに際しては、素子分離領域のトレンチ形成の際に用いたマスクのパターンと同形状のパターンを持つマスクを用いて容易に形成することができる。
【００７９】
続いて、ドライエッチングによってシリコン窒化膜９及びシリコン酸化膜７をエッチング除去してゲート電極４及びシリコン基板の上面を露出させ、その後、レジスト膜４１を除去する。結果、素子分離領域を覆うシリコン酸化膜７ａ及びシリコン窒化膜９ａ（トレンチ分離カバー）が残る（図８（ｂ））。このエッチングの際、レジスト膜４１はマスクとして機能し、シリコン窒化膜９ａを残す。なお、図８（ｂ）では、ドライエッチングによりシリコン窒化膜９と共にシリコン酸化膜７を除去しているが、シリコン窒化膜９の除去時にドライエッチングをシリコン酸化膜９で止め、基板表面にシリコン酸化膜７を残存させることとしてもよい。この場合、基板表面はドライエッチングのプラズマ雰囲気にさらされることがなく、基板表面へのプラズマダメージを低減させることができる。
【００８０】
次に、シリコン酸化膜等の厚さ３００〜１０００ｎｍ程度の層間絶縁膜１０を形成した後、リソグラフィ技術と異方性エッチングによりソース／ドレイン領域８に達するコンタクトホール１１を形成する（図８（ｃ））。このとき、素子分離領域２にかかるコンタクトホール１１が形成されても、素子分離領域２を覆うシリコン窒化膜（トレンチ分離カバー）９ａがストッパ膜として機能して素子分離領域２を保護するため、トレンチ内の埋込酸化膜の減り（埋込酸化膜上面の低下）を抑えることができる。また、第２の実施の形態と同様、コンタクトホール形成時にストッパ膜を除去する必要がないため、リークにつながる埋込酸化膜の上面低下を防止できる。
【００８１】
その後、ＣＶＤ法又はスパッタリング法を用いてこのコンタクトホール１１内にバリア金属膜を形成し、続いてＣＶＤ法によりＷ等の金属膜を埋め込んでコンタクトを形成する（不図示）。
【００８２】
第４の実施の形態
図９及び図１０に、本発明の第４の実施の形態の製造工程断面図を示す。なお、図９（ａ）は図６（ｃ）と同じ図である。
【００８３】
まず、第３の実施の形態の図６（ａ）〜図６（ｃ）に示す工程と同様にして図９（ａ）に示す構造を形成する。
【００８４】
その後、リソグラフィ技術により、素子分離領域２（すなわち、トレンチ内の埋込酸化膜領域）上の領域を覆うようにパターニングされたレジスト膜５１をシリコン酸化膜６上に形成する（図９（ｂ））。レジスト膜５１を形成するためのパターニングに際しては、素子分離領域のトレンチ形成の際に用いたマスクのパターンと同形状のパターンを持つマスクを用いて容易に形成することができる。
【００８５】
次に、シリコン酸化膜６を異方性エッチングによりエッチバックして、ゲート電極４の側面に酸化シリコンからなるサイドウォール６ａを形成する（図９（ｃ））。このとき、レジスト膜５１はマスクとして機能し、その下にシリコン酸化膜６ｃ（トレンチ分離カバー）を残すとともに、素子分離領域２のトレンチ内の埋込酸化膜の減り（埋込酸化膜上面の低下）を防止する。
【００８６】
レジスト膜５１を除去した後、後に行うソース／ドレイン領域形成用のイオン注入に際してチャネリングを防止するために、シリコン酸化膜等からなる厚さ５〜３０ｎｍ程度のチャネリング防止膜７を形成する（図１０（ａ））。続いて、第１の実施の形態と同様にして、このチャネリング防止膜７を介して不純物イオン注入を行ってソース／ドレイン領域となる高濃度不純物領域８を形成し、不純物の活性化のための熱処理を行う。なお、ソース／ドレイン領域（高濃度不純物領域）８およびゲート電極４上には、第１の実施の形態と同様にしてシリサイド膜を設けてもよい。
【００８７】
なお、イオン注入のチャネリング防止膜としてシリコン酸化膜７を形成する代わりに、他のチャネリング防止手段をとることができる場合、シリコン酸化膜７は設けなくともよい。この場合、ソース／ドレイン領域形成用のイオン注入は、シリコン酸化膜６のエッチバック後に連続して行い、イオン注入後、不純物活性化のための熱処理前にレジスト膜５１を除去することとしてもよい。
【００８８】
次に、基板の上面全体にシリコン窒化膜からなる厚さ１０〜１００ｎｍ程度のエッチングストッパ膜９を形成する（図１０（ｂ））。
【００８９】
続いて、第１の実施の形態と同様にして、シリコン酸化膜等の層間絶縁膜１０を形成した後、リソグラフィ技術と異方性エッチングによりソース／ドレイン領域８に達するコンタクトホール１１を形成する（図１０（ｃ））。このとき、素子分離領域２にかかるコンタクトホール１１が形成されても、トレンチ分離領域上にはサイドウォールの形成に用いた十分に厚いシリコン酸化膜からなるトレンチ分離カバー６ｃが形成されているため、トレンチ内の埋込酸化膜の減り（埋込酸化膜上面の低下）が防止される。
【００９０】
その後、ＣＶＤ法又はスパッタリング法を用いてこのコンタクトホール１１内にバリア金属膜を形成し、続いてＣＶＤ法によりＷ等の金属膜を埋め込んでコンタクトを形成する（不図示）。
【００９１】
【発明の効果】
以上の説明から明らかなように本発明によれば、素子分離領域にかかるコンタクトホールが形成されてもトレンチ内の埋込絶縁膜の減り（埋込絶縁膜上面の低下）が防止あるいは抑制されるため、コンタクトと基板との間のリークを防止することができる。また、積層膜からなるサイドウォールを形成する場合は、さらに基板表面のプラズマダメージが抑えられ、欠陥性リークの発生を防止することができる。これらの結果、素子特性が改善された半導体装置を歩留まり良く製造できる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法の第１の実施形態を示す工程断面図である。
【図２】本発明の半導体装置の製造方法の第１の実施形態を示す工程断面図である。
【図３】本発明の半導体装置の製造方法の第１の実施形態を示す工程断面図である。
【図４】本発明の半導体装置の製造方法の第２の実施形態を示す工程断面図である。
【図５】本発明の半導体装置の製造方法の第２の実施形態を示す工程断面図である。
【図６】本発明の半導体装置の製造方法の第３の実施形態を示す工程断面図である。
【図７】本発明の半導体装置の製造方法の第３の実施形態を示す工程断面図である。
【図８】本発明の半導体装置の製造方法の第３の実施形態を示す工程断面図である。
【図９】本発明の半導体装置の製造方法の第４の実施形態を示す工程断面図である。
【図１０】本発明の半導体装置の製造方法の第４の実施形態を示す工程断面図である。
【図１１】従来の半導体装置の製造方法を示す工程断面図である。
【図１２】従来の半導体装置の製造方法を示す工程断面図である。
【図１３】従来の半導体装置の製造方法によるコンタクトホール形成後の状態を示す断面図である。
【符号の説明】
１、１０１ シリコン基板
２、１０２ 素子分離領域
４、１０４ ゲート電極
５、１０５ 低濃度不純物領域
５ａ、１０５ａ ＬＤＤ領域
６、１０６ シリコン酸化膜
６ａ、６ｂ、１０６ａ サイドウォール
６ｃ トレンチ分離カバー（シリコン酸化膜）
７、１０７ チャネリング防止膜（シリコン酸化膜）
７ａ シリコン酸化膜
８、１０８ 高濃度不純物領域（ソース／ドレイン領域）
９、１０９ エッチングストッパ膜（シリコン窒化膜）
９ａ トレンチ分離カバー（シリコン窒化膜）
１０、１１０ 層間絶縁膜（シリコン酸化膜）
１１、１１１ コンタクトホール
１２、１１２ リーク部分
２１、２１ａ、２１ｂ シリコン酸化膜
２２、２２ａ シリコン窒化膜
２２ｂ トレンチ分離カバー（シリコン窒化膜）
３１、４１、５１ レジスト膜

Claims (12)

  1. 半導体基板に形成されたトレンチと前記トレンチ内に埋め込まれた埋込絶縁膜を有するトレンチ分離構造の素子分離領域を備えた半導体装置の製造方法であって、
    前記半導体基板上の前記素子分離領域に隣接する素子形成領域にゲート電極を形成する工程と、
    前記ゲート電極をマスクとして前記半導体基板にイオン注入を行ってＬＤＤ領域用の第１不純物拡散領域を形成する工程と、
    前記ゲート電極を含む前記半導体基板の主面の全面に、第１絶縁膜及び第２絶縁膜をこの順で形成する工程と、
    前記第１絶縁膜をエッチングストッパとしてエッチバックを行い、前記ゲート電極の側面上に前記第１絶縁膜を介して前記第２絶縁膜からなる第１サイドウォールを形成する工程と、
    前記素子分離領域を覆うようにパターニングされたレジスト膜を形成する工程と、
    前記レジスト膜をマスクとして全面エッチバックを行い前記第１絶縁膜をエッチングして、前記ゲート電極の側面上に前記第１絶縁膜からなる第２サイドウォール、および前記素子分離領域を覆う前記第１絶縁膜からなるトレンチ分離カバーを形成する工程と、
    前記ゲート電極ならびに前記第１および第２サイドウォールをマスクとしてイオン注入を行ってソース／ドレイン領域用の第２不純物拡散領域を形成する工程と、
    前記半導体基板の主面の全面に層間絶縁膜を形成する工程と、
    前記トレンチ分離カバーがエッチングストッパとして機能する条件で前記層間絶縁膜を選択的にエッチングして、前記層間絶縁膜上面から前記第２不純物拡散領域に達するコンタクトホールを形成する工程と、を有する半導体装置の製造方法。
  2. 前記第２絶縁膜は、前記埋込絶縁膜と被エッチング速度が実質的に同じ材料で形成する請求項１に記載の半導体装置の製造方法。
  3. 前記第２絶縁膜および前記埋込絶縁膜がシリコン酸化膜からなり、前記第１絶縁膜がシリコン窒化膜からなる請求項１又は２に記載の半導体装置の製造方法。
  4. 前記ゲート電極を含む前記半導体基板の主面の全面に下地絶縁膜を形成する工程を有し、前記下地絶縁膜を形成した後に前記第１絶縁膜を形成する請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記第２サイドウォールを形成するための全面エッチバックにおいて、前記第１絶縁膜とともに前記下地絶縁膜をエッチングして、前記ゲート電極上面および基板上面を露出させ、前記ゲート電極の側面上に前記下地絶縁膜からなる第３サイドウォールを形成する請求項４に記載の半導体装置の製造方法。
  6. 前記第２不純物拡散領域の形成は、少なくとも前記素子形成領域にチャネリング防止膜を形成した後、前記ゲート電極ならびに前記第１、第２および第３サイドウォールをマスクとして、前記チャネリング防止膜を介してイオン注入を行って第２不純物拡散領域を形成する請求項５に記載の半導体装置の製造方法。
  7. 前記第２サイドウォールを形成するための全面エッチバックにおいて、前記下地絶縁膜が残るように前記第１絶縁膜をエッチングし、前記下地絶縁膜を介してイオン注入を行ってソース／ドレイン領域用の第２不純物拡散領域を形成する請求項４に記載の半導体装置の製造方法。
  8. 前記下地絶縁膜上にチャネリング防止膜を形成し、前記下地絶縁膜および前記チャネリング防止膜を介してイオン注入を行ってソース／ドレイン領域用の第２不純物拡散領域を形成する請求項７に記載の半導体装置の製造方法。
  9. 前記第１不純物拡散領域を形成するためのイオン注入は、前記下地絶縁膜を形成した後であって前記第２絶縁膜を形成する前に行う請求項４〜８のいずれか１項に記載の半導体装置の製造方法。
  10. 前記第１不純物拡散領域を形成するためのイオン注入は、前記第１絶縁膜を形成した後であって前記第２絶縁膜を形成する前に行う請求項１〜９のいずれか１項に記載の半導体装置の製造方法。
  11. 前記コンタクトホールは、前記第２不純物拡散領域と前記素子分離領域とにまたがって形成される請求項１〜１０のいずれか１項に記載の半導体装置の製造方法。
  12. 前記層間絶縁膜は、前記埋込絶縁膜と被エッチング速度が実質的に同じ材料で形成する請求項１〜１１のいずれか１項に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3648499B2 (ja) 2002-07-19 2005-05-18 株式会社東芝 半導体装置の製造方法、及び、半導体装置
KR100485388B1 (ko) 2003-02-28 2005-04-27 삼성전자주식회사 트렌치 형성 방법 및 이를 이용한 반도체 장치의 제조 방법
US6797587B1 (en) * 2003-08-13 2004-09-28 Taiwan Semiconductor Manufacturing Co., Ltd Active region corner implantation method for fabricating a semiconductor integrated circuit microelectronic fabrication
KR20050070627A (ko) * 2003-12-30 2005-07-07 동부아남반도체 주식회사 반도체 소자 및 그 제조방법
JP2005209836A (ja) * 2004-01-22 2005-08-04 Toshiba Corp 半導体装置の製造方法
KR101115092B1 (ko) * 2004-07-29 2012-02-28 인텔렉츄얼 벤처스 투 엘엘씨 전하운송효율을 향상시키기 위한 이미지 센서 및 제조 방법
JP2006228950A (ja) * 2005-02-17 2006-08-31 Sony Corp 半導体装置およびその製造方法
DE102005063131B4 (de) * 2005-12-30 2011-12-15 Advanced Micro Devices, Inc. Halbleiterbauelement und Verfahren zum Reduzieren von Leckströmen, die durch eine Fehljustierung einer Kontaktstruktur hervorgerufen werden, durch Erhöhen einer Fehlertoleranz des Kontaktstrukturierungsprozesses
KR100772833B1 (ko) * 2006-07-21 2007-11-01 동부일렉트로닉스 주식회사 반도체 소자 및 반도체 소자의 제조 방법
JP2008053553A (ja) * 2006-08-25 2008-03-06 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
KR100840661B1 (ko) * 2006-09-13 2008-06-24 동부일렉트로닉스 주식회사 반도체 소자 및 그의 제조방법
KR100874957B1 (ko) 2007-02-26 2008-12-19 삼성전자주식회사 오프셋 스페이서를 갖는 반도체 소자의 제조방법 및 관련된소자
JP2009010126A (ja) * 2007-06-27 2009-01-15 Sharp Corp 半導体装置及びその製造方法
JP5448082B2 (ja) 2010-03-05 2014-03-19 ルネサスエレクトロニクス株式会社 半導体装置
JP2012084636A (ja) * 2010-10-08 2012-04-26 Panasonic Corp 半導体装置及びその製造方法
US8324058B2 (en) * 2010-11-06 2012-12-04 International Business Machines Corporation Contacts for FET devices
CN102931087A (zh) * 2011-08-10 2013-02-13 无锡华润上华科技有限公司 半导体器件及其制造方法
US9111746B2 (en) * 2012-03-22 2015-08-18 Tokyo Electron Limited Method for reducing damage to low-k gate spacer during etching
CN103811314B (zh) * 2012-11-08 2017-06-13 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
US9379106B2 (en) 2013-08-22 2016-06-28 Samsung Electronics Co., Ltd. Semiconductor devices having 3D channels, and methods of fabricating semiconductor devices having 3D channels
KR102025309B1 (ko) 2013-08-22 2019-09-25 삼성전자 주식회사 반도체 장치 및 그 제조 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07122737A (ja) * 1993-10-22 1995-05-12 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JPH08335698A (ja) * 1995-06-07 1996-12-17 Sony Corp 半導体装置の製造方法
JPH1168094A (ja) * 1997-08-11 1999-03-09 Hitachi Ltd 半導体集積回路装置の製造方法
JPH11340456A (ja) * 1998-05-22 1999-12-10 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2000012687A (ja) * 1998-06-23 2000-01-14 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2000150873A (ja) * 1998-11-12 2000-05-30 Mitsubishi Electric Corp 半導体装置およびその製造方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4855247A (en) * 1988-01-19 1989-08-08 Standard Microsystems Corporation Process for fabricating self-aligned silicide lightly doped drain MOS devices
JPH0697190A (ja) 1992-09-17 1994-04-08 Sanyo Electric Co Ltd Ｍｏｓトランジスタの製造方法
JP3238551B2 (ja) 1993-11-19 2001-12-17 沖電気工業株式会社 電界効果型トランジスタの製造方法
JPH0927619A (ja) * 1995-07-12 1997-01-28 Sony Corp 半導体装置の製造方法
US5783475A (en) * 1995-11-13 1998-07-21 Motorola, Inc. Method of forming a spacer
US5714413A (en) * 1995-12-11 1998-02-03 Intel Corporation Method of making a transistor having a deposited dual-layer spacer structure
JPH1117166A (ja) * 1997-06-23 1999-01-22 Nec Corp 半導体装置の製造方法
JPH1140766A (ja) * 1997-07-16 1999-02-12 Fujitsu Ltd 半導体装置、ｄｒａｍ、フラッシュメモリ、およびその製造方法
US5851890A (en) * 1997-08-28 1998-12-22 Lsi Logic Corporation Process for forming integrated circuit structure with metal silicide contacts using notched sidewall spacer on gate electrode
US5972760A (en) * 1997-09-05 1999-10-26 Advanced Micro Devices, Inc. Method of manufacturing a semiconductor device containing shallow LDD junctions
US6018180A (en) * 1997-12-23 2000-01-25 Advanced Micro Devices, Inc. Transistor formation with LI overetch immunity
US6074922A (en) * 1998-03-13 2000-06-13 Taiwan Semiconductor Manufacturing Company Enhanced structure for salicide MOSFET
TW437052B (en) * 1998-03-30 2001-05-28 United Microelectronics Corp Manufacturing method for electrostatic protection circuit with reduced photomask processing
GB9815654D0 (en) 1998-07-17 1998-09-16 Lucas Ind Plc Fuel injector
JP2000260953A (ja) * 1998-11-10 2000-09-22 Texas Instr Inc <Ti> ソースとドレイン端子用の拡大されたコンタクト領域を有するゲートデバイス及びその製造方法
US6153483A (en) * 1998-11-16 2000-11-28 United Microelectronics Corp. Method for manufacturing MOS device
US6235606B1 (en) * 1999-01-04 2001-05-22 United Microelectronics Corp. Method of fabricating shallow trench isolation
US6133105A (en) * 1999-04-27 2000-10-17 United Microelectronics Corp. Method of manufacturing borderless contact hole including a silicide layer on source/drain and sidewall of trench isolation structure
TW410387B (en) * 1999-05-18 2000-11-01 United Microelectronics Corp Fabrication of a semiconductor device
US6200840B1 (en) * 1999-06-25 2001-03-13 United Microelectronics Corp. Method for producing PMOS devices
US6140192A (en) * 1999-06-30 2000-10-31 United Microelectronics Corp. Method for fabricating semiconductor device
US6255152B1 (en) * 1999-10-01 2001-07-03 United Microelectronics Corp. Method of fabricating CMOS using Si-B layer to form source/drain extension junction
US6165857A (en) * 1999-12-21 2000-12-26 United Micoelectronics Corp. Method for forming a transistor with selective epitaxial growth film
JP2001189380A (ja) * 1999-12-28 2001-07-10 Nec Corp 半導体装置の製造方法及び半導体装置
KR20010066327A (ko) 1999-12-31 2001-07-11 박종섭 듀얼 게이트전극 제조방법
US6297112B1 (en) * 2000-02-04 2001-10-02 United Microelectronics Corp. Method of forming a MOS transistor
US6391732B1 (en) * 2000-06-16 2002-05-21 Chartered Semiconductor Manufacturing Ltd. Method to form self-aligned, L-shaped sidewall spacers
US6291351B1 (en) * 2000-06-28 2001-09-18 International Business Machines Corporation Endpoint detection in chemical-mechanical polishing of cloisonne structures
US6316304B1 (en) * 2000-07-12 2001-11-13 Chartered Semiconductor Manufacturing Ltd. Method of forming spacers of multiple widths
US6432784B1 (en) * 2001-03-12 2002-08-13 Advanced Micro Devices, Inc. Method of forming L-shaped nitride spacers
US6440875B1 (en) * 2001-05-02 2002-08-27 Taiwan Semiconductor Manufacturing Co., Ltd Masking layer method for forming a spacer layer with enhanced linewidth control

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07122737A (ja) * 1993-10-22 1995-05-12 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JPH08335698A (ja) * 1995-06-07 1996-12-17 Sony Corp 半導体装置の製造方法
JPH1168094A (ja) * 1997-08-11 1999-03-09 Hitachi Ltd 半導体集積回路装置の製造方法
JPH11340456A (ja) * 1998-05-22 1999-12-10 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2000012687A (ja) * 1998-06-23 2000-01-14 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2000150873A (ja) * 1998-11-12 2000-05-30 Mitsubishi Electric Corp 半導体装置およびその製造方法

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