JP2008053553A - 半導体装置及びその製造方法 - Google Patents

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Masataka Kusumi
昌隆 楠見
Hiroaki Kuriyama
寛明 栗山
Fumihiko Noro
文彦 野呂
Nobuyoshi Takahashi
信義 高橋
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Abstract

【課題】トラップ膜を有するメモリセルのデータ保持特性の劣化を防止し、信頼性が高いＭＯＮＯＳ型不揮発性半導体装置及びその製造方法を提供する。
【解決手段】ｐ型の半導体基板１０１の上に、電荷を蓄積するＯＮＯ膜１０２を有し、ＯＮＯ膜１０２の上に多結晶シリコンからなる複数のワードライン１０３を有し、ワードライン１０３の表面、ワードライン１０３の側面、およびＯＮＯ膜１０２の表面上に、有機原料を用いた減圧ＣＶＤ法による、膜厚が約３０ｎｍ、水素結合量が約５×１０２２個／ｃｍ３、水素含有量が約５×１０２２ａｔｏｍｓ／ｃｍ３、炭素含有量が約５×１０２１ａｔｏｍｓ／ｃｍ３のシリコン窒化膜１０４を有する。これにより、トラップ膜へのチャージングを無くすと共に、ゲート電極間の酸化絶縁膜中の固定電荷を制御することで、メモリセルのデータ保持特性の劣化を防止することができる。
【選択図】図１

Description

本発明は、半導体装置とその製造方法に関し、特にＭＯＮＯＳ型不揮発性半導体記憶装置に設けられる電荷蓄積用のトラップ膜及びワードラインを含む半導体装置とその製造方法に関する。
ＭＯＮＯＳ（metal-oxide-nitride-oxide-semiconductor）型不揮発性半導体記憶装置は、酸化シリコン、窒化シリコン及び酸化シリコンが順次積層された積層体からなるＯＮＯ膜に電荷を蓄積する不揮発性半導体記憶装置である。これまで、様々なＭＯＮＯＳ型不揮発性半導体記憶装置が提案されているが、なかでも、半導体基板中に形成されたビットラインと、チャネル領域上に形成されたＯＮＯ膜と、ビットライン上に該ビットラインと直交するように形成されたワードラインとを有し、ＯＮＯ膜中に局所的に電荷を蓄積することにより情報を記憶する不揮発性半導体記憶素子が、高密度化、高能力化及び低電圧化に適していることから注目されている。
以下、従来の不揮発性半導体記憶装置を図６（ａ）〜図６（ｄ）、その製造方法について図７Ａ（ａ）〜図７Ａ（ｇ）、図７Ｂ（ａ）〜図７Ｂ（ｅ）及び図７Ｃを参照しながら説明する（例えば、特許文献１，２を参照）。
まず、図６（ａ）は従来の半導体装置の平面構成を示し、ビットライン６０７の上にビットライン６０７と直交するように形成されたワードライン（ゲート電極）６０３を有する。
図６（ｂ）に図６（ａ）のＡ−Ａ’断面構成を示すように、第１導電型の半導体基板６０１上に、トラップ膜であるＯＮＯ膜６０２を有し、ＯＮＯ膜６０２の上にワードライン６０３を有し、ワードライン６０３側面及びＯＮＯ膜６０２側面に減圧ＣＶＤ法による第１のシリコン窒化膜６０４を有し、ワードライン６０３表面、第１のシリコン窒化膜６０４表面及び半導体基板６０１の表面を覆うようにプラズマＣＶＤ法または減圧ＣＶＤ法による第２のシリコン窒化膜６０５を有する。
図６（ｃ）に図６（ａ）のＢ−Ｂ’断面構成を示すように、第１導電型の半導体基板６０１上に、トラップ膜であるＯＮＯ膜６０２を有し、ＯＮＯ膜６０２にはワードライン６０３と垂直方向に複数の開口部を有し、開口部の下側の領域の半導体基板６０１の中に第２導電型の拡散ビットライン６０７を有し、拡散ビットライン６０７の上には酸化絶縁膜６０６を有し、ＯＮＯ膜６０２の表面、ＯＮＯ膜６０２の側面、及び酸化絶縁膜６０６の表面上にワードライン６０３を有し、ワードライン６０３の表面を覆うようにプラズマＣＶＤ法または減圧ＣＶＤ法による第２のシリコン窒化膜６０５を有する。
図６（ｄ）に図６（ａ）のＣ−Ｃ’断面構成を示すように、第１導電型の半導体基板６０１の中に第２導電型の拡散ビットライン６０７を有し、拡散ビットライン６０７の上には酸化絶縁膜６０６を有し、酸化絶縁膜６０６の上にワードライン６０３を有し、ワードライン６０３側面及び酸化絶縁膜６０６側面に減圧ＣＶＤ法による第１のシリコン窒化膜６０４を有し、ワードライン６０３表面、第１のシリコン窒化膜６０４表面及び拡散ビットライン６０７の表面を覆うようにプラズマＣＶＤ法または減圧ＣＶＤ法による第２のシリコン窒化膜６０５を有する。
続いて、従来の半導体装置の製造方法を図６のＡ−Ａ’断面、Ｂ−Ｂ’断面図である図７Ａ、図７Ｂ及び図７Ｃを参照しながら示す。
まず、図７Ａ（ａ）に示すように、第１導電型の半導体基板７０１上に、トラップ膜であるＯＮＯ膜７０２を形成する。
次に、図７Ａ（ｂ）に示すように、ＯＮＯ膜７０２の上に複数のビットラインの配置位置を定義するレジストパターン７０３を形成する。
次に、図７Ａ（ｃ）に示すように、レジストパターン７０３をマスクとしてＯＮＯ膜７０２の上部を除去する。但し、ここでは、ＯＮＯ膜７０２の下部を残しているが、半導体基板７０１が露出するまでＯＮＯ膜７０２を除去する場合もある。
次に、図７Ａ（ｄ）に示すように、レジストパターン７０３をマスクとして、第２導電型の不純物イオンを半導体基板７０１にＯＮＯ膜７０２の下部を介してイオン注入することにより、半導体基板７０１におけるレジストパターン７０３の開口部の下側の領域に第２導電型の複数の拡散層７０４を形成する。
次に、図７Ａ（ｅ）に示すように、レジストパターン７０３を除去し、その後、図７Ａ（ｆ）に示すように、各拡散層７０４に対して増速酸化を行なう。これにより、各拡散層７０４の上部にシリコン酸化膜からなる酸化絶縁膜７０５を形成すると同時に、注入された不純物イオンを活性化して、各拡散層７０４からなるビットライン７０６を形成する。
次に、図７Ａ（ｇ）に示すように、導電性を有する多結晶シリコン７０７をＯＮＯ膜７０２の表面、ＯＮＯ膜７０２の側面、及び酸化絶縁膜７０５の表面上に形成する。
次に、図７Ｂ（ａ）に示すように、多結晶シリコン７０７の表面上にビットライン７０６と直交するように複数のワードラインの配置位置の定義するレジストパターン７０８を形成する。
次に、図７Ｂ（ｂ）に示すように、レジストパターン７０８をマスクとして多結晶シリコン７０７を除去することにより、多結晶シリコン７０７からなるワードライン（ゲート電極）７０９を形成する。なお、ここでは、半導体基板７０１が露出するまでＯＮＯ膜７０２を除去する。
次に、図７Ｂ（ｃ）に示すように、レジストパターンを除去した後、図７Ｂ（ｄ）に示すように、ワードライン７０９表面、ワードライン７０９側面、ＯＮＯ膜７０２側面、及び半導体基板７０１の表面に減圧ＣＶＤ法による第１のシリコン窒化膜７１０を形成する。
次に、図７Ｂ（ｅ）に示すように、異方性エッチングによりシリコン窒化膜７１０を除去することにより、ワードライン７０９の側面及びＯＮＯ膜７０２の側面に第１のシリコン窒化膜７１０のサイドウォール７１１を形成する。
次に、図７Ｃに示すように、ワードライン７０９の表面、サイドウォール７１１の表面、及び半導体基板７０１の表面を覆ってプラズマＣＶＤ法または減圧ＣＶＤ法により第２のシリコン窒化膜７１２を形成して、不揮発性半導体記憶装置が完成する。
特開２００１−７７２２０号公報 特開２０００−９１４５０号公報
本願発明者らは、種々の検討を重ねた結果、前記従来の不揮発性半導体記憶装置の製造方法では、製造工程におけるＯＮＯ膜６０２へのプラズマチャージング、及びＯＮＯ膜６０２における固定電荷が影響して、データ保持特性が悪化するという問題が生じることを見出した。さらに、本願発明者らは、データ保持特性が悪化する原因は、以下に示すような２つの要因があることを突き止めている。
第１の要因は、第２のシリコン窒化膜６０５をプラズマＣＶＤ法を用いて形成した場合、プラズマの影響で第２のシリコン窒化膜６０５を形成中にワードライン６０３の電位が上昇し、トラップ膜６０２へプラズマチャージングが発生することによりデータ保持特性が悪化する。
具体的には図８（ａ）に示すように、ＯＮＯ膜８０２へホール８０８のチャージングが発生した場合、書込動作時にトラップ膜８０２へ局所的に電子８０９を注入すると、電子８０９がＯＮＯ膜８０２の中のホール８０８により中和されることにより、図８（ｂ）に示すように、書込直後の電子分布８１０が時間とともにブロードな分布８１１に変化することで、図８（ｃ）に示すように、メモリトランジスタのしきい値電圧が低下し、データ保持特性が悪化するという問題がある。一方、図８（ｄ）に示すように、ＯＮＯ膜８０２へのチャージングが無い場合は、図８（ｅ）に示すように、時間経過後の電子分布８１１は書込直後の分布８１０と差がなく、図８（ｆ）に示すようにデータ保持特性の悪化は見られない。
第２の要因は、第２のシリコン窒化膜６０５を減圧ＣＶＤ法を用いて形成した場合、シリコン窒化膜６０５の中の水素結合量がプラズマＣＶＤ法を用いた場合よりも少なくなることで、ＯＮＯ膜６０２中の固定電荷が増加し、データ保持特性が悪化するという問題がある。
具体的には、図９（ａ）に示すように、水素結合量が少ないシリコン窒化膜９０６を形成した場合、後工程における温度上昇の際にシリコン窒化膜９０６からの水素脱離量が少なくなることでＯＮＯ膜９０２の中に正の固定電荷９０８が多くなることを実験的に見出した（図１０）。この場合、書込動作時にＯＮＯ膜９０２へ局所的に電子９０９を注入すると、電子９０９がＯＮＯ膜９０２中の正の固定電荷９０８により中和されることにより、図９（ｂ）に示すように、書込直後の電子分布９１０が時間とともにブロードな分布９１１に変化することで、図９（ｃ）に示すように、メモリトランジスタのしきい値電圧が低下し、データ保持特性が悪化するという問題がある。一方、図９（ｄ）に示すように、ＯＮＯ膜９０２へ水素が供給されることにより、ＯＮＯ膜９０２中の正の固定電荷発生が抑制され、図９（ｅ）に示すように、時間経過後の電子分布９１１は書込直後の分布９１０と差がなく、図９（ｆ）に示すようにデータ保持特性の悪化は見られない。
したがって、本発明は、前記従来の問題を解決し、トラップ膜を有するメモリセルのデータ保持特性の劣化を防止し、信頼性が高い半導体装置を得られるようにすることを目的とする。
上記課題を解決するため、本発明の半導体装置は、従来のモノシラン（ＳｉＨ４）とアンモニア（ＮＨ３）を用いたシリコン窒化膜よりも水素結合量が多い、有機原料を用いたシリコン窒化膜がメモリセル上に形成された構成とする。また、本発明の製造方法は、トラップ膜表面にゲート電極を形成し、ゲート電極及びトラップ膜の上部に、有機原料を利用した減圧ＣＶＤ法により、従来のモノシランとアンモニアを利用するよりも水素結合量が多いシリコン窒化膜を形成する構成とする。
これにより、トラップ膜へのチャージングを無くすと共に、トラップ膜の正の固定電荷の増加を抑制することで、メモリセルのデータ保持特性の劣化を防止し、信頼性が高い半導体装置を得ることができる。
具体的に、本発明の半導体装置は、半導体基板中に形成されたソース・ドレイン領域と、前記ソース・ドレイン領域間のチャネル領域上を含む前記半導体基板上に形成された、電荷を蓄積することにより情報を記憶するトラップ膜と、前記トラップ膜上に形成されたゲート電極とを有する半導体装置であって、前記ゲート電極上、及び隣接する前記ゲート電極間における前記トラップ膜上を覆うように有機原料を用いた減圧ＣＶＤ法で形成した炭素を含有するシリコン窒化膜が形成されている。
また、本発明の半導体装置において、前記隣接するゲート電極間における前記トラップ膜上において、前記トラップ膜と前記炭素を含有するシリコン窒化膜との間に介在するシリコン酸化膜をさらに有することが好ましい。
また、本発明の半導体装置において、前記トラップ膜は、窒素を含む絶縁膜であることが好ましい。
また、本発明の半導体装置において、前記炭素を含有するシリコン窒化膜の膜厚は、５〜１００ｎｍであることが好ましい。
また、本発明の半導体装置において、前記炭素を含有するシリコン窒化膜中の水素結合量は、１０２０〜１０２４個／ｃｍ３であることが好ましい。
また、本発明の半導体装置において、前記炭素を含有するシリコン窒化膜中の、水素濃度は１０２０〜１０２４ａｔｏｍｓ／ｃｍ３、かつ炭素濃度は１０１８〜１０２４ａｔｏｍｓ／ｃｍ３であることが好ましい。
また、本発明の半導体装置の製造方法は、半導体基板中にソース・ドレイン領域を形成する第１工程と、前記ソース・ドレイン領域間のチャネル領域上を含む前記半導体基板上に、電荷を蓄積することにより情報を記憶するトラップ膜を形成する第２工程と、前記トラップ膜上にゲート電極を形成する第３工程と、前記ゲート電極上、及び隣接する前記ゲート電極間における前記トラップ膜上を覆うように有機原料を用いた減圧ＣＶＤ法によるシリコン窒化膜を形成する第４工程とを備える。
また、本発明の半導体装置の製造方法において、前記第３工程と第４工程との間に、前記隣接するゲート電極間における前記トラップ膜上にシリコン酸化膜を形成する工程と、異方性エッチングにより前記ゲート電極表面が露出するまで前記シリコン酸化膜を除去することにより、前記ゲート電極間にシリコン酸化膜を埋め込む工程とを有することが好ましい。
また、本発明の半導体装置の製造方法において、前記有機原料は、ビス（３級ブチルアミノ）シランまたはヘキサメチルジシラザンのうち少なくともいずれか１つを用いることが好ましい。
また、本発明の半導体装置の製造方法において、前記第４工程の後にさらに熱処理を行うことが好ましい。
また、本発明の半導体装置の製造方法において、前記熱処理の温度は、４００℃〜１１００℃であることが好ましい。
また、本発明の半導体装置の製造方法において、前記熱処理の時間は、１分以上かつ６０分以下であることが好ましい。
また、本発明の半導体装置の製造方法において、前記トラップ膜は、窒素を含む絶縁膜であることが好ましい。
また、本発明の半導体装置の製造方法において、前記シリコン窒化膜の膜厚は、５〜１００ｎｍであることが好ましい。
また、本発明の半導体装置の製造方法において、前記シリコン窒化膜中の水素結合量は、１０２０〜１０２４個／ｃｍ３であることが好ましい。
また、本発明の半導体装置の製造方法において、前記シリコン窒化膜中の、水素濃度は１０２０〜１０２４ａｔｏｍｓ／ｃｍ３、かつ炭素濃度は１０１８〜１０２４ａｔｏｍｓ／ｃｍ３であることが好ましい。
本発明に係る半導体装置及びその製造方法によると、有機原料を利用した減圧ＣＶＤ法により、従来のモノシラン（ＳｉＨ４）とアンモニア（ＮＨ３）を利用するよりも水素結合量が多いシリコン窒化膜をメモリセル上に形成する構成とすることで、トラップ膜へのチャージングを無くすと共に、トラップ膜中の固定電荷の増加を抑制し、更にゲート電極間の酸化絶縁膜中の固定電荷を制御することで、メモリセルのデータ保持特性が劣化しなくなるので、半導体装置の信頼性を向上することができる。
本発明の実施形態について図面を参照しながら説明する。
（第１の実施形態 構造）
図１（ａ）〜図１（ｃ）は本発明の実施形態に係る半導体装置の平面構成及び断面構成を示している。
図１（ａ）は半導体装置の平面構成を示し、ビットライン１０６の上にビットライン１０６と直交するように形成された多結晶シリコンからなるワードライン（ゲート電極）１０３を有する。
図１（ｂ）は図１（ａ）のＡ−Ａ’断面構成を示しており、これに示すように、ｐ型シリコン（Ｓｉ）からなる半導体基板１０１の主面上に膜厚が約５ｎｍの第１のシリコン酸化（ＳｉＯ２ ）膜１０２ａを有し、第１のシリコン酸化膜１０２ａの上に、膜厚が約５ｎｍのシリコン窒化（ＳｉＮ）膜１０２ｂを有し、シリコン窒化膜１０２ｂの上に、膜厚が約１０ｎｍの第２のシリコン酸化膜１０２ｃを有する。これにより、半導体基板１０１の主面上には、第１のシリコン酸化膜１０２ａ、シリコン窒化膜１０２ｂ及び第２のシリコン酸化膜１０２ｃからなるＯＮＯ膜（トラップ膜）１０２が形成される。なお、電荷を蓄積するシリコン窒化膜１０２ｂに代えて、酸窒化シリコン（ＳｉＯＮ）からなる電荷蓄積膜（絶縁膜）を用いてもよい。
更に、ＯＮＯ膜１０２の上に多結晶シリコンからなる複数のワードライン１０３を有し、ワードライン１０３の表面、ワードライン１０３の側面、及びＯＮＯ膜１０２の表面上に有機原料を用いた減圧ＣＶＤ法による膜厚が約３０ｎｍ、水素結合量が約５×１０２２個／ｃｍ３、水素含有量が約５×１０２２ａｔｏｍｓ／ｃｍ３、炭素含有量が約５×１０２１ａｔｏｍｓ／ｃｍ３のシリコン窒化膜１０４を有する。
図１（ｃ）は図１（ａ）のＢ−Ｂ’断面構成を示しており、これに示すように、ｐ型シリコン（Ｓｉ）からなる半導体基板１０１の主面上に膜厚が約５ｎｍの第１のシリコン酸化（ＳｉＯ２ ）膜１０２ａを有し、第１の酸化シリコン膜１０２ａの上に、膜厚が約５ｎｍのシリコン窒化（ＳｉＮ）膜１０２ｂを有し、シリコン窒化膜１０２ｂの上に、膜厚が約１０ｎｍの第２のシリコン酸化膜１０２ｃを有する。これにより、半導体基板１０１の主面上には、第１のシリコン酸化膜１０２ａ、シリコン窒化膜１０２ｂ及び第２のシリコン酸化膜１０２ｃからなるＯＮＯ膜１０２が形成される。なお、電荷を蓄積するシリコン窒化膜１０２ｂに代えて、酸窒化シリコンからなる電荷蓄積膜を用いてもよい。
更に、ＯＮＯ膜１０２にはワードラインと垂直方向に複数の開口部を有し、開口部の下側の領域の半導体基板１０１の中に拡散ビットライン１０６を有し、拡散ビットライン１０６の上には酸化絶縁膜１０５を有し、ＯＮＯ膜１０２の表面、ＯＮＯ膜１０２の側面、及び酸化絶縁膜１０５の表面上に多結晶シリコンからなるワードライン１０３を有し、ワードライン１０３の表面上に有機原料を用いた減圧ＣＶＤ法による膜厚が約３０ｎｍ、水素結合量が約５×１０２２個／ｃｍ３、水素含有量が約５×１０２２ａｔｏｍｓ／ｃｍ３、炭素含有量が約５×１０２１ａｔｏｍｓ／ｃｍ３のシリコン窒化膜１０４を有する。
以上に説明したように、第１の実施形態によると、シリコン窒化膜１０４は有機原料を用いた減圧ＣＶＤ法により形成するため、ＯＮＯ膜１０２へのプラズマチャージングが発生することなく、かつ膜中の水素結合量が約５×１０２２個／ｃｍ３と比較的に多いシリコン窒化膜１０４を用いることによりＯＮＯ膜１０２の膜中の固定電荷発生を抑制することが可能となるので、半導体装置のデータ保持特性の劣化を防止することができる。
（第１の実施形態 第１の製造方法）
図２Ａ（ａ）〜図２Ａ（ｇ）及び図２Ｂ（ａ）〜図２Ｂ（ｄ）は図１のＡ−Ａ’、Ｂ−Ｂ’における本発明の第１の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
まず、図２Ａ（ａ）に示すように、ｐ型のシリコン（Ｓｉ）からなる半導体基板２０１の主面を例えば温度が８００℃程度の酸化性雰囲気で熱酸化を行なうことにより、半導体基板２０１の主面上に膜厚が約５ｎｍの第１のシリコン酸化（ＳｉＯ２ ）膜２０２ａを形成する。続いて、例えば堆積温度を７００℃程度とする減圧ＣＶＤ法により、第１のシリコン酸化膜２０２ａの上に、膜厚が約１０ｎｍのシリコン窒化（ＳｉＮ）膜２０２ｂを堆積する。さらに、堆積したシリコン窒化膜２０２ｂに対して、温度が１０００℃程度の酸化性雰囲気で熱酸化を行なうことにより、シリコン窒化膜２０２ｂの上に、膜厚が約１０ｎｍの第２のシリコン酸化膜２０２ｃを形成する。これにより、半導体基板２０１の主面上には、第１のシリコン酸化膜２０２ａ（５ｎｍ）、シリコン窒化膜２０２ｂ（５ｎｍ）及び第２のシリコン酸化膜２０２ｃ（１０ｎｍ）からなるＯＮＯ膜（トラップ膜）２０２を得る。また、電荷を蓄積するシリコン窒化膜２０２ｂに代えて、酸窒化シリコン（ＳｉＯＮ）からなる電荷蓄積膜（絶縁膜）を用いてもよい。
次に、図２Ａ（ｂ）に示すように、フォトリソグラフィにより、ＯＮＯ膜２０２の上に複数のビットライン形成領域を決定するレジストパターン２０３を形成する。
次に、図２Ａ（ｃ）に示すように、形成したレジストパターン２０３をマスクとして、ドライエッチングを行なって、ＯＮＯ膜２０２におけるビットライン形成領域に含まれる部分を除去することにより、ＯＮＯ膜２０２に開口部を形成する。但し、ここでは、次のイオン注入工程における半導体基板２０１の保護膜として、ＯＮＯ膜２０２の第１のシリコン酸化膜を３ｎｍ程度の厚さで残している。このＯＮＯ膜２０２の第１のシリコン酸化膜はここで除去しても構わない。
次に、図２Ａ（ｄ）に示すように、レジストパターン２０３をマスクとして、例えば注入エネルギーが約５０ｋｅＶ及び注入ドーズ量が約３×１０１５ｃｍ−２の注入条件で、ｎ型不純物である砒素（Ａｓ）イオンを半導体基板２０１に注入して、該半導体基板２０１の上部にビットラインとなる複数のｎ型拡散層２０４を形成する。
次に、図２Ａ（ｅ）に示すように、アッシング及び洗浄によりレジストパターン２０３を除去する。
次に、図２Ａ（ｆ）に示すように、例えば温度が８５０℃程度の酸素雰囲気中で熱酸化を行うことにより、ｎ型拡散層２０４の上部に、該ｎ型拡散層２０４が増速酸化してなり、膜厚が例えば５０ｎｍ程度のビットライン酸化膜（酸化絶縁膜）２０５を形成する。この熱処理により、同時に、ｎ型拡散層２０４に注入されている砒素イオンのドナーとしての活性化が行われる。
次に、図２Ａ（ｇ）に示すように、例えば減圧ＣＶＤ法により、ＯＮＯ膜２０２の表面、ＯＮＯ膜２０２の側面、及びビットライン酸化膜２０５の表面上に多結晶シリコンからなる導電体膜２０６を堆積する。
次に、図２Ｂ（ａ）に示すように、フォトリソグラフィにより、導電体膜２０６の上に複数のワードラインを決定するレジストパターン２０７を形成する。
次に、図２Ｂ（ｂ）に示すように、形成したレジストパターン２０７をマスクとして、ドライエッチングを行なうことにより、ワードライン２０８を形成する。
次に、図２Ｂ（ｃ）に示すように、アッシング及び洗浄によりレジストパターン２０７を除去する。
次に、図２Ｂ（ｄ）に示すように、ワードラインの表面、ワードラインの側面、及びＯＮＯ膜の表面を覆うように原料にビス（３級ブチルアミノ）シラン（ＢＴＢＡＳ）を用いた減圧ＣＶＤ法により５〜１００ｎｍ（一例として本実施形態では約３０ｎｍ）の膜厚で、水素結合量が約５×１０２２個／ｃｍ３、水素含有量が約５×１０２２ａｔｏｍｓ／ｃｍ３、炭素含有量が約５×１０２１ａｔｏｍｓ／ｃｍ３のシリコン窒化膜２０９を形成する。なお、ビス（３級ブチルアミノ）シランの代わりに、ヘキサメチルジシラザン（ＨＭＤＳ）を用いても良い。
以上説明したように、本実施形態によると、シリコン窒化膜２０９は有機原料を用いた減圧ＣＶＤ法により形成するため、ＯＮＯ膜２０２へのプラズマチャージングは発生せず、かつ原料にビス（３級ブチルアミノ）シラン、またはヘキサメチルジシラザンを用いた減圧ＣＶＤ法によるシリコン窒化膜２０９を形成することにより、従来のシラン（ＳｉＨ４）とアンモニア（ＮＨ３）を用いた減圧ＣＶＤ法に比べて膜中の水素結合量が約５×１０２２個／ｃｍ３と比較的多いシリコン窒化膜２０９を用いることによりＯＮＯ膜２０２の膜中の固定電荷発生を抑制することが可能となるので、半導体装置のデータ保持特性の劣化を防止することができる。
（第１の実施形態 第２の製造方法）
図３は図１のＡ−Ａ’、Ｂ−Ｂ’における本発明の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
ここで、本実施形態の製造方法の前半は図２Ａ及び図２Ｂの製造工程そのものであるため、繰り返しの説明を省略する。
図２Ａ及び図２Ｂの製造工程を経た後、図３に示すように、例えば温度が４００℃〜１１００℃（一例として本実施形態では６５０℃）の窒素雰囲気中で熱処理を１分以上かつ60分以下（一例として本実施形態では３０分）行うことにより、シリコン窒化膜３０６から水素を脱離させる。なお、熱処理はシリコン窒化膜３０６の上に層間絶縁膜を堆積した後に行っても良い。
これにより、シリコン窒化膜からの水素の脱離を促進させ、トラップ膜の正の固定電荷の増加を抑制することが可能であり、メモリセルのデータ保持特性の劣化を防止し、信頼性が高い半導体装置を得ることができる。
以上説明したように、本実施形態によると、シリコン窒化膜３０６を形成した後に熱処理を行うことによりシリコン窒化膜３０６から強制的に水素を脱離させてＯＮＯ膜３０２に水素を供給することにより、ＯＮＯ膜３０２の膜中の固定電荷発生をさらに抑制することが可能となるので、半導体装置のデータ保持特性の劣化を効率的に防止することができる。
（第２の実施形態 構造）
図４（ａ）〜図４（ｃ）は本発明の実施形態に係る半導体装置の平面構成及び断面構成を示している。
図４（ａ）は半導体装置の平面構成を示し、ビットライン４０６の上にビットライン４０６と直交するように形成された多結晶シリコンからなるワードライン４０３を有する。
図４（ｂ）は図４（ａ）のＡ−Ａ’断面構成を示しており、これに示すように、ｐ型シリコン（Ｓｉ）からなる半導体基板４０１の主面上に膜厚が約５ｎｍの第１のシリコン酸化（ＳｉＯ２ ）膜４０２ａを有し、第１の酸化シリコン膜４０２ａの上に、膜厚が約５ｎｍのシリコン窒化（ＳｉＮ）膜４０２ｂを有し、シリコン窒化膜４０２ｂの上に、膜厚が約１０ｎｍの第２のシリコン酸化膜４０２ｃを有する。これにより、半導体基板４０１の主面上には、第１のシリコン酸化膜４０２ａ、シリコン窒化膜４０２ｂ及び第２のシリコン酸化膜４０２ｃからなるＯＮＯ膜（トラップ膜）４０２が形成される。なお、電荷を蓄積するシリコン窒化膜４０２ｂに代えて、酸窒化シリコン（ＳｉＯＮ）からなる電荷蓄積膜（絶縁膜）を用いてもよい。
更に、ＯＮＯ膜４０２の上に多結晶シリコンからなる複数のワードライン４０３を有し、ワードライン４０３の側面及びＯＮＯ膜４０２の表面上に酸化絶縁膜４０７を有することにより、ワードライン間に酸化絶縁膜４０７を埋め込んだ構成とし、ワードライン４０３の表面及び酸化絶縁膜４０７の表面に有機原料を用いた減圧ＣＶＤ法による膜厚が約３０ｎｍ、水素結合量が約５×１０２２個／ｃｍ３、水素含有量が約５×１０２２ａｔｏｍｓ／ｃｍ３、炭素含有量が約５×１０２１ａｔｏｍｓ／ｃｍ３のシリコン窒化膜４０４を有する。
図４（ｃ）は図４（ａ）のＢ−Ｂ’断面構成を示しており、これに示すように、ｐ型シリコン（Ｓｉ）からなる半導体基板４０１の主面上に膜厚が約５ｎｍの第１のシリコン酸化（ＳｉＯ２ ）膜４０２ａを有し、第１のシリコン酸化膜４０２ａの上に、膜厚が約５ｎｍのシリコン窒化（ＳｉＮ ）膜４０２ｂを有し、シリコン窒化膜４０２ｂの上に、膜厚が約１０ｎｍの第２のシリコン酸化膜４０２ｃを有する。これにより、半導体基板４０１の主面上には、第１のシリコン酸化膜４０２ａ、シリコン窒化膜４０２ｂ及び第２のシリコン酸化膜４０２ｃからなるＯＮＯ膜（トラップ膜）４０２が形成される。なお、電荷を蓄積するシリコン窒化膜４０２ｂに代えて、酸窒化シリコン（ＳｉＯＮ）からなる電荷蓄積膜（絶縁膜）を用いてもよい。
更に、ＯＮＯ膜４０２にはワードラインと垂直方向に複数の開口部を有し、開口部の下側の領域の半導体基板４０１の中に拡散ビットライン４０６を有し、拡散ビットライン４０６の上には酸化絶縁膜４０５を有し、ＯＮＯ膜４０２の表面、ＯＮＯ膜４０２の側面、及び酸化絶縁膜４０５の表面上に多結晶シリコンからなるワードライン４０３を有し、ワードライン４０３の表面上に有機原料を用いた減圧ＣＶＤ法による膜厚が約３０ｎｍ、水素結合量が約５×１０２２個／ｃｍ３、水素含有量が約５×１０２２ａｔｏｍｓ／ｃｍ３、炭素含有量が約５×１０２１ａｔｏｍｓ／ｃｍ３のシリコン窒化膜４０４を有する。
以上に説明したように、第２の実施形態によると、シリコン窒化膜４０４は有機原料を用いた減圧ＣＶＤ法により形成するため、ＯＮＯ膜４０２へのプラズマチャージングは発生せず、かつ膜中の水素結合量が約５×１０２２個／ｃｍ３と比較的多いシリコン窒化膜４０４を用いることによりＯＮＯ膜４０２の膜中の固定電荷の発生を抑制することが可能となり、更にワードライン４０３間に埋め込まれた酸化絶縁膜４０７の表面上に膜中の水素結合量が約５×１０２２個／ｃｍ３と比較的多いシリコン窒化膜４０４を形成することにより、酸化絶縁膜４０７中の固定電荷量を最適化できるので、半導体装置のデータ保持特性の劣化を防止することができる。
ここで、固定電荷量を最適化できるのは以下の理由に基づく。
酸化絶縁膜上にシリコン窒化膜を形成することにより酸化絶縁膜中（ゲート電極間）の固定電荷の量を変化させることができ、更にシリコン窒化膜中の水素結合量により固定電荷の量を制御することができるため、書込動作時の電子注入プロファイル及び消去動作時のホール注入プロファイルの最適化が可能となり、メモリセルのデータ保持特性の劣化を防止することができる。
（第２の実施形態 製造方法）
図５（ａ）〜図５（ｃ）は図４のＡ−Ａ’、Ｂ−Ｂ’における本発明の第２の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
ここで、本実施形態の製造方法の前半は図２Ａ及び図２Ｂ（ａ）〜図２Ｂ（ｃ）の製造工程そのものであるため、繰り返しの説明を省略する。
図２Ａ及び図２Ｂ（ａ）〜図２Ｂ（ｃ）の製造工程を経た後、図５（ａ）に示すように、ワードライン５０５の表面、ワードライン５０５の側面、及びＯＮＯ膜５０２の表面を覆うように例えば原料にＴＥＯＳを用いた酸化絶縁膜５０６を約５００ｎｍの膜厚で形成する。
次に、図５（ｂ）に示すように、ワードライン５０５の表面が露出させる一方、ＯＮＯ膜５０２の上に酸化絶縁膜５０６を残すように、ドライエッチングにより酸化絶縁膜５０６を除去し、ワードライン５０５間に酸化絶縁膜５０７を埋め込む。
次に、図５（ｃ）に示すように、ワードライン５０５の表面、及び酸化絶縁膜５０７の表面を覆うように原料にビス（３級ブチルアミノ）シラン（ＢＴＢＡＳ）、またはヘキサメチルジシラザン（ＨＭＤＳ）を用いた減圧ＣＶＤ法により５〜１００ｎｍ（一例として本実施形態では約３０ｎｍ）の膜厚で水素結合量が約５×１０２２個／ｃｍ３、水素含有量が約５×１０２２ａｔｏｍｓ／ｃｍ３、炭素含有量が約５×１０２１ａｔｏｍｓ／ｃｍ３のシリコン窒化膜５０８を形成する。なお、シリコン窒化膜５０８を形成した後に、例えば温度が６５０℃の窒素雰囲気中で熱処理を３０分間行っても良い。
以上説明したように、第２の実施形態によると、シリコン窒化膜５０８は有機原料を用いた減圧ＣＶＤ法により形成するため、ＯＮＯ膜５０２へのプラズマチャージングは発生せず、かつ原料にビス（３級ブチルアミノ）シラン、またはヘキサメチルジシラザンを用いた減圧ＣＶＤ法によるシリコン窒化膜２０９を形成することにより、従来のシラン（ＳｉＨ４）とアンモニア（ＮＨ３）を用いた減圧ＣＶＤ法に比べて膜中の水素結合量が約５×１０２２個／ｃｍ３と比較的多いシリコン窒化膜５０８を用いることにより、ＯＮＯ膜５０２の膜中の固定電荷発生を抑制することが可能となり、更にワードライン５０５間に埋め込んだ酸化絶縁膜５０７の表面に膜中の水素結合量が約５×１０２２個／ｃｍ３と比較的多いシリコン窒化膜５０８を形成することにより、酸化絶縁膜５０７中の固定電荷量を最適化できるので、半導体装置のデータ保持特性の劣化を防止することができる。
ここで、固定電荷量を最適化できるのは以下の理由に基づく。
酸化絶縁膜上にシリコン窒化膜を形成することにより酸化絶縁膜中（ゲート電極間）の固定電荷の量を変化させることができ、更にシリコン窒化膜中の水素結合量により固定電荷の量を制御することができるため、書込動作時の電子注入プロファイル及び消去動作時のホール注入プロファイルの最適化が可能となり、メモリセルのデータ保持特性の劣化を防止することができる。
本発明に係る半導体装置とその製造方法は、メモリセルのデータ保持特性の劣化を防止して半導体装置の高信頼性を得ることができるものであり、特にＭＯＮＯＳ型不揮発性半導体記憶装置に設けられるトラップ膜及びワードラインを含む半導体装置等に有用である。
（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置を示す平面構成及び断面構成を示している。 （ａ）〜（ｇ）は本発明の第１の実施形態に係る半導体装置の第１の製造方法を示す工程順の断面構成を示している。 （ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の第１の製造方法を示す工程順の断面構成を示している。 本発明の第１の実施形態に係る半導体装置の第２の製造方法を示す工程順の断面構成を示している。 （ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置を示す平面構成及び断面構成を示している。 （ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面構成を示している。 （ａ）〜（ｄ）は従来のＭＯＮＯＳ型不揮発性半導体記憶装置の平面構成及び断面構成を示している。 （ａ）〜（ｇ）は従来のＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法を示す工程順の断面構成を示している。 （ａ）〜（ｅ）は従来のＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法を示す工程順の断面構成を示している。 従来のＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法を示す工程順の断面構成を示している。 （ａ）は従来のＭＯＮＯＳ型不揮発性半導体記憶装装置を示し、（ｂ）はＯＮＯ膜中の電荷の分布を示し、（ｃ）は従来技術に係るしきい値電圧の時間依存性を示すグラフである。（ｄ）は本発明の実施形態に係る半導体装置を示し、（ｅ）は本発明の実施形態に係るＯＮＯ膜中の電荷の分布を示し、（ｆ）は本発明の実施形態に係るしきい値電圧の時間依存性を示すグラフである。 （ａ）は従来のＭＯＮＯＳ型不揮発性半導体記憶装装置を示し、（ｂ）はＯＮＯ膜中の電荷の分布を示し、（ｃ）は従来技術に係るしきい値電圧の時間依存性を示すグラフである。（ｄ）は本発明の実施形態に係る半導体装置を示し、（ｅ）は本発明の実施形態に係るＯＮＯ膜中の電荷の分布を示し、（ｆ）は本発明の実施形態に係るしきい値電圧の時間依存性を示すグラフである。 シリコン窒化膜中の水素結合量と、初期のしきい値電圧及びトラップ膜中の固定電荷量との関係を示すグラフである。
符号の説明
１０１ 半導体基板（半導体領域）
１０２ ＯＮＯ膜（トラップ膜）
１０２ａ 第一のシリコン酸化膜
１０２ｂ シリコン窒化膜
１０２ｃ 第二のシリコン酸化膜
１０３ ワードライン（ゲート電極）
１０４ シリコン窒化膜
１０５ 酸化絶縁膜（ビットライン酸化膜）
１０６ 拡散ビットライン
２０１ 半導体基板（半導体領域）
２０２ ＯＮＯ膜（トラップ膜）
２０２ａ 第一のシリコン酸化膜
２０２ｂ シリコン窒化膜
２０２ｃ 第二のシリコン酸化膜
２０３ レジストパターン
２０４ ｎ型拡散層
２０５ 酸化絶縁膜（ビットライン酸化膜）
２０６ 多結晶シリコン膜
２０７ レジストパターン
２０８ ワードライン（ゲート電極）
２０９ シリコン窒化膜
３０１ 半導体基板（半導体領域）
３０２ ＯＮＯ膜（トラップ膜）
３０２ａ 第一のシリコン酸化膜
３０２ｂ シリコン窒化膜
３０２ｃ 第二のシリコン酸化膜
３０３ ｎ型拡散層
３０４ 酸化絶縁膜（ビットライン酸化膜）
３０５ ワードライン（ゲート電極）
３０６ シリコン窒化膜
３０７ 熱バジェット
４０１ 半導体基板（半導体領域）
４０２ ＯＮＯ膜（トラップ膜）
４０２ａ 第一のシリコン酸化膜
４０２ｂ シリコン窒化膜
４０２ｃ 第二のシリコン酸化膜
４０３ ワードライン（ゲート電極）
４０４ シリコン窒化膜
４０５ 酸化絶縁膜（ビットライン酸化膜）
４０６ 拡散ビットライン
４０７ 酸化絶縁膜
５０１ 半導体基板（半導体領域）
５０２ ＯＮＯ膜（トラップ膜）
５０２ａ 第一のシリコン酸化膜
５０２ｂ シリコン窒化膜
５０２ｃ 第二のシリコン酸化膜
５０３ ｎ型拡散層
５０４ 酸化絶縁膜（ビットライン酸化膜）
５０５ ワードライン（ゲート電極）
５０６ 酸化絶縁膜
５０７ 酸化絶縁膜
５０８ シリコン窒化膜
６０１ 半導体基板（半導体領域）
６０２ ＯＮＯ膜（トラップ膜）
６０３ ワードライン（ゲート電極）
６０４ 第１のシリコン窒化膜
６０５ 第２のシリコン窒化膜
６０６ 酸化絶縁膜（ビットライン酸化膜）
６０７ 拡散ビットライン
７０１ 半導体基板（半導体領域）
７０２ ＯＮＯ膜（トラップ膜）
７０２ａ 第一のシリコン酸化膜
７０２ｂ シリコン窒化膜
７０２ｃ 第二のシリコン酸化膜
７０３ レジストパターン
７０４ ｎ型拡散層
７０５ 酸化絶縁膜（ビットライン酸化膜）
７０６ 拡散ビットライン
７０７ 多結晶シリコン膜
７０８ レジストパターン
７０９ ワードライン（ゲート電極）
７１０ 第１のシリコン窒化膜
７１１ サイドウォール
７１２ 第２のシリコン窒化膜
８０１ 半導体基板（半導体領域）
８０２ ＯＮＯ膜（トラップ膜）
８０３ ワードライン（ゲート電極）
８０４ 拡散ビットライン
８０５ 酸化絶縁膜（ビットライン酸化膜）
８０６ プラズマＣＶＤ法によるシリコン窒化膜
８０７ 減圧ＣＶＤ法によるシリコン窒化膜
８０８ プラズマによるホールのチャージング
８０９ 書込動作による電子
８１０ 書込直後の電子分布
８１１ 時間経過後の電子分布
９０１ 半導体基板（半導体領域）
９０２ ＯＮＯ膜（トラップ膜）
９０３ ワードライン（ゲート電極）
９０４ 拡散ビットライン
９０５ 酸化絶縁膜（ビットライン酸化膜）
９０６ 減圧ＣＶＤ法によるシリコン窒化膜
９０７ 有機原料を用いた減圧ＣＶＤ法によるシリコン窒化膜
９０８ プラズマによるホールのチャージング
９０９ 書込動作による電子
９１０ 書込直後の電子分布
９１１ 時間経過後の電子分布

Claims (16)

  1. 半導体基板中に形成されたソース・ドレイン領域と、前記ソース・ドレイン領域間のチャネル領域上を含む前記半導体基板上に形成された、電荷を蓄積することにより情報を記憶するトラップ膜と、前記トラップ膜上に形成されたゲート電極とを有する半導体装置であって、
    前記ゲート電極上、及び隣接する前記ゲート電極間における前記トラップ膜上を覆うように、有機原料を用いた減圧ＣＶＤ法で形成した炭素を含有するシリコン窒化膜が形成されていることを特徴とする半導体装置。
  2. 前記隣接するゲート電極間における前記トラップ膜上において、前記トラップ膜と前記炭素を含有するシリコン窒化膜との間に介在するシリコン酸化膜をさらに有することを特徴とする請求項１に記載の半導体装置。
  3. 前記トラップ膜は、窒素を含む絶縁膜であることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記炭素を含有するシリコン窒化膜の膜厚は、５ｎｍ〜１００ｎｍであることを特徴とする請求項１〜３のうちいずれか１項に記載の半導体装置。
  5. 前記炭素を含有するシリコン窒化膜中の水素結合量は、１０２０〜１０２４個／ｃｍ３であることを特徴とする請求項１〜４のうちいずれか１項に記載の半導体装置。
  6. 前記炭素を含有するシリコン窒化膜中の、水素濃度は１０２０〜１０２４ａｔｏｍｓ／ｃｍ３、かつ炭素濃度は１０１８〜１０２４ａｔｏｍｓ／ｃｍ３であることを特徴とする請求項１〜５のうちいずれか１項に記載の半導体装置。
  7. 半導体基板中にソース・ドレイン領域を形成する第１工程と、
    前記ソース・ドレイン領域間のチャネル領域上を含む前記半導体基板上に、電荷を蓄積することにより情報を記憶するトラップ膜を形成する第２工程と、
    前記トラップ膜上にゲート電極を形成する第３工程と、
    前記ゲート電極上、及び隣接する前記ゲート電極間における前記トラップ膜上を覆うように有機原料を用いた減圧ＣＶＤ法によるシリコン窒化膜を形成する第４工程とを備えたことを特徴とする半導体装置の製造方法。
  8. 前記第３工程と第４工程との間に、
    前記隣接するゲート電極間における前記トラップ膜上にシリコン酸化膜を形成する工程と、
    異方性エッチングにより前記ゲート電極表面が露出するまで前記シリコン酸化膜を除去することにより、前記ゲート電極間にシリコン酸化膜を埋め込む工程とを有することを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記有機原料は、ビス（３級ブチルアミノ）シランまたはヘキサメチルジシラザンのうち少なくともいずれか１つを用いることを特徴とする請求項７または８に記載の半導体装置の製造方法。
  10. 前記第４工程の後にさらに熱処理を行うことを特徴とする請求項７〜９のうちいずれか１項に記載の半導体装置の製造方法。
  11. 前記熱処理の温度は、４００℃〜１１００℃であることを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 前記熱処理の時間は、1分以上かつ６０分以下であることを特徴とする請求項１０または１１に記載の半導体装置の製造方法。
  13. 前記トラップ膜は、窒素を含む絶縁膜であることを特徴とする請求項７〜１２のうちいずれか１項に記載の半導体装置の製造方法。
  14. 前記シリコン窒化膜の膜厚は、５ｎｍ〜１００ｎｍであることを特徴とする請求項７〜１３のうちいずれか１項に記載の半導体装置の製造方法。
  15. 前記シリコン窒化膜中の水素結合量は、１０２０〜１０２４個／ｃｍ３であることを特徴とする請求項７〜１４のうちいずれか１項に記載の半導体装置の製造方法。
  16. 前記シリコン窒化膜中の、水素濃度は１０２０〜１０２４ａｔｏｍｓ／ｃｍ３、かつ炭素濃度は１０１８〜１０２４ａｔｏｍｓ／ｃｍ３であることを特徴とする請求項７〜１５のうちいずれか１項に記載の半導体装置の製造方法。
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