JP2009065094A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

不揮発性半導体記憶装置およびその製造方法 Download PDF

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Abstract

【課題】金属酸化膜とその上下を挟む絶縁膜との相互拡散を抑制することにより、電荷蓄積膜に金属酸化膜を用いた不揮発性メモリセルの電荷保持特性を向上させることのできる技術を提供する。
【解決手段】メモリセルMC1に備わる電荷保持用絶縁膜4を、半導体基板1のチャネル領域側から、ボトム絶縁膜4a、金属酸化膜からなる電荷蓄積膜4c、およびトップ絶縁膜4eが順次形成された積層膜によって構成し、さらに、ボトム絶縁膜4aに対してプラズマ窒化処理を行うことにより、ボトム絶縁膜4a中の上面側に、ピーク値を有して窒素濃度が1原子%以上の窒化領域4bを形成し、その窒化領域4bの厚さを0.5nm以上、1.5nm以下、窒素濃度のピーク値を5原子%以上、40原子%以下、窒素濃度のピーク値の位置をボトム絶縁膜4aの上面から2nm以内とすることにより、ボトム絶縁膜4aと電荷蓄積層4cとの相互反応を抑制する。
【選択図】図2

Description

本発明は、電気的な書込み、消去動作が可能な不揮発性半導体記憶装置およびその製造技術に関し、特に、金属酸化膜を電荷蓄積膜とするMONOS(Metal Oxide Nitride Oxide Semiconductor)型のメモリセルにより構成されるメモリ部を有する不揮発性半導体記憶装置に適用して有効な技術に関するものである。
電気的に書込み、消去が可能な不揮発性半導体記憶装置として、EEPROM(Electrical Erasable and Programmable Read Only Memory)が広く使用されている。フラッシュメモリに代表されるこのような不揮発性半導体記憶装置のメモリ部は、複数の不揮発性メモリセルによって構成されているが、この不揮発性メモリセルには、例えばゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極またはトラップ性絶縁膜を有し、浮遊ゲート電極またはトラップ性絶縁膜に電荷を保持することにより情報が記憶される電界効果トランジスタが使用されている。浮遊ゲート電極またはトラップ性絶縁膜の記憶保持状態は、電界効果トランジスタのしきい値電圧の変化により読み出すことができる。
上記トラップ性絶縁膜とは、電荷を保持することが可能な絶縁膜をいい、例えば窒化シリコン膜を例示することができる。窒化シリコン膜を電荷蓄積膜とする不揮発性メモリセルは、MONOSメモリセルと呼ばれ、離散的に電荷を蓄積することから、上記浮遊ゲート電極に電荷を蓄積する不揮発性メモリセルと比べて情報保持の信頼性に優れている。また、MONOSメモリセルでは、保持電荷のリークを抑制するために窒化シリコン膜の上下に酸化膜を形成する必要があるが、情報保持の信頼性に優れていることから、その酸化膜を薄くすることができる。例えば8nm以下の薄い酸化膜を適用することが可能であり、書込み、消去動作の低電圧化を図ることができる。
しかしながら、窒化シリコン膜を電荷蓄積膜に用いたMONOSメモリセルでは、電荷捕獲特性および電荷保持特性ともに十分であるとは言えず、例えばアルミナをはじめとする金属酸化膜を窒化シリコン膜に代えて電荷蓄積膜に用いたMONOS型のメモリセルが提案されている。
例えば電荷保持特性を改善するためにアルミナなどの金属酸化膜を電荷蓄積膜に適用した不揮発性半導体メモリセルが特開2004−158810号公報(特許文献1参照)に開示されている。また、金属酸化膜を形成した直後に熱処理を行うことにより金属酸化膜の誘電率を向上させる技術が米国特許出願公開第2006/0022252号明細書(特許文献2参照)に記載されている。この熱処理は金属酸化膜を形成した後に一般的に行われるものである。また、消去動作を高速化するために、基板と金属酸化膜との間に酸化シリコン膜と窒化シリコン膜との積層膜(酸化シリコン膜の上に窒化シリコン膜を重ねた積層構造)を形成する技術が提案されている(非特許文献1参照)。また、電荷蓄積膜をアルミナ膜と窒化シリコン膜との積層構造(ボトム窒化シリコン膜/アルミナ膜/トップ窒化シリコン膜)とすることにより、デバイス動作ウィンドウを広げる技術が提案されている(非特許文献2参照)。
特開2004−158810号公報 米国特許出願公開第2006/0022252号明細書 テクニカル・ダイジェスト・オブ・アイ・イー・ディー・エム(Technical Digest of IEDM)、2006、p.971 ブイ・エル・エス・アイ・テクノロジー・ダイジェスト(VLSI Technology Digest)、2007、p.138
しかしながら、金属酸化膜を電荷蓄積膜に用いたMONOS型のメモリセルについては、以下に説明する種々の技術的課題が存在する。
本発明者らが検討したところ、電荷蓄積膜に金属酸化膜を採用し、この金属酸化膜の上下を酸化膜で挟んだ電荷保持用絶縁膜の場合、金属酸化膜を形成した後の熱処理(例えば金属酸化膜を堆積した直後の熱処理または不純物活性化のための熱処理など)により、金属酸化膜と、これの上面に接するトップ酸化膜またはこれの下面に接するボトム酸化膜とが相互反応を起こすことが明らかになった。この相互反応が起きると、金属酸化膜の金属元素が拡散して、トップ酸化膜中またはボトム酸化膜中に存在することとなり、トップ酸化膜中またはボトム酸化膜中に存在する金属元素を介してゲート電極側または基板側へ電子が移動して、メモリセルの電荷保持特性が劣化するという問題が生じてしまう。
金属酸化膜と酸化膜とが直接、接している構造は、例えば上記特許文献1、2に示されている。特許文献1に記載されている第5の実施の形態においては、トラップ膜に窒化シリコン膜とアルミナ膜との積層膜を用い、ボトム酸化膜に酸化シリコン膜とLa膜との積層膜を用いている。この構造においては、酸化シリコン膜と金属酸化膜であるLa膜とが直接、接するため、後の工程での熱処理により、Laが酸化シリコン膜中へ拡散してメモリセルの電荷保持特性が劣化することが問題となる。
特許文献2では、電荷蓄積膜に金属酸化膜を用いており、ボトム酸化シリコン膜と金属酸化膜とが直接、接する構造となっている。金属酸化膜の誘電率を向上させるために金属酸化膜を形成した直後に熱処理を行うことが実施例に示されているが、前述したように、熱処理を行うとボトム酸化シリコン膜中へ金属酸化膜の金属元素が拡散するため、メモリセルの電荷保持特性が劣化することが問題となる。
非特許文献1、2では、金属酸化膜とボトム酸化シリコン膜との間に窒化シリコン膜を形成している。非特許文献1では、ボトム酸化シリコン膜上に1.6nmの厚さの窒化シリコン膜をCVD法で堆積して、ボトム酸化シリコン膜と窒化シリコン膜との積層膜を形成することにより、デバイス消去動作を高速化する技術が提案されている。しかし、1.6nmの厚さの窒化シリコン膜をCVD法によりウエハ面内に均一にかつ再現性よく形成することは難しく、窒化シリコン膜の厚さの制御が課題となる。
非特許文献2では、電荷蓄積膜にアルミナ膜の上下を窒化シリコン膜で挟んだ積層膜(ボトム窒化シリコン膜(3nm)/アルミナ膜(3nm)/トップ窒化シリコン膜(4nm))を用いることにより、デバイス動作ウィンドウを広げることを提案している。しかし、この構造の場合、電荷蓄積膜の電気的膜厚が5nm程度となり、デバイス動作電圧を低くすることができない。窒化シリコン膜を薄膜化することで、電荷蓄積膜全体の電気的膜厚を小さくすることはできるが、その場合、3nm以下の厚さの窒化シリコン膜をCVD法により形成する必要がある。このため、前述したように、窒化シリコン膜をCVD法によりウエハ面内に均一にかつ再現性よく形成することは難しく、窒化シリコン膜の厚さの制御が課題となる。
本発明の目的は、金属酸化膜とその上下を挟む絶縁膜との相互拡散を抑制することにより、電荷蓄積膜に金属酸化膜を用いた不揮発性メモリセルの電荷保持特性を向上させることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明による不揮発性半導体記憶装置は、半導体基板のチャネル領域側から、ボトム絶縁膜、金属酸化膜からなる電荷蓄積膜、およびトップ絶縁膜が順次積層されて構成される電荷保持用絶縁膜を備えるメモリセルを有しており、ボトム絶縁膜中の電荷蓄積膜側および電荷蓄積膜中のトップ絶縁膜側に、ピーク値を有して窒素濃度が1原子%以上の窒化領域が形成されており、例えばボトム絶縁膜中の電荷蓄積膜側に形成された窒化領域では、その厚さを0.5nm以上、1.5nm以下とし、窒素濃度のピーク値を5原子%以上、40原子%以下とし、窒素濃度のピーク値の位置をボトム絶縁膜と電荷蓄積膜との界面から2nm以内の領域とするものである。
本発明による不揮発性半導体記憶装置の製造方法は、半導体基板上にボトム絶縁膜を形成する工程と、ボトム絶縁膜に対してプラズマ窒化処理を行い、ボトム絶縁膜中の上面側に、ピーク値を有して窒素濃度が1原子%以上の窒化領域を形成する工程と、ボトム絶縁膜上に金属酸化膜からなる電荷蓄積膜を形成する工程と、電荷蓄積膜に対してプラズマ窒化処理を行い、電荷蓄積膜の上面側に、ピーク値を有して窒素濃度が1原子%以上の窒化領域を形成する工程と、電荷蓄積膜上にトップ絶縁膜を形成する工程と、トップ絶縁膜上にゲート電極を形成する工程とを含み、例えばボトム絶縁膜中の電荷蓄積膜側に形成された窒化領域では、その厚さを0.5nm以上、1.5nm以下とし、窒素濃度のピーク値を5原子%以上、40原子%以下とし、窒素濃度のピーク値の位置をボトム絶縁膜と電荷蓄積膜との界面から2nm以内とするものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
ボトム絶縁膜、金属酸化膜からなる電荷蓄積膜、およびトップ絶縁膜が順次積層されて構成される電荷保持用絶縁膜において、ボトム絶縁膜中の上面側および電荷蓄積膜中の上面側にプラズマ窒化処理により窒化領域を形成することにより、ボトム絶縁膜と電荷蓄積膜、または電荷蓄積膜とトップ絶縁膜との相互拡散が抑制されて、金属元素のボトム絶縁膜またはトップ絶縁膜への拡散を防止することができる。これにより、電荷蓄積膜に金属酸化膜を用いた不揮発性メモリセルの電荷保持特性を向上させることができる。
本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、本実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、本実施の形態においては、電界効果トランジスタを代表するMIS・FET(Metal Insulator Semiconductor Field Effect Transistor)をMISと略し、nチャネル型のMIS・FETをnMISと略す。なお、MOSFET(Metal Oxide Semiconductor FET)は、そのゲート絶縁膜が酸化シリコン(SiO等)膜からなる構造の電界効果トランジスタであり、上記MISの下位概念に含まれるものとする。また、本実施の形態で記載するMONOS型のメモリセルについても、上記MISの下位概念に含まれることは勿論である。また、本実施の形態において、ウエハと言うときは、Si(Silicon)単結晶ウエハを主とするが、それのみではなく、SOI(Silicon On Insulator)ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
また、本実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
本発明の一実施の形態による不揮発性半導体記憶装置のメモリ部の一例を図1および図2を用いて説明する。図1は単体ゲート構造のMONOS型のメモリセルを用いたメモリアレイの構成を示すワード線およびビット線の平面レイアウト図、図2(a)は単体ゲート構造のMONOS型のメモリセルをゲート長方向(図1のA−A′線)に沿って切断したメモリセルの要部断面図、図2(b)は図2(a)のB領域を拡大した電荷保持用絶縁膜の要部断面図である。
不揮発性半導体記憶装置のメモリ部は、メモリセルMC1が二次元格子状に配列されたメモリアレイにより構成されている。図1に示すように、このメモリアレイでは、信号線である複数のワード線WLが第1方向に平行して延びており、もう一方の信号線である複数のビット線BLが第1方向と交差する方向である第2方向に平行して延びている。ワード線WLには各メモリセルMC1のメモリゲート電極が接続され、ビット線BLには各メモリセルMC1のドレイン領域が接続されている。
図2(a)に示すように、メモリセルMC1は、半導体基板1の主面に形成されたpウェル2、ソース領域3sとなるn型の半導体領域、ドレイン領域3dとなるn型の半導体領域、ソース領域3sとドレイン領域3dとの間のチャネル領域上に形成された電荷保持用絶縁膜4、および電荷保持用絶縁膜4上に形成されたメモリゲート電極5を有するnMISにより構成されている。上記電荷保持用絶縁膜4は、チャネル領域側から、ボトム絶縁膜(第1絶縁膜)4a、電荷蓄積膜4cおよびトップ絶縁膜(第2絶縁膜)4eを順次形成した積層膜により構成されており、ボトム絶縁膜4aおよびトップ絶縁膜4eは、例えば酸化シリコン膜からなり、電荷蓄積膜4cは、例えば酸化ハフニウム膜などの金属酸化膜からなる。ボトム絶縁膜4aの厚さは2.5nm以上、6nm以下、トップ絶縁膜4eの厚さは4nm以上、6nm以下、電荷蓄積膜4cの厚さ(誘電率を考慮しない物理的膜厚)は20nm以下である。また、上記メモリゲート電極5は、例えばn型不純物が導入された多結晶シリコン膜からなり、ワード線WLを構成する。
さらに、図2(b)に示すように、ボトム絶縁膜4a中の電荷蓄積膜4c側には、ピーク値を有して窒素濃度が1原子%以上の窒化領域4bが形成されており、その窒化領域4bの厚さは0.5nm以上、1.5nm以下である。また、その窒化領域4bにおける窒素濃度のピーク値は5原子%以上、40原子%以下であり、ボトム絶縁膜4aと電荷蓄積膜4cとの界面から2nm以内に位置している。また、電荷蓄積膜4c中のトップ絶縁膜4e側にも、ピーク濃度を有して窒素濃度が1原子%以上の窒化領域4dが形成されている。その窒化領域4dにおける窒素濃度のピーク値は5原子%以上、40原子%以下である。
メモリセルMC1では、ボトム絶縁膜4a中の電荷蓄積膜4c側に1原子%以上の窒素濃度を有する窒化領域4bを形成し、電荷蓄積膜4c中のトップ絶縁膜4e側に1原子%以上の窒素濃度を有する窒化領域4dを形成しているが、電荷蓄積膜4c中のトップ絶縁膜4e側に窒化領域4dを形成せず、ボトム絶縁膜4a中の電荷蓄積膜4c側のみに窒化領域4bを形成してもよい。後に評価結果(例えば図8に示すメモリセルの電荷保持特性)を用いて説明するが、ボトム絶縁膜4a中の電荷蓄積膜4c側のみに窒化領域4bを形成しただけでも、メモリセルのデータ保持特性の向上に効果がある。
次に、本発明の一実施の形態による単体ゲート構造のMONOS型メモリセルの製造方法の一例を図3〜図5を用いて説明する。図3〜図5は、メモリセルの製造工程中におけるメモリセルの要部断面図である。
まず、図3に示すように、例えば1〜10Ω・cmの比抵抗を有するp型の単結晶シリコンからなる半導体基板(この段階では半導体ウエハと称する平面略円形状の半導体の薄板)1を準備する。続いて半導体基板1の主面に、例えば溝型の素子分離部およびこれに取り囲まれるように配置された活性領域等を形成する。すなわち、半導体基板1の所定箇所に分離溝を形成した後、半導体基板1の主面上に、例えば酸化シリコンからなる絶縁膜を堆積し、さらにその絶縁膜が分離溝内にのみに残されるように絶縁膜をCMP(Chemical Mechanical Polishing)法等によって研磨することで、分離部を形成する。続いて、半導体基板1の所定部分にp型の不純物を所定のエネルギーで選択的にイオン注入法等によって導入することにより、pウェル2を形成する。
次に、半導体基板1に対して、例えば850℃の温度でドライ酸化を施すことにより、半導体基板1の主面に、例えば酸化シリコン膜からなる厚さ2.5nm以上、6nm以下のボトム絶縁膜4aを形成する。ボトム絶縁膜4aの形成は、これに限定されるものではなく、例えばウエット酸化、ISSG(In-Situ Steam Generation)酸化、オゾン酸化またはプラズマ酸化により形成することもできる。
また、ボトム絶縁膜4aに酸窒化シリコン膜を用いてもよく、酸窒化シリコン膜を用いることにより、ボトム絶縁膜4aの信頼性を向上させることができる。酸窒化シリコン膜は、例えばその主面に酸化シリコン膜が形成された半導体基板1に対して一酸化炭素(NO)ガスまたは亜酸化窒素(NO)ガス等を用いた窒素性雰囲気で熱処理を施すことにより形成することができる。例えば窒素により10%に希釈された一酸化炭素ガス雰囲気で半導体基板1に対して例えば900℃の温度で10分の熱処理を施すことにより、半導体基板1と酸化シリコン膜との界面に窒素が3原子%程度導入された酸窒化シリコン膜を形成することができる。
次に、窒素ガスを用いたプラズマ窒化処理によりボトム絶縁膜4aを窒化して、ボトム絶縁膜4a中の上面側に窒化領域(前述の図2(b)に示した窒化領域4b)を形成する。前述したように、窒化領域4bは、1原子%以上の窒素濃度を有しており、その厚さは0.5nm以上、1.5nm以下である。また、その窒化領域4bにおける窒素濃度のピーク値は5原子%以上、40原子%以下であり、ボトム絶縁膜4aの上面から2nm以内に位置している。プロセスガスには窒素ガスを用いたが、これに限定されるものではなく、例えばアンモニア(NH)ガスを用いてもよく、また、窒素と希ガスとの混合ガスまたはアンモニアガスと希ガスとの混合ガスを用いてもよい。プラズマ窒化処理におけるプロセス温度は、例えば600℃、プロセス圧力は、例えば50Pa、RFパワーは、例えば250Wである。これらプロセス温度、プロセス圧力およびRFパワーは一例であって、これに限定されるものではない。
次に、ボトム絶縁膜4a上に金属酸化膜、例えば酸化ハフニウム膜からなる電荷蓄積膜4cをALCVD(Atomic Layer Chemical Vapor Deposition)法により形成する。電荷蓄積膜4cの厚さは20nm以下とすることが望ましい。これは、電荷蓄積膜4cの厚さが20nmよりも厚くなると、メモリセルの書込み、消去動作の電圧が大きくなるためであり、本発明者による酸化ハフニウム膜の膜厚を様々に変えて行った電気的特性評価によっても確かめられている。
ハフニウムの原料にはテトラエチルメチルアミノハフニウム(Hf[N(CH)(C)]:TEMHf)を用い、酸化剤にはオゾンを用いて、例えば285℃の温度で、20nm以下の厚さの酸化ハフニウム膜を形成する。ALCVD法は、一般に反応サイクルを繰り返し行い、1つの原子層を連続的に積層することによって、高品質でかつ段差被覆性の良い膜を形成させる成膜方法であり、原料が吸着する全範囲にわたって同じ成長速度を維持することができるので、ウエハ面内に均一にかつ再現性よく金属酸化膜を成膜することができる。ハフニウムの原料としては、ALCVD法に適した他の材料を用いることもできる。また、酸化剤には水(HO)を用いることもできる。また、酸化ハフニウム膜はALCVD法に限らず、CVD法またはスパッタリング法などを用いて形成することも可能である。
次に、ボトム絶縁膜4aに対するプラズマ窒化処理と同様に、電荷蓄積膜4cに対してプラズマ窒化処理を行い、電荷蓄積膜4c中の上面側に窒化領域(前述した図2(b)に示す窒化領域4d)を形成する。前述したように、窒化領域4dは、1原子%以上の窒素濃度を有しており、その窒化領域4dにおける窒素濃度のピーク値は5原子%以上、40原子%以下である。
次に、電荷蓄積膜4c上に、例えば酸化シリコン膜からなる厚さ4nm以上、6nm以下のトップ絶縁膜4eを形成する。酸化シリコン膜は、例えばモノシラン(SiH)ガスと亜酸化窒素ガスとを原料とする低圧CVD法により形成することができる。また、TEOS(Tetra Ethyl Ortho Silicate;Si(OC)を原料とするCVD法またはプラズマCVD法により形成することもできる。
次に、トップ絶縁膜4e上に、例えば5×1020atms/cmの不純物濃度を有する多結晶シリコン膜からなる導体膜を堆積する。この導体膜はCVD法により形成され、その厚さは、例えば150nmを例示することができる。
次に、図4に示すように、レジストパターンをマスクとして上記導体膜をドライエッチング法により加工し、メモリゲート電極5を形成する。さらに、ドライエッチング法によりメモリゲート電極5と半導体基板1との間の電荷保持用絶縁膜4(トップ絶縁膜4e、電荷蓄積膜4cおよびボトム絶縁膜4a)を残して、その他の領域の電荷保持用絶縁膜4(トップ絶縁膜4e、電荷蓄積膜4cおよびボトム絶縁膜4a)を選択的に除去する。この後、ドライエッチング法によるメモリゲート電極5の側壁形状の損傷を回復させるために、半導体基板1に対してISSG酸化を施し、メモリゲート電極5の側壁に4nmの側壁膜6を形成する。
次に、図5に示すように、メモリゲート電極5をマスクとしてn型不純物、例えばヒ素(As)を半導体基板1の主面にイオン注入することにより、半導体基板1の主面にn型の半導体領域をメモリゲート電極5に対して自己整合的に形成する。この時の不純物イオンの打ち込みエネルギーは、例えば40keV、ドーズ量は、例えば2×1015atms/cmである。その後、例えば1000℃の温度で10秒の熱処理を施すことにより、イオン注入したn型不純物を活性化することにより、ソース領域3sおよびドレイン領域3dを形成する。
次に、半導体基板1の主面上に層間絶縁膜7を、例えばCVD法により形成する。続いて層間絶縁膜7にコンタクトホールを形成した後、コンタクトホール内にプラグを形成する。その後、層間絶縁膜7上に、例えばタングステン、アルミニウムまたは銅等からなる第1層配線M1を形成することによって、メモリセルMC1が略完成する。これ以降は、通常の半導体装置の製造工程を経て、半導体装置を製造する。
次に、本発明の一実施の形態による単体ゲート構造のMONOS型メモリセルの書込みおよび消去方法について、前述した図2を用いて説明する。
「書込み」は、メモリセルMC1の電荷蓄積膜4c中にホットエレクトロンを注入する。例えばソース領域3sに印加する電圧(Vs)は0V、ドレイン領域3dに印加する電圧(Vd)は4V、メモリゲート電極5に印加する電圧(Vg)は6Vとする。
「消去」は、バンド間トンネリングにより発生したホットホールを電界加速して、メモリセルMC1の電荷蓄積膜4c中に注入するホットホール消去(BTBT(Band-To-Band Tunneling)消去)、またはFN(Fowler-Nordheim)トンネリングにより半導体基板1からメモリセルMC1の電荷蓄積膜4c中にホールを注入するFN消去のいずれかで行う。BTBT消去を行う場合は、例えばソース領域3sに印加する電圧(Vs)は0V、ドレイン領域3dに印加する電圧(Vd)は4V、メモリゲート電極5に印加する電圧(Vg)は−6Vである。FN消去の場合は、例えばソース領域3sに印加する電圧(Vs)は0V、ドレイン領域3dに印加する電圧(Vd)は0V、メモリゲート電極5に印加する電圧(Vg)は−15Vである。なお、ここで示した書込み、消去の電圧は印加条件の一例であり、これに限定されるものではなく、必要に応じて変更可能である。
次に、本発明の一実施の形態による電荷保持用絶縁膜におけるボトム絶縁膜(酸化シリコン膜)と電荷蓄積膜(酸化ハフニウム膜)との相互反応について図6を用いて説明する。図6(a)は酸化シリコン膜中の酸化ハフニウム膜側にプラズマ窒化処理により窒化領域を形成した試料の膜厚方向の組成分布を示すグラフ図、図6(b)は酸化シリコン膜中に窒化領域を形成しない試料の膜厚方向の組成分布を示すグラフ図であり、これら組成分布はX線光電子分光法(XPS(X-ray Photoelectron Spectroscopy)法)により得られた。図6(a)に組成分布を示す試料では、シリコン基板上に形成した酸化シリコン膜に対してプラズマ窒化処理を行った後に酸化ハフニウム膜が堆積され、その後、950℃の温度で1分の熱処理を行っている。図6(b)に組成分布を示す試料では、シリコン基板上に形成した酸化シリコン膜に対してプラズマ窒化処理を行わずに酸化ハフニウム膜が堆積され、その後、950℃の温度で1分の熱処理を行っている。ここでは、組成分布の分析感度を高めるために、酸化ハフニウム膜の厚さは2nmとしている。
図6(a)に示すように、窒化領域を形成した試料では、酸化シリコン膜中へのハフニウムの拡散が抑制されている。これに対して、図6(b)に示すように、酸化シリコン膜に窒化領域を形成しない試料では、酸化シリコン膜中にハフニウムが5%程度拡散している。これらの結果から、酸化シリコン膜中の酸化ハフニウム膜側に窒化領域を形成することにより、酸化シリコン膜中へのハフニウムの拡散を抑制することが可能となることがわかる。
図6(a)には、ボトム絶縁膜となる酸化シリコン膜中の上面側に窒化領域を形成し、このボトム絶縁膜となる酸化シリコン膜上に酸化ハフニウム膜を積層した試料の組成分析結果を示したが、酸化ハフニウム膜に対してプラズマ窒化処理を行うことにより、酸化ハフニウム膜中の上面側に窒化領域を形成し、この酸化ハフニウム膜上にトップ絶縁膜となる酸化シリコン膜を積層した試料についても本発明者は組成分析をしている。その組成分析結果からもトップ絶縁膜となる酸化シリコン膜中へのハフニウムの拡散を抑制できることが確かめられた。
次に、本発明の一実施の形態による単体ゲート構造のMONOS型メモリセルの電気的特性を調べた結果について説明する。
ボトム絶縁膜に対するプラズマ窒化処理の処理時間とメモリセルの電荷保持特性との相関を調べたところ、プラズマ窒化処理の処理時間が30秒以上においてメモリセルの電荷保持特性が改善される実験結果が得られた。このときのプラズマ窒化処理の圧力は50Pa、パワーは250Wである。
また、プラズマ窒化処理の窒化条件を様々に変化させて、ボトム絶縁膜の上面側に形成される窒化領域の厚さを制御し、この窒化領域の厚さとメモリセルの電荷保持特性との相関を調べたところ、窒化領域の厚さが0.5nm以上、1.5nm以下においてメモリセルの電荷保持特性が改善される実験結果が得られた。ここで窒化領域とは、シリコン、窒素および酸素から構成される絶縁領域を指し、窒化領域の厚さとは、窒素濃度の割合が1原子%以上である領域の厚さと定義する。
また、プラズマ窒化処理の窒化条件を様々に変化させて、ボトム絶縁膜中の上面側に形成される窒化領域における窒素濃度のピーク位置を制御し、この窒素濃度のピーク位置とメモリセルの電荷保持特性との相関を調べたところ、窒素濃度のピーク位置がボトム絶縁膜と電荷蓄積膜との界面から2nm以内においてメモリセルの電荷保持特性が改善される実験結果が得られた。
また、プラズマ窒化処理の窒化条件を様々に変化させて、ボトム絶縁膜中の上面側に形成される窒化領域における窒素ピーク濃度を0〜40原子%の範囲で制御し、この窒素ピーク濃度とメモリセルの電荷保持特性との相関を調べた。図7に、メモリセルの電荷保持特性の窒素濃度依存性を説明するグラフ図を示す。図7の縦軸はメモリセルの初期から所定時間までの電圧シフト(メモリセルのしきい値電圧の初期からの変化量)であり、横軸はボトム絶縁膜中の窒素領域における窒素ピーク濃度である。電荷保持温度は150℃とした。
図7に示すように、ボトム絶縁膜中の窒素領域における窒素ピーク濃度が0原子%における電圧シフトは約−0.6Vであるが、ボトム絶縁膜中の窒素濃度における窒素ピーク濃度が増加するに従い電圧シフトは減少し、5原子%における電圧シフトは約−0.22V、20原子%における電圧シフトは約−1.6Vとなる。これより、ボトム絶縁膜中の窒素濃度における窒素ピーク濃度が5原子%以上において、電圧シフトを抑制できることがわかる。
図7には、ボトム絶縁膜中の上面側に形成される窒化領域における窒素ピーク濃度とメモリセルの電荷保持特性との相関を調べた結果を示しているが、プラズマ窒化処理の窒化条件を様々に変化させて、電荷蓄積膜中の上面側に形成される窒化領域における窒素ピーク濃度を0〜40原子%の範囲で制御し、この窒素ピーク濃度とメモリセルの電荷保持特性との相関も調べた。その結果、ボトム絶縁膜の場合と同様に、電荷蓄積膜中の窒化領域における窒素ピーク濃度が5原子%以上において、電圧シフトを抑制できることがわかった。
また、窒化領域の有無によるメモリセルの電荷保持特性の違いを調べた。図8に、ボトム絶縁膜中の上面側および電荷蓄積膜中の上面側に窒化領域を形成しない第1メモリセル、ボトム絶縁膜の上面側のみに窒化領域を形成した第2メモリセル、ボトム絶縁膜の上面側および電荷蓄積膜の上面側にそれぞれ窒化領域を形成した第3メモリセルの各電荷保持特性を説明するグラフ図を示す。図8の縦軸はメモリセルの初期から所定時間までの電圧シフト(メモリセルのしきい値電圧の初期からの変化量)であり、横軸はデータ保持時間である。第2メモリセルでは、ボトム絶縁膜のみに対してプラズマ窒化処理を行い、第3メモリセルでは、ボトム絶縁膜および電荷蓄積膜に対してそれぞれプラズマ窒化処理を行っており、ボトム絶縁膜中の上面側に形成された窒化領域または電荷蓄積膜中の上面側に形成された窒化領域の窒素ピーク濃度は15原子%である。ボトム絶縁膜およびトップ絶縁膜は酸化シリコン膜からなり、電荷蓄積膜は酸化ハフニウム膜からなる。
図8に示すように、ボトム絶縁膜中の上面側のみに窒化領域を形成した第2メモリセルでも、窒化領域を形成しない第1メモリセルよりも電荷保持特性を著しく改善することができる。また、ボトム絶縁膜中の上面側および電荷蓄積膜中の上面側にそれぞれ窒化領域を形成した第3メモリセルでは、さらに第2メモリセルよりも電荷保持特性を改善することができる。しかし、プラズマ窒化処理により電荷保持特性が改善する効果は、電荷蓄積膜中の上面側に窒化領域を形成した場合よりも、ボトム絶縁膜中の上面側に窒化領域を形成した場合の方が大きいと考えられる。
以上に説明したメモリセルの電気的特性の結果から、ボトム絶縁膜に対してプラズマ窒化処理を行い、ボトム絶縁膜中の上面側に窒化領域を形成することにより、ボトム絶縁膜に窒化領域を形成しない場合よりも、メモリセルの電荷保持特性が改善できることがわかった。また、電荷蓄積膜に対してプラズマ窒化処理を行い、電荷蓄積膜中の上面側に窒化領域を形成することにより、電荷蓄積膜に窒化領域を形成しない場合よりも、メモリセルの電荷保持特性が改善できることがわかった。また、ボトム絶縁膜および電荷蓄積膜に対してそれぞれプラズマ窒化処理を行い、ボトム絶縁膜中の上面側および電荷蓄積膜中の上面側にそれぞれ窒化領域を形成することにより、ボトム絶縁膜中の上面側のみに窒化領域を形成した場合よりも、さらにメモリセルの電荷保持特性が改善できることがわかった。
このように、本実施の形態によれば、ボトム絶縁膜、金属酸化膜からなる電荷蓄積膜、およびトップ絶縁膜が順次積層されて構成される電荷保持用絶縁膜において、ボトム絶縁膜に対してプラズマ窒化処理を行い、ボトム絶縁膜中の上面側に窒素濃度のピーク値を有し、窒素濃度が1原子%以上の窒化領域(窒化領域の厚さは0.5nm以上、1.5nm以下、窒化領域の窒素濃度のピーク値は5原子%以上、40原子%以下、窒化領域の窒素濃度のピーク値の位置は上面から2nm以内)を形成することにより、電荷蓄積膜からボトム絶縁膜への金属元素の拡散を抑制して、メモリセルの電荷保持特性を向上させることができる。また、同様に、上記電荷保持用絶縁膜において、電荷蓄積膜に対してプラズマ窒化処理を行い、電荷蓄積膜中の上面側に窒素濃度のピーク値を有し、窒素濃度が1原子%以上の窒化領域(窒化領域の窒素濃度のピーク値は5原子%以上、40原子%以下)を形成することにより、電荷蓄積膜からトップ絶縁膜への金属元素の拡散を抑制して、メモリセルの電荷保持特性を向上させることができる。
また、例えば一酸化炭素、亜酸化窒素またはアンモニア雰囲気等の窒化性雰囲気中で熱処理を行った場合は、ボトム絶縁膜中の上面側に窒素が偏析せず、半導体基板とボトム絶縁膜との界面に窒素が偏析するため、ボトム絶縁膜へのハフニウムの拡散を抑制することができない。しかし、プラズマ窒化処理を採用することにより、ボトム絶縁膜中の上面側のみに窒素を偏析させることができるので、金属元素の拡散を効率よく抑制することができる。また、プラズマ窒化処理を採用することにより、CVD法と比較して、ウエハ面内において窒素濃度と窒化領域の厚さを均一に容易に制御することができる。また、窒化領域の厚さを1.5nm以下と比較的薄く形成することが可能となる。
なお、本実施の形態では、本願発明を単体ゲート構造のMONOS型メモリセルに適用した場合について説明したが、これに限定されるものではなく、例えば選択用nMISとメモリ用nMISとから構成されるスプリットゲート構造のMONOS型メモリセルにも適用することができて、同様の効果を得ることができる。また、これらMONOS型メモリセルは論理用半導体装置と同一のシリコン基板上に混載することができて、高機能の半導体装置を実現することが可能である。
スプリットゲート構造のMONOS型メモリセルの一例を図9および図10に示す。図9および図10は、スプリットゲート構造のMONOS型メモリセルをゲート長方向に沿って切断したメモリセルの要部断面図である。
図9に示すメモリセルMC2では、半導体基板11の主面(デバイス形成面)の活性領域に選択用nMIS(Qnc)とメモリ用nMIS(Qnm)とが配置されている。このメモリセルMC2のドレイン領域Drmおよびソース領域Srmは、例えば相対的に低濃度のn型の半導体領域12ad,12asと、そのn型の半導体領域12ad,12asよりも不純物濃度の高い相対的に高濃度のn型の半導体領域12bとを有している(LDD(Lightly Doped Drain)構造)。n型の半導体領域12ad,12asは、メモリセルMC2のチャネル領域側に配置され、n型の半導体領域12bは、メモリセルMC2のチャネル領域側からn型の半導体領域12ad,12as分だけ離れた位置に配置されている。図中、符号NWはnウェル、符号PWはpウェルである。
このドレイン領域Drmとソース領域Srmとの間の半導体基板11の主面上には、上記選択用nMIS(Qnc)の選択ゲート電極CGと、上記メモリ用nMIS(Qnm)のメモリゲート電極MGとが隣接して延在している。選択ゲート電極CGは半導体基板11の主面の第1領域に配置され、メモリゲート電極MGは半導体基板11の主面の第1領域とは異なる第2領域に配置されている。選択ゲート電極CGは、例えばn型の多結晶シリコン膜からなり、そのゲート長は、例えば100〜200nmである。メモリゲート電極MGは、例えばn型の多結晶シリコン膜からなり、そのゲート長は、例えば50〜150nmである。
選択ゲート電極CGと、メモリゲート電極MGと、ソース領域Srmおよびドレイン領域Drmの一部を構成するn型の半導体領域12bの上面には、例えばコバルトシリサイド、ニッケルシリサイド、チタンシリサイド等のようなシリサイド層13が形成されている。シリサイド層13の厚さは、例えば20nmである。
選択ゲート電極CGと半導体基板11の主面との間には、例えば厚さ1〜5nmの薄い酸化シリコン膜からなるゲート絶縁膜14が設けられている。このゲート絶縁膜14の下方の半導体基板11の主面には、例えばボロン(B)が導入されてp型の半導体領域15が形成されている。この半導体領域15は、選択用nMIS(Qnc)のチャネル形成用の半導体領域であり、この半導体領域15により選択用nMIS(Qnc)のしきい値電圧が所定の値に設定されている。
メモリゲート電極MGは選択ゲート電極CGの側壁の片側に設けられており、ボトム絶縁膜16a、電荷蓄積膜16cおよびトップ絶縁膜16eを積層した電荷保持用絶縁膜16により選択ゲート電極CGとメモリゲート電極MGとの絶縁がなされている。また、電荷保持用絶縁膜16を介した半導体基板11の第2領域上にメモリゲート電極MGが配置されている。
電荷保持用絶縁膜16は、前述の図2を用いて説明した電荷保持用絶縁膜4と同様である。すなわち、チャネル領域側から、ボトム絶縁膜16a、電荷蓄積膜16cおよびトップ絶縁膜16eが順次積層されて構成されており、ボトム絶縁膜16aおよびトップ絶縁膜16eは、例えば酸化シリコン膜からなり、電荷蓄積膜16cは、例えば酸化ハフニウム膜などの金属酸化膜からなる。ボトム絶縁膜16aおよびトップ絶縁膜16eの厚さは4nm以上、6nm以下、電荷蓄積膜16cの厚さ(物理的膜厚)は20nm以下である。さらに、ボトム絶縁膜16a中の電荷蓄積膜16c側には、ピーク値を有して窒素濃度が1原子%以上の窒化領域が形成されており、その窒化領域の厚さは0.5nm以上、1.5nm以下である。また、その窒化領域における窒素濃度のピーク値は5原子%以上、40原子%以下であり、ボトム絶縁膜16aと電荷蓄積膜16cとの界面から2nm以内に位置している。また、電荷蓄積膜16c中のトップ絶縁膜16e側にも、ピーク値を有して窒素濃度が1原子%以上の窒化領域を形成してもよい。この場合、その窒化領域における窒素濃度のピーク値は5原子%以上、40原子%以下とする。
ボトム絶縁膜16aの下方、p型の半導体領域15とソース領域Srmとの間の半導体基板11の主面には、例えばヒ素またはリン(P)が導入されてn型の半導体領域17が形成されている。この半導体領域17は、メモリ用nMIS(Qnm)のチャネル形成用の半導体領域であり、この半導体領域17によりメモリ用nMIS(Qnm)のしきい値電圧が所定の値に設定されている。
メモリセルMC2は層間絶縁膜18により覆われている。ドレイン領域Drmには、層間絶縁膜18に形成されたコンタクトホール19に埋め込まれたプラグ20を介して、第1方向に延在するメモリゲート電極MG(または選択ゲート電極CG)に対して交差する方向である第2方向に延在する第1層配線M1が接続されている。この配線M1が、各メモリセルMC2のビット線を構成している。
図10に示すメモリセルMC3は、前述のメモリセルMC2と同様の電荷保持用絶縁膜を有するものであるが、メモリ用nMIS(Qnm)のメモリゲート電極MGの形状およびその形成方法が、前述のメモリセルMC2と相違する。すなわち、前述のメモリセルMC2では、選択用nMIS(Qnc)の選択ゲート電極CGの側壁に、自己整合を利用してメモリ用nMIS(Qnm)のメモリゲート電極MGが形成されたメモリゲート電極サイドウォール方式を採用している。これに対して、メモリセルMC3では、メモリ用nMIS(Qnm)のメモリゲート電極MGの一部が選択用nMIS(Qnc)の選択ゲート電極CG上に乗り上げたメモリゲート電極乗り上げ方式を採用しており、選択ゲート電極CGおよびメモリゲート電極MGをそれぞれリソグラフィ技術により形成されたレジストパターンを用いて加工している。メモリセルMC3のメモリ用nMIS(Qnm)のメモリゲート電極MG以外は、メモリセルMC2とほぼ同様な構成であるため、その説明は省略する。
また、前述のメモリセルMC3では、メモリ用nMIS(Qnm)のメモリゲート電極MGの一部が選択用nMIS(Qnc)の選択ゲート電極CG上に乗り上げたメモリゲート電極乗り上げ方式を採用したが、選択用nMIS(Qnc)の選択ゲート電極CGの一部がメモリゲート用nMIS(Qnm)のメモリゲート電極MG上に乗り上げたメモリゲート電極乗り上げ方式を採用することもできる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば前記実施の形態では、電荷保持用絶縁膜の電荷蓄積膜に金属酸化膜である酸化ハフニウム膜を用いたが、これに限定されるものではなく、例えばアルミナ膜、酸化ジルコニウム膜、酸化タンタル膜、酸化イットリウム膜または酸化ランタン膜等の金属酸化膜を用いることができる。また、これらの金属酸化膜にシリコンを加えたいわゆるシリケート酸化膜(例えばハフニウムシリケート、ジルコニウムシリケート、アルミニウムシリケートなど)やアルミニウムを加えたアルミネート酸化膜(例えばハフニウムアルミネート、ジルコニウムアルミネートなど)を用いることができる。また、複数の金属酸化膜が混ざった酸化膜(例えばハフニウムとランタンが混ざった酸化膜など)を用いることができる。
本発明は、金属酸化膜に電荷を蓄える不揮発性メモリセルを有する半導体記憶装置に適用することができる。
本発明の一実施の形態による単体ゲート構造のMONOS型メモリセルを用いたメモリアレイの構成を示すワード線およびビット線の平面レイアウト図である。 本発明の一実施の形態による単体ゲート構造のMONOS型メモリセルをゲート長方向に沿って切断したメモリセルの要部断面図である。 本発明の一実施の形態による単体ゲート構造のMONOS型メモリセルの製造工程中の要部断面図である。 図3に続くMONOS型メモリセルの製造工程中の図3と同じ箇所の要部断面図である。 図4に続くMONOS型メモリセルの製造工程中の図3と同じ箇所の要部断面図である。 (a)は、酸化シリコン膜中の上面側にプラズマ窒化処理により窒化領域を形成した試料の膜厚方向の組成分布を示すグラフ図、(b)は、酸化シリコン膜中に窒化領域を形成しない試料の膜厚方向の組成分布を示すグラフ図である。 本発明の一実施の形態によるMONOS型メモリセルの電荷保持特性の窒素濃度依存性を説明するグラフ図である。 本発明の一実施の形態によるMONOS型メモリセルの窒化領域有無による電荷保持特性の違いを説明するグラフ図である。 本発明の一実施の形態によるスプリットゲート構造のMONOS型メモリセル(メモリゲート電極サイドウォール方式)をゲート長方向に沿って切断したメモリセルの要部断面図である。 本発明の一実施の形態によるスプリットゲート構造のMONOS型メモリセル(メモリゲート電極乗り上げ方式)をゲート長向に沿って切断したメモリセルの要部断面図である。
符号の説明
1 半導体基板
2 pウェル
3s ソース領域
3d ドレイン領域
4 電荷保持用絶縁膜
4a ボトム絶縁膜(第1絶縁膜)
4b 窒化領域
4c 電荷蓄積膜
4d 窒化領域
4e トップ絶縁膜(第2絶縁膜)
5 メモリゲート電極
6 側壁膜
7 層間絶縁膜
11 半導体基板
12ad,12as,12b 半導体領域
13 シリサイド層
14 ゲート絶縁膜
15 半導体領域
16 電荷保持用絶縁膜
16a ボトム絶縁膜
16c 電荷蓄積膜
16e トップ絶縁膜
17 半導体領域
18 層間絶縁膜
19 コンタクトホール
20 プラグ
BL ビット線
CG 選択ゲート電極
Drm ドレイン
M1 配線
MC1 メモリセル
MG メモリゲート電極
Srm ソース領域
WL ワード線

Claims (18)

  1. 半導体基板と、前記半導体基板上に形成された第1絶縁膜と、前記第1絶縁膜上に形成された電荷蓄積膜と、前記電荷蓄積膜上に形成された第2絶縁膜と、前記第2絶縁膜上に形成されたゲート電極とを備えるメモリセルを有し、前記電荷蓄積膜が金属酸化膜により構成される不揮発性半導体記憶装置であって、
    前記第1絶縁膜中の前記電荷蓄積膜側に、ピーク値を有して窒素濃度が1原子%以上の窒化領域が形成されており、前記窒化領域の厚さが0.5nm以上、1.5nm以下であることを特徴とする不揮発性半導体記憶装置。
  2. 請求項1記載の不揮発性半導体記憶装置において、前記第1絶縁膜中の前記窒素濃度のピーク値は5原子%以上、40原子%以下であることを特徴とする不揮発性半導体記憶装置。
  3. 請求項1記載の不揮発性半導体記憶装置において、前記第1絶縁膜中の前記窒素濃度のピーク値は、前記第1絶縁膜と前記電荷蓄積膜との界面から2nm以内の領域に位置していることを特徴とする不揮発性半導体記憶装置。
  4. 請求項1記載の不揮発性半導体記憶装置において、前記電荷蓄積膜の物理的膜厚は20nm以下であることを特徴とする不揮発性半導体記憶装置。
  5. 請求項1記載の不揮発性半導体記憶装置において、前記第1絶縁膜は酸化シリコン膜または酸窒化シリコン膜であることを特徴とする不揮発性半導体記憶装置。
  6. 請求項1記載の不揮発性半導体記憶装置において、前記第2絶縁膜は酸化シリコン膜であることを特徴とする不揮発性半導体記憶装置。
  7. 請求項1記載の不揮発性半導体記憶装置において、前記第1絶縁膜の物理的膜厚は2.5nm以上、6nm以下であり、かつ前記第2絶縁膜の物理的膜厚は4nm以上、6nm以下であることを特徴とする不揮発性半導体記憶装置。
  8. 請求項1記載の不揮発性半導体記憶装置において、前記電荷蓄積膜は酸化ハフニウム膜であることを特徴とする不揮発性半導体記憶装置。
  9. 請求項1記載の不揮発性半導体記憶装置において、前記電荷蓄積膜中の前記第2絶縁膜側に、ピーク値を有して窒素濃度が1原子%以上の窒化領域が形成されていることを特徴とする不揮発性半導体記憶装置。
  10. 請求項9記載の不揮発性半導体記憶装置において、前記電荷蓄積膜中の前記窒素濃度のピーク値は5原子%以上、40原子%以下であることを特徴とする不揮発性半導体記憶装置。
  11. (a)半導体基板上に第1絶縁膜を形成する工程と、
    (b)前記第1絶縁膜に対してプラズマ窒化処理を行い、前記第1絶縁膜中の上面側に、ピーク値を有して窒素濃度が1原子%以上の窒化領域を形成する工程と、
    (c)前記第1絶縁膜上に金属酸化膜からなる電荷蓄積膜を形成する工程と、
    (d)前記電荷蓄積膜上に第2絶縁膜を形成する工程と、
    (e)前記第2絶縁膜上にゲート電極を形成する工程とを含み、
    前記窒化領域の厚さが0.5nm以上、1.5nm以下であることを特徴とする不揮発性半導体記憶装置の製造方法。
  12. 請求項11記載の不揮発性半導体記憶装置の製造方法において、前記(b)工程の前記プラズマ窒化処理の処理時間は30秒以上であることを特徴とする不揮発性半導体記憶装置の製造方法。
  13. 請求項11記載の不揮発性半導体記憶装置の製造方法において、前記第1絶縁膜中の前記窒素濃度のピーク値は5原子%以上、40原子%以下であることを特徴とする不揮発性半導体記憶装置の製造方法。
  14. 請求項11記載の不揮発性半導体記憶装置の製造方法において、前記窒素濃度のピーク値は前記第1絶縁膜と前記電荷蓄積膜との界面から2nm以内の領域に位置していることを特徴とする不揮発性半導体記憶装置の製造方法。
  15. 請求項11記載の不揮発性半導体記憶装置の製造方法において、前記電荷蓄積膜の物理的膜厚は20nm以下であることを特徴とする不揮発性半導体記憶装置の製造方法。
  16. 請求項11記載の不揮発性半導体記憶装置の製造方法において、前記電荷蓄積膜は、ALCVD法により形成されることを特徴とする不揮発性半導体記憶装置の製造方法。
  17. 請求項11記載の不揮発性半導体記憶装置の製造方法において、前記(c)工程と前記(d)工程との間に、
    (f)前記電荷蓄積膜に対してプラズマ窒化処理を行い、前記電荷蓄積膜中の上面側に、ピーク値を有して窒素濃度が1原子%以上の窒化領域を形成する工程、
    をさらに含むことを特徴とする不揮発性半導体記憶装置の製造方法。
  18. 請求項17記載の不揮発性半導体記憶装置の製造方法において、前記電荷蓄積膜中の前記窒素濃度のピーク値は5原子%以上、40原子%以下であることを特徴とする不揮発性半導体記憶装置の製造方法。
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