KR100988092B1 - 불휘발성 반도체 기억 장치 및 그 제조 방법 - Google Patents
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Abstract
금속 산화막과 그 상하를 사이에 둔 절연막과의 상호 확산을 억제함으로써, 전하 축적막에 금속 산화막을 이용한 불휘발성 메모리 셀의 전하 유지 특성을 향상시킬 수 있는 기술을 제공한다. 메모리 셀 MC1에 구비되는 전하 유지용 절연막(4)을, 반도체 기판(1)의 채널 영역측으로부터, 보텀 절연막(4a), 금속 산화막으로 이루어지는 전하 축적막(4c), 및 톱 절연막(4e)이 순차적으로 형성된 적층막에 의해 구성하고, 또한, 보텀 절연막(4a)에 대하여 플라즈마 질화 처리를 행함으로써, 보텀 절연막(4a) 내의 상면측에, 피크값을 갖고 질소 농도가 1원자% 이상인 질화 영역(4b)을 형성하고, 그 질화 영역(4b)의 두께를 0.5㎚ 이상, 1.5㎚ 이하, 질소 농도의 피크값을 5원자% 이상, 40원자% 이하, 질소 농도의 피크값의 위치를 보텀 절연막(4a)의 상면으로부터 2㎚ 이내로 함으로써, 보텀 절연막(4a)과 전하 축적층(4c)의 상호 반응을 억제한다.
반도체 기판, 절연막, 전하 축적막, 메모리 게이트 전극, 메모리 셀
Description
본 발명은, 전기적인 기입, 소거 동작이 가능한 불휘발성 반도체 기억 장치 및 그 제조 기술에 관한 것으로, 특별히, 금속 산화막을 전하 축적막으로 하는 MONOS(Metal Oxide Nitride Oxide Semiconductor)형의 메모리 셀에 의해 구성되는 메모리부를 갖는 불휘발성 반도체 기억 장치에 적용하기에 유효한 기술에 관한 것이다.
전기적으로 기입, 소거가 가능한 불휘발성 반도체 기억 장치로서, EEPROM(Electrical Erasable and Programmable Read Only Memory)이 널리 사용되고 있다. 플래시 메모리로 대표되는 이러한 불휘발성 반도체 기억 장치의 메모리부는, 복수의 불휘발성 메모리 셀에 의해 구성되어 있지만, 이 불휘발성 메모리 셀에는, 예를 들면 게이트 전극 아래에, 산화막으로 둘러싸여진 도전성의 부유 게이트 전극 또는 트랩성 절연막을 갖고, 부유 게이트 전극 또는 트랩성 절연막에 전하를 유지함으로써 정보가 기억되는 전계 효과 트랜지스터가 사용되고 있다. 부유 게이트 전극 또는 트랩성 절연막의 기억 유지 상태는, 전계 효과 트랜지스터의 임계값 전압의 변화에 의해 읽어낼 수 있다.
상기 트랩성 절연막이란, 전하를 유지하는 것이 가능한 절연막을 말하며, 예를 들면 질화 실리콘막을 예시할 수 있다. 질화 실리콘막을 전하 축적막으로 하는 불휘발성 메모리 셀은, MONOS 메모리 셀이라고 불리며, 이산적으로 전하를 축적하기 때문에, 상기 부유 게이트 전극에 전하를 축적하는 불휘발성 메모리 셀과 비교하여 정보 유지의 신뢰성이 우수하다. 또한, MONOS 메모리 셀에서는, 유지 전하의 리크를 억제하기 위해 질화 실리콘막의 상하에 산화막을 형성할 필요가 있는데, 정보 유지의 신뢰성이 우수하기 때문에, 그 산화막을 얇게 할 수 있다. 예를 들면 8㎚ 이하의 얇은 산화막을 적용하는 것이 가능하여, 기입, 소거 동작의 저전압화를 도모할 수 있다.
그러나, 질화 실리콘막을 전하 축적막에 이용한 MONOS 메모리 셀에서는, 전하 포획 특성 및 전하 유지 특성 모두 충분하다고는 할 수 없으며, 예를 들면 알루미나를 비롯한 금속 산화막을 질화 실리콘막 대신에 전하 축적막에 이용한 MONOS형의 메모리 셀이 제안되어 있다.
예를 들면 전하 유지 특성을 개선하기 위해 알루미나 등의 금속 산화막을 전하 축적막에 적용한 불휘발성 반도체 메모리 셀이 일본 특허 공개 2004-158810호 공보(특허 문헌1 참조)에 개시되어 있다. 또한, 금속 산화막을 형성한 직후에 열처리를 행함으로써 금속 산화막의 유전율을 향상시키는 기술이 미국 특허 출원 공개 제2006/0022252호 명세서(특허 문헌2 참조)에 기재되어 있다. 이 열처리는 금속 산화막을 형성한 후에 일반적으로 행해지는 것이다. 또한, 소거 동작을 고속화 하기 위해, 기판과 금속 산화막 사이에 산화 실리콘막과 질화 실리콘막의 적층막(산화 실리콘막 위에 질화 실리콘막을 겹친 적층 구조)을 형성하는 기술이 제안되어 있다(비특허 문헌1 참조). 또한, 전하 축적막을 알루미나막과 질화 실리콘막의 적층 구조(보텀 질화 실리콘막/알루미나막/톱 질화 실리콘막)로 함으로써, 디바이스 동작 윈도우를 넓히는 기술이 제안되어 있다(비특허 문헌2 참조).
[특허 문헌1] 일본 특허 공개 2004-158810호 공보
[특허 문헌2] 미국 특허 출원 공개 제2006/0022252호 명세서
[비특허 문헌1] 테크니컬 다이제스트 오브 아이 이 디 엠(Technical Digest of IEDM), 2006, p.971
[비특허 문헌2] 브이 엘 에스 아이 테크놀로지 다이제스트(VLSI Technology Digest), 2007, p.138
그러나, 금속 산화막을 전하 축적막에 이용한 MONOS형의 메모리 셀에 대해서는, 이하에 설명하는 다양한 기술적 과제가 존재한다.
본 발명자들이 검토한 바, 전하 축적막에 금속 산화막을 채용하고, 이 금속 산화막의 상하를 산화막 사이에 둔 전하 유지용 절연막의 경우, 금속 산화막을 형성한 후의 열처리(예를 들면 금속 산화막을 퇴적한 직후의 열처리 또는 불순물 활성화를 위한 열처리 등)에 의해, 금속 산화막과, 이것의 상면에 접하는 톱 산화막 또는 이것의 하면에 접하는 보텀 산화막이 상호 반응을 일으키는 것이 명백해졌다. 이 상호 반응이 일어나면, 금속 산화막의 금속 원소가 확산하여, 톱 산화막 내 또는 보텀 산화막 내에 존재하게 되며, 톱 산화막 내 또는 보텀 산화막 내에 존재하는 금속 원소를 통하여 게이트 전극측 또는 기판측에 전자가 이동하여, 메모리 셀의 전하 유지 특성이 열화한다는 문제가 생기게 된다.
금속 산화막과 산화막이 직접, 접하고 있는 구조는, 예를 들면 상기 특허 문헌1, 2에 기재되어 있다. 특허 문헌1에 기재되어 있는 제5 실시 형태에서는, 트랩막에 질화 실리콘막과 알루미나막의 적층막을 이용하고, 보텀 산화막에 산화 실리콘막과 La2O5막의 적층막을 이용하고 있다. 이 구조에서는, 산화 실리콘막과 금속 산화막인 La2O5막이 직접, 접하기 때문에, 후속 공정에서의 열처리에 의해, La가 산화 실리콘막 내에 확산하여 메모리 셀의 전하 유지 특성이 열화하는 것이 문제로 된다.
특허 문헌2에서는, 전하 축적막에 금속 산화막을 이용하고 있고, 보텀 산화 실리콘막과 금속 산화막이 직접, 접하는 구조로 되어 있다. 금속 산화막의 유전율을 향상시키기 위해 금속 산화막을 형성한 직후에 열처리를 행하는 것이 실시예에 기재되어 있지만, 전술한 바와 같이, 열처리를 행하면 보텀 산화 실리콘막 내에 금속 산화막의 금속 원소가 확산되기 때문에, 메모리 셀의 전하 유지 특성이 열화하는 것이 문제로 된다.
비특허 문헌1, 2에서는, 금속 산화막과 보텀 산화 실리콘막 사이에 질화 실리콘막을 형성하고 있다. 비특허 문헌1에서는, 보텀 산화 실리콘막 위에 1.6㎚의 두께의 질화 실리콘막을 CVD법으로 퇴적하여, 보텀 산화 실리콘막과 질화 실리콘막의 적층막을 형성함으로써, 디바이스 소거 동작을 고속화하는 기술이 제안되어 있다. 그러나, 1.6㎚의 두께의 질화 실리콘막을 CVD법에 의해 웨이퍼면 내에 균일하면서 재현성 좋게 형성하는 것은 어려워, 질화 실리콘막의 두께의 제어가 과제로 된다.
비특허 문헌2에서는, 전하 축적막에 알루미나막의 상하를 질화 실리콘막 사이에 둔 적층막(보텀 질화 실리콘막(3㎚)/알루미나막(3㎚)/톱 질화 실리콘막(4㎚))을 이용함으로써, 디바이스 동작 윈도우를 넓히는 것을 제안하고 있다. 그러나, 이 구조의 경우, 전하 축적막의 전기적 막 두께가 5㎚ 정도로 되어, 디바이스 동작 전압을 낮게 할 수 없다. 질화 실리콘막을 박막화함으로써, 전하 축적막 전체의 전기적 막 두께를 작게 하는 것은 가능하지만, 그 경우, 3㎚ 이하의 두께의 질화 실리콘막을 CVD법에 의해 형성할 필요가 있다. 이 때문에, 전술한 바와 같이, 질화 실리콘막을 CVD법에 의해 웨이퍼면 내에 균일하면서 재현성 좋게 형성하는 것은 어려워, 질화 실리콘막의 두께의 제어가 과제로 된다.
본 발명의 목적은, 금속 산화막과 그 상하를 사이에 둔 절연막과의 상호 확산을 억제함으로써, 전하 축적막에 금속 산화막을 이용한 불휘발성 메모리 셀의 전하 유지 특성을 향상시키는 것이 가능한 기술을 제공하는 데에 있다.
본 발명의 상기 및 그 밖의 목적과 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백해 질 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
본 발명에 따른 불휘발성 반도체 기억 장치는, 반도체 기판의 채널 영역측으로부터, 보텀 절연막, 금속 산화막으로 이루어지는 전하 축적막, 및 톱 절연막이 순차적으로 적층되어 구성되는 전하 유지용 절연막을 구비하는 메모리 셀을 갖고 있고, 보텀 절연막 내의 전하 축적막측 및 전하 축적막 내의 톱 절연막측에, 피크값을 갖고 질소 농도가 1원자% 이상인 질화 영역이 형성되어 있으며, 예를 들면 보텀 절연막 내의 전하 축적막측에 형성된 질화 영역에서는, 그 두께를 0.5㎚ 이상, 1.5㎚ 이하로 하고, 질소 농도의 피크값을 5원자% 이상, 40원자% 이하로 하고, 질소 농도의 피크값의 위치를 보텀 절연막과 전하 축적막의 계면으로부터 2㎚ 이내의 영역으로 하는 것이다.
본 발명에 따른 불휘발성 반도체 기억 장치의 제조 방법은, 반도체 기판 위에 보텀 절연막을 형성하는 공정과, 보텀 절연막에 대하여 플라즈마 질화 처리를 행하여, 보텀 절연막 내의 상면측에, 피크값을 갖고 질소 농도가 1원자% 이상인 질화 영역을 형성하는 공정과, 보텀 절연막 위에 금속 산화막으로 이루어지는 전하 축적막을 형성하는 공정과, 전하 축적막에 대하여 플라즈마 질화 처리를 행하여, 전하 축적막의 상면측에, 피크값을 갖고 질소 농도가 1원자% 이상인 질화 영역을 형성하는 공정과, 전하 축적막 위에 톱 절연막을 형성하는 공정과, 톱 절연막 위에 게이트 전극을 형성하는 공정을 포함하고, 예를 들면 보텀 절연막 내의 전하 축적막측에 형성된 질화 영역에서는, 그 두께를 0.5㎚ 이상, 1.5㎚ 이하로 하고, 질소 농도의 피크값을 5원자% 이상, 40원자% 이하로 하고, 질소 농도의 피크값의 위치를 보텀 절연막과 전하 축적막의 계면으로부터 2㎚ 이내로 하는 것이다.
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 이하와 같다.
보텀 절연막, 금속 산화막으로 이루어지는 전하 축적막, 및 톱 절연막이 순차적으로 적층되어 구성되는 전하 유지용 절연막에서, 보텀 절연막 내의 상면측 및 전하 축적막 내의 상면측에 플라즈마 질화 처리에 의해 질화 영역을 형성함으로써, 보텀 절연막과 전하 축적막, 또는 전하 축적막과 톱 절연막의 상호 확산이 억제되어, 금속 원소의 보텀 절연막 또는 톱 절연막에의 확산을 방지할 수 있다. 이에 의해, 전하 축적막에 금속 산화막을 이용한 불휘발성 메모리 셀의 전하 유지 특성을 향상시킬 수 있다.
본 실시 형태에서, 편의상 그 필요가 있을 때에는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관계한 것은 아니고, 한쪽은 다른쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 본 실시 형태에서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 언급하는 경우, 특별히 명시한 경우 및 원리적으로 분명히 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것은 아니고, 특정의 수 이상이 어도 이하이어도 된다. 또한, 본 실시 형태에서, 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명백하게 필수라고 생각되는 경우 등을 제외하고, 반드시 필수는 아닌 것은 물론이다. 마찬가지로, 본 실시 형태에서, 구성 요소 등의 형상, 위치 관계 등에 언급할 때에는, 특별히 명시한 경우 및 원리적으로 분명히 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이는, 상기 수치 및 범위에 대해서도 마찬가지이다.
또한, 본 실시 형태에서는, 전계 효과 트랜지스터를 대표하는 MIS·FET(Metal Insulator Semiconductor Field Effect Transistor)를 MIS라고 약칭하고, n채널형의 MIS·FET를 nMIS라고 약칭한다. 또한, MOSFET(Metal Oxide Semiconductor FET)는, 그 게이트 절연막이 산화 실리콘(SiO2 등)막으로 이루어지는 구조의 전계 효과 트랜지스터이며, 상기 MIS의 하위 개념에 포함되는 것으로 한다. 또한, 본 실시 형태에서 기재하는 MONOS형의 메모리 셀에 대해서도, 상기 MIS의 하위 개념에 포함되는 것은 물론이다. 또한, 본 실시 형태에서, 웨이퍼라고 할 때에는, Si(Silicon) 단결정 웨이퍼를 주로 하지만, 그뿐만 아니라, SOI(Silicon On Insulator) 웨이퍼, 집적 회로를 그 위에 형성하기 위한 절연막 기판 등을 가리키는 것으로 한다. 그 형태도 원형 또는 거의 원형뿐만 아니라, 정방형, 장방형 등도 포함하는 것으로 한다.
또한, 본 실시 형태를 설명하기 위한 전체 도면에서, 동일 기능을 갖는 것은 원칙적으로 동일한 부호를 붙이고, 그 반복된 설명은 약칭한다. 이하, 본 발명의 실시 형태를 도면에 기초하여 상세하게 설명한다.
본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치의 메모리부의 일례를 도 1 및 도 2를 이용하여 설명한다. 도 1은 단체 게이트 구조의 MONOS형의 메모리 셀을 이용한 메모리 어레이의 구성을 나타내는 워드선 및 비트선의 평면 레이아웃도, 도 2의 (a)는 단체 게이트 구조의 MONOS형의 메모리 셀을 게이트 길이 방향(도 1의 A-A'선)을 따라 절단한 메모리 셀의 주요부 단면도, 도 2의 (b)는 도 2의 (a)의 B 영역을 확대한 전하 유지용 절연막의 주요부 단면도이다.
불휘발성 반도체 기억 장치의 메모리부는, 메모리 셀 MC1이 이차원 격자 형상으로 배열된 메모리 어레이에 의해 구성되어 있다. 도 1에 도시한 바와 같이, 이 메모리 어레이에서는, 신호선인 복수의 워드선 WL이 제1 방향에 평행하게 연장되어 있고, 다른 한쪽의 신호선인 복수의 비트선 BL이 제1 방향과 교차하는 방향인 제2 방향에 평행하게 연장되어 있다. 워드선 WL에는 각 메모리 셀 MC1의 메모리 게이트 전극이 접속되고, 비트선 BL에는 각 메모리 셀 MC1의 드레인 영역이 접속되어 있다.
도 2의 (a)에 도시한 바와 같이, 메모리 셀 MC1은, 반도체 기판(1)의 주면에 형성된 p웰(2), 소스 영역(3s)으로 되는 n+형의 반도체 영역, 드레인 영역(3d)으로 되는 n+형의 반도체 영역, 소스 영역(3s)과 드레인 영역(3d) 사이의 채널 영역 위에 형성된 전하 유지용 절연막(4), 및 전하 유지용 절연막(4) 위에 형성된 메모리 게 이트 전극(5)을 갖는 nMIS에 의해 구성되어 있다. 상기 전하 유지용 절연막(4)은, 채널 영역측으로부터, 보텀 절연막(제1 절연막)(4a), 전하 축적막(4c) 및 톱 절연막(제2 절연막)(4e)을 순차적으로 형성한 적층막에 의해 구성되어 있고, 보텀 절연막(4a) 및 톱 절연막(4e)은, 예를 들면 산화 실리콘막으로 이루어지고, 전하 축적막(4c)은, 예를 들면 산화 하프늄막 등의 금속 산화막으로 이루어진다. 보텀 절연막(4a)의 두께는 2.5㎚ 이상, 6㎚ 이하, 톱 절연막(4e)의 두께는 4㎚ 이상, 6㎚ 이하, 전하 축적막(4c)의 두께(유전율을 고려하지 않은 물리적 막 두께)는 20㎚ 이하이다. 또한, 상기 메모리 게이트 전극(5)은, 예를 들면 n형 불순물이 도입된 다결정 실리콘막으로 이루어지며, 워드선 WL을 구성한다.
또한, 도 2의 (b)에 도시한 바와 같이, 보텀 절연막(4a) 내의 전하 축적막(4c)측에는, 피크값을 갖고 질소 농도가 1원자% 이상인 질화 영역(4b)이 형성되어 있고, 그 질화 영역(4b)의 두께는 0.5㎚ 이상, 1.5㎚ 이하이다. 또한, 그 질화 영역(4b)에서의 질소 농도의 피크값은 5원자% 이상, 40원자% 이하이며, 보텀 절연막(4a)과 전하 축적막(4c)의 계면으로부터 2㎚ 이내에 위치하고 있다. 또한, 전하 축적막(4c) 내의 톱 절연막(4e)측에도, 피크 농도를 갖고 질소 농도가 1원자% 이상인 질화 영역(4d)이 형성되어 있다. 그 질화 영역(4d)에서의 질소 농도의 피크값은 5원자% 이상, 40원자% 이하이다.
메모리 셀 MC1에서는, 보텀 절연막(4a) 내의 전하 축적막(4c)측에 1원자% 이상의 질소 농도를 갖는 질화 영역(4b)을 형성하고, 전하 축적막(4c) 내의 톱 절연막(4e)측에 1원자% 이상의 질소 농도를 갖는 질화 영역(4d)을 형성하고 있는데, 전 하 축적막(4c) 내의 톱 절연막(4e)측에 질화 영역(4d)을 형성하지 않고, 보텀 절연막(4a) 내의 전하 축적막(4c)측에만 질화 영역(4b)을 형성하여도 된다. 후에 평가 결과(예를 들면 도 8에 도시하는 메모리 셀의 전하 유지 특성)를 이용하여 설명하는데, 보텀 절연막(4a) 내의 전하 축적막(4c)측에만 질화 영역(4b)을 형성한 것만이라도, 메모리 셀의 데이터 유지 특성의 향상에 효과가 있다.
다음으로, 본 발명의 일 실시 형태에 따른 단체 게이트 구조의 MONOS형 메모리 셀의 제조 방법의 일례를 도 3∼도 5를 이용하여 설명한다. 도 3∼도 5는, 메모리 셀의 제조 공정 중에서의 메모리 셀의 주요부 단면도이다.
우선, 도 3에 도시한 바와 같이, 예를 들면 1∼10Ω·㎝의 비저항을 갖는 p형의 단결정 실리콘으로 이루어지는 반도체 기판(이 단계에서는 반도체 웨이퍼라고 칭하는 평면 대략 원 형상의 반도체의 박판)(1)을 준비한다. 계속해서 반도체 기판(1)의 주면에, 예를 들면 홈형의 소자 분리부 및 이에 둘러싸여지도록 배치된 활성 영역 등을 형성한다. 즉, 반도체 기판(1)의 소정 개소에 분리홈을 형성한 후, 반도체 기판(1)의 주면 위에, 예를 들면 산화 실리콘으로 이루어지는 절연막을 퇴적하고, 또한 그 절연막이 분리홈 내에만 남겨지도록 절연막을 CMP(Chemical Mechanical Polishing)법 등에 의해 연마함으로써, 분리부를 형성한다. 계속해서, 반도체 기판(1)의 소정 부분에 p형의 불순물을 소정의 에너지로 선택적으로 이온 주입법 등에 의해 도입함으로써, p웰(2)을 형성한다.
다음으로, 반도체 기판(1)에 대하여, 예를 들면 850℃의 온도에서 드라이 산화를 실시함으로써, 반도체 기판(1)의 주면에, 예를 들면 산화 실리콘막으로 이루 어지는 두께 2.5㎚ 이상, 6㎚ 이하의 보텀 절연막(4a)을 형성한다. 보텀 절연막(4a)의 형성은, 이에 한정되는 것은 아니고, 예를 들면 웨트 산화, ISSG(In-Situ Steam Generation) 산화, 오존 산화 또는 플라즈마 산화에 의해 형성할 수도 있다.
또한, 보텀 절연막(4a)에 산질화 실리콘막을 이용하여도 되고, 산질화 실리콘막을 이용함으로써, 보텀 절연막(4a)의 신뢰성을 향상시킬 수 있다. 산질화 실리콘막은, 예를 들면 그 주면에 산화 실리콘막이 형성된 반도체 기판(1)에 대하여 일산화탄소(NO) 가스 또는 아산화질소(N2O) 가스 등을 이용한 질소성 분위기에서 열처리를 실시함으로써 형성할 수 있다. 예를 들면 질소에 의해 10%로 희석된 일산화탄소 가스 분위기에서 반도체 기판(1)에 대하여 예를 들면 900℃의 온도에서 10분의 열처리를 실시함으로써, 반도체 기판(1)과 산화 실리콘막의 계면에 질소가 3원자% 정도 도입된 산질화 실리콘막을 형성할 수 있다.
다음으로, 질소 가스를 이용한 플라즈마 질화 처리에 의해 보텀 절연막(4a)을 질화하여, 보텀 절연막(4a) 내의 상면측에 질화 영역(전술한 도 2의 (b)에 도시한 질화 영역(4b))을 형성한다. 전술한 바와 같이, 질화 영역(4b)은, 1원자% 이상인 질소 농도를 갖고 있고, 그 두께는 0.5㎚ 이상, 1.5㎚ 이하이다. 또한, 그 질화 영역(4b)에서의 질소 농도의 피크값은 5원자% 이상, 40원자% 이하이며, 보텀 절연막(4a)의 상면으로부터 2㎚ 이내에 위치하고 있다. 프로세스 가스에는 질소 가스를 이용하였지만, 이에 한정되는 것은 아니고, 예를 들면 암모니아(NH3) 가스를 이용하여도 되고, 또한, 질소와 희 가스의 혼합 가스 또는 암모니아 가스와 희 가 스의 혼합 가스를 이용하여도 된다. 플라즈마 질화 처리에서의 프로세스 온도는, 예를 들면 600℃, 프로세스 압력은, 예를 들면 50Pa, RF 파워는, 예를 들면 250W이다. 이들 프로세스 온도, 프로세스 압력 및 RF 파워는 일례로서, 이에 한정되는 것은 아니다.
다음으로, 보텀 절연막(4a) 위에 금속 산화막, 예를 들면 산화 하프늄막으로 이루어지는 전하 축적막(4c)을 ALCVD(Atomic Layer Chemical Vapor Deposition)법에 의해 형성한다. 전하 축적막(4c)의 두께는 20㎚ 이하로 하는 것이 바람직하다. 이는, 전하 축적막(4c)의 두께가 20㎚보다도 두꺼워지면, 메모리 셀의 기입, 소거 동작의 전압이 커지기 때문이며, 본 발명자에 의한 산화 하프늄막의 막 두께를 다양하게 바꾸어 행한 전기적 특성 평가에 의해서도 확인되고 있다.
하프늄의 원료에는 테트라에틸메틸아미노하프늄(Hf[N(CH3)(C2H5)]4:TEMHf)을 이용하고, 산화제에는 오존을 이용하여, 예를 들면 285℃의 온도에서, 20㎚ 이하의 두께의 산화 하프늄막을 형성한다. ALCVD법은, 일반적으로 반응 사이클을 반복하여 행하여, 1개의 원자층을 연속적으로 적층함으로써, 고품질이면서 단차 피복성이 좋은 막을 형성시키는 성막 방법으로, 원료가 흡착하는 전체 범위에 걸쳐 동일한 성장 속도를 유지할 수 있으므로, 웨이퍼면 내에 균일하면서 재현성 좋게 금속 산화막을 성막할 수 있다. 하프늄의 원료로서는, ALCVD법에 적합한 다른 재료를 이용할 수도 있다. 또한, 산화제에는 물(H2O)을 이용할 수도 있다. 또한, 산화 하프늄막은 ALCVD법에 한하지 않고, CVD법 또는 스퍼터링법 등을 이용하여 형성하는 것 도 가능하다.
다음으로, 보텀 절연막(4a)에 대한 플라즈마 질화 처리와 마찬가지로, 전하 축적막(4c)에 대하여 플라즈마 질화 처리를 행하여, 전하 축적막(4c) 내의 상면측에 질화 영역(전술한 도 2의 (b)에 도시하는 질화 영역(4d))을 형성한다. 전술한 바와 같이, 질화 영역(4d)은, 1원자% 이상인 질소 농도를 갖고 있고, 그 질화 영역(4d)에서의 질소 농도의 피크값은 5원자% 이상, 40원자% 이하이다.
다음으로, 전하 축적막(4c) 위에, 예를 들면 산화 실리콘막으로 이루어지는 두께 4㎚ 이상, 6㎚ 이하의 톱 절연막(4e)을 형성한다. 산화 실리콘막은, 예를 들면 모노실란(SiH4) 가스와 아산화질소 가스를 원료로 하는 저압 CVD법에 의해 형성할 수 있다. 또한, TEOS(Tetra Ethyl Ortho Silicate; Si(OC2H5)4)를 원료로 하는 CVD법 또는 플라즈마 CVD법에 의해 형성할 수도 있다.
다음으로, 톱 절연막(4e) 위에, 예를 들면 5×1020atms/㎤의 불순물 농도를 갖는 다결정 실리콘막으로 이루어지는 도체막을 퇴적한다. 이 도체막은 CVD법에 의해 형성되고, 그 두께는, 예를 들면 150㎚를 예시할 수 있다.
다음으로, 도 4에 도시한 바와 같이, 레지스트 패턴을 마스크로 하여 상기 도체막을 드라이 에칭법에 의해 가공하고, 메모리 게이트 전극(5)을 형성한다. 또한, 드라이 에칭법에 의해 메모리 게이트 전극(5)과 반도체 기판(1) 사이의 전하 유지용 절연막(4)(톱 절연막(4e), 전하 축적막(4c) 및 보텀 절연막(4a))을 남기고, 그 밖의 영역의 전하 유지용 절연막(4)(톱 절연막(4e), 전하 축적막(4c) 및 보텀 절연막(4a))을 선택적으로 제거한다. 이 후, 드라이 에칭법에 의한 메모리 게이트 전극(5)의 측벽 형상의 손상을 회복시키기 위해, 반도체 기판(1)에 대하여 ISSG 산화를 실시하여, 메모리 게이트 전극(5)의 측벽에 4㎚의 측벽막(6)을 형성한다.
다음으로, 도 5에 도시한 바와 같이, 메모리 게이트 전극(5)을 마스크로 하여 n형 불순물, 예를 들면 비소(As)를 반도체 기판(1)의 주면에 이온 주입함으로써, 반도체 기판(1)의 주면에 n+형의 반도체 영역을 메모리 게이트 전극(5)에 대하여 자기 정합적으로 형성한다. 이 때의 불순물 이온의 주입 에너지는, 예를 들면 40keV, 도즈량은, 예를 들면 2×1015atms/㎠이다. 그 후, 예를 들면 1000℃의 온도에서 10초의 열처리를 실시함으로써, 이온 주입한 n형 불순물을 활성화함으로써, 소스 영역(3s) 및 드레인 영역(3d)을 형성한다.
다음으로, 반도체 기판(1)의 주면 위에 층간 절연막(7)을, 예를 들면 CVD법에 의해 형성한다. 계속해서 층간 절연막(7)에 컨택트 홀을 형성한 후, 컨택트 홀내에 플러그를 형성한다. 그 후, 층간 절연막(7) 위에, 예를 들면 텅스텐, 알루미늄 또는 구리 등으로 이루어지는 제1 층 배선 M1을 형성함으로써, 메모리 셀 MC1이 대략 완성된다. 이 이후에는, 통상의 반도체 장치의 제조 공정을 거쳐, 반도체 장치를 제조한다.
다음으로, 본 발명의 일 실시 형태에 따른 단체 게이트 구조의 MONOS형 메모리 셀의 기입 및 소거 방법에 대하여, 전술한 도 2를 이용하여 설명한다.
「기입」은, 메모리 셀 MC1의 전하 축적막(4c) 내에 핫 일렉트론을 주입한 다. 예를 들면 소스 영역(3s)에 인가하는 전압(Vs)은 0V, 드레인 영역(3d)에 인가하는 전압(Vd)은 4V, 메모리 게이트 전극(5)에 인가하는 전압(Vg)은 6V로 한다.
「소거」는, 밴드간 터널링에 의해 발생한 핫 홀을 전계 가속하고, 메모리 셀 MC1의 전하 축적막(4c) 내에 주입하는 핫 홀 소거(BTBT(Band-To-Band Tunneling) 소거), 또는 FN(Fowler-Nordheim) 터널링에 의해 반도체 기판(1)으로부터 메모리 셀 MC1의 전하 축적막(4c) 내에 홀을 주입하는 FN 소거 중 어느 하나로 행한다. BTBT 소거를 행하는 경우에는, 예를 들면 소스 영역(3s)에 인가하는 전압(Vs)은 0V, 드레인 영역(3d)에 인가하는 전압(Vd)은 4V, 메모리 게이트 전극(5)에 인가하는 전압(Vg)은 -6V이다. FN 소거의 경우에는, 예를 들면 소스 영역(3s)에 인가하는 전압(Vs)은 0V, 드레인 영역(3d)에 인가하는 전압(Vd)은 0V, 메모리 게이트 전극(5)에 인가하는 전압(Vg)은 -15V이다. 또한, 여기서 나타낸 기입, 소거의 전압은 인가 조건의 일례로, 이에 한정되는 것은 아니고, 필요에 따라서 변경 가능하다.
다음으로, 본 발명의 일 실시 형태에 따른 전하 유지용 절연막에서의 보텀 절연막(산화 실리콘막)과 전하 축적막(산화 하프늄막)의 상호 반응에 대하여 도 6을 이용하여 설명한다. 도 6의 (a)는 산화 실리콘막 내의 산화 하프늄막측에 플라즈마 질화 처리에 의해 질화 영역을 형성한 시료의 막 두께 방향의 조성 분포를 나타내는 그래프도, 도 6의 (b)는 산화 실리콘막 내에 질화 영역을 형성하지 않은 시료의 막 두께 방향의 조성 분포를 나타내는 그래프도로, 이들 조성 분포는 X선 광 전자 분광법(XPS(X-ray Photoelectron Spectroscopy)법)에 의해 얻어졌다. 도 6의 (a)에 조성 분포를 나타내는 시료에서는, 실리콘 기판 위에 형성한 산화 실리콘막에 대하여 플라즈마 질화 처리를 행한 후에 산화 하프늄막이 퇴적되고, 그 후, 950℃의 온도에서 1분의 열처리를 행하고 있다. 도 6의 (b)에 조성 분포를 나타내는 시료에서는, 실리콘 기판 위에 형성한 산화 실리콘막에 대하여 플라즈마 질화 처리를 행하지 않고 산화 하프늄막이 퇴적되고, 그 후, 950℃의 온도에서 1분의 열처리를 행하고 있다. 여기에서는, 조성 분포의 분석 감도를 높이기 위해, 산화 하프늄막의 두께는 2㎚로 하고 있다.
도 6의 (a)에 도시한 바와 같이, 질화 영역을 형성한 시료에서는, 산화 실리콘막 내에의 하프늄의 확산이 억제되어 있다. 이에 대하여, 도 6의 (b)에 도시한 바와 같이, 산화 실리콘막에 질화 영역을 형성하지 않은 시료에서는, 산화 실리콘막 내에 하프늄이 5% 정도 확산되어 있다. 이들 결과로부터, 산화 실리콘막 내의 산화 하프늄막측에 질화 영역을 형성함으로써, 산화 실리콘막 내에의 하프늄의 확산을 억제하는 것이 가능하게 되는 것을 알 수 있다.
도 6의 (a)에는, 보텀 절연막으로 되는 산화 실리콘막 내의 상면측에 질화 영역을 형성하고, 이 보텀 절연막으로 되는 산화 실리콘막 위에 산화 하프늄막을 적층한 시료의 조성 분석 결과를 나타냈지만, 산화 하프늄막에 대하여 플라즈마 질화 처리를 행함으로써, 산화 하프늄막 내의 상면측에 질화 영역을 형성하고, 이 산화 하프늄막 위에 톱 절연막으로 되는 산화 실리콘막을 적층한 시료에 대해서도 본 발명자는 조성 분석을 하고 있다. 그 조성 분석 결과로부터도 톱 절연막으로 되는 산화 실리콘막 내에의 하프늄의 확산을 억제할 수 있는 것이 확인되었다.
다음으로, 본 발명의 일 실시 형태에 따른 단체 게이트 구조의 MONOS형 메모리 셀의 전기적 특성을 조사한 결과에 대하여 설명한다.
보텀 절연막에 대한 플라즈마 질화 처리의 처리 시간과 메모리 셀의 전하 유지 특성의 상관을 조사한 바, 플라즈마 질화 처리의 처리 시간이 30초 이상에서 메모리 셀의 전하 유지 특성이 개선되는 실험 결과가 얻어졌다. 이 때의 플라즈마 질화 처리의 압력은 50Pa, 파워는 250W이다.
또한, 플라즈마 질화 처리의 질화 조건을 다양하게 변화시켜, 보텀 절연막의 상면측에 형성되는 질화 영역의 두께를 제어하고, 이 질화 영역의 두께와 메모리 셀의 전하 유지 특성의 상관을 조사한 바, 질화 영역의 두께가 0.5㎚ 이상, 1.5㎚ 이하에서 메모리 셀의 전하 유지 특성이 개선되는 실험 결과가 얻어졌다. 여기서 질화 영역이란, 실리콘, 질소 및 산소로 구성되는 절연 영역을 가리키고, 질화 영역의 두께란, 질소 농도의 비율이 1원자% 이상인 영역의 두께라고 정의한다.
또한, 플라즈마 질화 처리의 질화 조건을 다양하게 변화시켜, 보텀 절연막 내의 상면측에 형성되는 질화 영역에서의 질소 농도의 피크 위치를 제어하고, 이 질소 농도의 피크 위치와 메모리 셀의 전하 유지 특성의 상관을 조사한 바, 질소 농도의 피크 위치가 보텀 절연막과 전하 축적막의 계면으로부터 2㎚ 이내에서 메모리 셀의 전하 유지 특성이 개선되는 실험 결과가 얻어졌다.
또한, 플라즈마 질화 처리의 질화 조건을 다양하게 변화시켜, 보텀 절연막 내의 상면측에 형성되는 질화 영역에서의 질소 피크 농도를 0∼40원자%의 범위에서 제어하고, 이 질소 피크 농도와 메모리 셀의 전하 유지 특성의 상관을 조사하였다. 도 7에, 메모리 셀의 전하 유지 특성의 질소 농도 의존성을 설명하는 그래프도를 나타낸다. 도 7의 종축은 메모리 셀의 초기로부터 소정 시간까지의 전압 시프트(메모리 셀의 임계값 전압의 초기로부터의 변화량)이며, 횡축은 보텀 절연막 내의 질소 영역에서의 질소 피크 농도이다. 전하 유지 온도는 150℃로 하였다.
도 7에 도시한 바와 같이, 보텀 절연막 내의 질소 영역에서의 질소 피크 농도가 0원자%에서의 전압 시프트는 약 -0.6V이지만, 보텀 절연막 내의 질소 농도에서의 질소 피크 농도가 증가함에 따라 전압 시프트는 감소하고, 5원자%에서의 전압 시프트는 약 -0.22V, 20원자%에서의 전압 시프트는 약 -1.6V로 된다. 이로부터, 보텀 절연막 내의 질소 농도에서의 질소 피크 농도가 5원자% 이상에서, 전압 시프트를 억제할 수 있는 것을 알 수 있다.
도 7에는, 보텀 절연막 내의 상면측에 형성되는 질화 영역에서의 질소 피크 농도와 메모리 셀의 전하 유지 특성의 상관을 조사한 결과를 나타내고 있지만, 플라즈마 질화 처리의 질화 조건을 다양하게 변화시켜, 전하 축적막 내의 상면측에 형성되는 질화 영역에서의 질소 피크 농도를 0∼40원자%의 범위에서 제어하고, 이 질소 피크 농도와 메모리 셀의 전하 유지 특성의 상관도 조사하였다. 그 결과, 보텀 절연막의 경우와 마찬가지로, 전하 축적막 내의 질화 영역에서의 질소 피크 농도가 5원자% 이상에서, 전압 시프트를 억제할 수 있는 것을 알 수 있었다.
또한, 질화 영역의 유무에 의한 메모리 셀의 전하 유지 특성의 차이를 조사하였다. 도 8에, 보텀 절연막 내의 상면측 및 전하 축적막 내의 상면측에 질화 영역을 형성하지 않은 제1 메모리 셀, 보텀 절연막의 상면측에만 질화 영역을 형성한 제2 메모리 셀, 보텀 절연막의 상면측 및 전하 축적막의 상면측에 각각 질화 영역을 형성한 제3 메모리 셀의 각 전하 유지 특성을 설명하는 그래프도를 나타낸다. 도 8의 종축은 메모리 셀의 초기로부터 소정 시간까지의 전압 시프트(메모리 셀의 임계값 전압의 초기로부터의 변화량)이며, 횡축은 데이터 유지 시간이다. 제2 메모리 셀에서는, 보텀 절연막에 대해서만 플라즈마 질화 처리를 행하고, 제3 메모리 셀에서는, 보텀 절연막 및 전하 축적막에 대하여 각각 플라즈마 질화 처리를 행하고 있고, 보텀 절연막 내의 상면측에 형성된 질화 영역 또는 전하 축적막 내의 상면측에 형성된 질화 영역의 질소 피크 농도는 15원자%이다. 보텀 절연막 및 톱 절연막은 산화 실리콘막으로 이루어지고, 전하 축적막은 산화 하프늄막으로 이루어진다.
도 8에 도시한 바와 같이, 보텀 절연막 내의 상면측에만 질화 영역을 형성한 제2 메모리 셀에서도, 질화 영역을 형성하지 않은 제1 메모리 셀보다도 전하 유지 특성을 현저하게 개선할 수 있다. 또한, 보텀 절연막 내의 상면측 및 전하 축적막 내의 상면측에 각각 질화 영역을 형성한 제3 메모리 셀에서는, 제2 메모리 셀보다도 전하 유지 특성을 더 개선할 수 있다. 그러나, 플라즈마 질화 처리에 의해 전하 유지 특성이 개선되는 효과는, 전하 축적막 내의 상면측에 질화 영역을 형성한 경우보다도, 보텀 절연막 내의 상면측에 질화 영역을 형성한 경우쪽이 크다고 생각된다.
이상으로 설명한 메모리 셀의 전기적 특성의 결과로부터, 보텀 절연막에 대하여 플라즈마 질화 처리를 행하여, 보텀 절연막 내의 상면측에 질화 영역을 형성 함으로써, 보텀 절연막에 질화 영역을 형성하지 않은 경우보다도, 메모리 셀의 전하 유지 특성을 개선할 수 있는 것을 알 수 있었다. 또한, 전하 축적막에 대하여 플라즈마 질화 처리를 행하여, 전하 축적막 내의 상면측에 질화 영역을 형성함으로써, 전하 축적막에 질화 영역을 형성하지 않은 경우보다도, 메모리 셀의 전하 유지 특성을 개선할 수 있는 것을 알 수 있었다. 또한, 보텀 절연막 및 전하 축적막에 대하여 각각 플라즈마 질화 처리를 행하여, 보텀 절연막 내의 상면측 및 전하 축적막 내의 상면측에 각각 질화 영역을 형성함으로써, 보텀 절연막 내의 상면측에만 질화 영역을 형성한 경우보다도, 메모리 셀의 전하 유지 특성을 더 개선할 수 있는 것을 알 수 있었다.
이와 같이, 본 실시 형태에 따르면, 보텀 절연막, 금속 산화막으로 이루어지는 전하 축적막, 및 톱 절연막이 순차적으로 적층되어 구성되는 전하 유지용 절연막에서, 보텀 절연막에 대하여 플라즈마 질화 처리를 행하여, 보텀 절연막 내의 상면측에 질소 농도의 피크값을 갖고, 질소 농도가 1원자% 이상인 질화 영역(질화 영역의 두께는 0.5㎚ 이상, 1.5㎚ 이하, 질화 영역의 질소 농도의 피크값은 5원자% 이상, 40원자% 이하, 질화 영역의 질소 농도의 피크값의 위치는 상면으로부터 2㎚ 이내)을 형성함으로써, 전하 축적막으로부터 보텀 절연막에의 금속 원소의 확산을 억제하여, 메모리 셀의 전하 유지 특성을 향상시킬 수 있다. 또한, 마찬가지로, 상기 전하 유지용 절연막에서, 전하 축적막에 대하여 플라즈마 질화 처리를 행하여, 전하 축적막 내의 상면측에 질소 농도의 피크값을 갖고, 질소 농도가 1원자% 이상인 질화 영역(질화 영역의 질소 농도의 피크값은 5원자% 이상, 40원자% 이하) 을 형성함으로써, 전하 축적막으로부터 톱 절연막에의 금속 원소의 확산을 억제하여, 메모리 셀의 전하 유지 특성을 향상시킬 수 있다.
또한, 예를 들면 일산화탄소, 아산화질소 또는 암모니아 분위기 등의 질화성 분위기 속에서 열처리를 행한 경우에는, 보텀 절연막 내의 상면측에 질소가 편석하지 않고, 반도체 기판과 보텀 절연막의 계면에 질소가 편석하기 때문에, 보텀 절연막에의 하프늄의 확산을 억제할 수 없다. 그러나, 플라즈마 질화 처리를 채용함으로써, 보텀 절연막 내의 상면측에만 질소를 편석시킬 수 있으므로, 금속 원소의 확산을 효율적으로 억제할 수 있다. 또한, 플라즈마 질화 처리를 채용함으로써, CVD법과 비교하여, 웨이퍼면 내에서 질소 농도와 질화 영역의 두께를 균일하게 용이하게 제어할 수 있다. 또한, 질화 영역의 두께를 1.5㎚ 이하로 비교적 얇게 형성하는 것이 가능하게 된다.
또한, 본 실시 형태에서는, 본원 발명을 단체 게이트 구조의 MONOS형 메모리 셀에 적용한 경우에 대해 설명하였지만, 이에 한정되는 것은 아니고, 예를 들면 선택용 nMIS와 메모리용 nMIS로 구성되는 스플리트 게이트 구조의 MONOS형 메모리 셀에도 적용할 수 있어, 마찬가지의 효과를 얻을 수 있다. 또한, 이들 MONOS형 메모리 셀은 논리용 반도체 장치와 동일한 실리콘 기판 위에 혼재할 수 있어, 고기능의 반도체 장치를 실현하는 것이 가능하다.
스플리트 게이트 구조의 MONOS형 메모리 셀의 일례를 도 9 및 도 10에 도시한다. 도 9 및 도 10은, 스플리트 게이트 구조의 MONOS형 메모리 셀을 게이트 길이 방향을 따라서 절단한 메모리 셀의 주요부 단면도이다.
도 9에 도시하는 메모리 셀 MC2에서는, 반도체 기판(11)의 주면(디바이스 형성면)의 활성 영역에 선택용 nMIS(Qnc)와 메모리용 nMIS(Qnm)가 배치되어 있다. 이 메모리 셀 MC2의 드레인 영역 Drm 및 소스 영역 Srm은, 예를 들면 상대적으로 저농도의 n-형의 반도체 영역(12ad, 12as)과, 그 n-형의 반도체 영역(12ad, 12as)보다도 불순물 농도가 높은 상대적으로 고농도의 n+형의 반도체 영역(12b)을 갖고 있다(LDD(Lightly Doped Drain) 구조). n-형의 반도체 영역(12ad, 12as)은, 메모리 셀 MC2의 채널 영역측에 배치되고, n+형의 반도체 영역(12b)은, 메모리 셀 MC2의 채널 영역측으로부터 n-형의 반도체 영역(12ad, 12as)분만큼 떨어진 위치에 배치되어 있다. 도면 중, 부호 NW는 n웰, 부호 PW는 p웰이다.
상기 드레인 영역 Drm과 소스 영역 Srm 사이의 반도체 기판(11)의 주면 위에는, 상기 선택용 nMIS(Qnc)의 선택 게이트 전극 CG와, 상기 메모리용 nMIS(Qnm)의 메모리 게이트 전극 MG가 인접하여 연장되어 있다. 선택 게이트 전극 CG는 반도체 기판(11)의 주면의 제1 영역에 배치되고, 메모리 게이트 전극 MG는 반도체 기판(11)의 주면의 제1 영역과는 다른 제2 영역에 배치되어 있다. 선택 게이트 전극 CG는, 예를 들면 n형의 다결정 실리콘막으로 이루어지며, 그 게이트 길이는, 예를 들면 100∼200㎚이다. 메모리 게이트 전극 MG는, 예를 들면 n형의 다결정 실리콘막으로 이루어지며, 그 게이트 길이는, 예를 들면 50∼150㎚이다.
선택 게이트 전극 CG와, 메모리 게이트 전극 MG와, 소스 영역 Srm 및 드레인 영역 Drm의 일부를 구성하는 n+형의 반도체 영역(12b)의 상면에는, 예를 들면 코발트 실리사이드, 니켈 실리사이드, 티탄 실리사이드 등과 같은 실리사이드층(13)이 형성되어 있다. 실리사이드층(13)의 두께는, 예를 들면 20㎚이다.
선택 게이트 전극 CG와 반도체 기판(11)의 주면 사이에는, 예를 들면 두께 1∼5㎚의 얇은 산화 실리콘막으로 이루어지는 게이트 절연막(14)이 설치되어 있다. 이 게이트 절연막(14)의 하방의 반도체 기판(11)의 주면에는, 예를 들면 붕소(B)가 도입되어 p형의 반도체 영역(15)이 형성되어 있다. 이 반도체 영역(15)은, 선택용 nMIS(Qnc)의 채널 형성용의 반도체 영역이며, 이 반도체 영역(15)에 의해 선택용 nMIS(Qnc)의 임계값 전압이 소정의 값으로 설정되어 있다.
메모리 게이트 전극 MG는 선택 게이트 전극 CG의 측벽의 편측에 설치되어 있고, 보텀 절연막(16a), 전하 축적막(16c) 및 톱 절연막(16e)을 적층한 전하 유지용 절연막(16)에 의해 선택 게이트 전극 CG와 메모리 게이트 전극 MG의 절연이 이루어지고 있다. 또한, 전하 유지용 절연막(16)을 통한 반도체 기판(11)의 제2 영역 위에 메모리 게이트 전극 MG가 배치되어 있다.
전하 유지용 절연막(16)은, 전술한 도 2를 이용하여 설명한 전하 유지용 절연막(4)과 마찬가지이다. 즉, 채널 영역측으로부터, 보텀 절연막(16a), 전하 축적막(16c) 및 톱 절연막(16e)이 순차적으로 적층되어 구성되어 있고, 보텀 절연막(16a) 및 톱 절연막(16e)은, 예를 들면 산화 실리콘막으로 이루어지고, 전하 축적막(16c)은, 예를 들면 산화 하프늄막 등의 금속 산화막으로 이루어진다. 보텀 절연막(16a) 및 톱 절연막(16e)의 두께는 4㎚ 이상, 6㎚ 이하, 전하 축적막(16c)의 두께(물리적 막 두께)는 20㎚ 이하이다. 또한, 보텀 절연막(16a) 내의 전하 축적막(16c)측에는, 피크값을 갖고 질소 농도가 1원자% 이상인 질화 영역이 형성되어 있으며, 그 질화 영역의 두께는 0.5㎚ 이상, 1.5㎚ 이하이다. 또한, 그 질화 영역에서의 질소 농도의 피크값은 5원자% 이상, 40원자% 이하이며, 보텀 절연막(16a)과 전하 축적막(16c)의 계면으로부터 2㎚ 이내에 위치하고 있다. 또한, 전하 축적막(16c) 내의 톱 절연막(16e)측에도, 피크값을 갖고 질소 농도가 1원자% 이상인 질화 영역을 형성하여도 된다. 이 경우, 그 질화 영역에서의 질소 농도의 피크값은 5원자% 이상, 40원자% 이하로 한다.
보텀 절연막(16a)의 하방, p형의 반도체 영역(15)과 소스 영역 Srm 사이의 반도체 기판(11)의 주면에는, 예를 들면 비소 또는 인(P)이 도입되어 n형의 반도체 영역(17)이 형성되어 있다. 이 반도체 영역(17)은, 메모리용 nMIS(Qnm)의 채널 형성용의 반도체 영역이며, 이 반도체 영역(17)에 의해 메모리용 nMIS(Qnm)의 임계값 전압이 소정의 값으로 설정되어 있다.
메모리 셀 MC2는 층간 절연막(18)에 의해 덮여져 있다. 드레인 영역 Drm에는, 층간 절연막(18)에 형성된 컨택트 홀(19)에 매립된 플러그(20)를 통하여, 제1 방향으로 연장되는 메모리 게이트 전극 MG(또는 선택 게이트 전극 CG)에 대하여 교차하는 방향인 제2 방향으로 연장되는 제1 층 배선 M1이 접속되어 있다. 이 배선 M1이, 각 메모리 셀 MC2의 비트선을 구성하고 있다.
도 10에 도시하는 메모리 셀 MC3은, 전술한 메모리 셀 MC2와 마찬가지의 전 하 유지용 절연막을 갖는 것이지만, 메모리용 nMIS(Qnm)의 메모리 게이트 전극 MG의 형상 및 그 형성 방법이, 전술한 메모리 셀 MC2와 상위하다. 즉, 전술한 메모리 셀 MC2에서는, 선택용 nMIS(Qnc)의 선택 게이트 전극 CG의 측벽에, 자기 정합을 이용하여 메모리용 nMIS(Qnm)의 메모리 게이트 전극 MG가 형성된 메모리 게이트 전극 사이드월 방식을 채용하고 있다. 이에 대하여, 메모리 셀 MC3에서는, 메모리용 nMIS(Qnm)의 메모리 게이트 전극 MG의 일부가 선택용 nMIS(Qnc)의 선택 게이트 전극 CG 위로 올라 앉은 메모리 게이트 전극 올라 앉기 방식을 채용하고 있고, 선택 게이트 전극 CG 및 메모리 게이트 전극 MG를 각각 리소그래피 기술에 의해 형성된 레지스트 패턴을 이용하여 가공하고 있다. 메모리 셀 MC3의 메모리용 nMIS(Qnm)의 메모리 게이트 전극 MG 이외는, 메모리 셀 MC2와 거의 마찬가지의 구성이기 때문에, 그 설명은 약칭한다.
또한, 전술한 메모리 셀 MC3에서는, 메모리용 nMIS(Qnm)의 메모리 게이트 전극 MG의 일부가 선택용 nMIS(Qnc)의 선택 게이트 전극 CG 위로 올라 앉은 메모리 게이트 전극 올라 앉기 방식을 채용하였지만, 선택용 nMIS(Qnc)의 선택 게이트 전극 CG의 일부가 메모리 게이트용 nMIS(Qnm)의 메모리 게이트 전극 MG 위로 올라 앉은 메모리 게이트 전극 올라 앉기 방식을 채용할 수도 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경 가능한 것은 물론이다.
예를 들면 상기 실시 형태에서는, 전하 유지용 절연막의 전하 축적막에 금속 산화막인 산화 하프늄막을 이용하였지만, 이에 한정되는 것은 아니고, 예를 들면 알루미나막, 산화 지르코늄막, 산화 탄탈막, 산화 이트륨막 또는 산화 란탄막 등의 금속 산화막을 이용할 수 있다. 또한, 이들 금속 산화막에 실리콘을 더한 소위 실리케이트 산화막(예를 들면 하프늄 실리케이트, 지르코늄 실리케이트, 알루미늄 실리케이트 등)이나 알루미늄을 더한 알루미네이트 산화막(예를 들면 하프늄 알루미네이트, 지르코늄 알루미네이트 등)을 이용할 수 있다. 또한, 복수의 금속 산화막이 섞인 산화막(예를 들면 하프늄과 란탄이 섞인 산화막 등)을 이용할 수 있다.
본 발명은, 금속 산화막에 전하를 축적하는 불휘발성 메모리 셀을 갖는 반도체 기억 장치에 적용할 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 단체 게이트 구조의 MONOS형 메모리 셀을 이용한 메모리 어레이의 구성을 나타내는 워드선 및 비트선의 평면 레이아웃 도.
도 2는 본 발명의 일 실시 형태에 따른 단체 게이트 구조의 MONOS형 메모리 셀을 게이트 길이 방향을 따라 절단한 메모리 셀의 주요부 단면도.
도 3은 본 발명의 일 실시 형태에 따른 단체 게이트 구조의 MONOS형 메모리 셀의 제조 공정 중의 주요부 단면도.
도 4는 도 3에 후속하는 MONOS형 메모리 셀의 제조 공정 중의 도 3과 동일한 개소의 주요부 단면도.
도 5는 도 4에 후속하는 MONOS형 메모리 셀의 제조 공정 중의 도 3과 동일한 개소의 주요부 단면도.
도 6의 (a)는, 산화 실리콘막 내의 상면측에 플라즈마 질화 처리에 의해 질화 영역을 형성한 시료의 막 두께 방향의 조성 분포를 나타내는 그래프도, (b)는, 산화 실리콘막 내에 질화 영역을 형성하지 않은 시료의 막 두께 방향의 조성 분포를 나타내는 그래프도.
도 7은 본 발명의 일 실시 형태에 따른 MONOS형 메모리 셀의 전하 유지 특성의 질소 농도 의존성을 설명하는 그래프도.
도 8은 본 발명의 일 실시 형태에 따른 MONOS형 메모리 셀의 질화 영역 유무에 의한 전하 유지 특성의 차이를 설명하는 그래프도.
도 9은 본 발명의 일 실시 형태에 따른 스플리트 게이트 구조의 MONOS형 메모리 셀(메모리 게이트 전극 사이드월 방식)을 게이트 길이 방향을 따라 절단한 메모리 셀의 주요부 단면도.
도 10은 본 발명의 일 실시 형태에 따른 스플리트 게이트 구조의 MONOS형 메모리 셀(메모리 게이트 전극 올라 앉기 방식)을 게이트 길이 방향을 따라 절단한 메모리 셀의 주요부 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2 : p웰
3s : 소스 영역
3d : 드레인 영역
4 : 전하 유지용 절연막
4a : 보텀 절연막(제1 절연막)
4b : 질화 영역
4c : 전하 축적막
4d : 질화 영역
4e : 톱 절연막(제2 절연막)
5 : 메모리 게이트 전극
6 : 측벽막
7 : 층간 절연막
11 : 반도체 기판
12ad, 12as, 12b : 반도체 영역
13 : 실리사이드층
14 : 게이트 절연막
15 : 반도체 영역
16 : 전하 유지용 절연막
16a : 보텀 절연막
16c : 전하 축적막
16e : 톱 절연막
17 : 반도체 영역
18 : 층간 절연막
19 : 컨택트 홀
20 : 플러그
BL : 비트선
CG : 선택 게이트 전극
Drm : 드레인
M1 : 배선
MC1 : 메모리 셀
MG : 메모리 게이트 전극
Srm : 소스 영역
WL : 워드선
Claims (18)
- 반도체 기판과, 상기 반도체 기판 위에 형성된 제1 절연막과, 상기 제1 절연막 위에 형성된 전하 축적막과, 상기 전하 축적막 위에 형성된 제2 절연막과, 상기 제2 절연막 위에 형성된 게이트 전극을 포함하는 메모리 셀을 갖고, 상기 전하 축적막이 금속 산화막에 의해 구성되는 불휘발성 반도체 기억 장치로서,상기 제1 절연막 내의 상기 전하 축적막측에, 피크값을 갖고 질소 농도가 1원자% 이상인 질화 영역이 형성되어 있고, 상기 질화 영역의 두께가 0.5㎚ 이상, 1.5㎚ 이하인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 제1항에 있어서,상기 제1 절연막 내의 상기 질소 농도의 피크값은 5원자% 이상, 40원자% 이하인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 삭제
- 제1항에 있어서,상기 전하 축적막의 물리적 막 두께는 20㎚ 이하인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 제1항에 있어서,상기 제1 절연막은 산화 실리콘막 또는 산질화 실리콘막인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 제1항에 있어서,상기 제2 절연막은 산화 실리콘막인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 제1항에 있어서,상기 제1 절연막의 물리적 막 두께는 2.5㎚ 이상, 6㎚ 이하이며, 또한 상기 제2 절연막의 물리적 막 두께는 4㎚ 이상, 6㎚ 이하인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 제1항에 있어서,상기 전하 축적막은 산화 하프늄막인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 제1항에 있어서,상기 전하 축적막 내의 상기 제2 절연막측에, 피크값을 갖고 질소 농도가 1원자% 이상인 질화 영역이 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 제9항에 있어서,상기 전하 축적막 내의 상기 질소 농도의 피크값은 5원자% 이상, 40원자% 이하인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- (a) 반도체 기판 위에 제1 절연막을 형성하는 공정과,(b) 상기 제1 절연막에 대하여 플라즈마 질화 처리를 행하여, 상기 제1 절연막 내의 상면측에, 피크값을 갖고 질소 농도가 1원자% 이상인 질화 영역을 형성하는 공정과,(c) 상기 제1 절연막 위에 금속 산화막으로 이루어지는 전하 축적막을 형성하는 공정과,(d) 상기 전하 축적막 위에 제2 절연막을 형성하는 공정과,(e) 상기 제2 절연막 위에 게이트 전극을 형성하는 공정을 포함하고,상기 질화 영역의 두께가 0.5㎚ 이상, 1.5㎚ 이하인 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
- 제11항에 있어서,상기 (b) 공정의 상기 플라즈마 질화 처리의 처리 시간은 30초 이상인 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
- 제11항에 있어서,상기 제1 절연막 내의 상기 질소 농도의 피크값은 5원자% 이상, 40원자% 이하인 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
- 삭제
- 제11항에 있어서,상기 전하 축적막의 물리적 막 두께는 20㎚ 이하인 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
- 제11항에 있어서,상기 전하 축적막은, ALCVD법에 의해 형성되는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
- 제11항에 있어서,상기 (c) 공정과 상기 (d) 공정 사이에,(f) 상기 전하 축적막에 대하여 플라즈마 질화 처리를 행하여, 상기 전하 축적막 내의 상면측에, 피크값을 갖고 질소 농도가 1원자% 이상인 질화 영역을 형성하는 공정을 더 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
- 제17항에 있어서,상기 전하 축적막 내의 상기 질소 농도의 피크값은 5원자% 이상, 40원자% 이하인 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
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