CN101388416B - 非易失性半导体存储装置及其制造方法 - Google Patents

非易失性半导体存储装置及其制造方法 Download PDF

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Abstract

本发明提供一种非易失性半导体存储装置及其制造方法的技术，该技术能够通过抑制金属氧化膜和夹持其上下的绝缘膜的相互扩散，提高使用金属氧化膜作为电荷蓄积膜的非易失性存储单元的电荷保持特性。存储单元MC1具有的电荷保持用绝缘膜(4)由从半导体衬底(1)的沟道区域侧依次形成下部绝缘膜(4a)、由金属氧化膜构成的电荷蓄积膜(4c)、及上部绝缘膜(4e)得到的层合膜构成，通过对下部绝缘膜(4a)进行等离子体氮化处理，在下部绝缘膜(4a)中的上表面侧形成氮浓度为1原子％以上且具有峰值的氮化区域(4b)，该氮化区域(4b)的厚度为0.5nm以上、1.5nm以下。

Description

非易失性半导体存储装置及其制造方法
技术领域
本发明涉及可进行电写入、擦除动作的非易失性半导体存储装置及其制造技术，特别涉及有效适用于具有存储部的非易失性半导体存储装置的技术，所述存储部由以金属氧化膜作为电荷蓄积膜的MONOS(Metal Oxide Nitride Oxide Semiconductor：金属氮氧化物半导体)型存储单元构成。
背景技术
作为可电写入、擦除的非易失性半导体存储装置，广泛使用EEPROM(Electrical Erasable and Programmable Read Only Memory：可电擦除和可编程只读存储器)。以闪存器(Flash Memory)为代表的上述非易失性半导体存储装置的存储部由多个非易失性存储单元构成，该非易失性存储单元中使用场效应晶体管，该场效应晶体管在例如栅电极下具有被氧化膜包围的导电性浮游栅电极或陷阱(trap)性绝缘膜，在浮游栅电极或陷阱性绝缘膜中保持电荷，由此存储信息。可以通过场效应晶体管的阈值电压的变化读出浮游栅电极或陷阱性绝缘膜的存储保持状态。
上述陷阱性绝缘膜是指能够保持电荷的绝缘膜，例如可以列举氮化硅膜。以氮化硅膜作为电荷蓄积膜的非易失性存储单元被称为MONOS存储单元，离散地蓄积电荷，所以与上述在浮游栅电极上蓄积电荷的非易失性存储单元相比，信息保持的可靠性优良。另外，在MONOS存储单元中，为了抑制保持电荷的泄漏，必须在氮化硅膜的上下形成氧化膜，但由于信息保持的可靠性优良，所以可以使该氧化膜较薄。例如，可以适用8nm以下的薄氧化膜，从而能够实现写入、擦除动作的低电压化。
但是，使用氮化硅膜作为电荷蓄积膜的MONOS存储单元的电荷捕获特性及电荷保持特性均不能说充分，所以提出了使用例如以氧化铝为代表的金属氧化膜代替氮化硅膜作为电荷蓄积膜的MONOS型存储单元。
例如在特开2004-158810号公报(参见专利文献1)中公开了为了改善电荷保持特性而使用氧化铝等金属氧化膜作为电荷蓄积膜的非易失性半导体存储单元。另外，在美国专利申请公开第2006/0022252号说明书(参见专利文献2)中记载了通过在形成金属氧化膜后立即进行热处理来提高金属氧化膜的介电常数的技术。该热处理通常在形成金属氧化膜后进行。还提出了为了将擦除动作高速化，在衬底与金属氧化膜之间形成氧化硅膜和氮化硅膜的层合膜(在氧化硅膜上重叠氮化硅膜的层合结构)的技术(参见非专利文献1)。另外，提出了通过以氧化铝膜和氮化硅膜的层合结构(下部(bottom)氮化硅膜/氧化铝膜/上部(top)氮化硅膜)作为电荷蓄积膜，扩大装置工作窗口的技术(参见非专利文献2)。
[专利文献1]特开2004-158810号公报
[专利文献2]美国专利申请公开第2006/0022252号说明书
[非专利文献1]Technical Digest of IEDM，2006，p.971
[非专利文献2]VLSI Technology Digest，2007，p.138
发明内容
但是，使用金属氧化膜作为电荷蓄积膜的MONOS型存储单元存在以下说明的各种技术课题。
本发明人等在进行研究时发现，在采用金属氧化膜作为电荷蓄积膜，并用氧化膜夹持该金属氧化膜的上下而得到的电荷保持用绝缘膜的情况下，金属氧化膜形成后的热处理(例如，沉积金属氧化膜后立即进行的热处理或用于激活杂质的热处理等)使得金属氧化膜和与其上表面接触的上部氧化膜或与其下表面接触的下部氧化膜相互反应。如果引起该相互反应，则导致金属氧化膜的金属元素扩散，使其存在于上部氧化膜中或下部氧化膜中，电子通过存在于上部氧化膜中或下部氧化膜中的金属元素向栅电极侧或衬底侧移动，导致存储单元的电荷保持特性劣化的问题。
金属氧化膜和氧化膜直接接触的结构如上述专利文献1、2所示。在专利文献1中记载的第5实施方案中，使用氮化硅膜和氧化铝膜的层合膜作为陷阱膜，使用氧化硅膜和La2O5膜的层合膜作为下部氧化膜。在该结构中，由于氧化硅膜与作为金属氧化膜的La2O5膜直接接触，所以存在以下问题：后面工序中的热处理使得La扩散到氧化硅膜中，导致存储单元的电荷保持特性劣化。
专利文献2中使用金属氧化膜作为电荷蓄积膜，形成下部氧化硅膜与金属氧化膜直接接触的结构。实施例中记载了为了提高金属氧化膜的介电常数而在形成金属氧化膜后立即进行热处理的内容，但如上所述，进行热处理时，金属氧化膜的金属元素向下部氧化硅膜中扩散，导致存储单元的电荷保持特性劣化的问题。
非专利文献1、2中在金属氧化膜和下部氧化硅膜之间形成氮化硅膜。非专利文献1中，提出在下部氧化硅膜上利用CVD法沉积1.6nm厚的氮化硅膜，形成下部氧化硅膜和氮化硅膜的层合膜，由此高速化装置擦除动作的技术。但是，难以利用CVD法在晶片面内均匀且重现性良好地形成1.6nm厚的氮化硅膜，氮化硅膜的厚度控制成为问题。
非专利文献2中提出使用以氮化硅膜夹持氧化铝膜的上下而得到的层合膜(下部氮化硅膜(3nm)/氧化铝膜(3nm)/上部氮化硅膜(4nm))作为电荷蓄积膜，由此扩大装置工作窗口的方案。但是，该结构的情况下，电荷蓄积膜的电膜厚为5nm左右，无法降低装置工作电压。通过将氮化硅膜薄膜化，能减小电荷蓄积膜整体的电膜厚，但此种情况下必须利用CVD法形成3nm以下厚度的氮化硅膜。因此，如上所述，难以利用CVD法在晶片面内均匀且重现性良好地形成氮化硅膜，氮化硅膜的厚度控制成为问题。
本发明的目的在于提供一种技术，该技术通过抑制金属氧化膜和夹持其上下的绝缘膜的相互扩散，能够提高使用金属氧化膜作为电荷蓄积膜的非易失性存储单元的电荷保持特性。
由本说明书的说明及附图可以明确本发明的上述及其他目的、和新特征。
本发明的代表性方案的概要简述如下。
本发明的非易失性半导体存储装置具有存储单元，所述存储单元具有从半导体衬底的沟道(channel)区域侧依次层合下部绝缘膜、由金属氧化膜构成的电荷蓄积膜、及上部绝缘膜而构成的电荷保持用绝缘膜，在下部绝缘膜中的电荷蓄积膜侧及电荷蓄积膜中的上部绝缘膜侧形成氮浓度为1原子％以上且具有峰值的氮化区域，例如在下部绝缘膜中的电荷蓄积膜侧形成的氮化区域的厚度为0.5nm以上、1.5nm以下，氮浓度的峰值为5原子％以上、40原子％以下，并使氮浓度的峰值的位置位于距离下部绝缘膜和电荷蓄积膜的界面2nm以内的区域。
本发明的非易失性半导体存储装置的制造方法包括以下工序：在半导体衬底上形成下部绝缘膜的工序，对下部绝缘膜进行等离子体氮化处理，在下部绝缘膜中的上表面侧形成氮浓度为1原子％以上且具有峰值的氮化区域的工序，在下部绝缘膜上形成由金属氧化膜构成的电荷蓄积膜的工序，对电荷蓄积膜进行等离子体氮化处理，在电荷蓄积膜的上表面侧形成氮浓度为1原子％以上且具有峰值的氮化区域的工序，在电荷蓄积膜上形成上部绝缘膜的工序，在上部绝缘膜上形成栅电极的工序，例如在下部绝缘膜中的电荷蓄积膜侧形成的氮化区域的厚度为0.5nm以上、1.5nm以下，氮浓度的峰值为5原子％以上、40原子％以下，氮浓度的峰值的位置位于距离下部绝缘膜和电荷蓄积膜的界面2nm以内。
由本发明的代表性方案得到的效果简述如下。
在依次层合下部绝缘膜、由金属氧化膜构成的电荷蓄积膜、及上部绝缘膜而构成的电荷保持用绝缘膜中，通过在下部绝缘膜中的上表面侧及电荷蓄积膜中的上表面侧进行等离子体氮化处理形成氮化区域，能够抑制下部绝缘膜和电荷蓄积膜、或电荷蓄积膜和上部绝缘膜的相互扩散，从而能够防止金属元素向下部绝缘膜或上部绝缘膜扩散。由此能够提高使用金属氧化膜作为电荷蓄积膜的非易失性存储单元的电荷保持特性。
附图说明
[图1]表示使用了本发明实施方案之一的单栅结构的MONOS型存储单元的存储阵列(memory array)的构成的字线及位线的平面布局图。
[图2]沿栅长方向切断本发明实施方案之一的单栅结构的MONOS型存储单元的存储单元主要部分剖面图。
[图3]本发明实施方案之一的单栅结构的MONOS型存储单元的制造工序中的主要部分剖面图。
[图4]在图3之后的MONOS型存储单元的制造工序中与图3相同部位的主要部分剖面图。
[图5]在图4之后的MONOS型存储单元的制造工序中与图3相同部位的主要部分剖面图。
[图6](a)表示在氧化硅膜中的上表面侧通过等离子体氮化处理形成氮化区域的试样在膜厚方向的组成分布的曲线图，(b)表示氧化硅膜中未形成氮化区域的试样在膜厚方向的组成分布的曲线图。
[图7]说明本发明实施方案之一的MONOS型存储单元的电荷保持特性的氮浓度依赖性的曲线图。
[图8]说明本发明实施方案之一的MONOS型存储单元有无氮化区域导致电荷保持特性不同的曲线图。
[图9]沿栅长方向切断本发明实施方案之一的分裂栅(split gate)结构的MONOS型存储单元(存储栅电极侧壁(side wall)方式)的存储单元主要部分剖面图。
[图10]沿栅长方向切断本发明实施方案之一的分裂栅结构的MONOS型存储单元(存储栅电极搭载方式)的存储单元主要部分剖面图。
[符号说明]
1半导体衬底
2p阱
3s源极区域
3d漏极区域
4电荷保持用绝缘膜
4a下部绝缘膜(第1绝缘膜)
4b氮化区域
4c电荷蓄积膜
4d氮化区域
4e上部绝缘膜(第2绝缘膜)
5存储栅电极
6侧壁膜
7层间绝缘膜
11半导体衬底
12ad、12as、12b半导体区域
13硅化物层
14栅极绝缘膜
15半导体区域
16电荷保持用绝缘膜
16a下部绝缘膜
16c电荷蓄积膜
16e上部绝缘膜
17半导体区域
18层间绝缘膜
19接触孔
20栓塞(plug)
BL位线
CG选择栅电极
Drm漏极
M1布线
MC1存储单元
MG存储栅电极
Srm源极区域
WL字线
具体实施方式
为了方便起见，本实施方案在必要时分成多个部分或实施方案进行说明，但除非特别指出的情况下，上述各部分或实施方案之间并非无关，存在一个实施方案是另一个实施方案的部分或全部变形的例子或是对其进行详细、补充说明等关系。
另外，在本实施方案中，提到要素的数值等(包括个数、数值、量、范围等)时，除非特别指出以及原理上明确限定为特定数值时等，并不限定于该特定数值，可以为特定数值以上或以下。在本实施方案中，除非特别指出以及从原理上考虑显然为必须等情况下，其构成要素(也包括要素步骤等)未必是必需的构成要素。同样，在本实施方案中，提到构成要素等的形状、位置关系等时，除非特别指出以及原理上显然并非如此等情况下，包括实质上与该形状等近似或类似的形状等。这对于上述数值及范围也是同样的。
另外，在本实施方案中，以场效应晶体管为代表的MIS·FET(MetalInsulator Semiconductor Field Effect Transistor：金属绝缘体半导体场效应晶体管)简称为MIS，n沟道型的MIS·FET简称为nMIS。需要说明的是，MOSFET(Metal Oxide Semiconductor FET)是其栅极绝缘膜由氧化硅(SiO2等)膜构成的结构的场效应晶体管，被包含在上述MIS的下位概念中。当然，本实施方案中记载的MONOS型存储单元也包含在上述MIS的下位概念中。本实施方案中提及晶片时，主要是指单晶Si(Silicon)晶片，但不只为单晶Si晶片，还包括SOI(SiliconOn Insulator：绝缘体上硅)晶片、用于在其上形成集成电路的绝缘膜衬底等。其形状也不只为圆形或大致为圆形的形状，还包括正方形、长方形等。
另外，在用于说明本实施方案的所有附图中，具有同一功能的部件原则上标记为相同的符号，省略重复说明。下面基于附图详细说明本发明的实施方案。
利用图1及图2说明本发明的实施方案之一的非易失性半导体存储装置的存储部之一例。图1是表示使用了单栅结构的MONOS型存储单元的存储阵列的构成的字线及位线的平面布局图，图2(a)是沿着栅长方向(图1的A-A’线)切断单栅结构的MONOS型存储单元的存储单元主要部分剖面图，图2(b)是扩大图2(a)的B区域的电荷保持用绝缘膜的主要部分剖面图。
非易失性半导体存储装置的存储部由二维格子状排列存储单元MC1的存储阵列构成。如图1所示，在该存储阵列中，作为信号线的多条字线WL在第1方向平行延伸，作为另一信号线的多条位线BL在与第1方向交差的方向即第2方向上平行延伸。各存储单元MC1的存储栅电极与字线WL连接，各存储单元MC1的漏极区域与位线BL连接。
如图2(a)所示，存储单元MC1由nMIS构成，所述nMIS具有在半导体衬底1的主面上形成的p阱2、成为源极区域3s的n+型半导体区域、成为漏极区域3d的n+型半导体区域、在源极区域3s和漏极区域3d之间的沟道区域上形成的电荷保持用绝缘膜4、及在电荷保持用绝缘膜4上形成的存储栅电极5。上述电荷保持用绝缘膜4由从沟道区域侧依次形成下部绝缘膜(第1绝缘膜)4a、电荷蓄积膜4c及上部绝缘膜(第2绝缘膜)4e得到的层合膜构成，下部绝缘膜4a及上部绝缘膜4e例如由氧化硅膜构成，电荷蓄积膜4c例如由氧化铪膜等金属氧化膜构成。下部绝缘膜4a的厚度为2.5nm以上、6nm以下，上部绝缘膜4e的厚度为4nm以上、6nm以下，电荷蓄积膜4c的厚度(不考虑介电常数的的物理膜厚)为20nm以下。另外，上述存储栅电极5例如由导入了n型杂质的多晶硅膜构成，并构成字线WL。
另外，如图2(b)所示，在下部绝缘膜4a中的电荷蓄积膜4c侧形成氮浓度为1原子％以上且具有峰值的氮化区域4b，该氮化区域4b的厚度为0.5nm以上、1.5nm以下。该氮化区域4b中的氮浓度峰值为5原子％以上、40原子％以下，并位于距离下部绝缘膜4a和电荷蓄积膜4c的界面2nm以内。在电荷蓄积膜4c中的上部绝缘膜4e侧也形成氮浓度为1原子％以上且具有峰浓度的氮化区域4d。该氮化区域4d中的氮浓度峰值为5原子％以上、40原子％以下。
存储单元MC1在下部绝缘膜4a中的电荷蓄积膜4c侧形成具有1原子％以上的氮浓度的氮化区域4b，电荷蓄积膜4c中的上部绝缘膜4e侧形成具有1原子％以上的氮浓度的氮化区域4d，也可以不在电荷蓄积膜4c中的上部绝缘膜4e侧形成氮化区域4d，而只在下部绝缘膜4a中的电荷蓄积膜4c侧形成氮化区域4b。以下利用评价结果(如图8所示的存储单元的电荷保持特性)进行说明，但即使只在下部绝缘膜4a中的电荷蓄积膜4c侧形成氮化区域4b，也具有提高存储单元的数据保持特性的效果。
接下来，利用图3～图5说明本发明实施方案之一的单栅结构的MONOS型存储单元的制造方法之一例。图3～图5是存储单元的制造工序中存储单元的主要部分剖面图。
首先，如图3所示，准备例如由具有1～10Ω·cm的电阻率的p型单晶硅形成的半导体衬底(在该阶段称为半导体晶片的平面略圆形的半导体薄板)1。然后在半导体衬底1的主面上形成例如沟型元件分离部及被其包围地配置的活性区域等。即，在半导体衬底1的规定部位形成分离沟后，在半导体衬底1的主面上沉积例如由氧化硅组成的绝缘膜，再利用CMP(Chemical Mechanical Polishing：化学机械研磨)法等研磨该绝缘膜，使该绝缘膜只残留在分离沟内，由此形成分离部。接下来，在半导体衬底1的规定部分通过离子注入法等以规定能量选择性地导入p型杂质，由此形成p阱2。
接下来，在例如850℃的温度下对半导体衬底1实施干氧化(dryoxidation)，由此在半导体衬底1的主面上形成例如由氧化硅膜构成的厚度为2.5nm以上、6nm以下的下部绝缘膜4a。下部绝缘膜4a的形成并不限定于此，例如还可以通过湿氧化(wet oxidation)、ISSG(In-Situ Steam Generation：现场蒸汽产生技术)氧化、臭氧氧化或等离子体氧化而形成。
另外，可以使用氧氮化硅膜作为下部绝缘膜4a，通过使用氧氮化硅膜，能够提高下部绝缘膜4a的可靠性。氧氮化硅膜例如可以通过将在其主面上形成了氧化硅膜的半导体衬底1在使用了一氧化氮(NO)气体或氧化亚氮(N2O)气体等的氮性气氛下进行热处理而形成。例如可以在利用氮稀释成10％的一氧化氮气体气氛中，于例如900℃的温度下对半导体衬底1进行10分钟的热处理，在半导体衬底1和氧化硅膜的界面形成导入了3原子％左右氮的氧氮化硅膜。
接下来，通过使用氮气的等离子体氮化处理，氮化下部绝缘膜4a，进而在下部绝缘膜4a中的上表面侧形成氮化区域(上述图2(b)所示的氮化区域4b)。如上所述，氮化区域4b具有1原子％以上的氮浓度，其厚度为0.5nm以上、1.5nm以下。另外，该氮化区域4b中的氮浓度峰值为5原子％以上、40原子％以下，位于距离下部绝缘膜4a的上表面2nm以内。使用了氮气作为操作气体，但并不限定于此，例如可以使用氨气(NH3)，还可以使用氮和稀有气体的混合气体或氨气和稀有气体的混合气体。等离子体氮化处理中的操作温度例如为600℃，操作压力例如为50Pa，RF功率例如为250W。上述操作温度、操作压力及RF功率只是举例，并不限定于此。
接下来，在下部绝缘膜4a上利用ALCVD(Atomic Layer ChemicalVapor Deposition：原子层化学气相沉积)法形成由金属氧化膜、例如氧化铪膜构成的电荷蓄积膜4c。电荷蓄积膜4c的厚度优选为20nm以下。这是因为电荷蓄积膜4c的厚度大于20nm时，存储单元的写入、擦除动作的电压变大，也能根据本发明人的通过氧化铪膜膜厚的各种变化而进行的电特性评价加以确定。
使用四(乙基甲基氨基)铪(Hf[N(CH3)(C2H5)]4：TEMHf)作为铪的原料，使用臭氧作为氧化剂，在例如285℃的温度下形成20nm以下厚度的氧化铪膜。ALCVD法为通常反复进行反应循环，连续层合1层原子层，从而形成高品质且阶差被覆性良好的膜的成膜方法，由于能够在原料吸附的整个范围内维持相同的生长速度，所以能够在晶片面内均匀且重现性良好地形成金属氧化膜。作为铪的原料，还可以使用适用于ALCVD法的其他材料。另外，还可以使用水(H2O)作为氧化剂。另外，并不限定于ALCVD法，还可以使用CVD法或溅射法等形成氧化铪膜。
接下来，与对下部绝缘膜4a进行的等离子体氮化处理相同地对电荷蓄积膜4c进行等离子体氮化处理，在电荷蓄积膜4c中的上表面侧形成氮化区域(上述图2(b)所示的氮化区域4d)。如上所述，氮化区域4d具有1原子％以上的氮浓度，该氮化区域4d中的氮浓度峰值为5原子％以上、40原子％以下。
接下来，在电荷蓄积膜4c上形成例如由氧化硅膜构成的厚度4nm以上、6nm以下的上部绝缘膜4e。可以利用例如以单硅烷(SiH4)气体和氧化亚氮气体为原料的低压CVD法形成氧化硅膜。另外，也可以利用以TEOS(原硅酸四乙基酯(Tetra Ethyl Ortho Silicate)：Si(OC2H5)4)为原料的CVD法或等离子体CVD法形成。
接下来，在上部绝缘膜4e上沉积例如由具有5×1020atms/cm3的杂质浓度的多晶硅膜构成的导体膜。该导体膜利用CVD法形成，其厚度例如可以为150nm。
接下来如图4所示，以抗蚀剂图案为掩模，利用干蚀刻法加工上述导体膜，形成存储栅电极5。再利用干蚀刻法，残留存储栅电极5和半导体衬底1之间的电荷保持用绝缘膜4(上部绝缘膜4e、电荷蓄积膜4c及下部绝缘膜4a)，选择性地除去其他区域的电荷保持用绝缘膜4(上部绝缘膜4e、电荷蓄积膜4c及下部绝缘膜4a)。然后，为了恢复干蚀刻法对存储栅电极5的侧壁形状的损伤，对半导体衬底1进行ISSG氧化，在存储栅电极5的侧壁形成4nm的侧壁膜6。
接下来如图5所示，以存储栅电极5为掩模，在半导体衬底1的主面上离子注入n型杂质、例如砷(As)，由此在半导体衬底1的主面上相对存储栅电极5自匹配地形成n+型半导体区域。此时的杂质离子的注入能量例如为40keV、注入量(dose quantity)例如为2×1015atms/cm2。然后，通过在例如1000℃的温度下进行10秒钟的热处理，活化离子注入的n型杂质，由此形成源极区域3s及漏极区域3d。
接下来，在半导体衬底1的主面上利用例如CVD法形成层间绝缘膜7。然后，在层间绝缘膜7上形成接触孔后，在接触孔内形成栓塞。然后，在层间绝缘膜7上形成例如由钨、铝或铜等构成的第1层布线M1，由此基本上完成了存储单元MC1。在此之后，经通常的半导体装置的制造工序制造半导体装置。
接下来，利用上述图2说明本发明实施方案之一的单栅结构的MONOS型存储单元的写入及擦除方法。
“写入”是向存储单元MC1的电荷蓄积膜4c中注入热电子。例如施加在源极区域3s上的电压(Vs)为0V，施加在漏极区域3d上的电压(Vd)为4V，施加在存储栅电极5上的电压(Vg)为6V。
“擦除”通过下述任一种擦除来进行，即，电场加速由带间隧道效应(tunnelling)产生的热空穴，注入到存储单元MC1的电荷蓄积膜4c中的热空穴擦除(BTBT(Band-To-Band Tunneling：带带隧穿)擦除)；或利用FN(Fowler-Nordheim)隧道效应从半导体衬底1向存储单元MC1的电荷蓄积膜4c中注入空穴的FN擦除。进行BTBT擦除时，例如施加在源极区域3s上的电压(Vs)为0V，施加在漏极区域3d上的电压(Vd)为4V，施加在存储栅电极5上的电压(Vg)为-6V。FN擦除的情况下，例如施加在源极区域3s上的电压(Vs)为0V，施加在漏极区域3d上的电压(Vd)为0V，施加在存储栅电极5上的电压(Vg)为-15V。需要说明的是，此处所示的写入、擦除的电压只是施加条件之一例，并不限定于此，可以根据需要进行改变。
接下来，利用图6说明本发明实施方案之一的电荷保持用绝缘膜中下部绝缘膜(氧化硅膜)和电荷蓄积膜(氧化铪膜)的相互反应。图6(a)是表示在氧化硅膜中的氧化铪膜侧通过等离子体氮化处理形成氮化区域的试样在膜厚方向的组成分布的曲线图，图6(b)是表示氧化硅膜中不形成氮化区域的试样在膜厚方向的组成分布的曲线图，该组成分布是通过X射线光电子分光法(XPS(X-ray PhotoelectronSpectroscopy)法)得到的。图6(a)所示组成分布的试样在对形成于硅衬底上的氧化硅膜进行等离子体氮化处理后沉积氧化铪膜，然后在950℃的温度下进行1分钟的热处理。图6(b)所示组成分布的试样不对形成于硅衬底上的氧化硅膜进行等离子体氮化处理就沉积氧化铪膜，然后在950℃的温度下进行1分钟热处理。此处，为了提高组成分布的分析灵敏度，将氧化铪膜的厚度设定为2nm。
如图6(a)所示，形成了氮化区域的试样能够抑制铪向氧化硅膜中扩散。而如图6(b)所示，未在氧化硅膜中形成氮化区域的试样，铪在氧化硅膜中扩散5％左右。由该结果可知，通过在氧化硅膜中的氧化铪膜侧形成氮化区域，能够抑制铪向氧化硅膜中扩散。
图6(a)表示在成为下部绝缘膜的氧化硅膜中的上表面侧形成氮化区域、并在成为该下部绝缘膜的氧化硅膜上层合氧化铪膜的试样的组成分析结果，但本发明人还对下述试样进行了组成分析，所述试样通过对氧化铪膜进行等离子体氮化处理在氧化铪膜中的上表面侧形成氮化区域，在该氧化铪膜上层合成为上部绝缘膜的氧化硅膜。由该组成分析结果也验证了能够抑制铪向成为上部绝缘膜的氧化硅膜中扩散。
接下来，说明本发明实施方案之一的单栅结构的MONOS型存储单元的电特性研究结果。
研究对下部绝缘膜进行等离子体氮化处理的处理时间和存储单元的电荷保持特性的关系时，得到了等离子体氮化处理的处理时间为30秒以上时存储单元的电荷保持特性被改善的实验结果。此时的等离子体氮化处理的压力为50Pa、功率为250W。
另外，对等离子体氮化处理的氮化条件进行各种改变来控制形成于下部绝缘膜的上表面侧的氮化区域的厚度，研究该氮化区域的厚度与存储单元的电荷保持特性的关系，得到了氮化区域的厚度为0.5nm以上、1.5nm以下时存储单元的电荷保持特性被改善的实验结果。此处氮化区域是指由硅、氮及氧构成的绝缘区域，氮化区域的厚度定义为氮浓度的比例为1原子％以上的区域的厚度。
另外，对等离子体氮化处理的氮化条件进行各种改变来控制形成于下部绝缘膜中的上表面侧的氮化区域中的氮浓度的峰位置，研究该氮浓度的峰位置与存储单元的电荷保持特性的关系，得到了氮浓度的峰位置位于距离下部绝缘膜和电荷蓄积膜的界面2nm以内时存储单元的电荷保持特性被改善的实验结果。
对等离子体氮化处理的氮化条件进行各种改变，将形成于下部绝缘膜中的上表面侧的氮化区域中的氮峰浓度控制在0～40原子％的范围，研究该氮峰浓度与存储单元的电荷保持特性的关系。图7表示说明存储单元的电荷保持特性的氮浓度依赖性的曲线图。图7的纵轴为存储单元从初期到规定时间的电压漂移(shift)(存储单元的阈值电压相对初期的变化量)，横轴为下部绝缘膜中的氮区域中的氮峰浓度。电荷保持温度为150℃。
如图7所示，下部绝缘膜中的氮区域中的氮峰浓度为0原子％时的电压漂移约为-0.6V，但随着下部绝缘膜中的氮浓度中的氮峰浓度的增加，电压漂移减小，5原子％时的电压漂移约为-0.22V，20原子％时的电压漂移约为-0.16V。由此可知，下部绝缘膜中的氮浓度中的氮峰浓度为5原子％以上时，能够抑制电压漂移。
图7表示形成于下部绝缘膜中的上表面侧的氮化区域中的氮峰浓度和存储单元的电荷保持特性的关系的研究结果，但还对等离子体氮化处理的氮化条件进行各种改变，将形成于电荷蓄积膜中的上表面侧的氮化区域中的氮峰浓度控制在0～40原子％的范围，研究该氮峰浓度与存储单元的电荷保持特性的关系。该结果表明与下部绝缘膜的情形相同，电荷蓄积膜中氮化区域的氮峰浓度为5原子％以上时，能够抑制电压漂移。
研究有无氮化区域所导致的存储单元的电荷保持特性的差异。图8是说明在下部绝缘膜中的上表面侧及电荷蓄积膜中的上表面侧未形成氮化区域的第1存储单元、仅在下部绝缘膜的上表面侧形成氮化区域的第2存储单元、在下部绝缘膜的上表面侧及电荷蓄积膜的上表面侧分别形成氮化区域的第3存储单元的各电荷保持特性的曲线图。图8的纵轴为存储单元从初期至规定时间的电压漂移(存储单元的阈值电压相对初期的变化量)，横轴是数据保持时间。第2存储单元中仅对下部绝缘膜进行等离子体氮化处理，第3存储单元中对下部绝缘膜及电荷蓄积膜分别进行等离子体氮化处理，形成于下部绝缘膜中的上表面侧的氮化区域或形成于电荷蓄积膜中的上表面侧的氮化区域的氮峰浓度为15原子％。下部绝缘膜及上部绝缘膜由氧化硅膜构成，电荷蓄积膜由氧化铪膜构成。
如图8所示，只在下部绝缘膜中的上表面侧形成氮化区域的第2存储单元与未形成氮化区域的第1存储单元相比，能够显著改善电荷保持特性。另外，在下部绝缘膜中的上表面侧及电荷蓄积膜中的上表面侧分别形成氮化区域的第3存储单元与第2存储单元相比，能够进一步改善电荷保持特性。但是，对于利用等离子体氮化处理改善电荷保持特性的效果，在下部绝缘膜中的上表面侧形成氮化区域时比在电荷蓄积膜中的上表面侧形成氮化区域时大。
由以上说明的存储单元的电特性的结果可知，通过对下部绝缘膜进行等离子体氮化处理，在下部绝缘膜中的上表面侧形成氮化区域，与在下部绝缘膜上未形成氮化区域的情形相比，能够改善存储单元的电荷保持特性。另外，通过对电荷蓄积膜进行等离子体氮化处理，在电荷蓄积膜中的上表面侧形成氮化区域，与电荷蓄积膜上未形成氮化区域的情形相比，能够改善存储单元的电荷保持特性。对下部绝缘膜及电荷蓄积膜分别进行等离子体氮化处理，在下部绝缘膜中的上表面侧及电荷蓄积膜中的上表面侧分别形成氮化区域，与仅在下部绝缘膜中的上表面侧形成氮化区域的情形相比，能够进一步改善存储单元的电荷保持特性。
如上所述，根据本实施方案，通过在依次层合下部绝缘膜、由金属氧化膜构成的电荷蓄积膜、及上部绝缘膜而构成的电荷保持用绝缘膜中，对下部绝缘膜进行等离子体氮化处理，在下部绝缘膜中的上表面侧形成氮浓度为1原子％以上且具有氮浓度峰值的氮化区域(氮化区域的厚度为0.5nm以上、1.5nm以下、氮化区域的氮浓度峰值为5原子％以上、40原子％以下，氮化区域的氮浓度峰值的位置在距离上表面2nm以内)，能够抑制金属元素从电荷蓄积膜向下部绝缘膜扩散，进而提高存储单元的电荷保持特性。另外，在上述电荷保持用绝缘膜中，同样地对电荷蓄积膜进行等离子体氮化处理，在电荷蓄积膜中的上表面侧形成氮浓度为1原子％以上且具有氮浓度峰值的氮化区域(氮化区域的氮浓度的峰值为5原子％以上、40原子％以下)，由此能够抑制金属元素从电荷蓄积膜扩散到上部绝缘膜，进而提高存储单元的电荷保持特性。
例如在一氧化氮、氧化亚氮或氨气氛等氮化性气氛中进行热处理时，由于在下部绝缘膜中的上表面侧氮不发生偏析，而在半导体衬底和下部绝缘膜的界面氮发生偏析，所以无法抑制铪向下部绝缘膜扩散。但是，由于通过采用等离子体氮化处理，能够使氮仅在下部绝缘膜中的上表面侧发生偏析，所以能够有效抑制金属元素的扩散。另外，与CVD法相比，通过采用等离子体氮化处理，能够均匀且容易地在晶片面内控制氮浓度和氮化区域的厚度。另外，能够使氮化区域的厚度较薄，达到1.5nm以下。
需要说明的是，在本实施方案中对将本发明适用于单栅结构的MONOS型存储单元的情形进行了说明，但并不限定于此，例如也可以适用于由选择用nMIS和存储用nMIS构成的分裂栅结构的MONOS型存储单元，能得到相同的效果。上述MONOS型存储单元可以与逻辑用半导体装置混载在同一硅衬底上，能够实现高功能的半导体装置。
分裂栅结构的MONOS型存储单元之一例如图9及图10所示。图9及图10是沿栅长方向切断分裂栅结构的MONOS型存储单元的存储单元主要部分剖面图。
图9所示的存储单元MC2在半导体衬底11的主面(装置形成面)的活性区域配置选择用nMIS(Qnc)和存储用nMIS(Qnm)。该存储单元MC2的漏极区域Drm及源极区域Srm具有例如相对低浓度的n-型半导体区域12ad、12as和杂质浓度高于该n-型半导体区域12ad、12as的相对高浓度的n+型半导体区域12b(LDD(轻掺杂漏极(LightlyDoped Drain))结构)。n-型半导体区域12ad、12as被配置在存储单元MC2的沟道区域侧，n+型半导体区域12b被配置在与存储单元MC2的沟道区域侧仅间隔n-型半导体区域12ad、12as的位置。图中，符号NW为n阱、符号PW为p阱。
在该漏极区域Drm和源极区域Srm之间的半导体衬底11的主面上，上述选择用nMIS(Qnc)的选择栅电极CG和上述存储用nMIS(Qnm)的存储栅电极MG相邻并延长。选择栅电极CG被配置在半导体衬底11的主面的第1区域，存储栅电极MG被配置在半导体衬底11的主面的与第1区域不同的第2区域。选择栅电极CG例如由n型多晶硅膜构成，其栅长例如为100～200nm。存储栅电极MG例如由n型多晶硅膜构成，其栅长例如为50～150nm。
在选择栅电极CG、存储栅电极MG和构成源极区域Srm及漏极区域Drm的一部分的n+型半导体区域12b的上面形成例如钴硅化物、镍硅化物、钛硅化物等硅化物层13。硅化物层13的厚度例如为20nm。
选择栅电极CG和半导体衬底11的主面之间例如设置由厚度1～5nm的薄氧化硅膜构成的栅极绝缘膜14。在该栅极绝缘膜14下方的半导体衬底11的主面上，例如导入硼(B)形成p型半导体区域15。该半导体区域15是选择用nMIS(Qnc)的沟道形成用半导体区域，通过该半导体区域15将选择用nMIS(Qnc)的阈值电压设定在规定值。
存储栅电极MG被设置在选择栅电极CG的侧壁的一侧，利用层合下部绝缘膜16a、电荷蓄积膜16c及上部绝缘膜16e形成的电荷保持用绝缘膜16绝缘选择栅电极CG和存储栅电极MG。另外，在半导体衬底11的第2区域上间隔有电荷保持用绝缘膜16配置存储栅电极MG。
电荷保持用绝缘膜16与利用上述图2说明的电荷保持用绝缘膜4相同。即、从沟道区域侧依次层合下部绝缘膜16a、电荷蓄积膜16c及上部绝缘膜16e而构成，下部绝缘膜16a及上部绝缘膜16e例如由氧化硅膜构成，电荷蓄积膜16c例如由氧化铪膜等金属氧化膜构成。下部绝缘膜16a及上部绝缘膜16e的厚度为4nm以上、6nm以下，电荷蓄积膜16c的厚度(物理膜厚)为20nm以下。在下部绝缘膜16a中的电荷蓄积膜16c侧形成氮浓度为1原子％以上且具有峰值的氮化区域，该氮化区域的厚度为0.5nm以上、1.5nm以下。该氮化区域中的氮浓度的峰值为5原子％以上、40原子％以下，位于距离下部绝缘膜16a和电荷蓄积膜16c的界面2nm以内。另外，在电荷蓄积膜16c中的上部绝缘膜16e侧也可以形成氮浓度为1原子％以上且具有峰值的氮化区域。此种情况下，该氮化区域中的氮浓度的峰值为5原子％以上、40原子％以下。
在下部绝缘膜16a的下方、p型半导体区域15和源极区域Srm之间的半导体衬底11的主面导入例如砷或磷(P)形成n型半导体区域17。该半导体区域17为存储用nMIS(Qnm)的沟道形成用半导体区域，通过该半导体区域17将存储用nMIS(Qnm)的阈值电压设定在规定的值。
存储单元MC2被层间绝缘膜18覆盖。在第2方向延伸的第1层布线M1通过被填埋到形成于层间绝缘膜18上的接触孔19中的栓塞20与漏极区域Drm连接，所述第2方向是与在第1方向延伸的存储栅电极MG(或选择栅电极CG)交差的方向。该布线M1构成各存储单元MC2的位线。
图10所示的存储单元MC3具有与上述存储单元MC2相同的电荷保持用绝缘膜，但存储用nMIS(Qnm)的存储栅电极MG的形状及其形成方法不同于上述存储单元MC2。即，上述存储单元MC2采用在选择用nMIS(Qnc)的选择栅电极CG的侧壁利用自匹配形成存储用nMIS(Qnm)的存储栅电极MG的存储栅电极侧壁方式。而存储单元MC3采用存储用nMIS(Qnm)的存储栅电极MG的一部分搭载在选择用nMIS(Qnc)的选择栅电极CG上的存储栅电极搭载方式，分别使用通过光刻技术形成的抗蚀剂图案加工选择栅电极CG及存储栅电极MG。存储单元MC3除存储用nMIS(Qnm)的存储栅电极MG以外，具有与存储单元MC2大致相同的构成，所以省略其说明。
另外，上述存储单元MC3采用将存储用nMIS(Qnm)的存储栅电极MG的一部分搭载在选择用nMIS(Qnc)的选择栅电极CG上的存储栅电极搭载方式，但也可以采用将选择用nMIS(Qnc)的选择栅电极CG的一部分搭载在存储栅极用nMIS(Qnm)的存储栅电极MG上的存储栅电极搭载方式。
以上基于实施方案具体说明了本发明人完成的发明，但本发明并不限定于上述实施方案，可以在不脱离其宗旨的范围内进行各种改变。
例如，在上述实施方案中，将作为金属氧化膜的氧化铪膜用作电荷保持用绝缘膜的电荷蓄积膜，但并不限定于此，例如可以使用氧化铝膜、氧化锆膜、氧化钽膜、氧化钇膜或氧化镧膜等金属氧化膜。另外，还可以使用在上述金属氧化膜中添加了硅的所谓硅酸盐氧化膜(例如铪硅酸盐、锆硅酸盐、铝硅酸盐等)或添加了铝的铝酸盐氧化膜(例如铪铝酸盐、锆铝酸盐等)。另外，可以使用多种金属氧化膜混合的氧化膜(例如铪和镧混合的氧化膜等)。
产业上的可利用性
本发明可以适用于具有在金属氧化膜中蓄积电荷的非易失性存储单元的半导体存储装置。

Claims (16)

1.一种非易失性半导体存储装置，具有存储单元，所述存储单元配置有半导体衬底、和形成于所述半导体衬底上的第1绝缘膜、和形成于所述第1绝缘膜上的电荷蓄积膜、和形成于所述电荷蓄积膜上的第2绝缘膜、和形成于所述第2绝缘膜上的栅电极，所述电荷蓄积膜由金属氧化膜构成，
其特征在于，在所述第1绝缘膜中的所述电荷蓄积膜侧形成氮浓度为1原子％以上且具有峰值的氮化区域，所述氮化区域的厚度为0.5nm以上、1.5nm以下。
2.如权利要求1所述的非易失性半导体存储装置，其特征在于，所述第1绝缘膜中的所述氮浓度的峰值为5原子％以上、40原子％以下。
3.如权利要求1所述的非易失性半导体存储装置，其特征在于，所述电荷蓄积膜的物理膜厚为20nm以下。
4.如权利要求1所述的非易失性半导体存储装置，其特征在于，所述第1绝缘膜是氧化硅膜或氧氮化硅膜。
5.如权利要求1所述的非易失性半导体存储装置，其特征在于，所述第2绝缘膜是氧化硅膜。
6.如权利要求1所述的非易失性半导体存储装置，其特征在于，所述第1绝缘膜的物理膜厚为2.5nm以上、6nm以下，并且所述第2绝缘膜的物理膜厚为4nm以上、6nm以下。
7.如权利要求1所述的非易失性半导体存储装置，其特征在于，所述电荷蓄积膜是氧化铪膜。
8.如权利要求1所述的非易失性半导体存储装置，其特征在于，在所述电荷蓄积膜中的所述第2绝缘膜侧形成氮浓度为1原子％以上且具有峰值的氮化区域。
9.如权利要求8所述的非易失性半导体存储装置，其特征在于，所述电荷蓄积膜中的所述氮浓度的峰值为5原子％以上、40原子％以下。
10.非易失性半导体存储装置的制造方法，包括以下工序：
(a)在半导体衬底上形成第1绝缘膜的工序，
(b)对所述第1绝缘膜进行等离子体氮化处理，在所述第1绝缘膜中的上表面侧形成氮浓度为1原子％以上且具有峰值的氮化区域的工序，
(c)在所述第1绝缘膜上形成由金属氧化膜构成的电荷蓄积膜的工序，
(d)在所述电荷蓄积膜上形成第2绝缘膜的工序，
(e)在所述第2绝缘膜上形成栅电极的工序，
其特征在于，所述氮化区域的厚度为0.5nm以上、1.5nm以下。
11.如权利要求10所述的非易失性半导体存储装置的制造方法，其特征在于，所述(b)工序的所述等离子体氮化处理的处理时间为30秒以上。
12.如权利要求10所述的非易失性半导体存储装置的制造方法，其特征在于，所述第1绝缘膜中的所述氮浓度的峰值为5原子％以上、40原子％以下。
13.如权利要求10所述的非易失性半导体存储装置的制造方法，其特征在于，所述电荷蓄积膜的物理膜厚为20nm以下。
14.如权利要求10所述的非易失性半导体存储装置的制造方法，其特征在于，所述电荷蓄积膜是利用ALCVD法形成的。
15.如权利要求10所述的非易失性半导体存储装置的制造方法，其特征在于，在所述(c)工序和所述(d)工序之间还具有(f)对所述电荷蓄积膜进行等离子体氮化处理，在所述电荷蓄积膜的上表面侧形成氮浓度为1原子％以上且具有峰值的氮化区域的工序。
16.如权利要求15所述的非易失性半导体存储装置的制造方法，其特征在于，所述电荷蓄积膜中的所述氮浓度的峰值为5原子％以上、40原子％以下。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100059808A1 (en) * 2008-09-10 2010-03-11 Wei Zheng Nonvolatile memories with charge trapping dielectric modified at the edges
BRPI1014965B1 (pt) 2009-04-09 2019-09-17 Swimc Llc Artigo, e, composição para revestimento
US20120001179A1 (en) * 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2014053568A (ja) * 2012-09-10 2014-03-20 Toshiba Corp 強誘電体メモリ及びその製造方法
US10872898B2 (en) 2017-07-19 2020-12-22 Cypress Semiconductor Corporation Embedded non-volatile memory device and fabrication method of the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3875455B2 (ja) * 1999-04-28 2007-01-31 株式会社東芝 半導体装置の製造方法
US6790755B2 (en) * 2001-12-27 2004-09-14 Advanced Micro Devices, Inc. Preparation of stack high-K gate dielectrics with nitrided layer
JP2004158810A (ja) 2002-09-10 2004-06-03 Fujitsu Ltd 不揮発性半導体メモリ
JP4358503B2 (ja) * 2002-12-12 2009-11-04 忠弘 大見 不揮発性半導体記憶装置の製造方法
US7405125B2 (en) * 2004-06-01 2008-07-29 Macronix International Co., Ltd. Tunnel oxynitride in flash memories
KR100597642B1 (ko) * 2004-07-30 2006-07-05 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
JP4579637B2 (ja) * 2004-10-01 2010-11-10 東京エレクトロン株式会社 半導体記憶装置及びその製造方法
JP2006186245A (ja) * 2004-12-28 2006-07-13 Tokyo Electron Ltd トンネル酸化膜の窒化処理方法、不揮発性メモリ素子の製造方法および不揮発性メモリ素子、ならびにコンピュータプログラムおよび記録媒体
JP2006253311A (ja) * 2005-03-09 2006-09-21 Toshiba Corp 半導体装置及びその製造方法
JP4907173B2 (ja) * 2006-01-05 2012-03-28 マクロニクス インターナショナル カンパニー リミテッド 不揮発性メモリセル、これを有するメモリアレイ、並びに、セル及びアレイの操作方法
JP5032145B2 (ja) * 2006-04-14 2012-09-26 株式会社東芝 半導体装置
US7642616B2 (en) * 2007-05-17 2010-01-05 Micron Technology, Inc. Tunnel and gate oxide comprising nitrogen for use with a semiconductor device and a process for forming the device

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