JP2002190535A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
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Abstract
(57)【要約】
【課題】 ソース、ドレインのそれぞれ直上のシリコン
窒化膜中に捕獲した電子による情報が容易に失われた
り、書き換わったりしない不揮発性記憶半導体装置を提
供する。 【解決手段】 半導体装置は、半導体基板１の表面内部
に形成されたドレイン７と、ソース８と、前記ドレイン
と前記ソースの上にわたって形成された絶縁膜５と、前
記絶縁膜の上に設けられたゲート電極とからなるメモリ
トランジスタを有し、前記ドレインと前記ソースとの間
の前記ゲート絶縁膜の一部に電子移動の障害となる電子
移動障害領域１４が設けられてなる。
窒化膜中に捕獲した電子による情報が容易に失われた
り、書き換わったりしない不揮発性記憶半導体装置を提
供する。 【解決手段】 半導体装置は、半導体基板１の表面内部
に形成されたドレイン７と、ソース８と、前記ドレイン
と前記ソースの上にわたって形成された絶縁膜５と、前
記絶縁膜の上に設けられたゲート電極とからなるメモリ
トランジスタを有し、前記ドレインと前記ソースとの間
の前記ゲート絶縁膜の一部に電子移動の障害となる電子
移動障害領域１４が設けられてなる。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置等の半導体装置に関する。
憶装置等の半導体装置に関する。
【０００２】
【従来の技術】不揮発性半導体記憶装置としては、例え
ば、図１３に示すように、シリコン基板１の表面内部に
ｎ＋拡散層からなるドレイン７、それにｎ＋拡散層から
なるソース８が形成されている。また、ドレイン７とソ
ース８の上にわたってゲート絶縁膜５が積層され、この
ゲート絶縁膜５の上にゲート電極２１が設けられてメモ
リトランジスタは構成されている。さらに、ドレイン７
とソース８の直上には分離酸化膜（ＬＯＣＯＳ）６が形
成されており、さらにこの各メモリトランジスタを構成
するゲート絶縁膜５は分離酸化膜（ＬＯＣＯＳ）６の上
で分離されている。また、このゲート絶縁膜５は、シリ
コン酸化膜２、シリコン窒化膜３、シリコン酸化膜４か
らなる積層膜（ＯＮＯ膜）で構成されている。この不揮
発性半導体記憶装置は、ＮＲＯＭとして知られている
（Extended Abstracts of the 1999 International Con
ference on Solid State Devices and Materials, Toky
o, 1999, pp.522-523、米国特許第５，７６８，１９２
号公報)。
ば、図１３に示すように、シリコン基板１の表面内部に
ｎ＋拡散層からなるドレイン７、それにｎ＋拡散層から
なるソース８が形成されている。また、ドレイン７とソ
ース８の上にわたってゲート絶縁膜５が積層され、この
ゲート絶縁膜５の上にゲート電極２１が設けられてメモ
リトランジスタは構成されている。さらに、ドレイン７
とソース８の直上には分離酸化膜（ＬＯＣＯＳ）６が形
成されており、さらにこの各メモリトランジスタを構成
するゲート絶縁膜５は分離酸化膜（ＬＯＣＯＳ）６の上
で分離されている。また、このゲート絶縁膜５は、シリ
コン酸化膜２、シリコン窒化膜３、シリコン酸化膜４か
らなる積層膜（ＯＮＯ膜）で構成されている。この不揮
発性半導体記憶装置は、ＮＲＯＭとして知られている
（Extended Abstracts of the 1999 International Con
ference on Solid State Devices and Materials, Toky
o, 1999, pp.522-523、米国特許第５，７６８，１９２
号公報)。
【０００３】この不揮発性半導体記憶装置（ＮＲＯＭ）
への書き込み動作を、以下に添付図面を用いて説明す
る。この不揮発性半導体記憶装置のメモリトランジスタ
では、ドレイン７の直上のシリコン窒化膜３に電荷が捕
獲されて情報が記憶される場合（ビットＡでの記憶）
と、ソース８の直上のシリコン窒化膜３に電荷が捕獲さ
れて情報が記憶される場合（ビットＢでの記憶）とがあ
る。
への書き込み動作を、以下に添付図面を用いて説明す
る。この不揮発性半導体記憶装置のメモリトランジスタ
では、ドレイン７の直上のシリコン窒化膜３に電荷が捕
獲されて情報が記憶される場合（ビットＡでの記憶）
と、ソース８の直上のシリコン窒化膜３に電荷が捕獲さ
れて情報が記憶される場合（ビットＢでの記憶）とがあ
る。
【０００４】このうち、まずビットＡへの書込み動作を
述べる。図１４の（ａ）に示すように、シリコン基板１
は接地され、ドレイン７に５Ｖ、ソース８に０Ｖ、ゲー
ト電極５に１０Ｖを加えておき、チャネルホットエレク
トロン注入を行ってドレイン７直上のシリコン窒化膜３
に電子を注入する。注入された電子はシリコン窒化膜３
のトラップ準位に捕獲される。この電子のトラップ準位
への捕獲をビットＡへの書込み動作と定義する。一方、
ビットＢへの書込みの場合には、図１４の（ｂ）に示す
ように、シリコン基板１を接地し、ドレイン７に０Ｖ、
ソース８に７Ｖ、ゲート電極５に１０Ｖを加え、チャネ
ルホットエレクトロン注入を行いソース８直上のシリコ
ン窒化膜３に電子を注入する。この電子は、シリコン窒
化膜３のトラップ準位に捕獲される。この電子のトラッ
プ準位への捕獲をビットＢへの書込み動作と定義する。
述べる。図１４の（ａ）に示すように、シリコン基板１
は接地され、ドレイン７に５Ｖ、ソース８に０Ｖ、ゲー
ト電極５に１０Ｖを加えておき、チャネルホットエレク
トロン注入を行ってドレイン７直上のシリコン窒化膜３
に電子を注入する。注入された電子はシリコン窒化膜３
のトラップ準位に捕獲される。この電子のトラップ準位
への捕獲をビットＡへの書込み動作と定義する。一方、
ビットＢへの書込みの場合には、図１４の（ｂ）に示す
ように、シリコン基板１を接地し、ドレイン７に０Ｖ、
ソース８に７Ｖ、ゲート電極５に１０Ｖを加え、チャネ
ルホットエレクトロン注入を行いソース８直上のシリコ
ン窒化膜３に電子を注入する。この電子は、シリコン窒
化膜３のトラップ準位に捕獲される。この電子のトラッ
プ準位への捕獲をビットＢへの書込み動作と定義する。
【０００５】
【発明が解決しようとする課題】上記の通り、従来の不
揮発性メモリでは、ドレイン７直上のシリコン窒化膜３
あるいはソース８直上のシリコン窒化膜３に電子を捕獲
して情報を記憶する。しかし、ドレイン７直上のシリコ
ン窒化膜３に捕獲された電子がシリコン窒化膜３中を移
動してソース８の近傍にまで達すると、ドレイン７直上
のシリコン窒化膜３中での電子密度が減ってこのビット
Ａの情報が失われる。一方、ソース８近傍のビットＢの
情報は書き換わってしまう。この逆の場合も同様に起こ
る場合があり、ビットＡとビットＢの情報はそれぞれ書
き換わったり、失われたりする。
揮発性メモリでは、ドレイン７直上のシリコン窒化膜３
あるいはソース８直上のシリコン窒化膜３に電子を捕獲
して情報を記憶する。しかし、ドレイン７直上のシリコ
ン窒化膜３に捕獲された電子がシリコン窒化膜３中を移
動してソース８の近傍にまで達すると、ドレイン７直上
のシリコン窒化膜３中での電子密度が減ってこのビット
Ａの情報が失われる。一方、ソース８近傍のビットＢの
情報は書き換わってしまう。この逆の場合も同様に起こ
る場合があり、ビットＡとビットＢの情報はそれぞれ書
き換わったり、失われたりする。
【０００６】そこで、本発明の目的は、ソース、ドレイ
ンのそれぞれ直上のシリコン窒化膜中に捕獲した電子に
よる情報が容易に失われたり、書き換わったりしない不
揮発性記憶半導体装置を提供することである。
ンのそれぞれ直上のシリコン窒化膜中に捕獲した電子に
よる情報が容易に失われたり、書き換わったりしない不
揮発性記憶半導体装置を提供することである。
【０００７】
【課題を解決するための手段】本発明に係る半導体装置
は、半導体基板の表面内部に形成されたドレインと、ソ
ースと、前記半導体基板の表面に前記ドレインと前記ソ
ースの上にわたって形成された絶縁膜と、前記絶縁膜の
上に設けられたゲート電極とからなり、前記絶縁膜にお
いて、前記ドレインと前記ソースとの中間の上のチャネ
ル部を含む領域に電子移動の障害となる電子移動障害領
域が設けられてなることを特徴とする。
は、半導体基板の表面内部に形成されたドレインと、ソ
ースと、前記半導体基板の表面に前記ドレインと前記ソ
ースの上にわたって形成された絶縁膜と、前記絶縁膜の
上に設けられたゲート電極とからなり、前記絶縁膜にお
いて、前記ドレインと前記ソースとの中間の上のチャネ
ル部を含む領域に電子移動の障害となる電子移動障害領
域が設けられてなることを特徴とする。
【０００８】また、本発明に係る半導体装置は、前記半
導体装置であって、前記電子移動障害領域は、前記絶縁
膜において、前記チャネル部を含む領域であって、前記
ドレインと前記ソースのいずれにも平行な方向に延在し
て設けられてなることを特徴とする。
導体装置であって、前記電子移動障害領域は、前記絶縁
膜において、前記チャネル部を含む領域であって、前記
ドレインと前記ソースのいずれにも平行な方向に延在し
て設けられてなることを特徴とする。
【０００９】さらに、本発明に係る半導体装置は、前記
半導体装置であって、前記絶縁膜は、シリコン酸化膜／
シリコン窒化膜／シリコン酸化膜の積層膜からなること
を特徴とする。
半導体装置であって、前記絶縁膜は、シリコン酸化膜／
シリコン窒化膜／シリコン酸化膜の積層膜からなること
を特徴とする。
【００１０】またさらに、本発明に係る半導体装置は、
前記半導体装置であって、前記電子移動障害領域は、前
記絶縁膜の前記チャネル部を含む領域に水素イオンを注
入してなる水素注入領域からなることを特徴とする。
前記半導体装置であって、前記電子移動障害領域は、前
記絶縁膜の前記チャネル部を含む領域に水素イオンを注
入してなる水素注入領域からなることを特徴とする。
【００１１】また、本発明に係る半導体装置は、前記半
導体装置であって、前記電子移動障害領域は、前記絶縁
膜の前記チャネル部を含む領域にフッ素イオンを注入し
てなるフッ素注入領域からなることを特徴とする。
導体装置であって、前記電子移動障害領域は、前記絶縁
膜の前記チャネル部を含む領域にフッ素イオンを注入し
てなるフッ素注入領域からなることを特徴とする。
【００１２】さらに、本発明に係る半導体装置は、前記
半導体装置であって、前記電子移動障害領域は、前記絶
縁膜を構成する前記シリコン窒化膜の不連続部分からな
り、該不連続部分は、前記チャネル部を含むと共に、シ
リコン酸化膜が挿入されてなることを特徴とする。
半導体装置であって、前記電子移動障害領域は、前記絶
縁膜を構成する前記シリコン窒化膜の不連続部分からな
り、該不連続部分は、前記チャネル部を含むと共に、シ
リコン酸化膜が挿入されてなることを特徴とする。
【００１３】本発明に係る半導体装置の製造方法は、半
導体基板の表面内部にドレインと、ソースとを形成する
工程と、前記半導体基板の表面に前記ドレインと前記ソ
ースの上にわたって絶縁膜を形成する工程と、前記絶縁
膜において、前記ドレインと前記ソースとの中間の上の
チャネル部を含む領域に電子移動の障害となる電子移動
障害領域を設ける工程と、前記絶縁膜の上にゲート電極
を設ける工程とからなることを特徴とする。
導体基板の表面内部にドレインと、ソースとを形成する
工程と、前記半導体基板の表面に前記ドレインと前記ソ
ースの上にわたって絶縁膜を形成する工程と、前記絶縁
膜において、前記ドレインと前記ソースとの中間の上の
チャネル部を含む領域に電子移動の障害となる電子移動
障害領域を設ける工程と、前記絶縁膜の上にゲート電極
を設ける工程とからなることを特徴とする。
【００１４】本発明に係る半導体装置の製造方法は、半
導体基板上に絶縁膜を積層する工程と、前記絶縁膜の上
にレジスト膜をパターニングする工程と、前記パターニ
ングしたレジスト膜をマスクとして前記絶縁膜に少なく
とも２つの開口部を形成するように前記絶縁膜をエッチ
ングする工程と、前記絶縁膜の前記２つの開口部から前
記半導体基板内へイオン注入を行って、前記半導体基板
の表面にドープ領域を形成する工程と、前記２つの開口
部から半導体表面を加熱酸化して分離酸化膜を形成する
工程と、前記２つの開口部を埋めるように前記分離酸化
膜の上に酸化膜を堆積させる工程と、前記分離酸化膜上
の前記酸化膜を残すようにして前記レジスト膜を除去す
る工程と、前記分離酸化膜上の前記酸化膜の周囲にサイ
ドウオールを形成する工程と、前記サイドウオール間で
露出している前記絶縁膜の一部にイオン注入を行ってイ
オン注入領域を形成する工程と、前記露出している前記
絶縁膜の上にワード線を形成する工程とからなることを
特徴とする。
導体基板上に絶縁膜を積層する工程と、前記絶縁膜の上
にレジスト膜をパターニングする工程と、前記パターニ
ングしたレジスト膜をマスクとして前記絶縁膜に少なく
とも２つの開口部を形成するように前記絶縁膜をエッチ
ングする工程と、前記絶縁膜の前記２つの開口部から前
記半導体基板内へイオン注入を行って、前記半導体基板
の表面にドープ領域を形成する工程と、前記２つの開口
部から半導体表面を加熱酸化して分離酸化膜を形成する
工程と、前記２つの開口部を埋めるように前記分離酸化
膜の上に酸化膜を堆積させる工程と、前記分離酸化膜上
の前記酸化膜を残すようにして前記レジスト膜を除去す
る工程と、前記分離酸化膜上の前記酸化膜の周囲にサイ
ドウオールを形成する工程と、前記サイドウオール間で
露出している前記絶縁膜の一部にイオン注入を行ってイ
オン注入領域を形成する工程と、前記露出している前記
絶縁膜の上にワード線を形成する工程とからなることを
特徴とする。
【００１５】また、本発明に係る半導体装置の製造方法
は、前記半導体装置の製造方法であって、前記イオン注
入領域を形成する工程において、前記イオンは、水素イ
オンであることを特徴とする。
は、前記半導体装置の製造方法であって、前記イオン注
入領域を形成する工程において、前記イオンは、水素イ
オンであることを特徴とする。
【００１６】さらに、本発明に係る半導体装置の製造方
法は、前記半導体装置の製造方法であって、前記イオン
注入領域を形成する工程において、前記イオンは、フッ
素イオンであることを特徴とする。
法は、前記半導体装置の製造方法であって、前記イオン
注入領域を形成する工程において、前記イオンは、フッ
素イオンであることを特徴とする。
【００１７】本発明に係る半導体装置の製造方法は、半
導体基板上に絶縁膜を積層する工程と、前記絶縁膜の上
にレジスト膜をパターニングする工程と、前記パターニ
ングしたレジスト膜をマスクとして前記絶縁膜に少なく
とも２つの開口部を形成するように前記絶縁膜をエッチ
ングする工程と、前記絶縁膜の前記２つの開口部から前
記半導体基板内へイオン注入を行って、前記半導体基板
の表面にドープ領域を形成する工程と、前記２つの開口
部から半導体表面を加熱酸化して分離酸化膜を形成する
工程と、前記２つの開口部を埋めるように前記分離酸化
膜の上に酸化膜を堆積させる工程と、前記分離酸化膜上
の前記酸化膜を残すようにして前記レジスト膜を除去す
る工程と、前記分離酸化膜上の前記酸化膜の周囲にサイ
ドウオールを形成する工程と、前記サイドウオール間で
露出している前記絶縁膜の一部をエッチングする工程
と、前記絶縁膜の前記エッチングされた箇所に酸化膜を
埋設する工程と、前記埋設酸化膜の上にワード線を形成
する工程とからなることを特徴とする。
導体基板上に絶縁膜を積層する工程と、前記絶縁膜の上
にレジスト膜をパターニングする工程と、前記パターニ
ングしたレジスト膜をマスクとして前記絶縁膜に少なく
とも２つの開口部を形成するように前記絶縁膜をエッチ
ングする工程と、前記絶縁膜の前記２つの開口部から前
記半導体基板内へイオン注入を行って、前記半導体基板
の表面にドープ領域を形成する工程と、前記２つの開口
部から半導体表面を加熱酸化して分離酸化膜を形成する
工程と、前記２つの開口部を埋めるように前記分離酸化
膜の上に酸化膜を堆積させる工程と、前記分離酸化膜上
の前記酸化膜を残すようにして前記レジスト膜を除去す
る工程と、前記分離酸化膜上の前記酸化膜の周囲にサイ
ドウオールを形成する工程と、前記サイドウオール間で
露出している前記絶縁膜の一部をエッチングする工程
と、前記絶縁膜の前記エッチングされた箇所に酸化膜を
埋設する工程と、前記埋設酸化膜の上にワード線を形成
する工程とからなることを特徴とする。
【００１８】また、本発明に係る半導体装置の製造方法
は、前記半導体装置の製造方法であって、前記絶縁膜
は、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜
の積層膜からなることを特徴とする。
は、前記半導体装置の製造方法であって、前記絶縁膜
は、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜
の積層膜からなることを特徴とする。
【００１９】
【発明の実施の形態】本発明の実施の形態に係る半導体
装置は、ゲート絶縁膜を構成するシリコン窒化膜にドレ
インとソースの間のチャネル部を含む領域に電子移動の
障害となる電子移動障害領域を有する。この電子移動障
害領域としては、例えば、水素イオンを注入した水素注
入領域、フッ素イオンを注入したフッ素注入領域等のイ
オン注入領域がある。このイオン注入領域としては、こ
れに限られず、例えば、酸素イオンを注入した酸素イオ
ン注入領域であってもよい。また、電子移動障害領域と
しては、ゲート絶縁膜を構成するシリコン窒化膜の一部
にシリコン酸化膜を挿入されたシリコン窒化膜の不連続
部分であってもよい。このように、この半導体装置で
は、ゲート絶縁膜を構成するシリコン窒化膜に電子移動
障害領域を有するので、ドレインとソースのそれぞれの
直上にあるシリコン窒化膜に捕獲されている電子が移動
しにくくなる。そこで、ドレインとソースのそれぞれの
ビットに記憶している情報は容易に失われず安定に保持
できる。
装置は、ゲート絶縁膜を構成するシリコン窒化膜にドレ
インとソースの間のチャネル部を含む領域に電子移動の
障害となる電子移動障害領域を有する。この電子移動障
害領域としては、例えば、水素イオンを注入した水素注
入領域、フッ素イオンを注入したフッ素注入領域等のイ
オン注入領域がある。このイオン注入領域としては、こ
れに限られず、例えば、酸素イオンを注入した酸素イオ
ン注入領域であってもよい。また、電子移動障害領域と
しては、ゲート絶縁膜を構成するシリコン窒化膜の一部
にシリコン酸化膜を挿入されたシリコン窒化膜の不連続
部分であってもよい。このように、この半導体装置で
は、ゲート絶縁膜を構成するシリコン窒化膜に電子移動
障害領域を有するので、ドレインとソースのそれぞれの
直上にあるシリコン窒化膜に捕獲されている電子が移動
しにくくなる。そこで、ドレインとソースのそれぞれの
ビットに記憶している情報は容易に失われず安定に保持
できる。
【００２０】なお、特開平１１−４０８０３号公報に
は、シリコン酸化膜又はシリコン窒化膜からなるゲート
絶縁膜に元素濃度１０20個／ｃｍ3〜１０21個／ｃｍ3の
ハロゲン元素を含んでいる半導体装置が開示されてい
る。この半導体装置では、ゲート絶縁膜の絶縁破壊耐性
向上を目的としてゲート絶縁膜の全体にハロゲン元素を
導入している。このようにゲート絶縁膜の全体にハロゲ
ン元素を導入した場合には、情報記憶のために注入され
た電子がトラップされにくくなるため、情報記憶が確実
に行われなかったり、情報記憶に時間がかかるなどの欠
点が生じるものと考えられる。また、この半導体装置
は、いわゆるＮＲＯＭではなく、ドレイン、ソースのそ
れぞれの直上にあるゲート絶縁膜で情報を記憶させるも
のではない。一方、本発明は、ドレイン、ソースの上に
記憶させている電子が移動することによって情報が失わ
れるというＮＲＯＭ特有の課題を解決するものである。
そこで、本発明に係る半導体装置では、情報を記憶させ
るドレイン直上とソース直上を避けてドレインとソース
との間のゲート絶縁膜の一部に電子移動障害領域を設け
て、ドレインとソース間での電子移動を抑制している。
は、シリコン酸化膜又はシリコン窒化膜からなるゲート
絶縁膜に元素濃度１０20個／ｃｍ3〜１０21個／ｃｍ3の
ハロゲン元素を含んでいる半導体装置が開示されてい
る。この半導体装置では、ゲート絶縁膜の絶縁破壊耐性
向上を目的としてゲート絶縁膜の全体にハロゲン元素を
導入している。このようにゲート絶縁膜の全体にハロゲ
ン元素を導入した場合には、情報記憶のために注入され
た電子がトラップされにくくなるため、情報記憶が確実
に行われなかったり、情報記憶に時間がかかるなどの欠
点が生じるものと考えられる。また、この半導体装置
は、いわゆるＮＲＯＭではなく、ドレイン、ソースのそ
れぞれの直上にあるゲート絶縁膜で情報を記憶させるも
のではない。一方、本発明は、ドレイン、ソースの上に
記憶させている電子が移動することによって情報が失わ
れるというＮＲＯＭ特有の課題を解決するものである。
そこで、本発明に係る半導体装置では、情報を記憶させ
るドレイン直上とソース直上を避けてドレインとソース
との間のゲート絶縁膜の一部に電子移動障害領域を設け
て、ドレインとソース間での電子移動を抑制している。
【００２１】実施の形態１．本発明の実施の形態１に係
る半導体装置は、ゲート絶縁膜を構成するシリコン窒化
膜にドレインとソースの中間の上にあるチャネル部を含
む領域に水素イオン注入領域を有している。この水素イ
オン注入領域が電子移動の障害となる電子移動障害領域
として機能するため、ドレインとソースのそれぞれの直
上にあるシリコン窒化膜に捕獲されている電子が移動し
にくくなる。そこで、ドレインとソースのそれぞれのビ
ットに記憶している情報は容易に失われず安定に保持で
きる。
る半導体装置は、ゲート絶縁膜を構成するシリコン窒化
膜にドレインとソースの中間の上にあるチャネル部を含
む領域に水素イオン注入領域を有している。この水素イ
オン注入領域が電子移動の障害となる電子移動障害領域
として機能するため、ドレインとソースのそれぞれの直
上にあるシリコン窒化膜に捕獲されている電子が移動し
にくくなる。そこで、ドレインとソースのそれぞれのビ
ットに記憶している情報は容易に失われず安定に保持で
きる。
【００２２】具体的には、この半導体装置は、図１の断
面図に示すように、ゲート絶縁膜５を構成するシリコン
窒化膜３のドレイン７とソース８の中間の上にあるチャ
ネル部を含む領域に水素イオン１７をおよそ２×１０21
ｃｍ3の濃度で含有する電子移動障害領域である水素イ
オン注入領域１４を有する。なお、シリコン窒化膜のチ
ャネル部におけるイオン種は、例えば、水素イオン、フ
ッ素イオン、酸素イオン等を用いることができる。ま
た、このイオン濃度は、１０18ｃｍ3〜１０23ｃｍ3の範
囲が好ましい。全体の構成について説明すると、この半
導体装置は、いわゆるＮＲＯＭの構成を有しており、シ
リコン基板１の表面にｎ＋拡散層からなるドレイン７と
ｎ＋拡散層からなるソース８が形成されている。なお、
ドレイン７とソースをｎ＋層とする場合、このシリコン
基板１は、好ましくはｐ型である。また、ドレイン７と
ソース８の上にわたってゲート絶縁膜５が積層され、こ
のゲート絶縁膜５の上にゲート電極１３が設けられてメ
モリトランジスタを構成している。またドレイン７とソ
ース８との直上には分離酸化膜（ＬＯＣＯＳ）６が形成
され、さらにこの分離酸化膜６の上にはシリコン酸化膜
１３が設けられて、各メモリトランジスタを構成するゲ
ート絶縁膜５を分離している。
面図に示すように、ゲート絶縁膜５を構成するシリコン
窒化膜３のドレイン７とソース８の中間の上にあるチャ
ネル部を含む領域に水素イオン１７をおよそ２×１０21
ｃｍ3の濃度で含有する電子移動障害領域である水素イ
オン注入領域１４を有する。なお、シリコン窒化膜のチ
ャネル部におけるイオン種は、例えば、水素イオン、フ
ッ素イオン、酸素イオン等を用いることができる。ま
た、このイオン濃度は、１０18ｃｍ3〜１０23ｃｍ3の範
囲が好ましい。全体の構成について説明すると、この半
導体装置は、いわゆるＮＲＯＭの構成を有しており、シ
リコン基板１の表面にｎ＋拡散層からなるドレイン７と
ｎ＋拡散層からなるソース８が形成されている。なお、
ドレイン７とソースをｎ＋層とする場合、このシリコン
基板１は、好ましくはｐ型である。また、ドレイン７と
ソース８の上にわたってゲート絶縁膜５が積層され、こ
のゲート絶縁膜５の上にゲート電極１３が設けられてメ
モリトランジスタを構成している。またドレイン７とソ
ース８との直上には分離酸化膜（ＬＯＣＯＳ）６が形成
され、さらにこの分離酸化膜６の上にはシリコン酸化膜
１３が設けられて、各メモリトランジスタを構成するゲ
ート絶縁膜５を分離している。
【００２３】なお、このゲート絶縁膜５は、シリコン酸
化膜２、シリコン窒化膜３、シリコン酸化膜４の積層膜
（ＯＮＯ膜）で構成されている。さらに、このシリコン
窒化膜３は、ドレイン７とソース８の中間部のチャネル
中央において水素注入領域１４を有している。また、ゲ
ート電極は、ワード線１２とサイドウオール１１で構成
されている。
化膜２、シリコン窒化膜３、シリコン酸化膜４の積層膜
（ＯＮＯ膜）で構成されている。さらに、このシリコン
窒化膜３は、ドレイン７とソース８の中間部のチャネル
中央において水素注入領域１４を有している。また、ゲ
ート電極は、ワード線１２とサイドウオール１１で構成
されている。
【００２４】また、分離酸化膜６としては、ここでは加
熱酸化によるＬＯＣＯＳを形成する場合について述べた
が、これに限られず、トレンチであってもよい。また、
その他の種類の分離酸化膜であってもよい。
熱酸化によるＬＯＣＯＳを形成する場合について述べた
が、これに限られず、トレンチであってもよい。また、
その他の種類の分離酸化膜であってもよい。
【００２５】次に、この半導体装置の製造方法について
以下に説明する。まず、シリコン基板１上に加熱酸化
法、例えば、８５０℃の水蒸気酸化によって６ｎｍの厚
さのシリコン酸化膜２を成長させる。このシリコン酸化
膜２の上に、ＳｉＨ2Ｃｌ2ガスとＮＨ3ガスとを用い、
減圧ＣＶＤ法によって１０ｎｍの厚さのシリコン窒化膜
３を堆積させる。次いで、このシリコン窒化膜３の上
に、ＳｉＨ2Ｃｌ2ガスとＮ 2Ｏガスを用い、減圧ＣＶＤ
法によって６ｎｍの厚さのシリコン酸化膜４を堆積させ
る。このシリコン酸化膜２、シリコン窒化膜３、それに
シリコン酸化膜４の積層膜によって絶縁膜５を構成す
る。さらに、このシリコン酸化膜４の上に、ＳｉＨ2Ｃ
ｌ2ガスとＮＨ3ガスとを用い、減圧ＣＶＤ法によって３
００ｎｍの厚さのシリコン窒化膜９を堆積させる（図
２）。
以下に説明する。まず、シリコン基板１上に加熱酸化
法、例えば、８５０℃の水蒸気酸化によって６ｎｍの厚
さのシリコン酸化膜２を成長させる。このシリコン酸化
膜２の上に、ＳｉＨ2Ｃｌ2ガスとＮＨ3ガスとを用い、
減圧ＣＶＤ法によって１０ｎｍの厚さのシリコン窒化膜
３を堆積させる。次いで、このシリコン窒化膜３の上
に、ＳｉＨ2Ｃｌ2ガスとＮ 2Ｏガスを用い、減圧ＣＶＤ
法によって６ｎｍの厚さのシリコン酸化膜４を堆積させ
る。このシリコン酸化膜２、シリコン窒化膜３、それに
シリコン酸化膜４の積層膜によって絶縁膜５を構成す
る。さらに、このシリコン酸化膜４の上に、ＳｉＨ2Ｃ
ｌ2ガスとＮＨ3ガスとを用い、減圧ＣＶＤ法によって３
００ｎｍの厚さのシリコン窒化膜９を堆積させる（図
２）。
【００２６】次に、フォトリソグラフィとエッチングに
よって、シリコン窒化膜９、それに絶縁膜５を構成する
シリコン酸化膜４、シリコン窒化膜３、シリコン酸化膜
２をストライプ状に除去して開口部を形成する（図
３）。さらに、この開口部からイオン注入法で砒素イオ
ン２×１０15ｃｍ-2をシリコン基板１に注入してドープ
領域を形成する。さらに、この開口部からシリコン基板
を加熱酸化して分離酸化膜（ＬＯＣＯＳ）６を形成す
る。この加熱酸化の際に、砒素イオンのドープ領域で砒
素が活性化されて、分離酸化膜６の下からシリコン基板
の表面にかけて、ｎ＋拡散層からなるドレイン７、ソー
ス８が形成される（図４）。次いで、減圧ＣＶＤ法によ
り、開口部を埋めるように４００ｎｍの厚さのシリコン
酸化膜１０を堆積させる（図５）。その後、このシリコ
ン酸化膜１０を化学的機械研磨法（ＣＭＰ：Chemical M
echanical Polishing）によって平坦化し、次いで、ド
ライエッチングによってシリコン酸化膜１０をエッチバ
ックしてシリコン酸化膜の部分１３を残す（図６）。次
に、熱リン酸を用いてシリコン窒化膜９を除去する。そ
の後、減圧ＣＶＤ法により４００ｎｍの厚さのリンドー
プトポリシリコンを堆積させ、これをドライエッチング
により分離酸化膜６の上に設けられたシリコン酸化膜１
３の周囲にサイドウオール１１を形成する（図７）。さ
らに、シリコン酸化膜１３とサイドウオール１１をマス
クとして、イオン注入法で２×１０15ｃｍ-2の水素イオ
ン１７をドレイン７とソース８との間の露出しているシ
リコン窒化膜３に注入する。これによって、露出部の直
下のシリコン窒化膜３には、水素イオン１７がおよそ２
×１０21ｃｍ3の濃度で注入され、水素イオン注入領域
１４が形成される。なお、シリコン窒化膜へ注入するイ
オンの濃度は、１０18ｃｍ3〜１０23ｃｍ3の範囲が好ま
しい。
よって、シリコン窒化膜９、それに絶縁膜５を構成する
シリコン酸化膜４、シリコン窒化膜３、シリコン酸化膜
２をストライプ状に除去して開口部を形成する（図
３）。さらに、この開口部からイオン注入法で砒素イオ
ン２×１０15ｃｍ-2をシリコン基板１に注入してドープ
領域を形成する。さらに、この開口部からシリコン基板
を加熱酸化して分離酸化膜（ＬＯＣＯＳ）６を形成す
る。この加熱酸化の際に、砒素イオンのドープ領域で砒
素が活性化されて、分離酸化膜６の下からシリコン基板
の表面にかけて、ｎ＋拡散層からなるドレイン７、ソー
ス８が形成される（図４）。次いで、減圧ＣＶＤ法によ
り、開口部を埋めるように４００ｎｍの厚さのシリコン
酸化膜１０を堆積させる（図５）。その後、このシリコ
ン酸化膜１０を化学的機械研磨法（ＣＭＰ：Chemical M
echanical Polishing）によって平坦化し、次いで、ド
ライエッチングによってシリコン酸化膜１０をエッチバ
ックしてシリコン酸化膜の部分１３を残す（図６）。次
に、熱リン酸を用いてシリコン窒化膜９を除去する。そ
の後、減圧ＣＶＤ法により４００ｎｍの厚さのリンドー
プトポリシリコンを堆積させ、これをドライエッチング
により分離酸化膜６の上に設けられたシリコン酸化膜１
３の周囲にサイドウオール１１を形成する（図７）。さ
らに、シリコン酸化膜１３とサイドウオール１１をマス
クとして、イオン注入法で２×１０15ｃｍ-2の水素イオ
ン１７をドレイン７とソース８との間の露出しているシ
リコン窒化膜３に注入する。これによって、露出部の直
下のシリコン窒化膜３には、水素イオン１７がおよそ２
×１０21ｃｍ3の濃度で注入され、水素イオン注入領域
１４が形成される。なお、シリコン窒化膜へ注入するイ
オンの濃度は、１０18ｃｍ3〜１０23ｃｍ3の範囲が好ま
しい。
【００２７】その後、減圧ＣＶＤ法により２００ｎｍの
厚さのリンドープトポリシリコンを堆積させ、これをフ
ォトリソグラフィとエッチングによってパターニングし
てワード線１２を形成する。次いで８５０℃の熱処理を
施すことにより、ワード線１２とサイドウオール１１を
構成するリンドープトポリシリコン中のリンが活性化さ
れる。これによって、ワード線１２とサイドウオール１
１によってゲート電極が構成される（図８）。
厚さのリンドープトポリシリコンを堆積させ、これをフ
ォトリソグラフィとエッチングによってパターニングし
てワード線１２を形成する。次いで８５０℃の熱処理を
施すことにより、ワード線１２とサイドウオール１１を
構成するリンドープトポリシリコン中のリンが活性化さ
れる。これによって、ワード線１２とサイドウオール１
１によってゲート電極が構成される（図８）。
【００２８】以上の工程によって、半導体基板１の表面
内部に形成されたドレイン７と、ソース８と、このドレ
イン７とソース８の上にわたって形成された絶縁膜５
と、この絶縁膜５の上に設けられたゲート電極とからな
るメモリトランジスタを有する半導体装置が得られる。
この半導体装置では、ドレイン７とソース８との間の絶
縁膜の一部に電子移動の障害となる水素イオン注入領域
１４が設けられている。
内部に形成されたドレイン７と、ソース８と、このドレ
イン７とソース８の上にわたって形成された絶縁膜５
と、この絶縁膜５の上に設けられたゲート電極とからな
るメモリトランジスタを有する半導体装置が得られる。
この半導体装置では、ドレイン７とソース８との間の絶
縁膜の一部に電子移動の障害となる水素イオン注入領域
１４が設けられている。
【００２９】なお、この半導体装置の製造方法では、ゲ
ート絶縁膜５に水素イオン１７を注入する領域を、分離
酸化膜６の上に設けられたシリコン酸化膜の周囲に形成
されたサイドウオール１１の間のほぼ中央に露出させた
領域として特定している。一方、このようなサイドウオ
ール１１を形成することなく、シリコン窒化膜９を全面
的に除去した後、水素イオン注入領域１４をパターニン
グして特定する場合には、水素イオン注入領域１４とチ
ャネル中央との位置ずれを生じることがある。これはパ
ターニングの際にマスク合わせずれが生じることがある
ためである。この水素イオン注入領域１４がドレイン７
直上又はソース８直上のシリコン窒化膜３に形成される
と、ホットエレクトロン注入時に電子捕獲が困難となっ
て書込み速度が低下する。そこで、この半導体装置の製
造方法では、シリコン窒化膜９を除去する前にあらかじ
め分離酸化膜６の上にシリコン酸化膜１３を形成してい
る。シリコン窒化膜９の除去後、このシリコン酸化膜１
３の周囲にサイドウオール１１を形成することによっ
て、２つのサイドウオール１１間のほぼ中央に水素イオ
ン注入領域１４であるチャネル中央を精度よく露出させ
ることができる。そのため、サイドウオール１１を形成
することが好ましい。
ート絶縁膜５に水素イオン１７を注入する領域を、分離
酸化膜６の上に設けられたシリコン酸化膜の周囲に形成
されたサイドウオール１１の間のほぼ中央に露出させた
領域として特定している。一方、このようなサイドウオ
ール１１を形成することなく、シリコン窒化膜９を全面
的に除去した後、水素イオン注入領域１４をパターニン
グして特定する場合には、水素イオン注入領域１４とチ
ャネル中央との位置ずれを生じることがある。これはパ
ターニングの際にマスク合わせずれが生じることがある
ためである。この水素イオン注入領域１４がドレイン７
直上又はソース８直上のシリコン窒化膜３に形成される
と、ホットエレクトロン注入時に電子捕獲が困難となっ
て書込み速度が低下する。そこで、この半導体装置の製
造方法では、シリコン窒化膜９を除去する前にあらかじ
め分離酸化膜６の上にシリコン酸化膜１３を形成してい
る。シリコン窒化膜９の除去後、このシリコン酸化膜１
３の周囲にサイドウオール１１を形成することによっ
て、２つのサイドウオール１１間のほぼ中央に水素イオ
ン注入領域１４であるチャネル中央を精度よく露出させ
ることができる。そのため、サイドウオール１１を形成
することが好ましい。
【００３０】この半導体装置では、ドレイン７、ソース
８の直上のシリコン窒化膜３に記憶した情報を安定に保
持できる理由については以下のように考えている。通
常、ドレイン直上のシリコン窒化膜３に捕獲された電荷
はシリコン窒化膜３のトラップ準位に捕獲されていると
考えられる。このため、この捕獲された電荷は、熱的に
励起されると、水平方向に連続しているシリコン窒化膜
３の他の電子を捕獲していない空の準位にホッピングに
よって移っていく機構が考えられる。この半導体装置で
は、シリコン窒化膜３の一部にイオン注入された水素
が、熱処理によってダングリングボンドと結合し、シリ
コン窒化膜３のトラップ準位を低減させるものと考えら
れる。これによってドレイン７直上のシリコン窒化膜３
に捕獲された電子のソース８方向への移動が抑制され
る。同様にして、ソース８直上のシリコン窒化膜３に捕
獲された電子のドレイン方向への移動もまた抑制され
る。そこで、ドレインとソースのそれぞれのビットに記
憶している情報は容易に失われず安定に保持できる。
８の直上のシリコン窒化膜３に記憶した情報を安定に保
持できる理由については以下のように考えている。通
常、ドレイン直上のシリコン窒化膜３に捕獲された電荷
はシリコン窒化膜３のトラップ準位に捕獲されていると
考えられる。このため、この捕獲された電荷は、熱的に
励起されると、水平方向に連続しているシリコン窒化膜
３の他の電子を捕獲していない空の準位にホッピングに
よって移っていく機構が考えられる。この半導体装置で
は、シリコン窒化膜３の一部にイオン注入された水素
が、熱処理によってダングリングボンドと結合し、シリ
コン窒化膜３のトラップ準位を低減させるものと考えら
れる。これによってドレイン７直上のシリコン窒化膜３
に捕獲された電子のソース８方向への移動が抑制され
る。同様にして、ソース８直上のシリコン窒化膜３に捕
獲された電子のドレイン方向への移動もまた抑制され
る。そこで、ドレインとソースのそれぞれのビットに記
憶している情報は容易に失われず安定に保持できる。
【００３１】さらに、この不揮発性メモリへの書き込み
動作を以下に説明する。この不揮発性半導体記憶装置の
メモリトランジスタでは、ドレイン７の直上のシリコン
窒化膜３に電荷が捕獲されて情報が記憶される場合（ビ
ットＡでの記憶）と、ソース８の直上のシリコン窒化膜
３に電荷が捕獲されて情報が記憶される場合（ビットＢ
での記憶）とがある。まず、ビットＡへの書込み動作に
ついて説明する。ここでシリコン基板１は接地されてい
る。ビットＡへの書込み動作は、ドレイン７に５Ｖ、ソ
ース８に０Ｖ、ゲート電極に１０Ｖを加えておき、チャ
ネルホットエレクトロン注入を行ってドレイン７直上の
シリコン窒化膜３に電子を注入することにより行われ
る。この電子はシリコン窒化膜３のトラップ準位に捕獲
される。この書込み動作をビットＡへの書込み動作と定
義する。
動作を以下に説明する。この不揮発性半導体記憶装置の
メモリトランジスタでは、ドレイン７の直上のシリコン
窒化膜３に電荷が捕獲されて情報が記憶される場合（ビ
ットＡでの記憶）と、ソース８の直上のシリコン窒化膜
３に電荷が捕獲されて情報が記憶される場合（ビットＢ
での記憶）とがある。まず、ビットＡへの書込み動作に
ついて説明する。ここでシリコン基板１は接地されてい
る。ビットＡへの書込み動作は、ドレイン７に５Ｖ、ソ
ース８に０Ｖ、ゲート電極に１０Ｖを加えておき、チャ
ネルホットエレクトロン注入を行ってドレイン７直上の
シリコン窒化膜３に電子を注入することにより行われ
る。この電子はシリコン窒化膜３のトラップ準位に捕獲
される。この書込み動作をビットＡへの書込み動作と定
義する。
【００３２】一方、ビットＢへの書込み動作は次のよう
にして行うことができる。ビットＢへの書込み動作は、
シリコン基板１を接地し、例えば、ドレイン７に０Ｖ、
ソース８に５Ｖ、ゲート電極に１０Ｖを加え、チャネル
ホットエレクトロン注入を行いソース８直上のシリコン
窒化膜３に電子を注入することにより行われる。この電
子は、シリコン窒化膜３のトラップ準位に捕獲される。
この書込み動作をビットＢへの書込み動作と定義する。
にして行うことができる。ビットＢへの書込み動作は、
シリコン基板１を接地し、例えば、ドレイン７に０Ｖ、
ソース８に５Ｖ、ゲート電極に１０Ｖを加え、チャネル
ホットエレクトロン注入を行いソース８直上のシリコン
窒化膜３に電子を注入することにより行われる。この電
子は、シリコン窒化膜３のトラップ準位に捕獲される。
この書込み動作をビットＢへの書込み動作と定義する。
【００３３】また、この不揮発性半導体記憶装置の読出
し動作について説明する。ビットＡの読出しの際は、例
えば、ドレイン７に０Ｖ、ソース８に２Ｖ、ゲート電極
に４Ｖを加え、シリコン基板１を接地する。これによっ
てソース８近傍に空乏層ができ、ソース８直上のシリコ
ン窒化膜３に捕獲された電子がトランジスタのしきい値
へ及ぼす影響を抑制できる。これによってドレイン７直
上のシリコン窒化膜３に捕獲された電子が主としてトラ
ンジスタのしきい値に作用する。ドレイン７直上のシリ
コン窒化膜３に電子が捕獲された状態では、ビットＡの
しきい値は高くなる。このしきい値が相対的に高い状態
を「１」状態と定義する。ドレイン７直上のシリコン窒
化膜３に電子が捕獲されていない状態ではビットＡのし
きい値は相対的に低い。この、しきい値が相対的に低い
状態を「０」状態と定義する。
し動作について説明する。ビットＡの読出しの際は、例
えば、ドレイン７に０Ｖ、ソース８に２Ｖ、ゲート電極
に４Ｖを加え、シリコン基板１を接地する。これによっ
てソース８近傍に空乏層ができ、ソース８直上のシリコ
ン窒化膜３に捕獲された電子がトランジスタのしきい値
へ及ぼす影響を抑制できる。これによってドレイン７直
上のシリコン窒化膜３に捕獲された電子が主としてトラ
ンジスタのしきい値に作用する。ドレイン７直上のシリ
コン窒化膜３に電子が捕獲された状態では、ビットＡの
しきい値は高くなる。このしきい値が相対的に高い状態
を「１」状態と定義する。ドレイン７直上のシリコン窒
化膜３に電子が捕獲されていない状態ではビットＡのし
きい値は相対的に低い。この、しきい値が相対的に低い
状態を「０」状態と定義する。
【００３４】一方、ビットＢの読出し動作の際は、例え
ば、ドレイン７に２Ｖ、ソース８に０Ｖ、ゲート電極に
４Ｖを加え、シリコン基板１を接地する。以下、ビット
Ａの読出しの際と同様にして、ビットＢの「１」状態と
「０」状態が定義される。
ば、ドレイン７に２Ｖ、ソース８に０Ｖ、ゲート電極に
４Ｖを加え、シリコン基板１を接地する。以下、ビット
Ａの読出しの際と同様にして、ビットＢの「１」状態と
「０」状態が定義される。
【００３５】次いで、消去動作について説明する。ビッ
トＡの消去動作では、シリコン基板１を接地し、例え
ば、ドレイン７に６Ｖ，ソース８に０Ｖ、ゲート電極に
−４Ｖを加え、ドレイン領域においてバンド間トンネリ
ング誘起ホットホール注入を行う。これによってシリコ
ン窒化膜３に正孔を注入し、捕獲されていた電荷との再
結合によって負電荷が消滅する。これによってビットＡ
の情報の消去を行う。
トＡの消去動作では、シリコン基板１を接地し、例え
ば、ドレイン７に６Ｖ，ソース８に０Ｖ、ゲート電極に
−４Ｖを加え、ドレイン領域においてバンド間トンネリ
ング誘起ホットホール注入を行う。これによってシリコ
ン窒化膜３に正孔を注入し、捕獲されていた電荷との再
結合によって負電荷が消滅する。これによってビットＡ
の情報の消去を行う。
【００３６】ビットＢの消去動作では、シリコン基板１
を接地し、例えば、ドレイン７に０Ｖ、ソース８に６
Ｖ、ゲート電極に−４Ｖを加える。以下、ビットＡと同
様にしてビットＢの情報の消去を行う。
を接地し、例えば、ドレイン７に０Ｖ、ソース８に６
Ｖ、ゲート電極に−４Ｖを加える。以下、ビットＡと同
様にしてビットＢの情報の消去を行う。
【００３７】この不揮発性半導体記憶装置では、上記の
通り、ゲート絶縁膜５を構成するシリコン窒化膜３に電
子移動障害領域である水素注入領域１４を設けている。
これによって、この水素注入領域１４を越えて電荷の移
動が起こり難くなるため、ビットＡとビットＢに記憶さ
れたそれぞれの情報は互いに容易に失われない。
通り、ゲート絶縁膜５を構成するシリコン窒化膜３に電
子移動障害領域である水素注入領域１４を設けている。
これによって、この水素注入領域１４を越えて電荷の移
動が起こり難くなるため、ビットＡとビットＢに記憶さ
れたそれぞれの情報は互いに容易に失われない。
【００３８】実施の形態２．本発明の実施の形態２に係
る不揮発性半導体記憶装置は、ゲート絶縁膜を構成する
シリコン窒化膜にドレインとソースの中間部において、
フッ素イオン注入領域を有している。このフッ素イオン
注入領域が電子移動の障害となる電子移動障害領域とし
て機能するため、ドレインとソースのそれぞれの直上に
あるシリコン窒化膜に捕獲されている電子が移動しにく
くなる。そこで、ドレインとソースのそれぞれのビット
に記憶している情報は容易に失われず安定に保持でき
る。
る不揮発性半導体記憶装置は、ゲート絶縁膜を構成する
シリコン窒化膜にドレインとソースの中間部において、
フッ素イオン注入領域を有している。このフッ素イオン
注入領域が電子移動の障害となる電子移動障害領域とし
て機能するため、ドレインとソースのそれぞれの直上に
あるシリコン窒化膜に捕獲されている電子が移動しにく
くなる。そこで、ドレインとソースのそれぞれのビット
に記憶している情報は容易に失われず安定に保持でき
る。
【００３９】具体的には、この半導体装置は、実施の形
態１に係る不揮発性半導体記憶装置と比較すると、電子
移動障害領域がフッ素イオン注入領域１５からなる点で
相違する。全体の構成について説明すると、この半導体
装置は、シリコン基板１の表面にｎ＋拡散層からなるド
レイン７とｎ＋拡散層からなるソース８が形成されてい
る。また、ドレイン７とソース８の上にわたってゲート
絶縁膜５が積層され、このゲート絶縁膜５の上にワード
線１２とサイドウオール１１とからなるゲート電極が設
けられてメモリトランジスタを構成している。またドレ
イン７とソース８との直上には分離酸化膜（ＬＯＣＯ
Ｓ）６が形成され、さらにこの分離酸化膜６の上にはシ
リコン酸化膜１３が設けられて、各メモリトランジスタ
を構成するゲート絶縁膜５を分離している。
態１に係る不揮発性半導体記憶装置と比較すると、電子
移動障害領域がフッ素イオン注入領域１５からなる点で
相違する。全体の構成について説明すると、この半導体
装置は、シリコン基板１の表面にｎ＋拡散層からなるド
レイン７とｎ＋拡散層からなるソース８が形成されてい
る。また、ドレイン７とソース８の上にわたってゲート
絶縁膜５が積層され、このゲート絶縁膜５の上にワード
線１２とサイドウオール１１とからなるゲート電極が設
けられてメモリトランジスタを構成している。またドレ
イン７とソース８との直上には分離酸化膜（ＬＯＣＯ
Ｓ）６が形成され、さらにこの分離酸化膜６の上にはシ
リコン酸化膜１３が設けられて、各メモリトランジスタ
を構成するゲート絶縁膜５を分離している。
【００４０】次に、この半導体装置の製造方法について
説明する。この半導体装置の製造方法は、実施の形態１
に係る半導体装置の製造方法と比較すると、ゲート絶縁
膜５を構成するシリコン窒化膜３に、水素イオンではな
くフッ素イオンをイオン注入して電子移動障害領域であ
るフッ素イオン注入領域１５を形成している点で相違す
る。
説明する。この半導体装置の製造方法は、実施の形態１
に係る半導体装置の製造方法と比較すると、ゲート絶縁
膜５を構成するシリコン窒化膜３に、水素イオンではな
くフッ素イオンをイオン注入して電子移動障害領域であ
るフッ素イオン注入領域１５を形成している点で相違す
る。
【００４１】具体的には、実施の形態１に係る製造方法
と同様にしてサイドウオール１１を形成する。次いで、
シリコン酸化膜１３とサイドウオール１１をマスクとし
てイオン注入法で２×１０15ｃｍ-2のフッ素イオンをシ
リコン窒化膜３に添加する。これによって、露出部分の
絶縁膜を構成するシリコン窒化膜３の一部にフッ素イオ
ンが２×１０21／ｃｍ3の濃度で注入された電子移動障
害領域であるフッ素イオン注入領域１５を形成する。そ
の後、実施の形態１に係る製造方法と同様にして、減圧
ＣＶＤ法により２００ｎｍの厚さのリンドープトポリシ
リコンを堆積させ、フォトリソグラフィとエッチングに
よりパターニングしてワード線１２を形成する。次い
で、８５０℃の熱処理を施すことによってワード線１２
とサイドウオール１１を構成するリンドープトポリシリ
コン中のリンが活性化される。このワード線１２とサイ
ドウオール１１とでゲート電極を構成する。
と同様にしてサイドウオール１１を形成する。次いで、
シリコン酸化膜１３とサイドウオール１１をマスクとし
てイオン注入法で２×１０15ｃｍ-2のフッ素イオンをシ
リコン窒化膜３に添加する。これによって、露出部分の
絶縁膜を構成するシリコン窒化膜３の一部にフッ素イオ
ンが２×１０21／ｃｍ3の濃度で注入された電子移動障
害領域であるフッ素イオン注入領域１５を形成する。そ
の後、実施の形態１に係る製造方法と同様にして、減圧
ＣＶＤ法により２００ｎｍの厚さのリンドープトポリシ
リコンを堆積させ、フォトリソグラフィとエッチングに
よりパターニングしてワード線１２を形成する。次い
で、８５０℃の熱処理を施すことによってワード線１２
とサイドウオール１１を構成するリンドープトポリシリ
コン中のリンが活性化される。このワード線１２とサイ
ドウオール１１とでゲート電極を構成する。
【００４２】以上の工程によって、半導体基板１の表面
内部に形成されたドレイン７と、ソース８と、このドレ
イン７とソース８の上にわたって形成された絶縁膜５
と、この絶縁膜５の上に設けられたワード線１２とサイ
ドウオール１１とで構成されるゲート電極とからなるメ
モリトランジスタを有する半導体装置が得られる。この
半導体装置では、ドレイン７とソース８との間の絶縁膜
を構成するシリコン窒化膜３の一部に電子移動の障害と
なるフッ素イオン注入領域１５が設けられている。
内部に形成されたドレイン７と、ソース８と、このドレ
イン７とソース８の上にわたって形成された絶縁膜５
と、この絶縁膜５の上に設けられたワード線１２とサイ
ドウオール１１とで構成されるゲート電極とからなるメ
モリトランジスタを有する半導体装置が得られる。この
半導体装置では、ドレイン７とソース８との間の絶縁膜
を構成するシリコン窒化膜３の一部に電子移動の障害と
なるフッ素イオン注入領域１５が設けられている。
【００４３】この半導体装置では、シリコン窒化膜３に
添加されたフッ素が、その後の熱処理によってシリコン
窒化膜３中のダングリングボンドと結合し、シリコン窒
化膜３のトラップ準位を低くすると考えられる。このた
め、ドレイン７直上のシリコン窒化膜３に捕獲された電
子のソース８方向への移動が抑制される。同様にして、
ソース８直上のシリコン窒化膜３に捕獲された電子のド
レイン７方向への移動も抑制される。そこで、ドレイン
７とソース８のそれぞれのビットに記憶している情報は
容易に失われず安定に保持できる。
添加されたフッ素が、その後の熱処理によってシリコン
窒化膜３中のダングリングボンドと結合し、シリコン窒
化膜３のトラップ準位を低くすると考えられる。このた
め、ドレイン７直上のシリコン窒化膜３に捕獲された電
子のソース８方向への移動が抑制される。同様にして、
ソース８直上のシリコン窒化膜３に捕獲された電子のド
レイン７方向への移動も抑制される。そこで、ドレイン
７とソース８のそれぞれのビットに記憶している情報は
容易に失われず安定に保持できる。
【００４４】実施の形態３．本発明の実施の形態３に係
る半導体装置は、ゲート絶縁膜を構成するシリコン窒化
膜にドレインとソースの中間部において、シリコン酸化
膜が挿入されてなるシリコン窒化膜の不連続部分を有す
る。このシリコン窒化膜の不連続部分は、電子移動の障
害となる電子移動障害領域として機能するため、ドレイ
ンとソースのそれぞれの直上にあるシリコン窒化膜に捕
獲されている電子が移動しにくくなる。そこで、ドレイ
ンとソースのそれぞれのビットに記憶している情報は容
易に失われず安定に保持できる。
る半導体装置は、ゲート絶縁膜を構成するシリコン窒化
膜にドレインとソースの中間部において、シリコン酸化
膜が挿入されてなるシリコン窒化膜の不連続部分を有す
る。このシリコン窒化膜の不連続部分は、電子移動の障
害となる電子移動障害領域として機能するため、ドレイ
ンとソースのそれぞれの直上にあるシリコン窒化膜に捕
獲されている電子が移動しにくくなる。そこで、ドレイ
ンとソースのそれぞれのビットに記憶している情報は容
易に失われず安定に保持できる。
【００４５】具体的には、この半導体装置は、実施の形
態１に係る不揮発性半導体記憶装置と比較すると、図９
に示すように、電子移動障害領域がシリコン窒化膜３の
一部にシリコン酸化膜１６が挿入されてなる不連続部分
からなる点で相違する。全体の構成について説明する
と、この半導体装置は、シリコン基板１の表面にｎ＋拡
散層からなるドレイン７とｎ＋拡散層からなるソース８
が形成されている。また、ドレイン７とソース８の上に
わたってゲート絶縁膜５が積層され、このゲート絶縁膜
５の上にワード線１２とサイドウオール１１とで構成さ
れるゲート電極が設けられてメモリトランジスタを構成
している。またドレイン７とソース８との直上には分離
酸化膜（ＬＯＣＯＳ）６が形成され、さらにこの分離酸
化膜６の上にはシリコン酸化膜１３が設けられて、各メ
モリトランジスタを構成するゲート絶縁膜５を分離して
いる。
態１に係る不揮発性半導体記憶装置と比較すると、図９
に示すように、電子移動障害領域がシリコン窒化膜３の
一部にシリコン酸化膜１６が挿入されてなる不連続部分
からなる点で相違する。全体の構成について説明する
と、この半導体装置は、シリコン基板１の表面にｎ＋拡
散層からなるドレイン７とｎ＋拡散層からなるソース８
が形成されている。また、ドレイン７とソース８の上に
わたってゲート絶縁膜５が積層され、このゲート絶縁膜
５の上にワード線１２とサイドウオール１１とで構成さ
れるゲート電極が設けられてメモリトランジスタを構成
している。またドレイン７とソース８との直上には分離
酸化膜（ＬＯＣＯＳ）６が形成され、さらにこの分離酸
化膜６の上にはシリコン酸化膜１３が設けられて、各メ
モリトランジスタを構成するゲート絶縁膜５を分離して
いる。
【００４６】次に、この半導体装置の製造方法について
添付図面を用いて説明する。この半導体装置の製造方法
は、実施の形態１に係る半導体装置の製造方法と比較す
ると、シリコン窒化膜３の一部をエッチングで除去し
て、除去した箇所にシリコン酸化膜１６を埋めこんでシ
リコン窒化膜３の不連続部分で電子移動障害領域を形成
している点で相違する。
添付図面を用いて説明する。この半導体装置の製造方法
は、実施の形態１に係る半導体装置の製造方法と比較す
ると、シリコン窒化膜３の一部をエッチングで除去し
て、除去した箇所にシリコン酸化膜１６を埋めこんでシ
リコン窒化膜３の不連続部分で電子移動障害領域を形成
している点で相違する。
【００４７】具体的には、この半導体装置の製造方法
は、実施の形態１に係る製造方法とほぼ同様にしてサイ
ドウオール１１を形成する（図７）。次いで、シリコン
酸化膜１３とサイドウオール１１をマスクとして、ドラ
イエッチングでシリコン酸化膜４を部分的に除去する。
さらにドライエッチングでシリコン窒化膜３を部分的に
除去する（図１０）。次に、減圧ＣＶＤ法により３００
ｎｍの厚さのシリコン酸化膜１６を堆積させる（図１
１）。次いで、シリコン窒化膜３を部分的に除去した箇
所（不連続部分）とその上部にのみシリコン酸化膜１６
を残して、その他のシリコン酸化膜１６をエッチバック
して除去する。これによって、シリコン窒化膜３の一部
にシリコン酸化膜１６を挿入してなるシリコン窒化膜３
の不連続部分からなる電子移動障害領域が形成される
（図１２）。以下、実施の形態１に係る半導体装置の製
造方法と同様にして、この半導体装置が得られる。
は、実施の形態１に係る製造方法とほぼ同様にしてサイ
ドウオール１１を形成する（図７）。次いで、シリコン
酸化膜１３とサイドウオール１１をマスクとして、ドラ
イエッチングでシリコン酸化膜４を部分的に除去する。
さらにドライエッチングでシリコン窒化膜３を部分的に
除去する（図１０）。次に、減圧ＣＶＤ法により３００
ｎｍの厚さのシリコン酸化膜１６を堆積させる（図１
１）。次いで、シリコン窒化膜３を部分的に除去した箇
所（不連続部分）とその上部にのみシリコン酸化膜１６
を残して、その他のシリコン酸化膜１６をエッチバック
して除去する。これによって、シリコン窒化膜３の一部
にシリコン酸化膜１６を挿入してなるシリコン窒化膜３
の不連続部分からなる電子移動障害領域が形成される
（図１２）。以下、実施の形態１に係る半導体装置の製
造方法と同様にして、この半導体装置が得られる。
【００４８】この半導体装置では、シリコン窒化膜３が
トランジスタのチャネル中央で分断されている。このた
め、ドレイン７直上のシリコン窒化膜３に捕獲された電
子のソース方向への移動が抑制される。同様にして、ソ
ース直上のシリコン窒化膜３に捕獲された電子のドレイ
ン７方向への移動が抑制される。そこで、ドレイン７と
ソース８のそれぞれのビットに記憶している情報は容易
に失われず安定に保持できる。
トランジスタのチャネル中央で分断されている。このた
め、ドレイン７直上のシリコン窒化膜３に捕獲された電
子のソース方向への移動が抑制される。同様にして、ソ
ース直上のシリコン窒化膜３に捕獲された電子のドレイ
ン７方向への移動が抑制される。そこで、ドレイン７と
ソース８のそれぞれのビットに記憶している情報は容易
に失われず安定に保持できる。
【００４９】
【発明の効果】以上、詳述した通り、本発明に係る半導
体装置によれば、絶縁膜において、ドレインとソースの
中間の上のチャネル部を含む領域に電子移動障害領域を
有するので、ドレインとソースのそれぞれの直上にある
シリコン窒化膜に捕獲されている電子が移動しにくくな
る。そこで、ドレインとソースのそれぞれのビットに記
憶している情報は容易に失われず安定に保持できる。
体装置によれば、絶縁膜において、ドレインとソースの
中間の上のチャネル部を含む領域に電子移動障害領域を
有するので、ドレインとソースのそれぞれの直上にある
シリコン窒化膜に捕獲されている電子が移動しにくくな
る。そこで、ドレインとソースのそれぞれのビットに記
憶している情報は容易に失われず安定に保持できる。
【００５０】また、本発明に係る半導体装置によれば、
電子移動障害領域が絶縁膜において、チャネル部を含む
領域であって、前記ドレインと前記ソースのいずれにも
平行な方向に延在して設けられてなる。そのため、ドレ
インとソースのそれぞれの直上にあるシリコン窒化膜に
捕獲されている電子が移動しにくくなる。そこで、ドレ
インとソースのそれぞれのビットに記憶している情報は
容易に失われず安定に保持できる。
電子移動障害領域が絶縁膜において、チャネル部を含む
領域であって、前記ドレインと前記ソースのいずれにも
平行な方向に延在して設けられてなる。そのため、ドレ
インとソースのそれぞれの直上にあるシリコン窒化膜に
捕獲されている電子が移動しにくくなる。そこで、ドレ
インとソースのそれぞれのビットに記憶している情報は
容易に失われず安定に保持できる。
【００５１】さらに、本発明に係る半導体装置によれ
ば、絶縁膜にシリコン酸化膜／シリコン窒化膜／シリコ
ン酸化膜の積層膜を用いるので、安定した絶縁膜の特性
を得ることができる。
ば、絶縁膜にシリコン酸化膜／シリコン窒化膜／シリコ
ン酸化膜の積層膜を用いるので、安定した絶縁膜の特性
を得ることができる。
【００５２】またさらに、本発明に係る半導体装置によ
れば、電子移動障害領域である水素イオン注入領域を有
するので、ドレインとソースのそれぞれの直上にあるシ
リコン窒化膜に捕獲されている電子が移動しにくくな
る。そこで、ドレインとソースのそれぞれのビットに記
憶している情報は容易に失われず安定に保持できる。
れば、電子移動障害領域である水素イオン注入領域を有
するので、ドレインとソースのそれぞれの直上にあるシ
リコン窒化膜に捕獲されている電子が移動しにくくな
る。そこで、ドレインとソースのそれぞれのビットに記
憶している情報は容易に失われず安定に保持できる。
【００５３】また、本発明に係る半導体装置によれば、
電子移動障害領域であるフッ素イオン注入領域を有する
ので、ドレインとソースのそれぞれの直上にあるシリコ
ン窒化膜に捕獲されている電子が移動しにくくなる。そ
こで、ドレインとソースのそれぞれのビットに記憶して
いる情報は容易に失われず安定に保持できる。
電子移動障害領域であるフッ素イオン注入領域を有する
ので、ドレインとソースのそれぞれの直上にあるシリコ
ン窒化膜に捕獲されている電子が移動しにくくなる。そ
こで、ドレインとソースのそれぞれのビットに記憶して
いる情報は容易に失われず安定に保持できる。
【００５４】さらに、本発明に係る半導体装置によれ
ば、電子移動障害領域として絶縁膜を構成するシリコン
窒化膜の一部にシリコン酸化膜が挿入されたシリコン窒
化膜の不連続部分が設けられているので、ドレインとソ
ースのそれぞれの直上にあるシリコン窒化膜に捕獲され
ている電子が移動しにくくなる。そこで、ドレインとソ
ースのそれぞれのビットに記憶している情報は容易に失
われず安定に保持できる。
ば、電子移動障害領域として絶縁膜を構成するシリコン
窒化膜の一部にシリコン酸化膜が挿入されたシリコン窒
化膜の不連続部分が設けられているので、ドレインとソ
ースのそれぞれの直上にあるシリコン窒化膜に捕獲され
ている電子が移動しにくくなる。そこで、ドレインとソ
ースのそれぞれのビットに記憶している情報は容易に失
われず安定に保持できる。
【００５５】本発明に係る半導体装置の製造方法によれ
ば、絶縁膜において、ドレインとソースの上のチャネル
部を含む領域に電子移動障害領域を設けているので、ド
レインとソースのそれぞれの直上にあるシリコン窒化膜
に捕獲されている電子が移動しにくくなる。そこで、ド
レインとソースのそれぞれのビットに記憶している情報
は容易に失われず安定に保持できる。
ば、絶縁膜において、ドレインとソースの上のチャネル
部を含む領域に電子移動障害領域を設けているので、ド
レインとソースのそれぞれの直上にあるシリコン窒化膜
に捕獲されている電子が移動しにくくなる。そこで、ド
レインとソースのそれぞれのビットに記憶している情報
は容易に失われず安定に保持できる。
【００５６】本発明に係る半導体装置の製造方法によれ
ば、絶縁膜において、ドレインとソースの上のチャネル
部を含む領域にイオン注入によって電子移動障害領域を
設けているので、ドレインとソースのそれぞれの直上に
あるシリコン窒化膜に捕獲されている電子が移動しにく
くなる。そこで、ドレインとソースのそれぞれのビット
に記憶している情報は容易に失われず安定に保持でき
る。また、この製造方法では、サイドウオールを設ける
ことによって、２つのサイドウオール間のほぼ中央に絶
縁膜を露出させることができ、電子移動障害領域である
イオンを注入する領域を精度よく設けることができる。
このため、トランジスタのチャネルを短くし、メモリセ
ルの微細化を行う場合にも適している。
ば、絶縁膜において、ドレインとソースの上のチャネル
部を含む領域にイオン注入によって電子移動障害領域を
設けているので、ドレインとソースのそれぞれの直上に
あるシリコン窒化膜に捕獲されている電子が移動しにく
くなる。そこで、ドレインとソースのそれぞれのビット
に記憶している情報は容易に失われず安定に保持でき
る。また、この製造方法では、サイドウオールを設ける
ことによって、２つのサイドウオール間のほぼ中央に絶
縁膜を露出させることができ、電子移動障害領域である
イオンを注入する領域を精度よく設けることができる。
このため、トランジスタのチャネルを短くし、メモリセ
ルの微細化を行う場合にも適している。
【００５７】また、本発明に係る半導体装置の製造方法
によれば、水素イオンを注入して電子移動障害領域を形
成しているので、ドレインとソースのそれぞれの直上に
あるシリコン窒化膜に捕獲されている電子が移動しにく
くなる。そこで、ドレインとソースのそれぞれのビット
に記憶している情報は容易に失われず安定に保持でき
る。
によれば、水素イオンを注入して電子移動障害領域を形
成しているので、ドレインとソースのそれぞれの直上に
あるシリコン窒化膜に捕獲されている電子が移動しにく
くなる。そこで、ドレインとソースのそれぞれのビット
に記憶している情報は容易に失われず安定に保持でき
る。
【００５８】さらに、本発明に係る半導体装置の製造方
法によれば、フッ素イオンを注入して電子移動障害領域
を形成しているので、ドレインとソースのそれぞれの直
上にあるシリコン窒化膜に捕獲されている電子が移動し
にくくなる。そこで、ドレインとソースのそれぞれのビ
ットに記憶している情報は容易に失われず安定に保持で
きる。
法によれば、フッ素イオンを注入して電子移動障害領域
を形成しているので、ドレインとソースのそれぞれの直
上にあるシリコン窒化膜に捕獲されている電子が移動し
にくくなる。そこで、ドレインとソースのそれぞれのビ
ットに記憶している情報は容易に失われず安定に保持で
きる。
【００５９】またさらに、本発明に係る半導体装置の製
造方法によれば、電子移動障害領域として絶縁膜を構成
するシリコン窒化膜の一部にシリコン酸化膜を挿入して
シリコン窒化膜の不連続部分を設けているので、ドレイ
ンとソースのそれぞれの直上にあるシリコン窒化膜に捕
獲されている電子が移動しにくくなる。そこで、ドレイ
ンとソースのそれぞれのビットに記憶している情報は容
易に失われず安定に保持できる。
造方法によれば、電子移動障害領域として絶縁膜を構成
するシリコン窒化膜の一部にシリコン酸化膜を挿入して
シリコン窒化膜の不連続部分を設けているので、ドレイ
ンとソースのそれぞれの直上にあるシリコン窒化膜に捕
獲されている電子が移動しにくくなる。そこで、ドレイ
ンとソースのそれぞれのビットに記憶している情報は容
易に失われず安定に保持できる。
【００６０】また、本発明に係る半導体装置の製造方法
によれば、絶縁膜にシリコン酸化膜／シリコン窒化膜／
シリコン酸化膜の積層膜を用いるので、安定した絶縁膜
の特性を得ることができる。
によれば、絶縁膜にシリコン酸化膜／シリコン窒化膜／
シリコン酸化膜の積層膜を用いるので、安定した絶縁膜
の特性を得ることができる。
【図１】 本発明の実施の形態１に係る半導体装置の断
面図である。
面図である。
【図２】 本発明の実施の形態１に係る半導体装置の製
造方法において、シリコン基板上にゲート絶縁膜、シリ
コン窒化膜をこの順に積層した断面図である。
造方法において、シリコン基板上にゲート絶縁膜、シリ
コン窒化膜をこの順に積層した断面図である。
【図３】 本発明の実施の形態１に係る半導体装置の製
造方法において、エッチングを行って半導体基板を露出
させた断面図である。
造方法において、エッチングを行って半導体基板を露出
させた断面図である。
【図４】 本発明の実施の形態１に係る半導体装置の製
造方法において、イオン注入を行ってドープ領域を形成
した後、熱酸化法で分離酸化膜を形成した断面図であ
る。
造方法において、イオン注入を行ってドープ領域を形成
した後、熱酸化法で分離酸化膜を形成した断面図であ
る。
【図５】 本発明の実施の形態１に係る半導体装置の製
造方法において、減圧ＣＶＤ法によって厚いシリコン酸
化膜を堆積させた断面図である。
造方法において、減圧ＣＶＤ法によって厚いシリコン酸
化膜を堆積させた断面図である。
【図６】 本発明の実施の形態１に係る半導体装置の製
造方法において、化学的機械研磨法によってシリコン酸
化膜を平坦にし、エッチバックしてシリコン酸化膜の部
分を残した断面図である。
造方法において、化学的機械研磨法によってシリコン酸
化膜を平坦にし、エッチバックしてシリコン酸化膜の部
分を残した断面図である。
【図７】 本発明の実施の形態１に係る半導体装置の製
造方法において、シリコン窒化膜を除去し、リンドープ
トポリシリコンを堆積させ、ドライエッチングでサイド
ウオールを形成した断面図である。
造方法において、シリコン窒化膜を除去し、リンドープ
トポリシリコンを堆積させ、ドライエッチングでサイド
ウオールを形成した断面図である。
【図８】 本発明の実施の形態１に係る半導体装置の製
造方法において、ワード線を形成し、ゲート電極を構成
した断面図である。
造方法において、ワード線を形成し、ゲート電極を構成
した断面図である。
【図９】 本発明の実施の形態２に係る不揮発性半導体
記憶装置の断面図である。
記憶装置の断面図である。
【図１０】 本発明の実施の形態２に係る不揮発性半導
体記憶装置の製造方法の一工程を示す断面図である。
体記憶装置の製造方法の一工程を示す断面図である。
【図１１】 本発明の実施の形態２に係る不揮発性半導
体記憶装置の製造方法の一工程を示す断面図である
体記憶装置の製造方法の一工程を示す断面図である
【図１２】 本発明の実施の形態２に係る不揮発性半導
体記憶装置の製造方法において、シリコン窒化膜の一部
にシリコン酸化膜を挿入してなるシリコン窒化膜不連続
部分からなる電子移動障害領域が形成した断面図であ
る。
体記憶装置の製造方法において、シリコン窒化膜の一部
にシリコン酸化膜を挿入してなるシリコン窒化膜不連続
部分からなる電子移動障害領域が形成した断面図であ
る。
【図１３】 従来の半導体記憶装置の断面図である。
【図１４】 （ａ）図１３の半導体記憶装置のビットＡ
の書込み動作を説明する図であり、（ｂ）図１３の半導
体記憶装置のビットＢの書込み動作を説明する図であ
る。
の書込み動作を説明する図であり、（ｂ）図１３の半導
体記憶装置のビットＢの書込み動作を説明する図であ
る。
１ シリコン基板、 ２ シリコン酸化膜、 ３ シリ
コン窒化膜、 ４ シリコン酸化膜、 ５ ゲート絶縁
膜、 ６ 分離酸化膜、 ７ ドレイン、 ８ソース、
９ シリコン窒化膜、 １０ シリコン酸化膜、 １
１ サイドウオール（リンドープドポリシリコン）、
１２ ワード線（リンドープドポリシリコン）、 １３
シリコン酸化膜（残存部）、 １４ 水素注入領域、
１５フッ素注入領域、 １６ シリコン酸化膜（窒化
膜不連続部）、 １７ 水素イオン、 ２１ ゲート電
極（リンドープドポリシリコン）
コン窒化膜、 ４ シリコン酸化膜、 ５ ゲート絶縁
膜、 ６ 分離酸化膜、 ７ ドレイン、 ８ソース、
９ シリコン窒化膜、 １０ シリコン酸化膜、 １
１ サイドウオール（リンドープドポリシリコン）、
１２ ワード線（リンドープドポリシリコン）、 １３
シリコン酸化膜（残存部）、 １４ 水素注入領域、
１５フッ素注入領域、 １６ シリコン酸化膜（窒化
膜不連続部）、 １７ 水素イオン、 ２１ ゲート電
極（リンドープドポリシリコン）
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA13 AA16 AA71 AB02 AC01 AD62 AE02 AE03 AE08 AF06 AG07 AG12 AG25 5F083 EP17 EP18 EP22 EP48 EP49 ER02 ER05 ER06 ER11 GA21 JA04 KA07 KA08 KA13 NA01 NA02 PR05 PR09 PR29 PR36 PR39 PR40 5F101 BA44 BA45 BA48 BB02 BC01 BD37 BE02 BE05 BE07 BF02 BH09 BH10 BH19
Claims (12)
- 【請求項１】 半導体基板の表面内部に形成されたドレ
インと、ソースと、 前記半導体基板の表面に前記ドレインと前記ソースの上
にわたって形成された絶縁膜と、 前記絶縁膜の上に設けられたゲート電極とからなり、 前記絶縁膜において、前記ドレインと前記ソースとの中
間の上のチャネル部を含む領域に電子移動の障害となる
電子移動障害領域が設けられてなることを特徴とする半
導体装置。 - 【請求項２】 前記電子移動障害領域は、前記絶縁膜に
おいて、前記チャネル部を含む領域であって、前記ドレ
インと前記ソースのいずれにも平行な方向に延在して設
けられてなることを特徴とする請求項１に記載の半導体
装置。 - 【請求項３】 前記絶縁膜は、シリコン酸化膜／シリコ
ン窒化膜／シリコン酸化膜の積層膜からなることを特徴
とする請求項１又は２に記載の半導体装置。 - 【請求項４】 前記電子移動障害領域は、前記絶縁膜の
前記チャネル部を含む領域に水素イオンを注入してなる
水素注入領域からなることを特徴とする請求項１から３
のいずれか一項に記載の半導体装置。 - 【請求項５】 前記電子移動障害領域は、前記絶縁膜の
前記チャネル部を含む領域にフッ素イオンを注入してな
るフッ素注入領域からなることを特徴とする請求項１か
ら３のいずれか一項に記載の半導体装置。 - 【請求項６】 前記電子移動障害領域は、前記絶縁膜を
構成する前記シリコン窒化膜の不連続部分からなり、 該不連続部分は、前記チャネル部を含むと共に、シリコ
ン酸化膜が挿入されてなることを特徴とする請求項３に
記載の半導体装置。 - 【請求項７】 半導体基板の表面内部にドレインと、ソ
ースとを形成する工程と、 前記半導体基板の表面に前記ドレインと前記ソースの上
にわたって絶縁膜を形成する工程と、 前記絶縁膜において、前記ドレインと前記ソースとの中
間の上のチャネル部を含む領域に電子移動の障害となる
電子移動障害領域を設ける工程と、 前記絶縁膜の上にゲート電極を設ける工程とからなるこ
とを特徴とする半導体装置の製造方法。 - 【請求項８】 半導体基板上に絶縁膜を積層する工程
と、 前記絶縁膜の上にレジスト膜をパターニングする工程
と、 前記パターニングしたレジスト膜をマスクとして前記絶
縁膜に少なくとも２つの開口部を形成するように前記絶
縁膜をエッチングする工程と、 前記絶縁膜の前記２つの開口部から前記半導体基板内へ
イオン注入を行って、前記半導体基板の表面にドープ領
域を形成する工程と、 前記２つの開口部から半導体表面を加熱酸化して分離酸
化膜を形成する工程と、 前記２つの開口部を埋めるように前記分離酸化膜の上に
酸化膜を堆積させる工程と、 前記分離酸化膜上の前記酸化膜を残すようにして前記レ
ジスト膜を除去する工程と、 前記分離酸化膜上の前記酸化膜の周囲にサイドウオール
を形成する工程と、 前記サイドウオール間で露出している前記絶縁膜の一部
にイオン注入を行ってイオン注入領域を形成する工程
と、 前記露出している前記絶縁膜の上にワード線を形成する
工程とからなることを特徴とする半導体装置の製造方
法。 - 【請求項９】 前記イオン注入領域を形成する工程にお
いて、前記イオンは、水素イオンであることを特徴とす
る請求項８に記載の半導体装置の製造方法。 - 【請求項１０】 前記イオン注入領域を形成する工程に
おいて、前記イオンは、フッ素イオンであることを特徴
とする請求項８に記載の半導体装置の製造方法。 - 【請求項１１】 半導体基板上に絶縁膜を積層する工程
と、 前記絶縁膜の上にレジスト膜をパターニングする工程
と、 前記パターニングしたレジスト膜をマスクとして前記絶
縁膜に少なくとも２つの開口部を形成するように前記絶
縁膜をエッチングする工程と、 前記絶縁膜の前記２つの開口部から前記半導体基板内へ
イオン注入を行って、前記半導体基板の表面にドープ領
域を形成する工程と、 前記２つの開口部から半導体表面を加熱酸化して分離酸
化膜を形成する工程と、 前記２つの開口部を埋めるように前記分離酸化膜の上に
酸化膜を堆積させる工程と、 前記分離酸化膜上の前記酸化膜を残すようにして前記レ
ジスト膜を除去する工程と、 前記分離酸化膜上の前記酸化膜の周囲にサイドウオール
を形成する工程と、 前記サイドウオール間で露出している前記絶縁膜の一部
をエッチングする工程と、 前記絶縁膜の前記エッチングされた箇所に酸化膜を埋設
する工程と、 前記埋設酸化膜の上にワード線を形成する工程とからな
る半導体装置の製造方法。 - 【請求項１２】 前記絶縁膜は、シリコン酸化膜／シリ
コン窒化膜／シリコン酸化膜の積層膜からなることを特
徴とする請求項７から請求項１１のいずれか一項に記載
の半導体装置の製造方法。
Priority Applications (2)
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|---|---|---|---|
| JP2000388799A JP2002190535A (ja) | 2000-12-21 | 2000-12-21 | 半導体装置及びその製造方法 |
| US09/908,848 US6806532B2 (en) | 2000-12-21 | 2001-07-20 | Nonvolatile semiconductor device |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000388799A JP2002190535A (ja) | 2000-12-21 | 2000-12-21 | 半導体装置及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2002190535A true JP2002190535A (ja) | 2002-07-05 |
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ID=18855474
Family Applications (1)
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|---|---|---|---|
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| JP (1) | JP2002190535A (ja) |
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| US7061808B2 (en) | 2003-05-19 | 2006-06-13 | Sharp Kabushiki Kaisha | Semiconductor memory device, driving method thereof, and portable electronic apparatus |
| US7085166B2 (en) | 2003-05-19 | 2006-08-01 | Sharp Kabushiki Kaisha | Semiconductor memory device and programming method thereof |
| US7092295B2 (en) | 2003-05-19 | 2006-08-15 | Sharp Kabushiki Kaisha | Semiconductor memory device and portable electronic apparatus including the same |
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| US7129539B2 (en) | 2003-05-15 | 2006-10-31 | Sharp Kabushiki Kaisha | Semiconductor storage device and manufacturing method therefor, semiconductor device, portable electronic equipment and IC card |
| US7170791B2 (en) | 2003-05-20 | 2007-01-30 | Sharp Kabushiki Kaisha | Programming verification method of nonvolatile memory cell, semiconductor memory device, and portable electronic apparatus having the semiconductor memory device |
| US7304340B2 (en) | 2003-05-20 | 2007-12-04 | Sharp Kabushiki Kaisha | Semiconductor storage elements, semiconductor device manufacturing methods therefor, portable electronic equipment and IC card |
| JP2009252874A (ja) * | 2008-04-03 | 2009-10-29 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| JP2009260070A (ja) * | 2008-04-17 | 2009-11-05 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2010040635A (ja) * | 2008-08-01 | 2010-02-18 | Renesas Technology Corp | 半導体装置およびその製造方法 |
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| JP3848341B2 (ja) * | 2004-06-29 | 2006-11-22 | キヤノン株式会社 | 電子放出素子、電子源、画像表示装置、および映像受信表示装置、並びに電子放出素子の製造方法 |
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| JPH02103965A (ja) * | 1988-10-13 | 1990-04-17 | Matsushita Electron Corp | 半導体記憶装置の製造方法 |
| JPH02103966A (ja) * | 1988-10-13 | 1990-04-17 | Matsushita Electron Corp | 半導体記憶装置の製造方法 |
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2000
- 2000-12-21 JP JP2000388799A patent/JP2002190535A/ja active Pending
-
2001
- 2001-07-20 US US09/908,848 patent/US6806532B2/en not_active Expired - Fee Related
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