JP2004095904A - メモリ集積回路装置の製造方法 - Google Patents
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Abstract
【課題】周辺回路領域にＳＴＩ構造を有し、メモリセル領域に溝を形成されたＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造の際に、メモリセル領域と周辺回路領域とを、直接マスク合わせが可能なように形成する。
【解決手段】半導体基板上、メモリセル領域に対応して第１の溝を、周辺回路領域に対応して第２の溝を、同時に同一のマスクを使って形成し、さらに前記メモリセル領域に、前記第１の溝を基準にメモリセルトランジスタを、前記周辺回路領域に、前記第２の溝を素子分離溝とした周辺回路トランジスタを形成する。
【選択図】 図１２
【解決手段】半導体基板上、メモリセル領域に対応して第１の溝を、周辺回路領域に対応して第２の溝を、同時に同一のマスクを使って形成し、さらに前記メモリセル領域に、前記第１の溝を基準にメモリセルトランジスタを、前記周辺回路領域に、前記第２の溝を素子分離溝とした周辺回路トランジスタを形成する。
【選択図】 図１２
Description
【０００１】
【発明の属する技術分野】
本発明は一般に半導体装置に係り、特に不揮発性半導体メモリおよびその製造方法に関する。
【０００２】
フラッシュメモリはＤＲＡＭと同様な高集積化に適した簡単な素子構造を有する不揮発性半導体メモリであり、コンピュータや携帯電話を含む様々な情報処理装置に広く使われている。フラッシュメモリでは、一般にフローティングゲートを使って情報を電荷の形で保持することが行われる。
【０００３】
一方、最近ではＭＯＳトランジスタのゲート絶縁膜にＯＮＯ構造を有する絶縁膜を使ったＭＯＮＯＳ（ｍｅｔａｌ−ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造あるいはＳＯＮＯＳ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有し、かかるＯＮＯゲート絶縁膜中に情報を電荷の形で保持する不揮発性半導体メモリが提案されている。かかるＭＯＮＯＳ構造あるいはＳＯＮＯＳ構造の不揮発性半導体メモリでは、ゲート絶縁膜中への電荷の注入をソース側から、あるいはドレイン側から行うことにより、多値情報の保持が可能である。
【０００４】
【従来の技術】
図１は、従来のＳＯＮＯＳ構造を有するＮＯＲ／ＡＮＤ型不揮発性半導体メモリ１０の回路構成を示す図である。
【０００５】
図１を参照するに、前記不揮発性半導体メモリ１０はＯＮＯ構造のゲート絶縁膜を有する複数のメモリセルトランジスタＭ１１〜Ｍｍｍを行列状に配列したメモリセルアレイＭを有し、前記メモリセルアレイＭ中において行方向に配列した一群のメモリセルトランジスタは、各々のゲート電極において前記メモリセルアレイＭ中を行方向に延在するワードラインＷＬｎ，ＷＬｎ＋１，ＷＬｎ＋２，ＷＬｎ＋３・・・のいずれかに共通に接続されている。さらに列方向に配列した一群のメモリセルトランジスタは、ソース拡散領域よびドレイン拡散領域において、前記メモリセルアレイＭ中を列方向に延在するデータビットラインＤＢＬｈ，ＤＢＬｈ＋１，ＤＢＬｈ＋２，ＤＢＬｈ＋３，ＤＢＬｈ＋４・・・のいずれかに共通に接続されている。
【０００６】
さらに前記不揮発性半導体メモリ１０は選択ゲートラインＳＧ１，２，３，４、・・・を有し、前記データビットラインＤＢＬｈ，ＤＢＬｈ＋２は前記選択ゲートラインＳＧ１，ＳＧ２に接続された選択トランジスタＴ１，Ｔ２を介して対応するメインビットラインＭＢＬｈに、また前記データビットラインＤＢＬｈ＋１，ＤＢＬｈ＋３は前記選択ゲートラインＳＧ３，ＳＧ４に接続された選択トランジスタＴ３，Ｔ４を介して対応するメインビットラインＭＢＬｈ＋１に接続される。
【０００７】
かかる構成においては、情報は前記メモリセルトランジスタＭ１１，Ｍ１２，・・・のソース領域あるいはドレイン領域から、ＯＮＯ構造を有するゲート絶縁膜中にチャネルホットエレクトロンの形で注入され、保持される。
【０００８】
図２は、前記メモリセルアレイＭ中において前記メモリセルトランジスタＭ１１，Ｍ１２，・・・を構成するトランジスタ２０の構成を示す。
【０００９】
図２を参照するに、前記トランジスタ２０はＳｉ基板２１上に構成されており、前記Ｓｉ基板２１中には埋め込み拡散領域２１Ａ，２１Ｂが、それぞれソース領域およびドレイン領域として形成されている。さらに前記基板２１の表面は酸化膜２２ａ、窒化膜２２ｂおよび酸化膜２２ｃを積層した構造のＯＮＯ膜２２により覆われており、前記ＯＮＯ膜２２上にはポリシリコンゲート電極２３が形成されている。
【００１０】
図３（Ａ），（Ｂ）は、図２のメモリセルトランジスタにおける書き込み動作および消去動作をそれぞれ示す図である。
【００１１】
図３（Ａ）を参照するに、情報の書き込み時には前記ソース領域２１Ａが接地され前記ドレイン領域２１Ｂに大きな正電圧＋Ｖｗが、また前記ゲート電極２３に大きな正電圧＋ＶＧ１が印加される。その結果チャネル領域のドレイン端での電子の加速によりチャネル中にホットエレクトロンが生じ、このようにして形成されたホットエレクトロンが前記ＯＮＯ膜２２中に注入される。注入されたホットエレクトロンは、前記ＯＮＯ膜２２中、前記ドレイン端近傍の部分に保持される。前記ドレイン領域２１Ｂとソース領域２１Ａに印加される駆動電圧を入れ替えることで、同様なホットエレクトロンの注入を、前記ＯＮＯ膜のソース端近傍において行うことも可能であり、その結果図２のメモリセルトランジスタ２０では図１に示した１セル２ビット書き込みが可能になる。
【００１２】
一方書き込まれた情報を消去する際には、図３（Ｂ）に示すようにドレイン領域２１Ｂに大きな正電圧＋Ｖｅを印加し、さらに前記ゲート電極２３に大きな負電圧−ＶＧ２を印加することにより、前記ドレイン領域２１Ｂから前記ＯＮＯ膜２２へホールを注入し、前記ＯＮＯ膜２２中、ドレイン端近傍領域に蓄積されていた電荷を消滅させる。電子がＯＮＯ膜２２中のソース端近傍領域に蓄積されている場合には、前記ホール注入をソース領域２１Ａから行えばよい。
【００１３】
さらに前記ＯＮＯ膜２２のドレイン端近傍領域に書き込まれた情報を読み出す場合には、図４（Ａ）に示すように前記ゲート電極２３に所定のゲート電圧Ｖｇを印加し、前記ドレイン領域２１Ｂを接地、ソース領域２１Ａに読み出し電圧Ｖｒを印加する。その結果、前記ＯＮＯ膜２２のドレイン端近傍領域に電子が蓄積されていない場合には前記Ｓｉ基板２１中を前記ゲート電極２３直下に形成されたチャネルを通ってキャリアが前記ドレイン領域２１Ｂからソース領域２１Ａに流れることが可能であり、前記メモリセルトランジスタ２０は導通するのに対し、前記ＯＮＯ膜２２のドレイン端近傍領域に電子が蓄積されている場合には、前記ゲート電極２３直下のチャネルが前記ドレイン端において遮断され、前記トランジスタ２０は導通しない。一方、前記ＯＮＯ膜２２のソース端近傍領域に書き込まれた情報を読み出す場合には、図４（Ａ），（Ｂ）において前記ソース領域２１Ａを接地し、前記ドレイン領域２１Ｂに読み出し電圧Ｖｒを印加すればよい。
【００１４】
図５は、このようなＳＯＮＯＳ型フラッシュメモリを集積したメモリ集積回路のうち、メモリセルアレイの構成を示す平面図を、図６（Ａ）は、図５のメモリセルアレイの断面１−１’に沿った断面図を示す。また図６（Ｂ）は、図５に図示していない周辺回路の素子分離構造近傍の断面を示す。
【００１５】
最初に図６（Ａ）の断面図を参照するに、ｐ型Ｓｉ基板４１上にはビットライン拡散層を構成するｎ型領域４１Ａが互いに平行に形成されており、前記ｎ型領域４１Ａの各々は、ｐ型パンチスルー防止拡散層４１ａにより囲まれている。
【００１６】
前記Ｓｉ基板４１の表面には、ＳｉＯ２膜とＳｉＮ膜とＳｉＯ２膜とを積層した、いわゆるＯＮＯ構造の絶縁膜４２が堆積されており、前記ＯＮＯ膜４２上にはポリシリコン膜４３ＡおよびＷＳｉ膜４３Ｂを積層した構造のワードラインパターン４３が、図５の平面図に示すように、前記ソース領域４１Ａあるいはドレイン領域４１Ｂに交差するように、互いに平行に形成されている。その結果、図６（Ａ）の断面に沿って、先に図２で説明したＳＯＮＯＳ型のフラッシュメモリセルが形成される。
【００１７】
また図５の平面図に示すように、前記Ｓｉ基板４１表面のうち、前記ワードライン４３直下の領域、および前記パンチスルー防止拡散層４１ａを含めた前記ビットライン拡散層４１Ａを除く領域には、ｐ型の素子分離拡散層４１Ａが形成されている。この素子分離拡散層４１Ａは、図５の断面図には現れない。
【００１８】
さらに図５の平面図に示すように、前記ワードライン４３はコンタクトホール４３Ｃにおいてワードライン配線パターンＷＬｎ＋１，ＷＬｎ＋２，ＷＬｎ＋３，・・・ＷＬｎ＋ｉに接続され、前記ビットライン拡散層４１Ａはコンタクトホール４１Ｃにおいてビットライン配線パターンＢＬｎ＋１，ＢＬｎ＋２，ＢＬｎ＋３，・・・ＢＬｎ＋ｉに接続される。
【００１９】
一方、図６（Ｂ）に示すように図５および６（Ａ）のメモリセルに協働する周辺回路はＳＴＩ型の素子分離構造４１Ｓを有し、前記素子分離構造４１Ｓにより画成される素子領域に対応して、Ｓｉ基板４１表面にはゲート酸化膜５２が形成されている。また前記ゲート酸化膜上には、図６（Ａ）のポリシリコン膜４３ＡおよびＷＳｉ膜４３Ｂの積層よりなるゲート電極５３が形成されている。
【００２０】
前記ＳＴＩ構造４１Ｓは、前記Ｓｉ基板４１中に形成された素子分離溝４１Ｇと、前記素子分離溝４１Ｇを充填するＣＶＤ−ＳｉＯ２層４１ｓとよりなり、前記素子分離溝４１ＧとＣＶＤ−ＳｉＯ２層４１ｓとの間の界面には、界面に沿ったキャリアの移動が阻止されるように、熱酸化膜４１ｔが形成されている。
【００２１】
前記素子分離構造４１Ｓ上においてはＣＶＤ−ＳｉＯ２層４１ｓは多少基板表面に対して盛り上がっており、前記ポリシリコン膜４３ＡおよびＷＳｉ膜４３Ｂよりなるゲート電極５３は、かかるＣＶＤ−ＳｉＯ２層４１ｓを覆うようにして延在している。
【００２２】
このような構成のＳＯＮＯＳ型フラッシュメモリは、先にも説明したように構成が簡単で、また多値情報を記憶できる利点を有するが、メモリ集積回路の集積密度を増大させた場合、隣接するドレイン拡散領域４１Ａ同士が近接し、パンチスルー防止拡散領域４１ａを設けていても、パンチスルー現象が生じるのを回避するのが困難になる。またパンチスルー現象を抑制しようとしてパンチスルー防止拡散領域４１ａの不純物濃度を増大させると、トランジスタの閾値特性が変化してしまう。
【００２３】
これに対し特開平８−１８６１８３号公報には、図７に示す構成のＳＯＮＯＳ型フラッシュメモリ６０が提案されている。
【００２４】
図７を参照するに、ｐ型Ｓｉ基板６１の表面にはビット線拡散層となるｎ型拡散領域６１Ａが形成されており、さらに前記Ｓｉ基板６１の表面には前記ｎ型拡散領域を横切って、基板６１の内部に切り込む溝６１Ｇが形成されており、前記溝６１Ｇを形成された基板６１の表面にはＯＮＯ膜６２が形成されている。さらに前記ＯＮＯ膜６２上にはゲート電極６３が形成されている。
【００２５】
かかる構成のフラッシュメモリでは、前記溝６１Ｇを挟んで隣接する一対のビット線拡散領域６１Ａがソースおよびドレイン領域を形成し、前記Ｓｉ基板６１中、前記ソース領域とドレイン領域との間に前記ＯＮＯ膜に沿ってチャネルが形成される。そこで先に図３（Ａ），（Ｂ）および図４（Ａ），（Ｂ）で説明した動作により、前記ＯＮＯ膜中、前記ビット線拡散領域６１Ａのいずれかの近傍に情報が電荷の形で蓄積される。
【００２６】
このような構成のフラッシュメモリでは、微細化の結果、ソース拡散領域とドレイン拡散領域との間の直線距離が減少してもチャネルは溝６１Ｇの表面に沿って屈曲して延在するため、パンチスルー現象を効果的に抑制することができる。
【００２７】
【発明が解決しようとする課題】
このように図７の構成では、メモリセル領域においては基板６１中に形成された溝６１Ｇに対してメモリセルトランジスタが形成されるため、例えば拡散領域６１Ａをビット線配線パターンに接続するコンタクトホール、あるいはゲート電極６３をワード線配線パターンに接続するコンタクトホールは、前記溝を基準に位置決めされることになるが、前記フラッシュメモリ集積回路上では周辺回路領域に素子分離溝が形成されており、周辺回路トランジスタはこれらの素子分離溝に対して位置決めされて形成される。
【００２８】
図７の溝６１Ｇが周辺回路領域中の素子分離溝と同一のマスクにより形成できる場合には、メモリセル領域におけるメモリセルトランジスタと周辺回路領域における周辺回路トランジスタとを同一のマスクで高精度に形成することが可能であるが、図７の構成では図８に示すように溝６１Ｇは拡散領域６１Ａを形成した後で形成されるため、周辺回路領域における素子分離溝と同時に、同一のマスクを使って形成することはできない。通常、素子分離溝は、基板上に最初に形成されるものであり、拡散領域６１Ａをメモリセル領域に形成した後で形成することはない。
【００２９】
このため、図７の従来のＳＯＮＯＳ型フラッシュメモリを形成しようとすると、最初に第１のマスクを使って形成された周辺回路領域の素子分離溝に対して第２のマスクを使って形成される溝６１Ｇを位置合わせさせる必要があり、周辺回路領域の素子とメモリセル領域の素子との間の位置合わせ精度が必然的に劣化してしまう。
【００３０】
また、図７の構造では、基板表面に拡散領域６１Ａを形成した後で周辺回路領域においてゲート絶縁膜としても使われる熱酸化膜を、典型的には１０ｎｍあるいはそれ以上の厚さに形成し、さらにその上に窒化膜および熱酸化膜を形成してＯＮＯ膜６２を堆積しており、ＯＮＯ膜６２の形成に伴う熱の影響で拡散領域６１Ａの不純物濃度プロファイルが劣化してしまう恐れがある。特に図７の構成では、拡散領域６１Ａの不純物濃度プロファイルが変化すると、ソース領域とドレイン領域との間のチャネル長が変化してしまう。また図７のフラッシュメモリでは、上にも説明したように前記ＯＮＯ膜６２を構成する最下層のＳｉＯ２膜が、周辺回路領域においてゲート絶縁膜として使われるが、その際に最上層のＳｉＯ２膜とその下のＳｉＮ膜とをエッチングにより除去する必要がある。しかし、このような構成ではゲート絶縁膜の膜厚が、上層のＳｉＯ２膜あるいはＳｉＮ膜をエッチング除去する際に減少したり、欠陥がゲート絶縁膜中に導入されるおそれがある。
【００３１】
そこで本発明は上記の課題を解決した、新規で有用な半導体装置の製造方法を提供することを概括的課題とする。
【００３２】
本発明のより具体的な課題は、メモリセル領域と周辺回路領域にそれぞれの溝部を有し、さらにトレンチキャパシタを有するポンピング回路を備えたメモリ集積回路において、前記メモリセル領域と周辺回路領域に高いアラインメント精度で、それぞれの素子を形成できるメモリ集積回路の製造方法を提供することにある。
【００３３】
【課題を解決するための手段】
本発明は上記の課題を、半導体基板上にメモリセル領域と周辺回路領域とを備えたメモリ集積回路装置の製造方法であって、前記半導体基板上に、前記メモリセル領域に対応して第１の溝を形成する工程と、前記半導体基板上に、前記周辺回路領域に対応して第２の溝を形成する工程とを含み、前記第１の溝を形成する工程と前記第２の溝を形成する工程とは同時に実行され、さらに前記メモリセル領域に、前記第１の溝を基準にメモリセルトランジスタを、前記周辺回路領域に、前記第２の溝を素子分離溝とした周辺回路トランジスタを形成する素子形成工程を含むことを特徴とするメモリ集積回路装置の製造方法により、解決する。
［作用］
本発明によれば、メモリセル領域に形成される素子と周辺回路領域に形成される素子が、前記第１および第２の溝を同時に形成することにより理想的な位置関係で形成され、メモリセル領域のマスクと周辺回路領域のマスクを別々に形成し、これらを位置合わせする必要がなくなる。
【００３４】
また本発明によれば、前記メモリセル領域に第１の絶縁膜として電荷蓄積絶縁膜あるいはトンネル絶縁膜を形成した後、前記周辺回路領域から前記第１の絶縁膜を除去し、改めて第２の絶縁膜をゲート絶縁膜として形成するため、前記周辺回路領域におけるゲート絶縁膜あるいはキャパシタ絶縁膜の膜質の劣化を回避することが可能になる。
【００３５】
【発明の実施の形態】
［第１実施例］
図９（Ａ），（Ｂ）および図１０（Ｃ）は、本発明の第１実施例による製造方法により製造される、ＳＯＮＯＳ型フラッシュメモリを含むメモリ集積回路装置１００の構成を示す断面図である。
【００３６】
図面を参照するに、メモリ集積回路装置１００はｐ型Ｓｉ基板１０１上に形成されており、図９（Ａ）に示すメモリセル領域１００Ａと、図９（Ｂ）に示す周辺回路領域１００Ｂと、図１０（Ｃ）に示すポンピング回路領域１００Ｃとを含む。
【００３７】
図９（Ａ）を参照するに、前記メモリセル領域１００Ａには基板１０１の表面に複数の溝１０１Ｇ１が互いに平行に形成されており、前記Ｓｉ基板１０１の表面にはさらに複数のｎ型ビット線拡散領域１０１Ｂが、前記溝１０１Ｇ１により隔てられて形成されている。
【００３８】
図９（Ａ）に示すように前記溝１０１Ｇ１の深さは前記拡散領域１０１Ｂの厚さよりも大きく、さらに前記Ｓｉ基板１０１表面には前記溝１０１Ｇ１の形状に沿って、ＯＮＯ構造の電荷蓄積膜１０２が形成されている。
【００３９】
さらに、前記電荷蓄積膜１０２上には、膜１０２の最上部のＳｉＯ２膜に接して、ポリシリコン膜１０３ＡとＷＳｉ膜１０３Ｂとを積層した構造のゲート電極１０３が、前記溝１０１Ｇ１に直交する方向に延在するように形成される。
【００４０】
一方図９（Ｂ）の周辺回路領域１００Ｂでは、前記Ｓｉ基板１０１中に前記溝１０１Ｇ１よりも深い素子分離溝Ｇ２が形成されており、前記素子分離溝１０１Ｇ２は、溝表面に形成された熱酸化膜１０１ｔを介して、ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）構造を形成する素子分離絶縁パターン１０１Ｓにより充填されている。
【００４１】
このように、図９（Ａ）に示すＳＯＮＯＳ型フラッシュメモリでは、前記溝１０１Ｇ１を挟んで隣接する一対のビット線拡散領域１０１Ｂの一方がソース領域を、他方がドレイン領域を形成し、チャネルが前記Ｓｉ基板１０１中、溝１０１Ｇ１の表面に沿って、前記ソース領域からドレイン領域まで形成される。
【００４２】
そこで、先に図３（Ａ），（Ｂ）あるいは図４（Ａ），（Ｂ）に示した動作により、前記ＯＮＯ膜よりなる電荷蓄積膜１０２中に２値情報を、電荷の形で書き込み、読出し、あるいは消去することが可能である。
【００４３】
一方図９（Ｂ）に示すように、前記周辺回路領域１００Ｂでは前記基板１０１の表面は、前記電荷蓄積絶縁膜１０２とは別の薄いゲート酸化膜１０４により覆われており、前記ゲート絶縁膜１０４上には前記ゲート電極１０３と同じポリシリコン膜１０３ＡおよびＷＳｉ膜１０３Ｂを積層した構成の、別のゲート電極パターン１０５が形成されている。
【００４４】
さらに図１０（Ｃ）に示すように前記ポンピング回路領域１００Ｃには前記溝１０１Ｇ２と同じ深さに溝１０１Ｇ３が形成されており、前記溝１０１Ｇ３の表面には、前記ゲート酸化膜１０４と同一の熱酸化膜１０６が、同一の膜厚に形成されている。前記熱酸化膜１０６は、ポンピング回路領域１００Ｃにおいて前記Ｓｉ基板１０１の表面をも、連続して覆っている。また前記溝１０１Ｇ３は、前記熱酸化膜１０６を介して前記ポリシリコン膜１０３ＡとＷＳｉ膜１０３Ｂとよりなるキャパシタ電極１０７により充填されている。
【００４５】
図１１（Ａ），（Ｂ）〜３１は、本実施例によるフラッシュメモリ集積回路装置の製造工程を示す。
【００４６】
図１１（Ａ），（Ｂ）を参照するに、前記メモリセル領域１００Ａおよび周辺回路領域１００Ｂ，さらにポンピング回路領域１００Ｃにおいて前記Ｓｉ基板１０１の表面には熱酸化膜１０１ａおよびＳｉＮ膜１０１ｂが、それぞれ１０〜２０ｎｍおよび１００〜１５０ｎｍの膜厚に形成され、さらに図１２（Ａ），（Ｂ）の工程において前記ＳｉＮ膜１０１ｂおよびその下の熱酸化膜１０１ａ、さらに前記Ｓｉ基板１０１が、前記ＳｉＮ膜１０１ｂ上に形成されたレジストパターンＲ１をマスクにドライエッチングされ、その結果、前記Ｓｉ基板１０１中に、前記レジストパターンＲ１中の開口部に対応して、前記溝１０１Ｇ１〜１０１Ｇ３が、５０〜１００ｎｍの深さに形成される。
【００４７】
次に図１３（Ａ），（Ｂ）の工程において前記レジストパターンＲ１が除去され、さらに前記Ｓｉ基板１０１上に、前記メモリセル領域１００Ａを多い、前記周辺回路領域１００Ｂおよびポンピング回路領域１００Ｃを露出するレジストパターンＲ２を形成し、前記メモリセル領域１００Ａにおいては前記レジストパターンＲ２を、前記周辺回路領域１００Ｂおよびポンピング回路領域１００Ｃにおいては前記ＳｉＮ膜１０１ｂをマスクに、前記Ｓｉ基板１０１をドライエッチングし、前記溝１０１Ｇ２および１０１Ｇ３を、前記基板１０１の表面から測った深さが２００〜４００ｎｍになるように形成する。
【００４８】
なお図１３（Ａ），（Ｂ）の工程では、このように前記レジストパターンＲ１とは別のレジストパターンＲ２を使って前記溝１０１Ｇ２および１０１Ｇ３の深さを前記溝１０１Ｇ１に対して増大させているが、溝１０１Ｇ２，１０１Ｇ３を溝１０１Ｇ１よりも深く形成した図１３（Ａ），（Ｂ）の構造は、図１２（Ａ），（Ｂ）の工程において単一のレジストパターンＲ１を使い、マイクロローディング技術を使うことにより、一回のプロセスで形成することも可能である。
【００４９】
次に図１４（Ａ），（Ｂ）の工程において前記レジストパターンＲ２が除去され、さらに８００〜９００℃での熱酸化工程により、前記溝１０１Ｇ１〜１０１Ｇ３の表面に熱酸化膜１０１ｔを１０〜２０ｎｍの厚さに形成する。さらに例えばＴＥＯＳを原料として使ったＣＶＤ法により、前記ＳｉＮ膜１０１ｂ上に前記溝１０１Ｇ１〜１０１Ｇ３を充填するようにＣＶＤ−ＳｉＯ２膜（図示せず）を４００〜７００ｎｍの厚さに堆積し、さらに前記ＳｉＮ膜１０１ｂをストッパとしたＣＭＰ法により前記ＳｉＮ膜１０１ｂ上に堆積した前記ＣＶＤ−ＳｉＯ２膜を除去し、前記溝１０１Ｇ１中にＳｉＯ２パターン１０１ｓを、また前記溝１０１Ｇ２中にＳｉＯ２パターン１０１Ｓを、前記熱酸化膜１０１ｔを介して形成する。このようにして前記溝１０１Ｇ２中に形成された前記ＳｉＯ２パターン１０１Ｓは、ＳＴＩ素子分離構造を形成する。なお、図１４（Ａ），（Ｂ）の工程では、前記周辺回路領域１００Ｂにおいて前記溝１０１Ｇ２を前記ＣＶＤ−ＳｉＯ２膜により充填するのに先立って前記溝１０１Ｇ２の底部に、前記周辺回路領域１００Ｂに形成されるＭＯＳトランジスタのチャネル導電型と逆導電型の不純物元素を、チャネルストッパとしてイオン注入により導入してもよい。
【００５０】
次に図１５（Ａ），（Ｂ）の工程において、前記ＳｉＮ膜１０１ｂおよびその下の熱酸化膜１０１ａがウェットエッチングにより除去され、さらに図１６（Ａ），（Ｂ）の工程において８００〜９００℃での熱酸化処理により、前記領域１００Ａ〜１００ＣにおいてＳｉ基板表面に熱酸化膜１０１ｖが形成される。
【００５１】
次に図１７（Ａ），（Ｂ）の工程において前記周辺回路領域１００Ｂおよびポンピング回路領域１００ＣがレジストパターンＲ３により覆われ、前記メモリセル領域１００Ａに前記ＳｉＯ２パターン１０１ｓをマスクにＡｓイオンを、例えば６０〜８０ｋｅＶの加速電圧下、１〜３×１０１５ｃｍ−２のドーズ量で、前記熱酸化膜１０１ｖを介してイオン注入し、前記Ｓｉ基板表面に、前記溝１０１Ｇ１で相互に隔てられた複数のビット線拡散領域１０１Ｂを形成する。
【００５２】
次に図１８（Ａ），（Ｂ）の工程において前記レジストパターンＲ３をマスクに前記メモリセル領域１００Ａにおいて前記ＳｉＯ２パターン１０１および熱酸化膜１０１ｖ，１０１ｓがＨＦを使ったウェットエッチング処理により除去され、前記溝１０１Ｇ１の表面が露出される。
【００５３】
さらに図１９（Ａ），（Ｂ）の工程において前記レジストパターンＲ３が除去され、さらに前記Ｓｉ基板表面に熱酸化処理工程、ＣＶＤ法によるＳｉＮ膜の堆積工程および熱酸化処理を行うことにより、前記メモリセル領域１００Ａにおいて前記基板１０１の表面および溝１０１Ｇ１の表面を覆うように、ＯＮＯ膜１０２が形成される。図１９（Ａ），（Ｂ）の工程では前記ＯＮＯ膜１０２は、図１９（Ｂ）に示すように前記周辺回路領域１００Ｂおよび１００Ｃ上にも形成される。
【００５４】
さらに図２０（Ａ），（Ｂ）および図２１（Ｃ）の工程において前記素子領域１００ＡがレジストパターンＲ４により覆われ、前記周辺回路領域１００Ｂおよびポンピング回路領域において前記ＯＮＯ膜１０２を除去する。
【００５５】
次に図２２（Ａ），（Ｂ）および図２３（Ｃ）の工程において前記Ｓｉ基板１０１上に前記メモリセル領域１００Ａおよび周辺回路領域１０１Ｂを覆うようにレジストパターンＲ５を形成し、露出されたポンピング回路領域１０１Ｃにおいて前記ＳｉＯ２パターン１０１Ｓおよび熱酸化膜１０１ｔを、ＨＦを使ったウェットエッチングにより除去する。これにより、前記ポンピング回路領域１０１Ｃにおいては前記溝１０１Ｇ３が露出する。
【００５６】
次に図２４（Ａ），（Ｂ）および図２５（Ｃ）の工程において前記レジストパターンＲ５が除去され、さらに８００〜１１００℃の温度で熱酸化処理を行うことにより、前記周辺回路領域１００Ｂにおいて基板１０１の表面に、前記ゲート酸化膜１０４が５〜１０ｎｍの厚さに形成される。また同時に、前記ポンピング回路領域１００Ｃにおいて前記基板１０１の表面および溝１０１Ｇ３の表面を覆うように、前記熱酸化膜１０６が、同様な厚さに形成される。なお、図２４（Ａ），（Ｂ）および図２５（Ｃ）の工程では、必要に応じて前記ゲート酸化膜１０４をレジストプロセスにより部分的に除去し、改めて８００〜１１００℃の温度での熱酸化処理を行うことにより、低電圧トランジスタに対応した３〜７ｎｍの膜厚のゲート酸化膜を形成することも可能である。この場合、前記ゲート酸化膜１０４は低電圧トランジスタのゲート酸化膜の分だけ増膜し、高電圧トランジスタに対応した厚いゲート酸化膜が形成される。
【００５７】
さらに図２６（Ａ），（Ｂ）および図２７（Ｃ）の工程においてポリシリコン膜１０３ＡおよびＷＳｉ膜１０３Ｂが図２４（Ａ），（Ｂ）および図２５（Ｃ）の構造上に形成され、前記ゲート電極膜２３が形成される。
【００５８】
さらに、このようにして形成されたゲート電極膜２３を図２８に示すようにパターニングすることにより、メモリセル領域１００Ａ上にワードラインを構成する複数のゲート電極パターンが、前記ビット線拡散領域１０１Ｂの延在方向に直行する方向に、互いに平行に形成される。また図２８には、周辺回路領域１００Ｂ上に、周辺回路トランジスタのゲート電極１０３Ｇが、前記ゲート電極膜１０３のパターニングの結果、形成されているのがわかる。図２８にはポンピング回路領域は図示していない。
【００５９】
さらに図２９の工程において図２８の構造上にＢをイオン注入することにより、前記溝１０１Ｇ１の底部にｐ型のチャネルカット拡散領域１０１Ｈが形成される。ただし、図２９は図２９中、線２−２’に沿った断面図である。
【００６０】
図３０は、このようにして形成された、図９（Ａ），（Ｂ）に対応するフラッシュメモリ集積回路の平面図を示す。
【００６１】
図３０を参照するに、図２８の構造においてＳｉ基板１０１が露出されていた部分に前記素子分離拡散層１０１Ｈが形成されているのがわかる。
【００６２】
図３０の構造では、前記Ｓｉ基板１０１の表面には前記ワード線パターン１０３および周辺回路トランジスタのゲート電極パターン１０３Ｇを覆うように、図示していない層間絶縁膜が形成されており、さらに前記層間絶縁膜上に形成されたメタル配線パターンＭ１が、前記層間絶縁膜中に形成されたコンタクトホールＣ１あるいはＣ２を介して前記メモリセル領域１００Ａ中のビット線拡散領域１０１Ｂに、あるいは前記周辺回路領域１００Ｂ中の拡散領域にコンタクトする。
【００６３】
その際、本発明では前記メモリセル領域１００Ａ中に形成された溝１０１Ｇ１と周辺回路領域１００Ｂ中に形成された溝１０１Ｇ２，さらに図示していないポンピング回路領域１００Ｃ中に形成された溝１０１Ｇ３が、同一のマスクにより形成されているため、前記微細なコンタクトホールＣ１あるいはＣ２を形成する際に、別々のマスクを使う必要がなく、単一のマスク合わせ工程により、高い精度でのコンタクトホール形成が可能になる。
［第２実施例］
図３１（Ａ），（Ｂ）は、本発明の第２実施例によるＳＯＮＯＳ型フラッシュメモリを含むフラッシュメモリ集積回路装置２００の構成を示す断面図である。ただし図３１（Ａ）はメモリセル領域２００Ａの構成を、図３１（Ｂ）は周辺回路領域２００Ｂの構成を示す。
【００６４】
図３１（Ａ）を参照するに、ｐ型Ｓｉ基板２０１上には前記メモリセル領域２００Ａにおいて複数の溝２０１Ｇ１が互いに平行に形成されており、一方前記周辺回路領域２００Ｂには素子分離溝２０１Ｇ２が、より大きな深さで形成されている。
【００６５】
前記メモリセル領域２００Ａにおいては前記溝２０１Ｇ１の底部にｐ型パンチスルー防止拡散領域２０１Ａとｎ型ビット線拡散領域２０１Ｂとが形成されているが、拡散係数の大きなＢの導入により形成されているｐ型拡散領域２０１Ａは、Ａｓの導入により形成されているｎ型ビット線拡散領域２０１Ｂを包むように形成されている。
【００６６】
前記メモリセル領域２００Ａにおいてはさらに前記Ｓｉ基板２０１の表面にＯＮＯ膜２０２が、ＳＯＮＯＳ型フラッシュメモリの電荷蓄積膜として、前記溝２０１Ｇ１の表面に沿って連続的に形成されており、前記ＯＮＯ膜２０２上にはポリシリコン膜２０３ＡおよびＷＳｉ膜２０３Ｂよりなるゲート電極２０３が、前記溝２０１Ｇ１の延在方向に対して交差する方向に延在するように形成されている。
【００６７】
一方前記周辺回路領域２００Ｂにおいては前記溝２０１Ｇ２は表面が熱酸化膜２０１ｔにより覆われ、さらにＳＴＩ構造を形成するＣＶＤ−ＳｉＯ２パターン２０１Ｓにより充填されている。
【００６８】
また前記周辺回路領域２００ＢにおいてはＳｉ基板２０１の表面に熱酸化膜２０４が、前記領域２００Ｂに形成されるＭＯＳトランジスタのゲート絶縁膜として形成されている。さらに前記ゲート酸化膜２０４上には、前記ポリシリコン膜２０３ＡとＷＳｉ膜２０３Ｂとを積層した構造のゲート電極２０５が形成されている。
【００６９】
図３２（Ａ），（Ｂ）は、前記メモリセル領域２００Ａに形成されるＳＯＮＯＳ型フラッシュメモリの書き込みおよび消去動作をそれぞれ説明する図である。
【００７０】
図３２（Ａ）を参照するに、書き込み時には前記ゲート電極２０３に例えば＋１０Ｖの高電圧が印加され、この状態でソース領域となる一方のビット線拡散領域２０１Ｂを接地し、ドレイン領域となる隣接するビット線拡散領域２０１Ｂに＋５Ｖの駆動電圧を印加する。
【００７１】
その結果、前記Ｓｉ基板２０１中を電子が、前記ＯＮＯ膜２０２により覆われた溝２０１Ｇ１の表面および基板２０１の表面に沿って、前記ソース領域２０１Ｂからドレイン領域２０１Ｂへと流れ、ドレイン端近傍で加速されたホットエレクトロンが、前記ＯＮＯ膜２０２中に注入され、捕獲される。また図中、前記ソース領域に＋５Ｖの駆動電圧を印加してドレイン領域を接地することにより、図３１（Ａ）中、ソース領域側においてＯＮＯ膜２０２中に負電荷を、情報として注入することが可能である。このように、本実施例のＳＯＮＯＳ型フラッシュメモリにおいても２値記憶が可能である。またアバランシェホットエレクトロンによる書き込みも可能である。
【００７２】
また図３２（Ｂ）の消去動作時には、前記ビット線拡散領域２０１Ｂをフローティング状態に設定し、基板２０１を接地した状態で前記ゲート電極２０３に−１５Ｖの高電圧を印加することにより、前記ＯＮＯ膜中に捕獲されていた負電荷を基板２０１へと排出し、記憶されていた情報を消去することが可能になる。図３２（Ｂ）のプロセスにより、図中ソース領域２０１Ｂ側においてＯＮＯ膜２０２中に保持されていた電荷も、基板２０１中に排出される。また消去は、必要に応じてバンド間トンネリングによるホットホール注入により、あるいはアバランシェホットホール注入により行うことも可能である。
【００７３】
次に本実施例のフラッシュメモリ集積回路装置の製造工程を、図３４〜４７を参照しながら説明する。
【００７４】
図３３（Ａ），（Ｂ）を参照するに、前記Ｓｉ基板２０１の表面にはメモリセル領域２００Ａおよび周辺回路領域を連続的に覆うように熱酸化膜２０１ａが１０〜２０ｎｍの厚さに形成され、さらに前記熱酸化膜２０１ａ上にＣＶＤ法によりＳｉＮ膜が、１００〜１５０ｎｍの厚さに形成される。
【００７５】
次に図３４（Ａ），（Ｂ）の工程において図３３（Ａ），（Ｂ）の構造上にレジストパターンＲ１１を形成し、前記レジストパターンＲ１１をマスクに前記ＳｉＮ膜２０１ｂ，熱酸化膜２０１ａおよびＳｉ基板２０１の表面をドライエッチングすることにより、前記メモリセル領域２００Ａに前記溝２０１Ｇ１が、また前記周辺回路領域２００Ｂに前記溝２０１Ｇ２が、同時に形成される。前記溝２０１Ｇ１および前記溝２０１Ｇ２は同一のマスクにより形成されているため、溝２０１Ｇ１と溝２０１Ｇ２との間には、理想的な位置整合が成立する。
【００７６】
次に図３５（Ａ）の工程において前記レジストパターンＲ１１が除去され、さらに前記メモリセル領域２００Ａを覆い周辺回路領域２００Ｂを露出するレジストパターンＲ１２が形成される。さらに図３５（Ａ）の工程では前記周辺回路領域２００Ｂにおいて前記ＳｉＮ膜２０１ｂをハードマスクに、前記Ｓｉ基板のドライエッチングを、前記溝２０１Ｇ２の基板２０１表面から測った深さが２００〜４００ｎｍに達するまで継続する。
【００７７】
さらに図３６（Ａ），（Ｂ）の工程において前記レジストパターンＲ１２を除去し、さらに前記溝２０１Ｇ１，２０１Ｇ２の表面を８００〜９００℃で熱酸化処理し、１０〜２０ｎｍの膜厚の熱酸化膜２０１ｔを形成する。さらに図３６（Ａ），（Ｂ）の工程では、このように熱酸化膜２０１ｔを形成された溝２０１Ｇ１および２０１Ｇ２を充填するように、ＴＥＯＳを原料としたＣＶＤ−ＳｉＯ２膜（図示せず）が４００〜７００ｎｍの膜厚で堆積され、さらに前記ＳｉＮ膜２０１ｂをストッパに、ＣＭＰ法により前記ＳｉＮ膜２０１ｂ上のＣＶＤ−ＳｉＯ２膜を除去することにより、前記溝２０１Ｇ１にＳｉＯ２パターン２０１ｓを、また前記溝２０１Ｇ２にＳｉＯ２パターン２０１Ｓを形成する。前記ＳｉＯ２パターン２０１Ｓは、前記溝２０１Ｇ２中においてＳＴＩ素子分離構造を形成する。
【００７８】
次に図３７（Ａ），（Ｂ）の工程において前記周辺回路領域２００ＢをレジストパターンＲ１３で保護し、前記メモリセル領域２００Ａから前記ＳｉＯ２パターン２０１ｓを除去する。その結果、図３７（Ａ），（Ｂ）の工程では、前記メモリセル領域２００Ａにおいて溝２０１Ｇ１，２０１Ｇ２が露出される。
【００７９】
次に図３８（Ａ），（Ｂ）の工程において前記レジストパターンＲ１３を除去し、さらに８００〜９００℃の温度での熱酸化処理により、前記溝２０１Ｇ１の表面に熱酸化膜２０１ｃを形成する。
【００８０】
次に図３９（Ａ），（Ｂ）の工程において、前記Ｓｉ基板２０１上に、前記ＳｉＮ膜２０１ｂおよびＳＴＩパターン２０１Ｓを自己整合マスクに、Ｂを例えば５０〜７０ｋｅＶの加速電圧下、１〜３×１０１３ｃｍ−２のドーズ量でイオン注入し、前記溝２０１Ｇ１の底部にｐ型パンチスルー防止拡散領域２０１Ａを形成する。
【００８１】
さらに続いて本実施例では図４０（Ａ），（Ｂ）の工程を実行し、前記３９（Ａ），（Ｂ）の工程と同様にしてＡｓを、６０〜８０ｋｅＶの加速電圧下、１〜３×１０１５ｃｍ−２のドーズ量でイオン注入し、前記溝２０１Ｇ１の底部にビット線拡散領域２０１Ｂを形成するｎ型拡散領域を形成する。その際、拡散係数の大きなＢは前記ｎ型拡散領域２０１Ｂの外側まで拡散し、前記ｎ型ビット線拡散領域２０１Ｂを包むｐ型パンチスルー防止拡散領域２０１Ａが形成される。
【００８２】
図３９（Ａ），（Ｂ）および図４０（Ａ），（Ｂ）の工程では前記周辺回路領域２００ＢはＳｉＮパターン２０１ｂおよびＳＴＩパターン２０１Ｓにより覆われており、イオン注入はなされない。
【００８３】
次に図４１（Ａ），（Ｂ）の工程において前記ＳｉＮ膜２０１ｂが除去され、さらに前記ＳｉＮ膜２０１ｂおよびその下の熱酸化膜２０１ａ、また前記溝２０１Ｇ１を充填しているＳｉＯ２パターン２０１ｓおよび熱酸化膜２０１ｃが除去され、図４２（Ａ），（Ｂ）の工程において前記Ｓｉ基板２０１上に前記ＯＮＯ膜２２を、前記領域２０１Ａ上において前記溝２０１Ｇ１を一様に覆うように形成する。
【００８４】
次に図４３（Ａ），（Ｂ）の工程において前記メモリセル領域２００ＡをレジストパターンＲ１４で保護し、前記周辺回路領域２００Ｂから前記ＯＮＯ膜をウェットエッチングにより除去する。
【００８５】
さらに図４４（Ａ），（Ｂ）の工程において前記レジストパターンＲ１４を除去し、得られた基板を８００〜１１００℃の温度で熱酸化することにより、前記周辺回路領域２００Ｂにおいて前記Ｓｉ基板２０１の表面に熱酸化膜２０４を例えば５〜１０ｎｍの厚さに、前記周辺回路領域２００Ｂに形成される周辺トランジスタのゲート絶縁膜として形成する。先の実施例と同様に、本実施例においても前記周辺回路領域２００Ｂに膜厚がより薄い低電圧動作トランジスタ用のゲート絶縁膜と膜厚がより厚い高電圧動作トランジスタ用のゲート絶縁膜とを形成することができる。
【００８６】
さらに図４５（Ａ），（Ｂ）の工程において図４４（Ａ），（Ｂ）の構造上にポリシリコン膜２０３ＡとＷＳｉ膜２０３Ｂとを順次形成し、さらに得られた導体膜をパターニングすることにより、前記メモリセル領域２００ＡにおいてＳＯＮＯＳ型フラッシュメモリのゲート電極２０３を、前記ゲート電極２０３が前記ビット線拡散領域２０１Ｂ、従って前記溝２０１Ｇ１に交差するように形成する。また同時に、前記周辺回路領域２００Ｂにおいて前記周辺トランジスタのゲート電極２０５が形成される。
【００８７】
次に図４６（Ａ）の工程あるいは図４６（Ｂ）の工程において、前記周辺回路領域２００Ｂをレジストパターン（図示せず）により保護し、前記メモリセル領域２００ＡにおいてＢを２０〜４０ｋｅＶの加速電圧下、５×１０１２〜１×１０１３ｃｍ−２のドーズ量でイオン注入し、前記Ｓｉ基板２０１の表面の、前記溝２０１Ｇ１と隣接する溝２０１Ｇ１との間の領域で、隣接するゲート電極２０３とゲート電極２０３との間の部分にｐ型の素子分離拡散層２０１Ｃを形成する。
【００８８】
あるいは図４６（Ｂ）に示すように、前記素子分離拡散領域２０１Ｃを形成するイオン注入工程を、７〜１５°のチルト角をもって実行し、前記溝２０１Ｇ１の側壁面、前記ＯＮＯ膜２０２の下に、前記素子分離拡散領域２０１Ｃが連続するように形成することもできる。
【００８９】
本実施例においても、メモリセル領域２００Ａの溝２０１Ｇ１と周辺回路領域２００Ｂの溝２０１Ｇ２とが、同時に同一のマスクを使って形成されるため、前記メモリセル領域２００Ａ中に前記溝２０１Ｇ１を基準に形成されるＳＯＮＯＳ型フラッシュメモリセルと前記周辺回路領域２００Ｂ中に前記素子分離溝２０１Ｇ２を基準に形成される周辺回路トランジスタとは、理想的に位置整合しており、このようなメモリ集積回路上に配線パターンを形成し、配線パターンとフラッシュメモリセルあるいは周辺回路トランジスタとを微細なコンタクトホールで接続する場合にも、コンタクトホールの位置合わせを単一のマスクを使った直接位置合わせにより実行することが可能である。
［第３実施例］
図４７（Ａ），（Ｂ）は、本発明の第３実施例によるＳＯＮＯＳ型フラッシュメモリを含むフラッシュメモリ集積回路装置３００の構成を示す断面図である。ただし図４７（Ａ）はメモリセル領域３００Ａの構成を、図３１（Ｂ）は周辺回路領域３００Ｂの構成を示す。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００９０】
図４７（Ａ）を参照するに、ｐ型Ｓｉ基板２０１上には前記メモリセル領域３００Ａにおいて複数の溝２０１Ｇ１が互いに平行に形成されており、一方前記周辺回路領域３００Ｂには素子分離溝２０１Ｇ２が、より大きな深さで形成されている。
【００９１】
前記メモリセル領域３００Ａにおいては前記溝２０１Ｇ１の底部にｐ型パンチスルー防止拡散領域２０１Ａとｎ型ビット線拡散領域２０１Ｂとが形成されているが、拡散係数の大きなＢの導入により形成されているｐ型拡散領域２０１Ａは、Ａｓの導入により形成されているｎ型ビット線拡散領域２０１Ｂを包むように形成されている。
【００９２】
前記メモリセル領域３００Ａにおいてはさらに前記Ｓｉ基板２０１の表面にＯＮＯ膜２０２が、ＳＯＮＯＳ型フラッシュメモリの電荷蓄積膜として、前記溝２０１Ｇ１の表面に沿って連続的に形成されており、前記ＯＮＯ膜２０２上にはポリシリコン膜２０３ＡおよびＷＳｉ膜２０３Ｂよりなるゲート電極２０３が、前記溝２０１Ｇ１の延在方向に対して交差する方向に延在するように形成されている。
【００９３】
さらに本実施例では前記メモリセル領域３００Ａにおいて前記溝２０１Ｇ１の側壁面に、前記ＯＮＯ膜２０２に沿って、ｎ型のチャネルドープ領域２０１Ｄが形成されている。
【００９４】
一方前記周辺回路領域３００Ｂにおいては前記溝２０１Ｇ２は表面が熱酸化膜２０１ｔにより覆われ、さらにＳＴＩ構造を形成するＣＶＤ−ＳｉＯ２パターン２０１Ｓにより充填されている。
【００９５】
また前記周辺回路領域３００ＢにおいてはＳｉ基板２０１の表面に熱酸化膜２０４が、前記領域３００Ｂに形成されるＭＯＳトランジスタのゲート絶縁膜として形成されている。さらに前記ゲート酸化膜２０４上には、前記ポリシリコン膜２０３ＡとＷＳｉ膜２０３Ｂとを積層した構造のゲート電極２０５が形成されている。
【００９６】
前記周辺回路領域３００Ｂの構成は、先の実施例のものと同じである。
【００９７】
本実施例において、メモリセル領域３００Ａに形成されるＳＯＮＯＳ型フラッシュメモリの動作は、先に図３２（Ａ），（Ｂ）で説明したものと同じである。
【００９８】
次に本実施例のフラッシュメモリ集積回路装置の製造工程を、図４８〜５２を参照しながら説明する。
【００９９】
図４８（Ａ），（Ｂ）を参照するに、先の実施例と同様な工程により図３８（Ａ），（Ｂ）と同様な構造が形成され、さらに図４８（Ａ），（Ｂ）の工程では前記メモリセル領域３００Ａにおいて前記溝２０１Ｇ１の側壁面および底面にｐ型パンチスルー防止拡散領域２０１Ａを、前記ＳｉＮ膜２０１ｂをマスクに、Ｂを斜め方向に、前記溝２０１Ｇ１の表面を覆う熱酸化膜２０１ｔを介してイオン注入することにより形成する。前記Ｂの斜めイオン注入工程は、例えば５０〜７０ｋｅＶの加速電圧下、１５〜３０°のチルト角と１〜３×１０１３ｃｍ−２のドーズ量で実行される。前記周辺回路領域３００ＢはＳｉＮ膜２０ｂおよびＳＴＩ素子分離構造２０１Ｓが露出しているだけなので、このようなイオン注入を行っても、Ｓｉ基板中にＢが導入されることはない。
【０１００】
次に図４９（Ａ），（Ｂ）の工程において、引き続き前記ＳｉＮ膜２０１ｂをマスクに、前記メモリセル領域３００ＡにＰを５０〜７０ｋｅＶの加速電圧下、５×１０１２〜２×１０１３ｃｍ−２のドーズ量で斜め方向にイオン注入し、前記溝２０１Ｇ１の側壁面に、先に形成されているｐ型パンチスルー防止拡散領域２０１Ａを打ち消すように、ｎ型チャネルドープ拡散領域２０１Ｄを形成する。その際、前記Ｐイオンのイオン注入の際のチルト角は、Ｐのイオン注入が前記溝２０１Ｇ１の側壁面のみになされるように設定される。
【０１０１】
次に図５０（Ａ），（Ｂ）の工程においてさらにＡｓを前記Ｓｉ基板２０１に垂直な方向に、６０〜８０ｋｅＶの加速電圧下、１〜３×１０１５ｃｍ−２のドーズ量でイオン注入し、前記メモリセル領域３００Ａにおいて前記溝２０１Ｇ１の底部にｎ型ビット線拡散領域２０１Ｂを、図４０（Ａ），（Ｂ）の工程と同様にして形成する。
【０１０２】
図５０（Ａ），（Ｂ）の工程の後、先の実施例における図４１（Ａ），（Ｂ）〜図４５（Ａ），（Ｂ）の工程を行うことにより、図５１（Ａ），（Ｂ）に示す構造が得られる。
【０１０３】
さらに図５２（Ａ），（Ｂ）の工程において先の実施例における図４６（Ａ）あるいは図４６（Ｂ）に対応するイオン注入工程を行ない、ｐ型素子分離拡散層２０１Ｃを図５２（Ａ）に示すように前記Ｓｉ基板２０１の表面に、あるいは図５２（Ｂ）に示すように前記Ｓｉ基板２０１の表面および前記溝２０１Ｇ１の側壁面に、前記チャネルドープ拡散領域２０１Ｄと部分的に重畳するように形成される。
［第４実施例］
図５３（Ａ），（Ｂ）は、本発明の第４実施例によるＳＯＮＯＳ型フラッシュメモリを含むフラッシュメモリ集積回路装置４００の構成を示す断面図である。ただし図５３（Ａ）はメモリセル領域４００Ａの構成を、図５３（Ｂ）は周辺回路領域４００Ｂの構成を示す。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【０１０４】
図５３（Ａ）を参照するに、ｐ型Ｓｉ基板２０１には前記メモリセル領域４００Ａにおいてｎ型ウェル２０１Ｎとｐ型ウェル２０１Ｐとが、前記ｐ型ウェル２０１Ｐが前記ｎ型ウェル２０１Ｎ中に含まれるように形成されており、前記ｐ型ウェル２０１Ｐ上には複数の溝２０１Ｇ１が互いに平行に形成されている。一方前記周辺回路領域４００Ｂには素子分離溝２０１Ｇ２が、より大きな深さで形成されている。
【０１０５】
前記メモリセル領域４００Ａにおいては前記溝２０１Ｇ１の底部にｐ型パンチスルー防止拡散領域２０１Ａとｎ型ビット線拡散領域２０１Ｂとが形成されているが、拡散係数の大きなＢの導入により形成されているｐ型拡散領域２０１Ａは、Ａｓの導入により形成されているｎ型ビット線拡散領域２０１Ｂを包むように形成されている。
【０１０６】
前記メモリセル領域４００Ａにおいてはさらに前記Ｓｉ基板２０１の表面にＯＮＯ膜２０２が、ＳＯＮＯＳ型フラッシュメモリの電荷蓄積膜として、前記溝２０１Ｇ１の表面に沿って連続的に形成されており、前記ＯＮＯ膜２０２上にはポリシリコン膜２０３ＡおよびＷＳｉ膜２０３Ｂよりなるゲート電極２０３が、前記溝２０１Ｇ１の延在方向に対して交差する方向に延在するように形成されている。
【０１０７】
一方前記周辺回路領域４００Ｂにおいては前記溝２０１Ｇ２は表面が熱酸化膜２０１ｔにより覆われ、さらにＳＴＩ構造を形成するＣＶＤ−ＳｉＯ２パターン２０１Ｓにより充填されている。
【０１０８】
また前記周辺回路領域４００ＢにおいてはＳｉ基板２０１の表面に熱酸化膜２０４が、前記領域４００Ｂに形成されるＭＯＳトランジスタのゲート絶縁膜として形成されている。さらに前記ゲート酸化膜２０４上には、前記ポリシリコン膜２０３ＡとＷＳｉ膜２０３Ｂとを積層した構造のゲート電極２０５が形成されている。
【０１０９】
前記周辺回路領域４００Ｂの構成は、先の実施例のものと同じである。
【０１１０】
図５４（Ａ），（Ｂ）は、本実施例のＳＯＮＯＳ型フラッシュメモリの、それぞれ書き込みおよび消去動作を説明する図である。
【０１１１】
図５４（Ａ）を参照するに、ＯＮＯ膜２２中、図中で右側のビット線拡散領域２０１Ｂに電子を注入して情報の書き込みを行う場合、前記ｎ型ウェル２０１Ｎおよびソース領域として使われる図中左側のビット線拡散領域２０１Ｂを接地し、ドレイン領域として使われる図中右側のビット線拡散領域２０１Ｂに＋５Ｖの駆動電圧を印加する。さらに前記ゲート電極に＋１０Ｖの書き込み電圧を印加することにより、前記ドレイン領域近傍においてホットエレクトロンが、チャネルが形成されているｐ型ウェル２０１ＰからＯＮＯ膜２０２へと注入される。同様に、図中左側のビット線拡散領域２０１Ｂに＋５Ｖの駆動電圧を印加し、右側のビット線拡散領域２０１Ｂを接地することにより、前記ＯＮＯ膜２０２中、前記左側のビット線拡散領域２０１Ｂの近傍にホットエレクトロンを注入することができる。
【０１１２】
また本実施例において書き込みは、アバランシェホットエレクトロンの注入により行うことも可能である。
【０１１３】
一方、消去時には、図５４（Ｂ）に示すように前記左右のビット線拡散領域２０１Ｂをフローティング状態に設定し、前記ゲート電極２０３を接地し、前記ｎ型ウェル２０１Ｎに＋１５Ｖの消去電圧を印加する。本実施例ではｐ型Ｓｉ基板２０１中に前記ｎ型ウェル２０１Ｎが形成されているため、消去時に前記ウェル２０１Ｎに大きな正電圧を印加することが可能になる。その結果、前記ＯＮＯ膜２０２中に捕獲されていた電子が、ＦＮ型のトンネル電流の形で、前記ｐ型ウェル２０１Ｐ中へと引き抜かれる。また本実施例において、消去をバンド間トンネルやアバランシェホットエレクトロンの注入により行うことも可能である。
【０１１４】
次に、図５５（Ａ），（Ｂ）を参照しながら、本実施例によるメモリ集積回路装置４００の製造工程を示す。
【０１１５】
図５５（Ａ），（Ｂ）を参照するに、前記メモリセル領域４００ＡにはＳｉ基板２０１中に前記ｎ型ウェル２０１Ｎとｐ型ウェル２０１Ｐとが形成され、さらに前記メモリセル領域４００Ａにおいて前記ｐ型ウェル２０１Ｐの表面に、また前記周辺回路領域において前記ｐ型Ｓｉ基板２０１の表面に熱酸化膜２０１ａが形成され、さらに前記熱酸化膜２０１ａ上にＳｉＮ膜２０１ｂが形成される。
【０１１６】
さらに先の実施例における図４８（Ａ），（Ｂ）〜図５２（Ａ），（Ｂ）の工程を実行することにより、図５４（Ａ），（Ｂ）に示す、メモリセル領域４００Ａにｎ型ウェル２０１Ｎを有するフラッシュメモリ集積回路装置４００が得られる。
［第５実施例］
以上の実施例はＳＯＮＯＳ型フラッシュメモリを有するメモリ集積回路装置の製造方法に関するものであったが、本発明はＳＯＮＯＳ型フラッシュメモリに限定されるものではなく、積層ゲート型フラッシュメモリを含むメモリ集積回路装置の製造にも有効である。
【０１１７】
図５６（Ａ）〜（Ｃ）は、メモリセル領域５００に積層型フラッシュメモリセルを有する本発明の第５実施例によるメモリ集積回路装置の製造方法を示す。以下の説明ではメモリセル領域５００のみについて説明し、周辺回路領域あるいはポンピング回路領域の説明は省略する。図中、先に説明した部分には対応する参照符号を付し、説明を省略する。
【０１１８】
本実施例では先に図３３（Ａ），（Ｂ）〜図３８（Ａ），（Ｂ）の工程により、図５６（Ａ）に示すように溝２０１Ｇ１を有する図５６（Ａ）の構造が形成され、次に図５６（Ｂ）の工程において図５６（Ａ）の構造上に熱酸化処理により、熱酸化膜５０２がトンネル絶縁膜として形成される。
【０１１９】
次に図５６（Ｃ）の工程において図５６（Ｂ）の構造上にポリシリコン膜５０３が前記溝２０１Ｇ１を充填するように堆積され、さらに図５７（Ｄ）の工程において前記ポリシリコン膜５０３をエッチバックすることにより、前記溝２０１Ｇ１の側壁面に沿って、ポリシリコンパターン５０３Ａを、フローティング電極として形成する。
【０１２０】
さらに図５７（Ｅ）の工程では前記ポリシリコンパターン５０３Ａを自己整合前記Ｓｉ基板２０１中に不純物元素をイオン注入することにより、ソースあるいはドレインとして作用するビット線拡散領域２０１Ｂが前記Ｓｉ基板２０１中に形成される。
【０１２１】
次に図５７（Ｅ）の工程において図５７（Ｄ）の構造上にＯＮＯ膜５０４が形成され、さらに図５７（Ｆ）の工程において図５７（Ｅ）の構造上に、ポリシリコン膜５０５ＡおよびＷＳｉ膜５０５Ｂを堆積し、これをパターニングすることにより、コントロール電極５０５を形成する。
【０１２２】
本実施例においても、前記溝２０１Ｇ１は周辺回路領域の溝２０１Ｇ２と同一のマスクと使って同時に形成されるため、また前記メモリセル領域５００中において形成されるビット線拡散領域２０１Ｂは前記溝２０１Ｇ１に対して自己整合して形成されるため、前記メモリセル領域５００中における積層型フラッシュメモリと周辺回路領域中に形成される周辺トランジスタとの間には、理想的な位置整合が形成される。
【０１２３】
このように、本発明はＳＯＮＯＳ型フラッシュメモリを含むメモリ集積回路装置の製造に限定されるものではなく、積層ゲート型フラッシュメモリを含むメモリ集積回路装置の製造、あるいはトレンチキャパシタを有するＤＲＡＭ集積回路装置の製造にも適用可能である。
【０１２４】
以上、本発明を好ましい実施例について説明したが、本発明は上記の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【０１２５】
（付記１） 半導体基板上にメモリセル領域と周辺回路領域とを備えたメモリ集積回路装置の製造方法であって、
前記半導体基板上に、前記メモリセル領域に対応して第１の溝を形成する工程と、
前記半導体基板上に、前記周辺回路領域に対応して第２の溝を形成する工程とを含み、
前記第１の溝を形成する工程と前記第２の溝を形成する工程とは同時に実行され、
さらに前記メモリセル領域に、前記第１の溝を基準にメモリセルトランジスタを、前記周辺回路領域に、前記第２の溝を素子分離溝とした周辺回路トランジスタを形成する素子形成工程を含むことを特徴とするメモリ集積回路装置の製造方法。
【０１２６】
（付記２） 第１の溝と前記第２の溝を形成する工程は、同一のマスクを使って実行されることを特徴とする付記１記載のメモリ集積回路装置の製造方法。
【０１２７】
（付記３） さらに前記第２の溝の深さを、前記第１の溝の深さに対して増大させる工程を含むことを特徴とする付記１または２記載のメモリ集積回路装置の製造方法。
【０１２８】
（付記４） 前記素子形成工程は、前記周辺回路領域において前記第２の溝を素子分離絶縁パターンにより充填する工程と、前記半導体基板表面に第１の絶縁膜を、前記第１の絶縁膜が前記メモリセル領域において前記半導体基板表面および前記第１の溝の表面を連続して覆うように形成する工程と、前記第１の絶縁膜を、前記メモリセル領域を残して除去する工程と、前記半導体基板上に導電膜を、前記導電膜が前記メモリセル領域において前記第１の絶縁膜を覆うように、また前記周辺回路領域において前記第２の絶縁膜を覆うように形成する工程とを含むことを特徴とする付記１〜３のうち、いずれか一項記載のメモリ集積回路装置の製造方法。
【０１２９】
（付記５） さらに前記導電膜を前記メモリセル領域、周辺回路領域において、同一のマスクを使ってパターニングし、前記メモリセル領域において第１のゲート電極を、前記周辺回路領域において第２のゲート電極を形成する工程を含むことを特徴とする付記４記載のメモリ集積回路装置の製造方法。
【０１３０】
（付記６） 前記２の溝を素子分離絶縁パターンにより充填する工程に先立って、前記第２の溝の表面に熱酸化膜を形成する工程を含むことを特徴とする付記４または５記載のメモリ集積回路装置の製造方法。
【０１３１】
（付記７） 前記第１の絶縁膜は窒化膜を含み電荷蓄積層を形成し、前記導電膜は、前記第１の絶縁膜に接して形成されることを特徴とする付記１〜６のうち、いずれか一項記載のメモリ集積回路装置の製造方法。
【０１３２】
（付記８） さらに、前記素子分離絶縁パターンの形成工程の後、前記第１の絶縁膜の形成工程の前に、前記半導体基板表面に、前記メモリセル領域においては前記第１の溝を除いて、また前記周辺回路領域を除いて、第１導電型拡散領域を形成する工程を含むことを特徴とする付記１〜７のうち、いずれか一項記載のメモリ集積回路装置の製造方法。
【０１３３】
（付記９） 前記第１および第２の溝を形成する工程は、前記半導体基板上にマスク層を形成し、前記マスク層中に前記第１および第２の溝に対応した開口部を形成する工程と、前記マスク層をマスクに、前記半導体基板をエッチングして、前記開口部に対応して前記第１および第２の溝を形成する工程を含み、前記第２の溝を前記素子分離絶縁パターンで充填する工程は、前記マスク層上に、前記第１および第２の溝を充填するように素子分離絶縁膜を堆積し、前記マスク層上に堆積した前記素子分離絶縁膜を、前記マスク層をストッパに研磨除去する工程と、前記マスク層を除去する工程とを含み、前記第１導電型拡散領域を形成する工程は、前記素子分離絶縁膜のうち、前記第１および第２の溝に残留している膜パターンを自己整合マスクに、第１導電型不純物元素をイオン注入することにより実行されることを特徴とする付記８記載のメモリ集積回路装置の製造方法。
【０１３４】
（付記１０） さらに前記メモリセル領域において前記半導体基板中、前記第１の溝底部に第２導電型の拡散領域を形成する工程を含むことを特徴とする付記９記載のメモリ集積回路装置の製造方法。
【０１３５】
（付記１１） さらに、前記素子分離絶縁パターンの形成工程の後、前記第１の絶縁膜の形成工程前に、前記第１の溝の底面に第１導電型の拡散領域を選択的に形成する工程を含むことを特徴とする、付記１〜７のうち、いずれか一項記載のメモリ集積回路装置の製造方法。
【０１３６】
（付記１２） 前記素子分離絶縁パターンの形成工程の後、前記第１導電型の拡散領域の形成工程前に、前記第１の溝の底面に、第２導電型の拡散領域を選択的に形成する工程を含むことを特徴とする付記１１記載のメモリ集積回路装置の製造方法。
【０１３７】
（付記１３） 前記第１および第２の溝を形成する工程は、前記半導体基板上にマスク層を形成し、前記マスク層中に前記第１および第２溝に対応した開口部を形成する工程と、前記マスク層をマスクに、前記半導体基板をエッチングして、前記開口部に対応して前記第１および第２の溝を形成する工程を含み、前記第２の溝を前記素子分離絶縁パターンで充填する工程は、前記マスク層上に、前記第１および第２の溝を充填するように素子分離絶縁膜を堆積し、前記マスク層上に堆積した前記素子分離絶縁膜を、前記マスク層をストッパに研磨除去する工程と、前記第１の溝から前記素子分離絶縁膜を除去する工程とを含み、前記第１導電型拡散領域を形成する工程は、前記マスク層を自己整合マスクに、第１導電型不純物元素をイオン注入することにより実行されることを特徴とする付記１２記載のメモリ集積回路装置の製造方法。
【０１３８】
（付記１４） 前記第２導電型の拡散領域を形成する工程は、前記第１の溝の側壁面に対して斜めに、第２導電型不純物元素をイオン注入する工程を含むことを特徴とする付記１２または１３記載のメモリ集積回路装置の製造方法。
【０１３９】
（付記１５） 前記第１の溝の側壁面への第２導電型不純物元素のイオン注入工程の後、前記側壁面に前記第１導電型の不純物元素を斜めにイオン注入する工程をさらに含むことを特徴とする付記１２〜１４のうち、いずれか一項記載のメモリ集積回路装置の製造方法。
【０１４０】
（付記１６） 前記メモリ集積回路装置は、前記半導体基板上にさらにポンピング回路領域を備え、前記半導体基板上に前記ポンピング回路領域に対応して第３の溝を、前記第１の溝を形成する工程および前記第２の溝を形成する工程と同時に、同一のマスクを使って形成する工程を含み、さらに前記ポンピング回路領域中、前記第３の溝にポンピングキャパシタを形成する工程を含むことを特徴とする付記１〜１５のうち、いずれか一項記載のメモリ集積回路装置の製造方法。
【０１４１】
（付記１７） さらに、前記第１の絶縁膜形成工程の後、前記導電膜の形成工程の前に、前記第１の絶縁膜を覆うように、別の導電膜を堆積する工程と、前記別の導電膜をエッチバックして、前記第１の溝の側壁面に、前記別の導電膜よりなる側壁絶縁膜を、フローティングゲート電極として形成する工程と、前記側壁絶縁膜を覆うように、別の絶縁膜を堆積する工程とを含み、前記導電膜は前記別の絶縁膜に接して形成されることを特徴とする付記１〜６のうち、いずれか一項記載のメモリ集積回路装置の製造方法。
【０１４２】
【発明の効果】
本発明によれば、メモリセル領域に形成される素子と周辺回路領域に形成される素子が、前記第１および第２の溝を同時に形成することにより理想的な位置関係で形成され、メモリセル領域のマスクと周辺回路領域のマスクを別々に形成し、これらを位置合わせする必要がなくなる。
【０１４３】
また本発明によれば、前記メモリセル領域に第１の絶縁膜として電荷蓄積絶縁膜あるいはトンネル絶縁膜を形成した後、前記周辺回路領域から前記第１の絶縁膜を除去し、改めて第２の絶縁膜をゲート絶縁膜として形成するため、前記周辺回路領域におけるゲート絶縁膜あるいはキャパシタ絶縁膜の膜質の劣化を回避することが可能になる。
【図面の簡単な説明】
【図１】従来のＳＯＮＯＳ型フラッシュメモリの回路構成を示す図である。
【図２】図１のフラッシュメモリの基本構成を示す図である。
【図３】（Ａ），（Ｂ）は図１の不揮発性半導体メモリにおける書き込みおよび消去動作を説明する図である。
【図４】（Ａ），（Ｂ）は、図１の不揮発性半導体メモリにおける読み出し動作を説明する図である。
【図５】従来のＳＯＮＯＳ型フラッシュメモリを含むメモリ集積回路装置の構成を示す平面図である。
【図６】（Ａ），（Ｂ）は、図５のフラッシュメモリ集積回路装置の断面構造を示す図である。
【図７】（Ａ），（Ｂ）は、別の従来のＳＯＮＯＳ型フラッシュメモリ集積回路装置の構成を示す図である。
【図８】図７（Ａ），（Ｂ）のＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程の一部を示す図である。
【図９】（Ａ），（Ｂ）は、本発明第１実施例の製造方法により製造されるＳＯＮＯＳ型フラッシュメモリ集積回路装置の構成を示す図である。
【図１０】（Ｃ）は、本発明第１実施例の製造方法により製造されるＳＯＮＯＳ型フラッシュメモリ集積回路装置の構成を示す別の図である。
【図１１】（Ａ），（Ｂ）は、本発明第１実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その１）である。
【図１２】（Ａ），（Ｂ）は、本発明第１実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その２）である。
【図１３】（Ａ），（Ｂ）は、本発明第１実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その３）である。
【図１４】（Ａ），（Ｂ）は、本発明第１実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その４）である。
【図１５】（Ａ），（Ｂ）は、本発明第１実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その５）である。
【図１６】（Ａ），（Ｂ）は、本発明第１実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その６）である。
【図１７】（Ａ），（Ｂ）は、本発明第１実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その７）である。
【図１８】（Ａ），（Ｂ）は、本発明第１実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その８）である。
【図１９】（Ａ），（Ｂ）は、本発明第１実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その９）である。
【図２０】（Ａ），（Ｂ）は、本発明第１実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その１０）である。
【図２１】（Ａ），（Ｂ）は、本発明第１実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その１１）である。
【図２２】（Ａ），（Ｂ）は、本発明第１実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その１２）である。
【図２３】（Ｃ）は、本発明第１実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その１３）である。
【図２４】（Ａ），（Ｂ）は、本発明第１実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その１４）である。
【図２５】（Ｃ）は、本発明第１実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その１５）である。
【図２６】（Ａ），（Ｂ）は、本発明第１実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その１６）である。
【図２７】（Ｃ）は、本発明第１実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その１７）である。
【図２８】本発明第１実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その１８）である。
【図２９】本発明第１実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その１９）である。
【図３０】本発明第１実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その２０）である。
【図３１】（Ａ），（Ｂ）は、本発明第２実施例による製造方法により製造されるＳＯＮＯＳ型フラッシュメモリ集積回路装置の構成を示す図である。
【図３２】（Ａ），（Ｂ）は、図３１（Ａ），（Ｂ）のＳＯＮＯＳ型フラッシュメモリ集積回路装置の動作原理を説明する図である。
【図３３】（Ａ），（Ｂ）は、本発明第２実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その１）である。
【図３４】（Ａ），（Ｂ）は、本発明第２実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その２）である。
【図３５】（Ａ），（Ｂ）は、本発明第２実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その３）である。
【図３６】（Ａ），（Ｂ）は、本発明第２実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その４）である。
【図３７】（Ａ），（Ｂ）は、本発明第２実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その５）である。
【図３８】（Ａ），（Ｂ）は、本発明第２実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その６）である。
【図３９】（Ａ），（Ｂ）は、本発明第２実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その７）である。
【図４０】（Ａ），（Ｂ）は、本発明第２実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その８）である。
【図４１】（Ａ），（Ｂ）は、本発明第２実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その９）である。
【図４２】（Ａ），（Ｂ）は、本発明第２実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その１０）である。
【図４３】（Ａ），（Ｂ）は、本発明第２実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その１１）である。
【図４４】（Ａ），（Ｂ）は、本発明第２実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その１２）である。
【図４５】（Ｃ）は、本発明第２実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その１３）である。
【図４６】（Ａ），（Ｂ）は、本発明第２実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その１４）である。
【図４７】（Ａ），（Ｂ）は、本発明第３実施例による製造方法により製造されるＳＯＮＯＳ型フラッシュメモリ集積回路装置の構成を示す図である。
【図４８】（Ａ），（Ｂ）は、本発明第３実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その１）である。
【図４９】（Ａ），（Ｂ）は、本発明第３実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その２）である。
【図５０】（Ａ），（Ｂ）は、本発明第３実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その３）である。
【図５１】（Ａ），（Ｂ）は、本発明第３実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その４）である。
【図５２】（Ａ），（Ｂ）は、本発明第３実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その５）である。
【図５３】（Ａ），（Ｂ）は、本発明第４実施例による製造方法により製造されるＳＯＮＯＳ型フラッシュメモリ集積回路装置の構成を示す図である。
【図５４】（Ａ），（Ｂ）は、本発明第４実施例によるＳＯＮＯＳ型フラッシュメモリの動作を説明する図である。
【図５５】（Ａ），（Ｂ）は、本発明第４実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図である。
【図５６】（Ａ）〜（Ｃ）は、本発明第５実施例による積層ゲート型フラッシュメモリ集積回路装置の製造工程を示す図（その１）である。
【図５７】（Ｄ）〜（Ｆ）は、本発明第５実施例による積層ゲート型フラッシュメモリ集積回路装置の製造工程を示す図（その２）である。
【符号の説明】
２１、４１，６１，１０１，２０１ 基板
２１Ａ，２１Ｂ、６１Ａ，１０１Ｂ，２０１Ｂ ビット線拡散領域
２２，４２，６２，１０２，２０２ ＯＮＯ膜
２３，４３，６３，１０３，１０５，２０３，２０５ ゲート電極
６１Ｇ，１０１Ｇ１，１０１Ｇ２，１０１Ｇ３，２０１Ｇ１，２０１Ｇ２ 溝
１００Ａ，２００Ａ，３００Ａ，４００Ａ，５００Ａ メモリセル領域
１００Ｂ，２００Ｂ，３００Ｂ，４００Ｂ 周辺回路領域
１００Ｃ ポンピング回路領域
１０１Ｓ 素子分離絶縁膜
１０１ｔ 熱酸化膜
１０３Ａ，５０５Ａ ポリシリコン膜
１０３Ｂ，５０５Ｂ シリサイド膜
１０４，２０４ ゲート酸化膜
１０６ 熱酸化膜
１０７ キャパシタ電極
５０２ トンネル絶縁膜
５０３Ａ フローティングゲート電極
５０４ ＯＮＯ層間絶縁膜
【発明の属する技術分野】
本発明は一般に半導体装置に係り、特に不揮発性半導体メモリおよびその製造方法に関する。
【０００２】
フラッシュメモリはＤＲＡＭと同様な高集積化に適した簡単な素子構造を有する不揮発性半導体メモリであり、コンピュータや携帯電話を含む様々な情報処理装置に広く使われている。フラッシュメモリでは、一般にフローティングゲートを使って情報を電荷の形で保持することが行われる。
【０００３】
一方、最近ではＭＯＳトランジスタのゲート絶縁膜にＯＮＯ構造を有する絶縁膜を使ったＭＯＮＯＳ（ｍｅｔａｌ−ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造あるいはＳＯＮＯＳ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有し、かかるＯＮＯゲート絶縁膜中に情報を電荷の形で保持する不揮発性半導体メモリが提案されている。かかるＭＯＮＯＳ構造あるいはＳＯＮＯＳ構造の不揮発性半導体メモリでは、ゲート絶縁膜中への電荷の注入をソース側から、あるいはドレイン側から行うことにより、多値情報の保持が可能である。
【０００４】
【従来の技術】
図１は、従来のＳＯＮＯＳ構造を有するＮＯＲ／ＡＮＤ型不揮発性半導体メモリ１０の回路構成を示す図である。
【０００５】
図１を参照するに、前記不揮発性半導体メモリ１０はＯＮＯ構造のゲート絶縁膜を有する複数のメモリセルトランジスタＭ１１〜Ｍｍｍを行列状に配列したメモリセルアレイＭを有し、前記メモリセルアレイＭ中において行方向に配列した一群のメモリセルトランジスタは、各々のゲート電極において前記メモリセルアレイＭ中を行方向に延在するワードラインＷＬｎ，ＷＬｎ＋１，ＷＬｎ＋２，ＷＬｎ＋３・・・のいずれかに共通に接続されている。さらに列方向に配列した一群のメモリセルトランジスタは、ソース拡散領域よびドレイン拡散領域において、前記メモリセルアレイＭ中を列方向に延在するデータビットラインＤＢＬｈ，ＤＢＬｈ＋１，ＤＢＬｈ＋２，ＤＢＬｈ＋３，ＤＢＬｈ＋４・・・のいずれかに共通に接続されている。
【０００６】
さらに前記不揮発性半導体メモリ１０は選択ゲートラインＳＧ１，２，３，４、・・・を有し、前記データビットラインＤＢＬｈ，ＤＢＬｈ＋２は前記選択ゲートラインＳＧ１，ＳＧ２に接続された選択トランジスタＴ１，Ｔ２を介して対応するメインビットラインＭＢＬｈに、また前記データビットラインＤＢＬｈ＋１，ＤＢＬｈ＋３は前記選択ゲートラインＳＧ３，ＳＧ４に接続された選択トランジスタＴ３，Ｔ４を介して対応するメインビットラインＭＢＬｈ＋１に接続される。
【０００７】
かかる構成においては、情報は前記メモリセルトランジスタＭ１１，Ｍ１２，・・・のソース領域あるいはドレイン領域から、ＯＮＯ構造を有するゲート絶縁膜中にチャネルホットエレクトロンの形で注入され、保持される。
【０００８】
図２は、前記メモリセルアレイＭ中において前記メモリセルトランジスタＭ１１，Ｍ１２，・・・を構成するトランジスタ２０の構成を示す。
【０００９】
図２を参照するに、前記トランジスタ２０はＳｉ基板２１上に構成されており、前記Ｓｉ基板２１中には埋め込み拡散領域２１Ａ，２１Ｂが、それぞれソース領域およびドレイン領域として形成されている。さらに前記基板２１の表面は酸化膜２２ａ、窒化膜２２ｂおよび酸化膜２２ｃを積層した構造のＯＮＯ膜２２により覆われており、前記ＯＮＯ膜２２上にはポリシリコンゲート電極２３が形成されている。
【００１０】
図３（Ａ），（Ｂ）は、図２のメモリセルトランジスタにおける書き込み動作および消去動作をそれぞれ示す図である。
【００１１】
図３（Ａ）を参照するに、情報の書き込み時には前記ソース領域２１Ａが接地され前記ドレイン領域２１Ｂに大きな正電圧＋Ｖｗが、また前記ゲート電極２３に大きな正電圧＋ＶＧ１が印加される。その結果チャネル領域のドレイン端での電子の加速によりチャネル中にホットエレクトロンが生じ、このようにして形成されたホットエレクトロンが前記ＯＮＯ膜２２中に注入される。注入されたホットエレクトロンは、前記ＯＮＯ膜２２中、前記ドレイン端近傍の部分に保持される。前記ドレイン領域２１Ｂとソース領域２１Ａに印加される駆動電圧を入れ替えることで、同様なホットエレクトロンの注入を、前記ＯＮＯ膜のソース端近傍において行うことも可能であり、その結果図２のメモリセルトランジスタ２０では図１に示した１セル２ビット書き込みが可能になる。
【００１２】
一方書き込まれた情報を消去する際には、図３（Ｂ）に示すようにドレイン領域２１Ｂに大きな正電圧＋Ｖｅを印加し、さらに前記ゲート電極２３に大きな負電圧−ＶＧ２を印加することにより、前記ドレイン領域２１Ｂから前記ＯＮＯ膜２２へホールを注入し、前記ＯＮＯ膜２２中、ドレイン端近傍領域に蓄積されていた電荷を消滅させる。電子がＯＮＯ膜２２中のソース端近傍領域に蓄積されている場合には、前記ホール注入をソース領域２１Ａから行えばよい。
【００１３】
さらに前記ＯＮＯ膜２２のドレイン端近傍領域に書き込まれた情報を読み出す場合には、図４（Ａ）に示すように前記ゲート電極２３に所定のゲート電圧Ｖｇを印加し、前記ドレイン領域２１Ｂを接地、ソース領域２１Ａに読み出し電圧Ｖｒを印加する。その結果、前記ＯＮＯ膜２２のドレイン端近傍領域に電子が蓄積されていない場合には前記Ｓｉ基板２１中を前記ゲート電極２３直下に形成されたチャネルを通ってキャリアが前記ドレイン領域２１Ｂからソース領域２１Ａに流れることが可能であり、前記メモリセルトランジスタ２０は導通するのに対し、前記ＯＮＯ膜２２のドレイン端近傍領域に電子が蓄積されている場合には、前記ゲート電極２３直下のチャネルが前記ドレイン端において遮断され、前記トランジスタ２０は導通しない。一方、前記ＯＮＯ膜２２のソース端近傍領域に書き込まれた情報を読み出す場合には、図４（Ａ），（Ｂ）において前記ソース領域２１Ａを接地し、前記ドレイン領域２１Ｂに読み出し電圧Ｖｒを印加すればよい。
【００１４】
図５は、このようなＳＯＮＯＳ型フラッシュメモリを集積したメモリ集積回路のうち、メモリセルアレイの構成を示す平面図を、図６（Ａ）は、図５のメモリセルアレイの断面１−１’に沿った断面図を示す。また図６（Ｂ）は、図５に図示していない周辺回路の素子分離構造近傍の断面を示す。
【００１５】
最初に図６（Ａ）の断面図を参照するに、ｐ型Ｓｉ基板４１上にはビットライン拡散層を構成するｎ型領域４１Ａが互いに平行に形成されており、前記ｎ型領域４１Ａの各々は、ｐ型パンチスルー防止拡散層４１ａにより囲まれている。
【００１６】
前記Ｓｉ基板４１の表面には、ＳｉＯ２膜とＳｉＮ膜とＳｉＯ２膜とを積層した、いわゆるＯＮＯ構造の絶縁膜４２が堆積されており、前記ＯＮＯ膜４２上にはポリシリコン膜４３ＡおよびＷＳｉ膜４３Ｂを積層した構造のワードラインパターン４３が、図５の平面図に示すように、前記ソース領域４１Ａあるいはドレイン領域４１Ｂに交差するように、互いに平行に形成されている。その結果、図６（Ａ）の断面に沿って、先に図２で説明したＳＯＮＯＳ型のフラッシュメモリセルが形成される。
【００１７】
また図５の平面図に示すように、前記Ｓｉ基板４１表面のうち、前記ワードライン４３直下の領域、および前記パンチスルー防止拡散層４１ａを含めた前記ビットライン拡散層４１Ａを除く領域には、ｐ型の素子分離拡散層４１Ａが形成されている。この素子分離拡散層４１Ａは、図５の断面図には現れない。
【００１８】
さらに図５の平面図に示すように、前記ワードライン４３はコンタクトホール４３Ｃにおいてワードライン配線パターンＷＬｎ＋１，ＷＬｎ＋２，ＷＬｎ＋３，・・・ＷＬｎ＋ｉに接続され、前記ビットライン拡散層４１Ａはコンタクトホール４１Ｃにおいてビットライン配線パターンＢＬｎ＋１，ＢＬｎ＋２，ＢＬｎ＋３，・・・ＢＬｎ＋ｉに接続される。
【００１９】
一方、図６（Ｂ）に示すように図５および６（Ａ）のメモリセルに協働する周辺回路はＳＴＩ型の素子分離構造４１Ｓを有し、前記素子分離構造４１Ｓにより画成される素子領域に対応して、Ｓｉ基板４１表面にはゲート酸化膜５２が形成されている。また前記ゲート酸化膜上には、図６（Ａ）のポリシリコン膜４３ＡおよびＷＳｉ膜４３Ｂの積層よりなるゲート電極５３が形成されている。
【００２０】
前記ＳＴＩ構造４１Ｓは、前記Ｓｉ基板４１中に形成された素子分離溝４１Ｇと、前記素子分離溝４１Ｇを充填するＣＶＤ−ＳｉＯ２層４１ｓとよりなり、前記素子分離溝４１ＧとＣＶＤ−ＳｉＯ２層４１ｓとの間の界面には、界面に沿ったキャリアの移動が阻止されるように、熱酸化膜４１ｔが形成されている。
【００２１】
前記素子分離構造４１Ｓ上においてはＣＶＤ−ＳｉＯ２層４１ｓは多少基板表面に対して盛り上がっており、前記ポリシリコン膜４３ＡおよびＷＳｉ膜４３Ｂよりなるゲート電極５３は、かかるＣＶＤ−ＳｉＯ２層４１ｓを覆うようにして延在している。
【００２２】
このような構成のＳＯＮＯＳ型フラッシュメモリは、先にも説明したように構成が簡単で、また多値情報を記憶できる利点を有するが、メモリ集積回路の集積密度を増大させた場合、隣接するドレイン拡散領域４１Ａ同士が近接し、パンチスルー防止拡散領域４１ａを設けていても、パンチスルー現象が生じるのを回避するのが困難になる。またパンチスルー現象を抑制しようとしてパンチスルー防止拡散領域４１ａの不純物濃度を増大させると、トランジスタの閾値特性が変化してしまう。
【００２３】
これに対し特開平８−１８６１８３号公報には、図７に示す構成のＳＯＮＯＳ型フラッシュメモリ６０が提案されている。
【００２４】
図７を参照するに、ｐ型Ｓｉ基板６１の表面にはビット線拡散層となるｎ型拡散領域６１Ａが形成されており、さらに前記Ｓｉ基板６１の表面には前記ｎ型拡散領域を横切って、基板６１の内部に切り込む溝６１Ｇが形成されており、前記溝６１Ｇを形成された基板６１の表面にはＯＮＯ膜６２が形成されている。さらに前記ＯＮＯ膜６２上にはゲート電極６３が形成されている。
【００２５】
かかる構成のフラッシュメモリでは、前記溝６１Ｇを挟んで隣接する一対のビット線拡散領域６１Ａがソースおよびドレイン領域を形成し、前記Ｓｉ基板６１中、前記ソース領域とドレイン領域との間に前記ＯＮＯ膜に沿ってチャネルが形成される。そこで先に図３（Ａ），（Ｂ）および図４（Ａ），（Ｂ）で説明した動作により、前記ＯＮＯ膜中、前記ビット線拡散領域６１Ａのいずれかの近傍に情報が電荷の形で蓄積される。
【００２６】
このような構成のフラッシュメモリでは、微細化の結果、ソース拡散領域とドレイン拡散領域との間の直線距離が減少してもチャネルは溝６１Ｇの表面に沿って屈曲して延在するため、パンチスルー現象を効果的に抑制することができる。
【００２７】
【発明が解決しようとする課題】
このように図７の構成では、メモリセル領域においては基板６１中に形成された溝６１Ｇに対してメモリセルトランジスタが形成されるため、例えば拡散領域６１Ａをビット線配線パターンに接続するコンタクトホール、あるいはゲート電極６３をワード線配線パターンに接続するコンタクトホールは、前記溝を基準に位置決めされることになるが、前記フラッシュメモリ集積回路上では周辺回路領域に素子分離溝が形成されており、周辺回路トランジスタはこれらの素子分離溝に対して位置決めされて形成される。
【００２８】
図７の溝６１Ｇが周辺回路領域中の素子分離溝と同一のマスクにより形成できる場合には、メモリセル領域におけるメモリセルトランジスタと周辺回路領域における周辺回路トランジスタとを同一のマスクで高精度に形成することが可能であるが、図７の構成では図８に示すように溝６１Ｇは拡散領域６１Ａを形成した後で形成されるため、周辺回路領域における素子分離溝と同時に、同一のマスクを使って形成することはできない。通常、素子分離溝は、基板上に最初に形成されるものであり、拡散領域６１Ａをメモリセル領域に形成した後で形成することはない。
【００２９】
このため、図７の従来のＳＯＮＯＳ型フラッシュメモリを形成しようとすると、最初に第１のマスクを使って形成された周辺回路領域の素子分離溝に対して第２のマスクを使って形成される溝６１Ｇを位置合わせさせる必要があり、周辺回路領域の素子とメモリセル領域の素子との間の位置合わせ精度が必然的に劣化してしまう。
【００３０】
また、図７の構造では、基板表面に拡散領域６１Ａを形成した後で周辺回路領域においてゲート絶縁膜としても使われる熱酸化膜を、典型的には１０ｎｍあるいはそれ以上の厚さに形成し、さらにその上に窒化膜および熱酸化膜を形成してＯＮＯ膜６２を堆積しており、ＯＮＯ膜６２の形成に伴う熱の影響で拡散領域６１Ａの不純物濃度プロファイルが劣化してしまう恐れがある。特に図７の構成では、拡散領域６１Ａの不純物濃度プロファイルが変化すると、ソース領域とドレイン領域との間のチャネル長が変化してしまう。また図７のフラッシュメモリでは、上にも説明したように前記ＯＮＯ膜６２を構成する最下層のＳｉＯ２膜が、周辺回路領域においてゲート絶縁膜として使われるが、その際に最上層のＳｉＯ２膜とその下のＳｉＮ膜とをエッチングにより除去する必要がある。しかし、このような構成ではゲート絶縁膜の膜厚が、上層のＳｉＯ２膜あるいはＳｉＮ膜をエッチング除去する際に減少したり、欠陥がゲート絶縁膜中に導入されるおそれがある。
【００３１】
そこで本発明は上記の課題を解決した、新規で有用な半導体装置の製造方法を提供することを概括的課題とする。
【００３２】
本発明のより具体的な課題は、メモリセル領域と周辺回路領域にそれぞれの溝部を有し、さらにトレンチキャパシタを有するポンピング回路を備えたメモリ集積回路において、前記メモリセル領域と周辺回路領域に高いアラインメント精度で、それぞれの素子を形成できるメモリ集積回路の製造方法を提供することにある。
【００３３】
【課題を解決するための手段】
本発明は上記の課題を、半導体基板上にメモリセル領域と周辺回路領域とを備えたメモリ集積回路装置の製造方法であって、前記半導体基板上に、前記メモリセル領域に対応して第１の溝を形成する工程と、前記半導体基板上に、前記周辺回路領域に対応して第２の溝を形成する工程とを含み、前記第１の溝を形成する工程と前記第２の溝を形成する工程とは同時に実行され、さらに前記メモリセル領域に、前記第１の溝を基準にメモリセルトランジスタを、前記周辺回路領域に、前記第２の溝を素子分離溝とした周辺回路トランジスタを形成する素子形成工程を含むことを特徴とするメモリ集積回路装置の製造方法により、解決する。
［作用］
本発明によれば、メモリセル領域に形成される素子と周辺回路領域に形成される素子が、前記第１および第２の溝を同時に形成することにより理想的な位置関係で形成され、メモリセル領域のマスクと周辺回路領域のマスクを別々に形成し、これらを位置合わせする必要がなくなる。
【００３４】
また本発明によれば、前記メモリセル領域に第１の絶縁膜として電荷蓄積絶縁膜あるいはトンネル絶縁膜を形成した後、前記周辺回路領域から前記第１の絶縁膜を除去し、改めて第２の絶縁膜をゲート絶縁膜として形成するため、前記周辺回路領域におけるゲート絶縁膜あるいはキャパシタ絶縁膜の膜質の劣化を回避することが可能になる。
【００３５】
【発明の実施の形態】
［第１実施例］
図９（Ａ），（Ｂ）および図１０（Ｃ）は、本発明の第１実施例による製造方法により製造される、ＳＯＮＯＳ型フラッシュメモリを含むメモリ集積回路装置１００の構成を示す断面図である。
【００３６】
図面を参照するに、メモリ集積回路装置１００はｐ型Ｓｉ基板１０１上に形成されており、図９（Ａ）に示すメモリセル領域１００Ａと、図９（Ｂ）に示す周辺回路領域１００Ｂと、図１０（Ｃ）に示すポンピング回路領域１００Ｃとを含む。
【００３７】
図９（Ａ）を参照するに、前記メモリセル領域１００Ａには基板１０１の表面に複数の溝１０１Ｇ１が互いに平行に形成されており、前記Ｓｉ基板１０１の表面にはさらに複数のｎ型ビット線拡散領域１０１Ｂが、前記溝１０１Ｇ１により隔てられて形成されている。
【００３８】
図９（Ａ）に示すように前記溝１０１Ｇ１の深さは前記拡散領域１０１Ｂの厚さよりも大きく、さらに前記Ｓｉ基板１０１表面には前記溝１０１Ｇ１の形状に沿って、ＯＮＯ構造の電荷蓄積膜１０２が形成されている。
【００３９】
さらに、前記電荷蓄積膜１０２上には、膜１０２の最上部のＳｉＯ２膜に接して、ポリシリコン膜１０３ＡとＷＳｉ膜１０３Ｂとを積層した構造のゲート電極１０３が、前記溝１０１Ｇ１に直交する方向に延在するように形成される。
【００４０】
一方図９（Ｂ）の周辺回路領域１００Ｂでは、前記Ｓｉ基板１０１中に前記溝１０１Ｇ１よりも深い素子分離溝Ｇ２が形成されており、前記素子分離溝１０１Ｇ２は、溝表面に形成された熱酸化膜１０１ｔを介して、ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）構造を形成する素子分離絶縁パターン１０１Ｓにより充填されている。
【００４１】
このように、図９（Ａ）に示すＳＯＮＯＳ型フラッシュメモリでは、前記溝１０１Ｇ１を挟んで隣接する一対のビット線拡散領域１０１Ｂの一方がソース領域を、他方がドレイン領域を形成し、チャネルが前記Ｓｉ基板１０１中、溝１０１Ｇ１の表面に沿って、前記ソース領域からドレイン領域まで形成される。
【００４２】
そこで、先に図３（Ａ），（Ｂ）あるいは図４（Ａ），（Ｂ）に示した動作により、前記ＯＮＯ膜よりなる電荷蓄積膜１０２中に２値情報を、電荷の形で書き込み、読出し、あるいは消去することが可能である。
【００４３】
一方図９（Ｂ）に示すように、前記周辺回路領域１００Ｂでは前記基板１０１の表面は、前記電荷蓄積絶縁膜１０２とは別の薄いゲート酸化膜１０４により覆われており、前記ゲート絶縁膜１０４上には前記ゲート電極１０３と同じポリシリコン膜１０３ＡおよびＷＳｉ膜１０３Ｂを積層した構成の、別のゲート電極パターン１０５が形成されている。
【００４４】
さらに図１０（Ｃ）に示すように前記ポンピング回路領域１００Ｃには前記溝１０１Ｇ２と同じ深さに溝１０１Ｇ３が形成されており、前記溝１０１Ｇ３の表面には、前記ゲート酸化膜１０４と同一の熱酸化膜１０６が、同一の膜厚に形成されている。前記熱酸化膜１０６は、ポンピング回路領域１００Ｃにおいて前記Ｓｉ基板１０１の表面をも、連続して覆っている。また前記溝１０１Ｇ３は、前記熱酸化膜１０６を介して前記ポリシリコン膜１０３ＡとＷＳｉ膜１０３Ｂとよりなるキャパシタ電極１０７により充填されている。
【００４５】
図１１（Ａ），（Ｂ）〜３１は、本実施例によるフラッシュメモリ集積回路装置の製造工程を示す。
【００４６】
図１１（Ａ），（Ｂ）を参照するに、前記メモリセル領域１００Ａおよび周辺回路領域１００Ｂ，さらにポンピング回路領域１００Ｃにおいて前記Ｓｉ基板１０１の表面には熱酸化膜１０１ａおよびＳｉＮ膜１０１ｂが、それぞれ１０〜２０ｎｍおよび１００〜１５０ｎｍの膜厚に形成され、さらに図１２（Ａ），（Ｂ）の工程において前記ＳｉＮ膜１０１ｂおよびその下の熱酸化膜１０１ａ、さらに前記Ｓｉ基板１０１が、前記ＳｉＮ膜１０１ｂ上に形成されたレジストパターンＲ１をマスクにドライエッチングされ、その結果、前記Ｓｉ基板１０１中に、前記レジストパターンＲ１中の開口部に対応して、前記溝１０１Ｇ１〜１０１Ｇ３が、５０〜１００ｎｍの深さに形成される。
【００４７】
次に図１３（Ａ），（Ｂ）の工程において前記レジストパターンＲ１が除去され、さらに前記Ｓｉ基板１０１上に、前記メモリセル領域１００Ａを多い、前記周辺回路領域１００Ｂおよびポンピング回路領域１００Ｃを露出するレジストパターンＲ２を形成し、前記メモリセル領域１００Ａにおいては前記レジストパターンＲ２を、前記周辺回路領域１００Ｂおよびポンピング回路領域１００Ｃにおいては前記ＳｉＮ膜１０１ｂをマスクに、前記Ｓｉ基板１０１をドライエッチングし、前記溝１０１Ｇ２および１０１Ｇ３を、前記基板１０１の表面から測った深さが２００〜４００ｎｍになるように形成する。
【００４８】
なお図１３（Ａ），（Ｂ）の工程では、このように前記レジストパターンＲ１とは別のレジストパターンＲ２を使って前記溝１０１Ｇ２および１０１Ｇ３の深さを前記溝１０１Ｇ１に対して増大させているが、溝１０１Ｇ２，１０１Ｇ３を溝１０１Ｇ１よりも深く形成した図１３（Ａ），（Ｂ）の構造は、図１２（Ａ），（Ｂ）の工程において単一のレジストパターンＲ１を使い、マイクロローディング技術を使うことにより、一回のプロセスで形成することも可能である。
【００４９】
次に図１４（Ａ），（Ｂ）の工程において前記レジストパターンＲ２が除去され、さらに８００〜９００℃での熱酸化工程により、前記溝１０１Ｇ１〜１０１Ｇ３の表面に熱酸化膜１０１ｔを１０〜２０ｎｍの厚さに形成する。さらに例えばＴＥＯＳを原料として使ったＣＶＤ法により、前記ＳｉＮ膜１０１ｂ上に前記溝１０１Ｇ１〜１０１Ｇ３を充填するようにＣＶＤ−ＳｉＯ２膜（図示せず）を４００〜７００ｎｍの厚さに堆積し、さらに前記ＳｉＮ膜１０１ｂをストッパとしたＣＭＰ法により前記ＳｉＮ膜１０１ｂ上に堆積した前記ＣＶＤ−ＳｉＯ２膜を除去し、前記溝１０１Ｇ１中にＳｉＯ２パターン１０１ｓを、また前記溝１０１Ｇ２中にＳｉＯ２パターン１０１Ｓを、前記熱酸化膜１０１ｔを介して形成する。このようにして前記溝１０１Ｇ２中に形成された前記ＳｉＯ２パターン１０１Ｓは、ＳＴＩ素子分離構造を形成する。なお、図１４（Ａ），（Ｂ）の工程では、前記周辺回路領域１００Ｂにおいて前記溝１０１Ｇ２を前記ＣＶＤ−ＳｉＯ２膜により充填するのに先立って前記溝１０１Ｇ２の底部に、前記周辺回路領域１００Ｂに形成されるＭＯＳトランジスタのチャネル導電型と逆導電型の不純物元素を、チャネルストッパとしてイオン注入により導入してもよい。
【００５０】
次に図１５（Ａ），（Ｂ）の工程において、前記ＳｉＮ膜１０１ｂおよびその下の熱酸化膜１０１ａがウェットエッチングにより除去され、さらに図１６（Ａ），（Ｂ）の工程において８００〜９００℃での熱酸化処理により、前記領域１００Ａ〜１００ＣにおいてＳｉ基板表面に熱酸化膜１０１ｖが形成される。
【００５１】
次に図１７（Ａ），（Ｂ）の工程において前記周辺回路領域１００Ｂおよびポンピング回路領域１００ＣがレジストパターンＲ３により覆われ、前記メモリセル領域１００Ａに前記ＳｉＯ２パターン１０１ｓをマスクにＡｓイオンを、例えば６０〜８０ｋｅＶの加速電圧下、１〜３×１０１５ｃｍ−２のドーズ量で、前記熱酸化膜１０１ｖを介してイオン注入し、前記Ｓｉ基板表面に、前記溝１０１Ｇ１で相互に隔てられた複数のビット線拡散領域１０１Ｂを形成する。
【００５２】
次に図１８（Ａ），（Ｂ）の工程において前記レジストパターンＲ３をマスクに前記メモリセル領域１００Ａにおいて前記ＳｉＯ２パターン１０１および熱酸化膜１０１ｖ，１０１ｓがＨＦを使ったウェットエッチング処理により除去され、前記溝１０１Ｇ１の表面が露出される。
【００５３】
さらに図１９（Ａ），（Ｂ）の工程において前記レジストパターンＲ３が除去され、さらに前記Ｓｉ基板表面に熱酸化処理工程、ＣＶＤ法によるＳｉＮ膜の堆積工程および熱酸化処理を行うことにより、前記メモリセル領域１００Ａにおいて前記基板１０１の表面および溝１０１Ｇ１の表面を覆うように、ＯＮＯ膜１０２が形成される。図１９（Ａ），（Ｂ）の工程では前記ＯＮＯ膜１０２は、図１９（Ｂ）に示すように前記周辺回路領域１００Ｂおよび１００Ｃ上にも形成される。
【００５４】
さらに図２０（Ａ），（Ｂ）および図２１（Ｃ）の工程において前記素子領域１００ＡがレジストパターンＲ４により覆われ、前記周辺回路領域１００Ｂおよびポンピング回路領域において前記ＯＮＯ膜１０２を除去する。
【００５５】
次に図２２（Ａ），（Ｂ）および図２３（Ｃ）の工程において前記Ｓｉ基板１０１上に前記メモリセル領域１００Ａおよび周辺回路領域１０１Ｂを覆うようにレジストパターンＲ５を形成し、露出されたポンピング回路領域１０１Ｃにおいて前記ＳｉＯ２パターン１０１Ｓおよび熱酸化膜１０１ｔを、ＨＦを使ったウェットエッチングにより除去する。これにより、前記ポンピング回路領域１０１Ｃにおいては前記溝１０１Ｇ３が露出する。
【００５６】
次に図２４（Ａ），（Ｂ）および図２５（Ｃ）の工程において前記レジストパターンＲ５が除去され、さらに８００〜１１００℃の温度で熱酸化処理を行うことにより、前記周辺回路領域１００Ｂにおいて基板１０１の表面に、前記ゲート酸化膜１０４が５〜１０ｎｍの厚さに形成される。また同時に、前記ポンピング回路領域１００Ｃにおいて前記基板１０１の表面および溝１０１Ｇ３の表面を覆うように、前記熱酸化膜１０６が、同様な厚さに形成される。なお、図２４（Ａ），（Ｂ）および図２５（Ｃ）の工程では、必要に応じて前記ゲート酸化膜１０４をレジストプロセスにより部分的に除去し、改めて８００〜１１００℃の温度での熱酸化処理を行うことにより、低電圧トランジスタに対応した３〜７ｎｍの膜厚のゲート酸化膜を形成することも可能である。この場合、前記ゲート酸化膜１０４は低電圧トランジスタのゲート酸化膜の分だけ増膜し、高電圧トランジスタに対応した厚いゲート酸化膜が形成される。
【００５７】
さらに図２６（Ａ），（Ｂ）および図２７（Ｃ）の工程においてポリシリコン膜１０３ＡおよびＷＳｉ膜１０３Ｂが図２４（Ａ），（Ｂ）および図２５（Ｃ）の構造上に形成され、前記ゲート電極膜２３が形成される。
【００５８】
さらに、このようにして形成されたゲート電極膜２３を図２８に示すようにパターニングすることにより、メモリセル領域１００Ａ上にワードラインを構成する複数のゲート電極パターンが、前記ビット線拡散領域１０１Ｂの延在方向に直行する方向に、互いに平行に形成される。また図２８には、周辺回路領域１００Ｂ上に、周辺回路トランジスタのゲート電極１０３Ｇが、前記ゲート電極膜１０３のパターニングの結果、形成されているのがわかる。図２８にはポンピング回路領域は図示していない。
【００５９】
さらに図２９の工程において図２８の構造上にＢをイオン注入することにより、前記溝１０１Ｇ１の底部にｐ型のチャネルカット拡散領域１０１Ｈが形成される。ただし、図２９は図２９中、線２−２’に沿った断面図である。
【００６０】
図３０は、このようにして形成された、図９（Ａ），（Ｂ）に対応するフラッシュメモリ集積回路の平面図を示す。
【００６１】
図３０を参照するに、図２８の構造においてＳｉ基板１０１が露出されていた部分に前記素子分離拡散層１０１Ｈが形成されているのがわかる。
【００６２】
図３０の構造では、前記Ｓｉ基板１０１の表面には前記ワード線パターン１０３および周辺回路トランジスタのゲート電極パターン１０３Ｇを覆うように、図示していない層間絶縁膜が形成されており、さらに前記層間絶縁膜上に形成されたメタル配線パターンＭ１が、前記層間絶縁膜中に形成されたコンタクトホールＣ１あるいはＣ２を介して前記メモリセル領域１００Ａ中のビット線拡散領域１０１Ｂに、あるいは前記周辺回路領域１００Ｂ中の拡散領域にコンタクトする。
【００６３】
その際、本発明では前記メモリセル領域１００Ａ中に形成された溝１０１Ｇ１と周辺回路領域１００Ｂ中に形成された溝１０１Ｇ２，さらに図示していないポンピング回路領域１００Ｃ中に形成された溝１０１Ｇ３が、同一のマスクにより形成されているため、前記微細なコンタクトホールＣ１あるいはＣ２を形成する際に、別々のマスクを使う必要がなく、単一のマスク合わせ工程により、高い精度でのコンタクトホール形成が可能になる。
［第２実施例］
図３１（Ａ），（Ｂ）は、本発明の第２実施例によるＳＯＮＯＳ型フラッシュメモリを含むフラッシュメモリ集積回路装置２００の構成を示す断面図である。ただし図３１（Ａ）はメモリセル領域２００Ａの構成を、図３１（Ｂ）は周辺回路領域２００Ｂの構成を示す。
【００６４】
図３１（Ａ）を参照するに、ｐ型Ｓｉ基板２０１上には前記メモリセル領域２００Ａにおいて複数の溝２０１Ｇ１が互いに平行に形成されており、一方前記周辺回路領域２００Ｂには素子分離溝２０１Ｇ２が、より大きな深さで形成されている。
【００６５】
前記メモリセル領域２００Ａにおいては前記溝２０１Ｇ１の底部にｐ型パンチスルー防止拡散領域２０１Ａとｎ型ビット線拡散領域２０１Ｂとが形成されているが、拡散係数の大きなＢの導入により形成されているｐ型拡散領域２０１Ａは、Ａｓの導入により形成されているｎ型ビット線拡散領域２０１Ｂを包むように形成されている。
【００６６】
前記メモリセル領域２００Ａにおいてはさらに前記Ｓｉ基板２０１の表面にＯＮＯ膜２０２が、ＳＯＮＯＳ型フラッシュメモリの電荷蓄積膜として、前記溝２０１Ｇ１の表面に沿って連続的に形成されており、前記ＯＮＯ膜２０２上にはポリシリコン膜２０３ＡおよびＷＳｉ膜２０３Ｂよりなるゲート電極２０３が、前記溝２０１Ｇ１の延在方向に対して交差する方向に延在するように形成されている。
【００６７】
一方前記周辺回路領域２００Ｂにおいては前記溝２０１Ｇ２は表面が熱酸化膜２０１ｔにより覆われ、さらにＳＴＩ構造を形成するＣＶＤ−ＳｉＯ２パターン２０１Ｓにより充填されている。
【００６８】
また前記周辺回路領域２００ＢにおいてはＳｉ基板２０１の表面に熱酸化膜２０４が、前記領域２００Ｂに形成されるＭＯＳトランジスタのゲート絶縁膜として形成されている。さらに前記ゲート酸化膜２０４上には、前記ポリシリコン膜２０３ＡとＷＳｉ膜２０３Ｂとを積層した構造のゲート電極２０５が形成されている。
【００６９】
図３２（Ａ），（Ｂ）は、前記メモリセル領域２００Ａに形成されるＳＯＮＯＳ型フラッシュメモリの書き込みおよび消去動作をそれぞれ説明する図である。
【００７０】
図３２（Ａ）を参照するに、書き込み時には前記ゲート電極２０３に例えば＋１０Ｖの高電圧が印加され、この状態でソース領域となる一方のビット線拡散領域２０１Ｂを接地し、ドレイン領域となる隣接するビット線拡散領域２０１Ｂに＋５Ｖの駆動電圧を印加する。
【００７１】
その結果、前記Ｓｉ基板２０１中を電子が、前記ＯＮＯ膜２０２により覆われた溝２０１Ｇ１の表面および基板２０１の表面に沿って、前記ソース領域２０１Ｂからドレイン領域２０１Ｂへと流れ、ドレイン端近傍で加速されたホットエレクトロンが、前記ＯＮＯ膜２０２中に注入され、捕獲される。また図中、前記ソース領域に＋５Ｖの駆動電圧を印加してドレイン領域を接地することにより、図３１（Ａ）中、ソース領域側においてＯＮＯ膜２０２中に負電荷を、情報として注入することが可能である。このように、本実施例のＳＯＮＯＳ型フラッシュメモリにおいても２値記憶が可能である。またアバランシェホットエレクトロンによる書き込みも可能である。
【００７２】
また図３２（Ｂ）の消去動作時には、前記ビット線拡散領域２０１Ｂをフローティング状態に設定し、基板２０１を接地した状態で前記ゲート電極２０３に−１５Ｖの高電圧を印加することにより、前記ＯＮＯ膜中に捕獲されていた負電荷を基板２０１へと排出し、記憶されていた情報を消去することが可能になる。図３２（Ｂ）のプロセスにより、図中ソース領域２０１Ｂ側においてＯＮＯ膜２０２中に保持されていた電荷も、基板２０１中に排出される。また消去は、必要に応じてバンド間トンネリングによるホットホール注入により、あるいはアバランシェホットホール注入により行うことも可能である。
【００７３】
次に本実施例のフラッシュメモリ集積回路装置の製造工程を、図３４〜４７を参照しながら説明する。
【００７４】
図３３（Ａ），（Ｂ）を参照するに、前記Ｓｉ基板２０１の表面にはメモリセル領域２００Ａおよび周辺回路領域を連続的に覆うように熱酸化膜２０１ａが１０〜２０ｎｍの厚さに形成され、さらに前記熱酸化膜２０１ａ上にＣＶＤ法によりＳｉＮ膜が、１００〜１５０ｎｍの厚さに形成される。
【００７５】
次に図３４（Ａ），（Ｂ）の工程において図３３（Ａ），（Ｂ）の構造上にレジストパターンＲ１１を形成し、前記レジストパターンＲ１１をマスクに前記ＳｉＮ膜２０１ｂ，熱酸化膜２０１ａおよびＳｉ基板２０１の表面をドライエッチングすることにより、前記メモリセル領域２００Ａに前記溝２０１Ｇ１が、また前記周辺回路領域２００Ｂに前記溝２０１Ｇ２が、同時に形成される。前記溝２０１Ｇ１および前記溝２０１Ｇ２は同一のマスクにより形成されているため、溝２０１Ｇ１と溝２０１Ｇ２との間には、理想的な位置整合が成立する。
【００７６】
次に図３５（Ａ）の工程において前記レジストパターンＲ１１が除去され、さらに前記メモリセル領域２００Ａを覆い周辺回路領域２００Ｂを露出するレジストパターンＲ１２が形成される。さらに図３５（Ａ）の工程では前記周辺回路領域２００Ｂにおいて前記ＳｉＮ膜２０１ｂをハードマスクに、前記Ｓｉ基板のドライエッチングを、前記溝２０１Ｇ２の基板２０１表面から測った深さが２００〜４００ｎｍに達するまで継続する。
【００７７】
さらに図３６（Ａ），（Ｂ）の工程において前記レジストパターンＲ１２を除去し、さらに前記溝２０１Ｇ１，２０１Ｇ２の表面を８００〜９００℃で熱酸化処理し、１０〜２０ｎｍの膜厚の熱酸化膜２０１ｔを形成する。さらに図３６（Ａ），（Ｂ）の工程では、このように熱酸化膜２０１ｔを形成された溝２０１Ｇ１および２０１Ｇ２を充填するように、ＴＥＯＳを原料としたＣＶＤ−ＳｉＯ２膜（図示せず）が４００〜７００ｎｍの膜厚で堆積され、さらに前記ＳｉＮ膜２０１ｂをストッパに、ＣＭＰ法により前記ＳｉＮ膜２０１ｂ上のＣＶＤ−ＳｉＯ２膜を除去することにより、前記溝２０１Ｇ１にＳｉＯ２パターン２０１ｓを、また前記溝２０１Ｇ２にＳｉＯ２パターン２０１Ｓを形成する。前記ＳｉＯ２パターン２０１Ｓは、前記溝２０１Ｇ２中においてＳＴＩ素子分離構造を形成する。
【００７８】
次に図３７（Ａ），（Ｂ）の工程において前記周辺回路領域２００ＢをレジストパターンＲ１３で保護し、前記メモリセル領域２００Ａから前記ＳｉＯ２パターン２０１ｓを除去する。その結果、図３７（Ａ），（Ｂ）の工程では、前記メモリセル領域２００Ａにおいて溝２０１Ｇ１，２０１Ｇ２が露出される。
【００７９】
次に図３８（Ａ），（Ｂ）の工程において前記レジストパターンＲ１３を除去し、さらに８００〜９００℃の温度での熱酸化処理により、前記溝２０１Ｇ１の表面に熱酸化膜２０１ｃを形成する。
【００８０】
次に図３９（Ａ），（Ｂ）の工程において、前記Ｓｉ基板２０１上に、前記ＳｉＮ膜２０１ｂおよびＳＴＩパターン２０１Ｓを自己整合マスクに、Ｂを例えば５０〜７０ｋｅＶの加速電圧下、１〜３×１０１３ｃｍ−２のドーズ量でイオン注入し、前記溝２０１Ｇ１の底部にｐ型パンチスルー防止拡散領域２０１Ａを形成する。
【００８１】
さらに続いて本実施例では図４０（Ａ），（Ｂ）の工程を実行し、前記３９（Ａ），（Ｂ）の工程と同様にしてＡｓを、６０〜８０ｋｅＶの加速電圧下、１〜３×１０１５ｃｍ−２のドーズ量でイオン注入し、前記溝２０１Ｇ１の底部にビット線拡散領域２０１Ｂを形成するｎ型拡散領域を形成する。その際、拡散係数の大きなＢは前記ｎ型拡散領域２０１Ｂの外側まで拡散し、前記ｎ型ビット線拡散領域２０１Ｂを包むｐ型パンチスルー防止拡散領域２０１Ａが形成される。
【００８２】
図３９（Ａ），（Ｂ）および図４０（Ａ），（Ｂ）の工程では前記周辺回路領域２００ＢはＳｉＮパターン２０１ｂおよびＳＴＩパターン２０１Ｓにより覆われており、イオン注入はなされない。
【００８３】
次に図４１（Ａ），（Ｂ）の工程において前記ＳｉＮ膜２０１ｂが除去され、さらに前記ＳｉＮ膜２０１ｂおよびその下の熱酸化膜２０１ａ、また前記溝２０１Ｇ１を充填しているＳｉＯ２パターン２０１ｓおよび熱酸化膜２０１ｃが除去され、図４２（Ａ），（Ｂ）の工程において前記Ｓｉ基板２０１上に前記ＯＮＯ膜２２を、前記領域２０１Ａ上において前記溝２０１Ｇ１を一様に覆うように形成する。
【００８４】
次に図４３（Ａ），（Ｂ）の工程において前記メモリセル領域２００ＡをレジストパターンＲ１４で保護し、前記周辺回路領域２００Ｂから前記ＯＮＯ膜をウェットエッチングにより除去する。
【００８５】
さらに図４４（Ａ），（Ｂ）の工程において前記レジストパターンＲ１４を除去し、得られた基板を８００〜１１００℃の温度で熱酸化することにより、前記周辺回路領域２００Ｂにおいて前記Ｓｉ基板２０１の表面に熱酸化膜２０４を例えば５〜１０ｎｍの厚さに、前記周辺回路領域２００Ｂに形成される周辺トランジスタのゲート絶縁膜として形成する。先の実施例と同様に、本実施例においても前記周辺回路領域２００Ｂに膜厚がより薄い低電圧動作トランジスタ用のゲート絶縁膜と膜厚がより厚い高電圧動作トランジスタ用のゲート絶縁膜とを形成することができる。
【００８６】
さらに図４５（Ａ），（Ｂ）の工程において図４４（Ａ），（Ｂ）の構造上にポリシリコン膜２０３ＡとＷＳｉ膜２０３Ｂとを順次形成し、さらに得られた導体膜をパターニングすることにより、前記メモリセル領域２００ＡにおいてＳＯＮＯＳ型フラッシュメモリのゲート電極２０３を、前記ゲート電極２０３が前記ビット線拡散領域２０１Ｂ、従って前記溝２０１Ｇ１に交差するように形成する。また同時に、前記周辺回路領域２００Ｂにおいて前記周辺トランジスタのゲート電極２０５が形成される。
【００８７】
次に図４６（Ａ）の工程あるいは図４６（Ｂ）の工程において、前記周辺回路領域２００Ｂをレジストパターン（図示せず）により保護し、前記メモリセル領域２００ＡにおいてＢを２０〜４０ｋｅＶの加速電圧下、５×１０１２〜１×１０１３ｃｍ−２のドーズ量でイオン注入し、前記Ｓｉ基板２０１の表面の、前記溝２０１Ｇ１と隣接する溝２０１Ｇ１との間の領域で、隣接するゲート電極２０３とゲート電極２０３との間の部分にｐ型の素子分離拡散層２０１Ｃを形成する。
【００８８】
あるいは図４６（Ｂ）に示すように、前記素子分離拡散領域２０１Ｃを形成するイオン注入工程を、７〜１５°のチルト角をもって実行し、前記溝２０１Ｇ１の側壁面、前記ＯＮＯ膜２０２の下に、前記素子分離拡散領域２０１Ｃが連続するように形成することもできる。
【００８９】
本実施例においても、メモリセル領域２００Ａの溝２０１Ｇ１と周辺回路領域２００Ｂの溝２０１Ｇ２とが、同時に同一のマスクを使って形成されるため、前記メモリセル領域２００Ａ中に前記溝２０１Ｇ１を基準に形成されるＳＯＮＯＳ型フラッシュメモリセルと前記周辺回路領域２００Ｂ中に前記素子分離溝２０１Ｇ２を基準に形成される周辺回路トランジスタとは、理想的に位置整合しており、このようなメモリ集積回路上に配線パターンを形成し、配線パターンとフラッシュメモリセルあるいは周辺回路トランジスタとを微細なコンタクトホールで接続する場合にも、コンタクトホールの位置合わせを単一のマスクを使った直接位置合わせにより実行することが可能である。
［第３実施例］
図４７（Ａ），（Ｂ）は、本発明の第３実施例によるＳＯＮＯＳ型フラッシュメモリを含むフラッシュメモリ集積回路装置３００の構成を示す断面図である。ただし図４７（Ａ）はメモリセル領域３００Ａの構成を、図３１（Ｂ）は周辺回路領域３００Ｂの構成を示す。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００９０】
図４７（Ａ）を参照するに、ｐ型Ｓｉ基板２０１上には前記メモリセル領域３００Ａにおいて複数の溝２０１Ｇ１が互いに平行に形成されており、一方前記周辺回路領域３００Ｂには素子分離溝２０１Ｇ２が、より大きな深さで形成されている。
【００９１】
前記メモリセル領域３００Ａにおいては前記溝２０１Ｇ１の底部にｐ型パンチスルー防止拡散領域２０１Ａとｎ型ビット線拡散領域２０１Ｂとが形成されているが、拡散係数の大きなＢの導入により形成されているｐ型拡散領域２０１Ａは、Ａｓの導入により形成されているｎ型ビット線拡散領域２０１Ｂを包むように形成されている。
【００９２】
前記メモリセル領域３００Ａにおいてはさらに前記Ｓｉ基板２０１の表面にＯＮＯ膜２０２が、ＳＯＮＯＳ型フラッシュメモリの電荷蓄積膜として、前記溝２０１Ｇ１の表面に沿って連続的に形成されており、前記ＯＮＯ膜２０２上にはポリシリコン膜２０３ＡおよびＷＳｉ膜２０３Ｂよりなるゲート電極２０３が、前記溝２０１Ｇ１の延在方向に対して交差する方向に延在するように形成されている。
【００９３】
さらに本実施例では前記メモリセル領域３００Ａにおいて前記溝２０１Ｇ１の側壁面に、前記ＯＮＯ膜２０２に沿って、ｎ型のチャネルドープ領域２０１Ｄが形成されている。
【００９４】
一方前記周辺回路領域３００Ｂにおいては前記溝２０１Ｇ２は表面が熱酸化膜２０１ｔにより覆われ、さらにＳＴＩ構造を形成するＣＶＤ−ＳｉＯ２パターン２０１Ｓにより充填されている。
【００９５】
また前記周辺回路領域３００ＢにおいてはＳｉ基板２０１の表面に熱酸化膜２０４が、前記領域３００Ｂに形成されるＭＯＳトランジスタのゲート絶縁膜として形成されている。さらに前記ゲート酸化膜２０４上には、前記ポリシリコン膜２０３ＡとＷＳｉ膜２０３Ｂとを積層した構造のゲート電極２０５が形成されている。
【００９６】
前記周辺回路領域３００Ｂの構成は、先の実施例のものと同じである。
【００９７】
本実施例において、メモリセル領域３００Ａに形成されるＳＯＮＯＳ型フラッシュメモリの動作は、先に図３２（Ａ），（Ｂ）で説明したものと同じである。
【００９８】
次に本実施例のフラッシュメモリ集積回路装置の製造工程を、図４８〜５２を参照しながら説明する。
【００９９】
図４８（Ａ），（Ｂ）を参照するに、先の実施例と同様な工程により図３８（Ａ），（Ｂ）と同様な構造が形成され、さらに図４８（Ａ），（Ｂ）の工程では前記メモリセル領域３００Ａにおいて前記溝２０１Ｇ１の側壁面および底面にｐ型パンチスルー防止拡散領域２０１Ａを、前記ＳｉＮ膜２０１ｂをマスクに、Ｂを斜め方向に、前記溝２０１Ｇ１の表面を覆う熱酸化膜２０１ｔを介してイオン注入することにより形成する。前記Ｂの斜めイオン注入工程は、例えば５０〜７０ｋｅＶの加速電圧下、１５〜３０°のチルト角と１〜３×１０１３ｃｍ−２のドーズ量で実行される。前記周辺回路領域３００ＢはＳｉＮ膜２０ｂおよびＳＴＩ素子分離構造２０１Ｓが露出しているだけなので、このようなイオン注入を行っても、Ｓｉ基板中にＢが導入されることはない。
【０１００】
次に図４９（Ａ），（Ｂ）の工程において、引き続き前記ＳｉＮ膜２０１ｂをマスクに、前記メモリセル領域３００ＡにＰを５０〜７０ｋｅＶの加速電圧下、５×１０１２〜２×１０１３ｃｍ−２のドーズ量で斜め方向にイオン注入し、前記溝２０１Ｇ１の側壁面に、先に形成されているｐ型パンチスルー防止拡散領域２０１Ａを打ち消すように、ｎ型チャネルドープ拡散領域２０１Ｄを形成する。その際、前記Ｐイオンのイオン注入の際のチルト角は、Ｐのイオン注入が前記溝２０１Ｇ１の側壁面のみになされるように設定される。
【０１０１】
次に図５０（Ａ），（Ｂ）の工程においてさらにＡｓを前記Ｓｉ基板２０１に垂直な方向に、６０〜８０ｋｅＶの加速電圧下、１〜３×１０１５ｃｍ−２のドーズ量でイオン注入し、前記メモリセル領域３００Ａにおいて前記溝２０１Ｇ１の底部にｎ型ビット線拡散領域２０１Ｂを、図４０（Ａ），（Ｂ）の工程と同様にして形成する。
【０１０２】
図５０（Ａ），（Ｂ）の工程の後、先の実施例における図４１（Ａ），（Ｂ）〜図４５（Ａ），（Ｂ）の工程を行うことにより、図５１（Ａ），（Ｂ）に示す構造が得られる。
【０１０３】
さらに図５２（Ａ），（Ｂ）の工程において先の実施例における図４６（Ａ）あるいは図４６（Ｂ）に対応するイオン注入工程を行ない、ｐ型素子分離拡散層２０１Ｃを図５２（Ａ）に示すように前記Ｓｉ基板２０１の表面に、あるいは図５２（Ｂ）に示すように前記Ｓｉ基板２０１の表面および前記溝２０１Ｇ１の側壁面に、前記チャネルドープ拡散領域２０１Ｄと部分的に重畳するように形成される。
［第４実施例］
図５３（Ａ），（Ｂ）は、本発明の第４実施例によるＳＯＮＯＳ型フラッシュメモリを含むフラッシュメモリ集積回路装置４００の構成を示す断面図である。ただし図５３（Ａ）はメモリセル領域４００Ａの構成を、図５３（Ｂ）は周辺回路領域４００Ｂの構成を示す。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【０１０４】
図５３（Ａ）を参照するに、ｐ型Ｓｉ基板２０１には前記メモリセル領域４００Ａにおいてｎ型ウェル２０１Ｎとｐ型ウェル２０１Ｐとが、前記ｐ型ウェル２０１Ｐが前記ｎ型ウェル２０１Ｎ中に含まれるように形成されており、前記ｐ型ウェル２０１Ｐ上には複数の溝２０１Ｇ１が互いに平行に形成されている。一方前記周辺回路領域４００Ｂには素子分離溝２０１Ｇ２が、より大きな深さで形成されている。
【０１０５】
前記メモリセル領域４００Ａにおいては前記溝２０１Ｇ１の底部にｐ型パンチスルー防止拡散領域２０１Ａとｎ型ビット線拡散領域２０１Ｂとが形成されているが、拡散係数の大きなＢの導入により形成されているｐ型拡散領域２０１Ａは、Ａｓの導入により形成されているｎ型ビット線拡散領域２０１Ｂを包むように形成されている。
【０１０６】
前記メモリセル領域４００Ａにおいてはさらに前記Ｓｉ基板２０１の表面にＯＮＯ膜２０２が、ＳＯＮＯＳ型フラッシュメモリの電荷蓄積膜として、前記溝２０１Ｇ１の表面に沿って連続的に形成されており、前記ＯＮＯ膜２０２上にはポリシリコン膜２０３ＡおよびＷＳｉ膜２０３Ｂよりなるゲート電極２０３が、前記溝２０１Ｇ１の延在方向に対して交差する方向に延在するように形成されている。
【０１０７】
一方前記周辺回路領域４００Ｂにおいては前記溝２０１Ｇ２は表面が熱酸化膜２０１ｔにより覆われ、さらにＳＴＩ構造を形成するＣＶＤ−ＳｉＯ２パターン２０１Ｓにより充填されている。
【０１０８】
また前記周辺回路領域４００ＢにおいてはＳｉ基板２０１の表面に熱酸化膜２０４が、前記領域４００Ｂに形成されるＭＯＳトランジスタのゲート絶縁膜として形成されている。さらに前記ゲート酸化膜２０４上には、前記ポリシリコン膜２０３ＡとＷＳｉ膜２０３Ｂとを積層した構造のゲート電極２０５が形成されている。
【０１０９】
前記周辺回路領域４００Ｂの構成は、先の実施例のものと同じである。
【０１１０】
図５４（Ａ），（Ｂ）は、本実施例のＳＯＮＯＳ型フラッシュメモリの、それぞれ書き込みおよび消去動作を説明する図である。
【０１１１】
図５４（Ａ）を参照するに、ＯＮＯ膜２２中、図中で右側のビット線拡散領域２０１Ｂに電子を注入して情報の書き込みを行う場合、前記ｎ型ウェル２０１Ｎおよびソース領域として使われる図中左側のビット線拡散領域２０１Ｂを接地し、ドレイン領域として使われる図中右側のビット線拡散領域２０１Ｂに＋５Ｖの駆動電圧を印加する。さらに前記ゲート電極に＋１０Ｖの書き込み電圧を印加することにより、前記ドレイン領域近傍においてホットエレクトロンが、チャネルが形成されているｐ型ウェル２０１ＰからＯＮＯ膜２０２へと注入される。同様に、図中左側のビット線拡散領域２０１Ｂに＋５Ｖの駆動電圧を印加し、右側のビット線拡散領域２０１Ｂを接地することにより、前記ＯＮＯ膜２０２中、前記左側のビット線拡散領域２０１Ｂの近傍にホットエレクトロンを注入することができる。
【０１１２】
また本実施例において書き込みは、アバランシェホットエレクトロンの注入により行うことも可能である。
【０１１３】
一方、消去時には、図５４（Ｂ）に示すように前記左右のビット線拡散領域２０１Ｂをフローティング状態に設定し、前記ゲート電極２０３を接地し、前記ｎ型ウェル２０１Ｎに＋１５Ｖの消去電圧を印加する。本実施例ではｐ型Ｓｉ基板２０１中に前記ｎ型ウェル２０１Ｎが形成されているため、消去時に前記ウェル２０１Ｎに大きな正電圧を印加することが可能になる。その結果、前記ＯＮＯ膜２０２中に捕獲されていた電子が、ＦＮ型のトンネル電流の形で、前記ｐ型ウェル２０１Ｐ中へと引き抜かれる。また本実施例において、消去をバンド間トンネルやアバランシェホットエレクトロンの注入により行うことも可能である。
【０１１４】
次に、図５５（Ａ），（Ｂ）を参照しながら、本実施例によるメモリ集積回路装置４００の製造工程を示す。
【０１１５】
図５５（Ａ），（Ｂ）を参照するに、前記メモリセル領域４００ＡにはＳｉ基板２０１中に前記ｎ型ウェル２０１Ｎとｐ型ウェル２０１Ｐとが形成され、さらに前記メモリセル領域４００Ａにおいて前記ｐ型ウェル２０１Ｐの表面に、また前記周辺回路領域において前記ｐ型Ｓｉ基板２０１の表面に熱酸化膜２０１ａが形成され、さらに前記熱酸化膜２０１ａ上にＳｉＮ膜２０１ｂが形成される。
【０１１６】
さらに先の実施例における図４８（Ａ），（Ｂ）〜図５２（Ａ），（Ｂ）の工程を実行することにより、図５４（Ａ），（Ｂ）に示す、メモリセル領域４００Ａにｎ型ウェル２０１Ｎを有するフラッシュメモリ集積回路装置４００が得られる。
［第５実施例］
以上の実施例はＳＯＮＯＳ型フラッシュメモリを有するメモリ集積回路装置の製造方法に関するものであったが、本発明はＳＯＮＯＳ型フラッシュメモリに限定されるものではなく、積層ゲート型フラッシュメモリを含むメモリ集積回路装置の製造にも有効である。
【０１１７】
図５６（Ａ）〜（Ｃ）は、メモリセル領域５００に積層型フラッシュメモリセルを有する本発明の第５実施例によるメモリ集積回路装置の製造方法を示す。以下の説明ではメモリセル領域５００のみについて説明し、周辺回路領域あるいはポンピング回路領域の説明は省略する。図中、先に説明した部分には対応する参照符号を付し、説明を省略する。
【０１１８】
本実施例では先に図３３（Ａ），（Ｂ）〜図３８（Ａ），（Ｂ）の工程により、図５６（Ａ）に示すように溝２０１Ｇ１を有する図５６（Ａ）の構造が形成され、次に図５６（Ｂ）の工程において図５６（Ａ）の構造上に熱酸化処理により、熱酸化膜５０２がトンネル絶縁膜として形成される。
【０１１９】
次に図５６（Ｃ）の工程において図５６（Ｂ）の構造上にポリシリコン膜５０３が前記溝２０１Ｇ１を充填するように堆積され、さらに図５７（Ｄ）の工程において前記ポリシリコン膜５０３をエッチバックすることにより、前記溝２０１Ｇ１の側壁面に沿って、ポリシリコンパターン５０３Ａを、フローティング電極として形成する。
【０１２０】
さらに図５７（Ｅ）の工程では前記ポリシリコンパターン５０３Ａを自己整合前記Ｓｉ基板２０１中に不純物元素をイオン注入することにより、ソースあるいはドレインとして作用するビット線拡散領域２０１Ｂが前記Ｓｉ基板２０１中に形成される。
【０１２１】
次に図５７（Ｅ）の工程において図５７（Ｄ）の構造上にＯＮＯ膜５０４が形成され、さらに図５７（Ｆ）の工程において図５７（Ｅ）の構造上に、ポリシリコン膜５０５ＡおよびＷＳｉ膜５０５Ｂを堆積し、これをパターニングすることにより、コントロール電極５０５を形成する。
【０１２２】
本実施例においても、前記溝２０１Ｇ１は周辺回路領域の溝２０１Ｇ２と同一のマスクと使って同時に形成されるため、また前記メモリセル領域５００中において形成されるビット線拡散領域２０１Ｂは前記溝２０１Ｇ１に対して自己整合して形成されるため、前記メモリセル領域５００中における積層型フラッシュメモリと周辺回路領域中に形成される周辺トランジスタとの間には、理想的な位置整合が形成される。
【０１２３】
このように、本発明はＳＯＮＯＳ型フラッシュメモリを含むメモリ集積回路装置の製造に限定されるものではなく、積層ゲート型フラッシュメモリを含むメモリ集積回路装置の製造、あるいはトレンチキャパシタを有するＤＲＡＭ集積回路装置の製造にも適用可能である。
【０１２４】
以上、本発明を好ましい実施例について説明したが、本発明は上記の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【０１２５】
（付記１） 半導体基板上にメモリセル領域と周辺回路領域とを備えたメモリ集積回路装置の製造方法であって、
前記半導体基板上に、前記メモリセル領域に対応して第１の溝を形成する工程と、
前記半導体基板上に、前記周辺回路領域に対応して第２の溝を形成する工程とを含み、
前記第１の溝を形成する工程と前記第２の溝を形成する工程とは同時に実行され、
さらに前記メモリセル領域に、前記第１の溝を基準にメモリセルトランジスタを、前記周辺回路領域に、前記第２の溝を素子分離溝とした周辺回路トランジスタを形成する素子形成工程を含むことを特徴とするメモリ集積回路装置の製造方法。
【０１２６】
（付記２） 第１の溝と前記第２の溝を形成する工程は、同一のマスクを使って実行されることを特徴とする付記１記載のメモリ集積回路装置の製造方法。
【０１２７】
（付記３） さらに前記第２の溝の深さを、前記第１の溝の深さに対して増大させる工程を含むことを特徴とする付記１または２記載のメモリ集積回路装置の製造方法。
【０１２８】
（付記４） 前記素子形成工程は、前記周辺回路領域において前記第２の溝を素子分離絶縁パターンにより充填する工程と、前記半導体基板表面に第１の絶縁膜を、前記第１の絶縁膜が前記メモリセル領域において前記半導体基板表面および前記第１の溝の表面を連続して覆うように形成する工程と、前記第１の絶縁膜を、前記メモリセル領域を残して除去する工程と、前記半導体基板上に導電膜を、前記導電膜が前記メモリセル領域において前記第１の絶縁膜を覆うように、また前記周辺回路領域において前記第２の絶縁膜を覆うように形成する工程とを含むことを特徴とする付記１〜３のうち、いずれか一項記載のメモリ集積回路装置の製造方法。
【０１２９】
（付記５） さらに前記導電膜を前記メモリセル領域、周辺回路領域において、同一のマスクを使ってパターニングし、前記メモリセル領域において第１のゲート電極を、前記周辺回路領域において第２のゲート電極を形成する工程を含むことを特徴とする付記４記載のメモリ集積回路装置の製造方法。
【０１３０】
（付記６） 前記２の溝を素子分離絶縁パターンにより充填する工程に先立って、前記第２の溝の表面に熱酸化膜を形成する工程を含むことを特徴とする付記４または５記載のメモリ集積回路装置の製造方法。
【０１３１】
（付記７） 前記第１の絶縁膜は窒化膜を含み電荷蓄積層を形成し、前記導電膜は、前記第１の絶縁膜に接して形成されることを特徴とする付記１〜６のうち、いずれか一項記載のメモリ集積回路装置の製造方法。
【０１３２】
（付記８） さらに、前記素子分離絶縁パターンの形成工程の後、前記第１の絶縁膜の形成工程の前に、前記半導体基板表面に、前記メモリセル領域においては前記第１の溝を除いて、また前記周辺回路領域を除いて、第１導電型拡散領域を形成する工程を含むことを特徴とする付記１〜７のうち、いずれか一項記載のメモリ集積回路装置の製造方法。
【０１３３】
（付記９） 前記第１および第２の溝を形成する工程は、前記半導体基板上にマスク層を形成し、前記マスク層中に前記第１および第２の溝に対応した開口部を形成する工程と、前記マスク層をマスクに、前記半導体基板をエッチングして、前記開口部に対応して前記第１および第２の溝を形成する工程を含み、前記第２の溝を前記素子分離絶縁パターンで充填する工程は、前記マスク層上に、前記第１および第２の溝を充填するように素子分離絶縁膜を堆積し、前記マスク層上に堆積した前記素子分離絶縁膜を、前記マスク層をストッパに研磨除去する工程と、前記マスク層を除去する工程とを含み、前記第１導電型拡散領域を形成する工程は、前記素子分離絶縁膜のうち、前記第１および第２の溝に残留している膜パターンを自己整合マスクに、第１導電型不純物元素をイオン注入することにより実行されることを特徴とする付記８記載のメモリ集積回路装置の製造方法。
【０１３４】
（付記１０） さらに前記メモリセル領域において前記半導体基板中、前記第１の溝底部に第２導電型の拡散領域を形成する工程を含むことを特徴とする付記９記載のメモリ集積回路装置の製造方法。
【０１３５】
（付記１１） さらに、前記素子分離絶縁パターンの形成工程の後、前記第１の絶縁膜の形成工程前に、前記第１の溝の底面に第１導電型の拡散領域を選択的に形成する工程を含むことを特徴とする、付記１〜７のうち、いずれか一項記載のメモリ集積回路装置の製造方法。
【０１３６】
（付記１２） 前記素子分離絶縁パターンの形成工程の後、前記第１導電型の拡散領域の形成工程前に、前記第１の溝の底面に、第２導電型の拡散領域を選択的に形成する工程を含むことを特徴とする付記１１記載のメモリ集積回路装置の製造方法。
【０１３７】
（付記１３） 前記第１および第２の溝を形成する工程は、前記半導体基板上にマスク層を形成し、前記マスク層中に前記第１および第２溝に対応した開口部を形成する工程と、前記マスク層をマスクに、前記半導体基板をエッチングして、前記開口部に対応して前記第１および第２の溝を形成する工程を含み、前記第２の溝を前記素子分離絶縁パターンで充填する工程は、前記マスク層上に、前記第１および第２の溝を充填するように素子分離絶縁膜を堆積し、前記マスク層上に堆積した前記素子分離絶縁膜を、前記マスク層をストッパに研磨除去する工程と、前記第１の溝から前記素子分離絶縁膜を除去する工程とを含み、前記第１導電型拡散領域を形成する工程は、前記マスク層を自己整合マスクに、第１導電型不純物元素をイオン注入することにより実行されることを特徴とする付記１２記載のメモリ集積回路装置の製造方法。
【０１３８】
（付記１４） 前記第２導電型の拡散領域を形成する工程は、前記第１の溝の側壁面に対して斜めに、第２導電型不純物元素をイオン注入する工程を含むことを特徴とする付記１２または１３記載のメモリ集積回路装置の製造方法。
【０１３９】
（付記１５） 前記第１の溝の側壁面への第２導電型不純物元素のイオン注入工程の後、前記側壁面に前記第１導電型の不純物元素を斜めにイオン注入する工程をさらに含むことを特徴とする付記１２〜１４のうち、いずれか一項記載のメモリ集積回路装置の製造方法。
【０１４０】
（付記１６） 前記メモリ集積回路装置は、前記半導体基板上にさらにポンピング回路領域を備え、前記半導体基板上に前記ポンピング回路領域に対応して第３の溝を、前記第１の溝を形成する工程および前記第２の溝を形成する工程と同時に、同一のマスクを使って形成する工程を含み、さらに前記ポンピング回路領域中、前記第３の溝にポンピングキャパシタを形成する工程を含むことを特徴とする付記１〜１５のうち、いずれか一項記載のメモリ集積回路装置の製造方法。
【０１４１】
（付記１７） さらに、前記第１の絶縁膜形成工程の後、前記導電膜の形成工程の前に、前記第１の絶縁膜を覆うように、別の導電膜を堆積する工程と、前記別の導電膜をエッチバックして、前記第１の溝の側壁面に、前記別の導電膜よりなる側壁絶縁膜を、フローティングゲート電極として形成する工程と、前記側壁絶縁膜を覆うように、別の絶縁膜を堆積する工程とを含み、前記導電膜は前記別の絶縁膜に接して形成されることを特徴とする付記１〜６のうち、いずれか一項記載のメモリ集積回路装置の製造方法。
【０１４２】
【発明の効果】
本発明によれば、メモリセル領域に形成される素子と周辺回路領域に形成される素子が、前記第１および第２の溝を同時に形成することにより理想的な位置関係で形成され、メモリセル領域のマスクと周辺回路領域のマスクを別々に形成し、これらを位置合わせする必要がなくなる。
【０１４３】
また本発明によれば、前記メモリセル領域に第１の絶縁膜として電荷蓄積絶縁膜あるいはトンネル絶縁膜を形成した後、前記周辺回路領域から前記第１の絶縁膜を除去し、改めて第２の絶縁膜をゲート絶縁膜として形成するため、前記周辺回路領域におけるゲート絶縁膜あるいはキャパシタ絶縁膜の膜質の劣化を回避することが可能になる。
【図面の簡単な説明】
【図１】従来のＳＯＮＯＳ型フラッシュメモリの回路構成を示す図である。
【図２】図１のフラッシュメモリの基本構成を示す図である。
【図３】（Ａ），（Ｂ）は図１の不揮発性半導体メモリにおける書き込みおよび消去動作を説明する図である。
【図４】（Ａ），（Ｂ）は、図１の不揮発性半導体メモリにおける読み出し動作を説明する図である。
【図５】従来のＳＯＮＯＳ型フラッシュメモリを含むメモリ集積回路装置の構成を示す平面図である。
【図６】（Ａ），（Ｂ）は、図５のフラッシュメモリ集積回路装置の断面構造を示す図である。
【図７】（Ａ），（Ｂ）は、別の従来のＳＯＮＯＳ型フラッシュメモリ集積回路装置の構成を示す図である。
【図８】図７（Ａ），（Ｂ）のＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程の一部を示す図である。
【図９】（Ａ），（Ｂ）は、本発明第１実施例の製造方法により製造されるＳＯＮＯＳ型フラッシュメモリ集積回路装置の構成を示す図である。
【図１０】（Ｃ）は、本発明第１実施例の製造方法により製造されるＳＯＮＯＳ型フラッシュメモリ集積回路装置の構成を示す別の図である。
【図１１】（Ａ），（Ｂ）は、本発明第１実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その１）である。
【図１２】（Ａ），（Ｂ）は、本発明第１実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その２）である。
【図１３】（Ａ），（Ｂ）は、本発明第１実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その３）である。
【図１４】（Ａ），（Ｂ）は、本発明第１実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その４）である。
【図１５】（Ａ），（Ｂ）は、本発明第１実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その５）である。
【図１６】（Ａ），（Ｂ）は、本発明第１実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その６）である。
【図１７】（Ａ），（Ｂ）は、本発明第１実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その７）である。
【図１８】（Ａ），（Ｂ）は、本発明第１実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その８）である。
【図１９】（Ａ），（Ｂ）は、本発明第１実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その９）である。
【図２０】（Ａ），（Ｂ）は、本発明第１実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その１０）である。
【図２１】（Ａ），（Ｂ）は、本発明第１実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その１１）である。
【図２２】（Ａ），（Ｂ）は、本発明第１実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その１２）である。
【図２３】（Ｃ）は、本発明第１実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その１３）である。
【図２４】（Ａ），（Ｂ）は、本発明第１実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その１４）である。
【図２５】（Ｃ）は、本発明第１実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その１５）である。
【図２６】（Ａ），（Ｂ）は、本発明第１実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その１６）である。
【図２７】（Ｃ）は、本発明第１実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その１７）である。
【図２８】本発明第１実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その１８）である。
【図２９】本発明第１実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その１９）である。
【図３０】本発明第１実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その２０）である。
【図３１】（Ａ），（Ｂ）は、本発明第２実施例による製造方法により製造されるＳＯＮＯＳ型フラッシュメモリ集積回路装置の構成を示す図である。
【図３２】（Ａ），（Ｂ）は、図３１（Ａ），（Ｂ）のＳＯＮＯＳ型フラッシュメモリ集積回路装置の動作原理を説明する図である。
【図３３】（Ａ），（Ｂ）は、本発明第２実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その１）である。
【図３４】（Ａ），（Ｂ）は、本発明第２実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その２）である。
【図３５】（Ａ），（Ｂ）は、本発明第２実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その３）である。
【図３６】（Ａ），（Ｂ）は、本発明第２実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その４）である。
【図３７】（Ａ），（Ｂ）は、本発明第２実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その５）である。
【図３８】（Ａ），（Ｂ）は、本発明第２実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その６）である。
【図３９】（Ａ），（Ｂ）は、本発明第２実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その７）である。
【図４０】（Ａ），（Ｂ）は、本発明第２実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その８）である。
【図４１】（Ａ），（Ｂ）は、本発明第２実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その９）である。
【図４２】（Ａ），（Ｂ）は、本発明第２実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その１０）である。
【図４３】（Ａ），（Ｂ）は、本発明第２実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その１１）である。
【図４４】（Ａ），（Ｂ）は、本発明第２実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その１２）である。
【図４５】（Ｃ）は、本発明第２実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その１３）である。
【図４６】（Ａ），（Ｂ）は、本発明第２実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その１４）である。
【図４７】（Ａ），（Ｂ）は、本発明第３実施例による製造方法により製造されるＳＯＮＯＳ型フラッシュメモリ集積回路装置の構成を示す図である。
【図４８】（Ａ），（Ｂ）は、本発明第３実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その１）である。
【図４９】（Ａ），（Ｂ）は、本発明第３実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その２）である。
【図５０】（Ａ），（Ｂ）は、本発明第３実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その３）である。
【図５１】（Ａ），（Ｂ）は、本発明第３実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その４）である。
【図５２】（Ａ），（Ｂ）は、本発明第３実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図（その５）である。
【図５３】（Ａ），（Ｂ）は、本発明第４実施例による製造方法により製造されるＳＯＮＯＳ型フラッシュメモリ集積回路装置の構成を示す図である。
【図５４】（Ａ），（Ｂ）は、本発明第４実施例によるＳＯＮＯＳ型フラッシュメモリの動作を説明する図である。
【図５５】（Ａ），（Ｂ）は、本発明第４実施例によるＳＯＮＯＳ型フラッシュメモリ集積回路装置の製造工程を示す図である。
【図５６】（Ａ）〜（Ｃ）は、本発明第５実施例による積層ゲート型フラッシュメモリ集積回路装置の製造工程を示す図（その１）である。
【図５７】（Ｄ）〜（Ｆ）は、本発明第５実施例による積層ゲート型フラッシュメモリ集積回路装置の製造工程を示す図（その２）である。
【符号の説明】
２１、４１，６１，１０１，２０１ 基板
２１Ａ，２１Ｂ、６１Ａ，１０１Ｂ，２０１Ｂ ビット線拡散領域
２２，４２，６２，１０２，２０２ ＯＮＯ膜
２３，４３，６３，１０３，１０５，２０３，２０５ ゲート電極
６１Ｇ，１０１Ｇ１，１０１Ｇ２，１０１Ｇ３，２０１Ｇ１，２０１Ｇ２ 溝
１００Ａ，２００Ａ，３００Ａ，４００Ａ，５００Ａ メモリセル領域
１００Ｂ，２００Ｂ，３００Ｂ，４００Ｂ 周辺回路領域
１００Ｃ ポンピング回路領域
１０１Ｓ 素子分離絶縁膜
１０１ｔ 熱酸化膜
１０３Ａ，５０５Ａ ポリシリコン膜
１０３Ｂ，５０５Ｂ シリサイド膜
１０４，２０４ ゲート酸化膜
１０６ 熱酸化膜
１０７ キャパシタ電極
５０２ トンネル絶縁膜
５０３Ａ フローティングゲート電極
５０４ ＯＮＯ層間絶縁膜
Claims (9)
- 半導体基板上にメモリセル領域と周辺回路領域とを備えたメモリ集積回路装置の製造方法であって、
前記半導体基板上に、前記メモリセル領域に対応して第１の溝を形成する工程と、
前記半導体基板上に、前記周辺回路領域に対応して第２の溝を形成する工程とを含み、
前記第１の溝を形成する工程と前記第２の溝を形成する工程とは同時に実行され、
さらに前記メモリセル領域に、前記第１の溝を基準にメモリセルトランジスタを、前記周辺回路領域に、前記第２の溝を素子分離溝とした周辺回路トランジスタを形成する素子形成工程を含むことを特徴とするメモリ集積回路装置の製造方法。 - 第１の溝と前記第２の溝を形成する工程は、同一のマスクを使って実行されることを特徴とする請求項１記載のメモリ集積回路装置の製造方法。
- 前記素子形成工程は、前記周辺回路領域において前記第２の溝を素子分離絶縁パターンにより充填する工程と、前記半導体基板表面に第１の絶縁膜を、前記第１の絶縁膜が前記メモリセル領域において前記半導体基板表面および前記第１の溝の表面を連続して覆うように形成する工程と、前記第１の絶縁膜を、前記メモリセル領域を残して除去する工程と、前記半導体基板上に導電膜を、前記導電膜が前記メモリセル領域において前記第１の絶縁膜を覆うように、また前記周辺回路領域において前記第２の絶縁膜を覆うように形成する工程とを含むことを特徴とする請求項１または２記載のメモリ集積回路装置の製造方法。
- さらに前記導電膜を前記メモリセル領域、周辺回路領域において、同一のマスクを使ってパターニングし、前記メモリセル領域において第１のゲート電極を、前記周辺回路領域において第２のゲート電極を形成する工程を含むことを特徴とする請求項３記載のメモリ集積回路装置の製造方法。
- 前記第１の絶縁膜は窒化膜を含み電荷蓄積層を形成し、前記導電膜は、前記第１の絶縁膜に接して形成されることを特徴とする請求項１〜４のうち、いずれか一項記載のメモリ集積回路装置の製造方法。
- さらに、前記素子分離絶縁パターンの形成工程の後、前記第１の絶縁膜形成工程の前に、前記半導体基板表面に、前記メモリセル領域においては前記第１の溝を除いて、また前記周辺回路領域を除いて、第１導電型拡散領域を形成する工程を含むことを特徴とする請求項１〜５のうち、いずれか一項記載のメモリ集積回路装置の製造方法。
- さらに、前記素子分離絶縁パターンの形成工程の後、前記第１の絶縁膜の形成工程前に、前記第１の溝の底面に第１導電型の拡散領域を選択的に形成する工程を含むことを特徴とする、請求項１〜５のうち、いずれか一項記載のメモリ集積回路装置の製造方法。
- 前記メモリ集積回路装置は、前記半導体基板上にさらにポンピング回路領域を備え、前記半導体基板上に前記ポンピング回路領域に対応して第３の溝を、前記第１の溝を形成する工程および前記第２の溝を形成する工程と同時に、同一のマスクを使って形成する工程を含み、さらに前記ポンピング回路領域中、前記第３の溝にポンピングキャパシタを形成する工程を含むことを特徴とする請求項１〜７のうち、いずれか一項記載のメモリ集積回路装置の製造方法。
- さらに、前記第１の絶縁膜形成工程の後、前記導電膜の形成工程の前に、前記第１の絶縁膜を覆うように、別の導電膜を堆積する工程と、前記別の導電膜をエッチバックして、前記第１の溝の側壁面に、前記別の導電膜よりなる側壁絶縁膜を、フローティングゲート電極として形成する工程と、前記側壁絶縁膜を覆うように、別の絶縁膜を堆積する工程とを含み、前記導電膜は前記別の絶縁膜に接して形成されることを特徴とする請求項１〜４のうち、いずれか一項記載のメモリ集積回路装置の製造方法。
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