JP2009277782A - 半導体記憶装置および半導体記憶装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 118
- 238000004519 manufacturing process Methods 0.000 title claims description 29
- 239000000758 substrate Substances 0.000 claims abstract description 64
- 150000004767 nitrides Chemical class 0.000 claims abstract description 44
- 238000003860 storage Methods 0.000 claims abstract description 35
- 238000009792 diffusion process Methods 0.000 claims description 66
- 238000000059 patterning Methods 0.000 claims description 9
- 238000000034 method Methods 0.000 description 35
- 230000005684 electric field Effects 0.000 description 9
- 238000002347 injection Methods 0.000 description 7
- 239000007924 injection Substances 0.000 description 7
- 239000000463 material Substances 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000007772 electrode material Substances 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000005685 electric field effect Effects 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】ドレインディスターブ特性が満足できる半導体記憶装置を提供する。
【解決手段】溝24を有するP型半導体基板2と、前記P型半導体基板2の溝24を有しない部分の表面に形成されたN+拡散層4S、4Dと、ボトム酸化膜6、電荷蓄積窒化膜8およびトップ酸化膜10がこの順に形成され、前記溝24の側壁部および底部並びに前記N+拡散層4S、4Dの表面を覆うゲート膜12と、前記ゲート膜12のP型半導体基板2方向とは反対側の表面に形成されると共に、前記溝24を埋め込むように形成され、且つ前記溝24が連続する方向において格子状に形成されたゲート電極14と、を備える半導体記憶装置。
【選択図】図1
【解決手段】溝24を有するP型半導体基板2と、前記P型半導体基板2の溝24を有しない部分の表面に形成されたN+拡散層4S、4Dと、ボトム酸化膜6、電荷蓄積窒化膜8およびトップ酸化膜10がこの順に形成され、前記溝24の側壁部および底部並びに前記N+拡散層4S、4Dの表面を覆うゲート膜12と、前記ゲート膜12のP型半導体基板2方向とは反対側の表面に形成されると共に、前記溝24を埋め込むように形成され、且つ前記溝24が連続する方向において格子状に形成されたゲート電極14と、を備える半導体記憶装置。
【選択図】図1
Description
本発明は、半導体記憶装置および半導体記憶装置の製造方法に関し、特に、例えば、半導体不揮発性メモリへ利用可能な半導体記憶装置および該半導体記憶装置の製造方法に関する。
現在、半導体不揮発性メモリは、記憶情報の保持に電力が不要であることから、携帯電話等の低電力機器のメモリとして利用されている。
その一つに、SOI(Silicon On Insulater)基板上に形成されるFD(Full Depletion)型MOS(Metal−Oxide Semiconductor)FET(Feild Effect Transistor)の半導体装置が提案されている(例えば、特許文献1参照)。該半導体装置では、半導体基板の表面に窪みが形成され、この窪みにゲート電極の一部が埋め込まれている。
また、ボトム酸化膜、電荷蓄積窒化膜およびトップ酸化膜(ONO膜)の3層で構成されるゲート膜がゲート電極の底部に設けられている構造の半導体記憶装置が提案されている(例えば、特許文献2参照)。図10(A)に該従来における半導体記憶装置の平面図を、図10(B)に図10(A)における(X−X’部)の断面構造を示す。
この構造は、1トランジスタで2ビットの記憶が可能な不揮発性メモリであり、そのデータ記憶方法は以下の通りである。
図11(A)に示す通り、MOS−FETゲート膜112としてONO膜(ボトム酸化膜106、電荷蓄積窒化膜108およびトップ酸化膜110)を有し、該ONO膜の電荷蓄積窒化膜108のソース側N+拡散層104Sおよびドレイン側N+拡散層104Dの近傍にそれぞれ電子116が注入・捕獲される。具体的に、電荷蓄積窒化膜108への電子116注入は
1.ソース側N+拡散層104S、P型半導体基板102をグランド(GND)に接続し、一方ゲート電極114とドレイン側N+拡散層104Dに正電圧を印加する。
2.ソース側N+拡散層104Sとドレイン側N+拡散層104Dとの間に形成されるチャネル領域を走ってきた電子116が、ドレイン側N+拡散層104D近傍の横方向の強い電界により、高エネルギー状態(ホットエレクトロン)になる。
3.ゲート電極114付近にはたらく縦方向の電界に引き寄せられ、電荷蓄積窒化膜108に電子116が注入される。
この構造は、1トランジスタで2ビットの記憶が可能な不揮発性メモリであり、そのデータ記憶方法は以下の通りである。
図11(A)に示す通り、MOS−FETゲート膜112としてONO膜(ボトム酸化膜106、電荷蓄積窒化膜108およびトップ酸化膜110)を有し、該ONO膜の電荷蓄積窒化膜108のソース側N+拡散層104Sおよびドレイン側N+拡散層104Dの近傍にそれぞれ電子116が注入・捕獲される。具体的に、電荷蓄積窒化膜108への電子116注入は
1.ソース側N+拡散層104S、P型半導体基板102をグランド(GND)に接続し、一方ゲート電極114とドレイン側N+拡散層104Dに正電圧を印加する。
2.ソース側N+拡散層104Sとドレイン側N+拡散層104Dとの間に形成されるチャネル領域を走ってきた電子116が、ドレイン側N+拡散層104D近傍の横方向の強い電界により、高エネルギー状態(ホットエレクトロン)になる。
3.ゲート電極114付近にはたらく縦方向の電界に引き寄せられ、電荷蓄積窒化膜108に電子116が注入される。
この電荷蓄積窒化膜108のゲート電極114近傍への電子116注入により、電子注入状態を「1」、電子未注入状態を「0」としデータを区別する。「0」と「1」とのデータの読み取りは、情報を知りたい電荷蓄積窒化膜108に隣接されるソース側N+拡散層104S(GND)とドレイン側N+拡散層104D(正電圧)およびゲート電極114で正電圧印加を行うことで判別される。電子116が注入された電荷蓄積窒化膜108は電界効果により、その直下のチャネル領域の閾値は高くなる。
図11(B)および図11(C)に示す通り、ソース側N+拡散層104S側に電子116が存在する場合、ゲート電極114による電界は電荷蓄積窒化膜108にて終端し、電子116の存在は直下のチャネル領域に寄与する(低電子密度のチャネル118B)。一方、ドレイン側N+拡散層104D側に電子116が存在する場合、ドレイン電界により高電子密度のチャネル118Aが伸び、電子116の存在はチャネル領域に寄与しない。このため、電子116が注入された電荷蓄積窒化膜108下部のチャネル抵抗は高くなり、電流量は小さくなる。この電流量の大小により、「0」と「1」、つまり電子116の注入の有無が判別される。
図11(B)および図11(C)に示す通り、ソース側N+拡散層104S側に電子116が存在する場合、ゲート電極114による電界は電荷蓄積窒化膜108にて終端し、電子116の存在は直下のチャネル領域に寄与する(低電子密度のチャネル118B)。一方、ドレイン側N+拡散層104D側に電子116が存在する場合、ドレイン電界により高電子密度のチャネル118Aが伸び、電子116の存在はチャネル領域に寄与しない。このため、電子116が注入された電荷蓄積窒化膜108下部のチャネル抵抗は高くなり、電流量は小さくなる。この電流量の大小により、「0」と「1」、つまり電子116の注入の有無が判別される。
また上記判別は、MOS−FETの横方向電界がソース側N+拡散層104S近傍に比べてドレイン側N+拡散層104D近傍で強く、MOS−FETのソース−ドレイン間電流量がソース側抵抗に支配されることを利用している。
電子注入時の課題として、各種ディスターブ特性を満足しなければならない。
例えば、ドレインディスターブとは、書込み選択セル120とは別のセル(書込み非選択セル122)においてドレイン電圧を与えた時に書込みが行われてしまう現象である(図12(A)参照)。
耐性を満足するためには、図12(B)に示すように、(1)Vg=0V時において書込み時ドレイン側N+拡散層104Dに印加される電圧にて、ソース−ドレイン間でリーク電流が流れてしまう現象(以下、適宜「パンチスルー」と称する)の抑制が必要である。また、(2)P型半導体基板102とN+拡散層104S、104Dの接合リークの抑制が必要とされる。
(1)パンチスルーの抑制は、例えば、ゲート長を長くするなどソース−ドレイン間の距離を取る方法、トランジスタのP型半導体基板の濃度を濃くする方法等によって実現される。(2)P型半導体基板102とN+拡散層104S、104Dの接合リークを抑制するには、P型半導体基板102とN+拡散層104S、104Dを薄くすることによって実現できる。
特開2001−257357号公報
特開2004−172559号公報
例えば、ドレインディスターブとは、書込み選択セル120とは別のセル(書込み非選択セル122)においてドレイン電圧を与えた時に書込みが行われてしまう現象である(図12(A)参照)。
耐性を満足するためには、図12(B)に示すように、(1)Vg=0V時において書込み時ドレイン側N+拡散層104Dに印加される電圧にて、ソース−ドレイン間でリーク電流が流れてしまう現象(以下、適宜「パンチスルー」と称する)の抑制が必要である。また、(2)P型半導体基板102とN+拡散層104S、104Dの接合リークの抑制が必要とされる。
(1)パンチスルーの抑制は、例えば、ゲート長を長くするなどソース−ドレイン間の距離を取る方法、トランジスタのP型半導体基板の濃度を濃くする方法等によって実現される。(2)P型半導体基板102とN+拡散層104S、104Dの接合リークを抑制するには、P型半導体基板102とN+拡散層104S、104Dを薄くすることによって実現できる。
しかしながら、上述のような電荷蓄積層を有する半導体不揮発性メモリの微細化が進むと、ゲート寸法が縮小されゲート長を長く確保できなくなる。これに対して、P型半導体基板の濃度を濃くした場合には、P型半導体基板とN+拡散層の接合リークが増加する欠点がある。またP型半導体基板を薄くした場合には、パンチスルー耐性を確保できなくなり、ドレインディスターブ耐性を満足できなくなるという課題があった。
本発明は、前記問題点に鑑みなされたものであり、以下の目的を達成することを課題とする。即ち、本発明の目的は、ドレインディスターブ特性が満足できる半導体記憶装置およびその製造方法を提供することにある。
本発明者は鋭意検討した結果、下記の半導体記憶装置を用いることにより、上記問題を解決できることを見出し、上記目的を達成するに至った。
即ち、請求項1に記載の半導体記憶装置は、溝を有するP型半導体基板と、前記P型半導体基板の溝を有しない部分の表面に形成されたN+拡散層と、ボトム酸化膜、電荷蓄積窒化膜およびトップ酸化膜がこの順に形成され、前記溝の側壁部および底部並びに前記N+拡散層の表面を覆うゲート膜と、前記ゲート膜のP型半導体基板方向とは反対側の表面に形成されると共に、前記溝を埋め込むように形成され、且つ前記溝が連続する方向において格子状に形成されたゲート電極と、を備えることを特徴とする。
請求項1に記載の半導体記憶装置によると、ゲート膜はN+拡散層の表面(図2においては上側表面G1および側面G2)並びにP型半導体基板の溝における側壁部および底部(図2においては側壁部G3および底部G4)を覆うように形成されている。ゲート膜中の電荷蓄積窒化膜への電子の注入は、N+拡散層の近傍(図2においてはN+拡散層の側面G2付近)にて生じる。上記ゲート膜が形成されていることでゲート長が長く設定され、P型半導体基板中の濃度を濃くせずとも、前述のパンチスルーが抑制される。また、P型半導体基板の濃度を濃くする必要がないことから、P型半導体基板とN+拡散層との間で生じる接合リークが抑制される。
請求項2に記載の半導体記憶装置の製造方法は、P型半導体基板にパターニングによって溝を形成する溝形成工程と、前記P型半導体基板の溝を有しない部分の表面にN+拡散層を形成するN+拡散層形成工程と、前記溝の側壁部および底部並びに前記N+拡散層の表面を覆うよう、ボトム酸化膜、電荷蓄積窒化膜およびトップ酸化膜をこの順に形成してゲート膜を形成するゲート膜形成工程と、前記ゲート膜のP型半導体基板方向とは反対側の表面に、前記溝を埋め込み、且つ前記溝が連続する方向に格子状となるようにしてゲート電極を形成するゲート電極形成工程と、を経ることを特徴とする。
請求項2に記載の半導体記憶装置の製造方法によると、P型半導体基板の溝の側壁部および底部にゲート長の長いトランジスタを形成することができる。このため、P型半導体基板中の濃度を濃くせずとも、前述のパンチスルーが抑制され、またP型半導体基板の濃度を濃くする必要がないことからP型半導体基板とN+拡散層との間で生じる接合リークが抑制される半導体記憶装置が得られる。
本発明によれば、ドレインディスターブ特性が満足できる半導体記憶装置およびその製造方法を提供することができる。
以下に、本発明の半導体記憶装置、およびその製造方法を実施するための最良の形態について、図面により説明する。なお、重複する説明は省略する場合がある。
<半導体記憶装置>
本発明の半導体記憶装置を図1(A)および図1(B)に示す。尚、図1(A)は、本発明の半導体記憶装置の平面図であり、図1(B)は図1(A)における(X−X’部)の断面図である。
本発明の半導体記憶装置は、溝24を有するP型半導体基板2と、前記P型半導体基板2の溝24を有しない部分の表面に形成されたソース側N+拡散層4Sおよびドレイン側N+拡散層4Dと、ボトム酸化膜6、電荷蓄積窒化膜8およびトップ酸化膜10がこの順に形成され、前記溝24の側壁部および底部並びに前記N+拡散層4S、4Dの表面を覆うゲート膜12と、前記ゲート膜12のP型半導体基板2方向とは反対側の表面に形成されると共に、前記溝24を埋め込むように形成され、かつ前記溝24が連続する方向(図1(A)における上下方向)において格子状に形成されたゲート電極14と、を備えることを特徴とする。P型半導体基板2の溝24における側壁部と底部とでチャネル領域が形成され、またソース側N+拡散層4Sおよびドレイン側N+拡散層4Dでトランジスタが形成されている。
以下に、本発明の半導体記憶装置の情報記録方法について記載する。
本発明の半導体記憶装置を図1(A)および図1(B)に示す。尚、図1(A)は、本発明の半導体記憶装置の平面図であり、図1(B)は図1(A)における(X−X’部)の断面図である。
本発明の半導体記憶装置は、溝24を有するP型半導体基板2と、前記P型半導体基板2の溝24を有しない部分の表面に形成されたソース側N+拡散層4Sおよびドレイン側N+拡散層4Dと、ボトム酸化膜6、電荷蓄積窒化膜8およびトップ酸化膜10がこの順に形成され、前記溝24の側壁部および底部並びに前記N+拡散層4S、4Dの表面を覆うゲート膜12と、前記ゲート膜12のP型半導体基板2方向とは反対側の表面に形成されると共に、前記溝24を埋め込むように形成され、かつ前記溝24が連続する方向(図1(A)における上下方向)において格子状に形成されたゲート電極14と、を備えることを特徴とする。P型半導体基板2の溝24における側壁部と底部とでチャネル領域が形成され、またソース側N+拡散層4Sおよびドレイン側N+拡散層4Dでトランジスタが形成されている。
以下に、本発明の半導体記憶装置の情報記録方法について記載する。
図1に示す構造は、1トランジスタで2ビットの記憶が可能な不揮発性メモリである。
図2に示す通り、ゲート膜12としてボトム酸化膜6、電荷蓄積窒化膜8およびトップ酸化膜10を含む積層構造(ONO膜:Oxide Nitride Oxide)を有し、該ONO膜の電荷蓄積窒化膜8のソース側N+拡散層4Sおよびドレイン側N+拡散層4Dの近傍(図2におけるN+拡散層側面近傍G2)にそれぞれ電子16が注入・捕獲される。具体的に、電荷蓄積窒化膜8への電子16注入は
1.ソース側N+拡散層4S、P型半導体基板2をグランド(GND)に接続し、一方ゲート電極14とドレイン側N+拡散層4Dに正電圧を印加する。
2.ソース側N+拡散層4Sとドレイン側N+拡散層4Dとの間に形成されるチャネル領域を走ってきた電子16が、ドレイン側N+拡散層4D近傍の横方向の強い電界により、高エネルギー状態(ホットエレクトロン)になる。
3.ゲート電極14付近にはたらく縦方向の電界に引き寄せられ、電荷蓄積窒化膜8のN+拡散層側面近傍G2に電子16が注入される。
図2に示す通り、ゲート膜12としてボトム酸化膜6、電荷蓄積窒化膜8およびトップ酸化膜10を含む積層構造(ONO膜:Oxide Nitride Oxide)を有し、該ONO膜の電荷蓄積窒化膜8のソース側N+拡散層4Sおよびドレイン側N+拡散層4Dの近傍(図2におけるN+拡散層側面近傍G2)にそれぞれ電子16が注入・捕獲される。具体的に、電荷蓄積窒化膜8への電子16注入は
1.ソース側N+拡散層4S、P型半導体基板2をグランド(GND)に接続し、一方ゲート電極14とドレイン側N+拡散層4Dに正電圧を印加する。
2.ソース側N+拡散層4Sとドレイン側N+拡散層4Dとの間に形成されるチャネル領域を走ってきた電子16が、ドレイン側N+拡散層4D近傍の横方向の強い電界により、高エネルギー状態(ホットエレクトロン)になる。
3.ゲート電極14付近にはたらく縦方向の電界に引き寄せられ、電荷蓄積窒化膜8のN+拡散層側面近傍G2に電子16が注入される。
この電荷蓄積窒化膜8のゲート電極14近傍への電子16注入により、電子注入状態を「1」、電子未注入状態を「0」としデータを区別する。「0」と「1」とのデータの読み取りは、情報を知りたい電荷蓄積窒化膜8に隣接されるソース側N+拡散層4S(GND)とドレイン側N+拡散層4D(正電圧)およびゲート電極14で正電圧印加を行うことで判別される。電子16が注入された電荷蓄積窒化膜8は電界効果により、その直下のチャネル領域の閾値は高くなる。
ソース側N+拡散層4S側に電子16が存在する場合、ゲート電極14による電界は電荷蓄積膜8にて終端し、電子16の存在は直下のチャネル領域に寄与する。一方、ドレイン側N+拡散層4D側に電子16が存在する場合、ドレイン電界により高電子密度のチャネルが伸び、電子16の存在はチャネル領域に寄与しない。このため、電子16が注入された電荷蓄積窒化膜8下部のチャネル抵抗は高くなり、電流量は小さくなる。この電流量の大小により、「0」と「1」、つまり電子16の注入の有無が判別される。
ソース側N+拡散層4S側に電子16が存在する場合、ゲート電極14による電界は電荷蓄積膜8にて終端し、電子16の存在は直下のチャネル領域に寄与する。一方、ドレイン側N+拡散層4D側に電子16が存在する場合、ドレイン電界により高電子密度のチャネルが伸び、電子16の存在はチャネル領域に寄与しない。このため、電子16が注入された電荷蓄積窒化膜8下部のチャネル抵抗は高くなり、電流量は小さくなる。この電流量の大小により、「0」と「1」、つまり電子16の注入の有無が判別される。
ここで、本発明の半導体記憶装置において、ゲート膜12はN+拡散層4S、4Dの表面(図2における上側表面G1および側面G2)並びにP型半導体基板2の溝24における側壁部G3および底部G4を覆うように形成されている。ゲート膜12中の電荷蓄積窒化膜8への電子16の注入は、N+拡散層4S、4Dの近傍(N+拡散層4S、4Dの側面G2付近)にて生じる。上記ゲート膜12が形成されていることでゲート長が長く設定され、P型半導体基板2中の濃度を濃くせずとも、パンチスルーが抑制される。また、P型半導体基板2の濃度を濃くする必要がないことから、P型半導体基板2とN+拡散層4S、4Dとの間で生じる接合リークが抑制される。
なお、本実施形態では、単一素子(半導体不揮発性記憶装置)の形態について説明したが、これに限らず、通常、アレイ化して適応させることができる。
また、本実施形態は、限定的に解釈されるものではなく、本発明の要件を満足する範囲内で実現可能であることは、言うまでもない。
また、本実施形態は、限定的に解釈されるものではなく、本発明の要件を満足する範囲内で実現可能であることは、言うまでもない。
<半導体記憶装置の製造方法>
本発明の半導体記憶装置の製造方法は、P型半導体基板にパターニングによって溝を形成する<1>溝形成工程と、前記P型半導体基板の溝を有しない部分の表面にN+拡散層を形成する<2>N+拡散層形成工程と、前記溝の側壁部および底部並びに前記N+拡散層の表面を覆うよう、ボトム酸化膜、電荷蓄積窒化膜およびトップ酸化膜をこの順に形成してゲート膜を形成する<3>ゲート膜形成工程と、前記ゲート膜のP型半導体基板方向とは反対側の表面に、前記溝を埋め込み、且つ前記溝が連続する方向に格子状となるようにゲート電極を形成する<4>ゲート電極形成工程と、を経ることを特徴とする。
以下に、各工程の説明を、図3〜図9に基づいて説明する。
本発明の半導体記憶装置の製造方法は、P型半導体基板にパターニングによって溝を形成する<1>溝形成工程と、前記P型半導体基板の溝を有しない部分の表面にN+拡散層を形成する<2>N+拡散層形成工程と、前記溝の側壁部および底部並びに前記N+拡散層の表面を覆うよう、ボトム酸化膜、電荷蓄積窒化膜およびトップ酸化膜をこの順に形成してゲート膜を形成する<3>ゲート膜形成工程と、前記ゲート膜のP型半導体基板方向とは反対側の表面に、前記溝を埋め込み、且つ前記溝が連続する方向に格子状となるようにゲート電極を形成する<4>ゲート電極形成工程と、を経ることを特徴とする。
以下に、各工程の説明を、図3〜図9に基づいて説明する。
<1>溝形成工程
本発明の半導体記憶装置の製造方法は、図3(A)および図3(B)に示すように、P型半導体基板にパターニングによって溝を形成する溝形成工程を含む。尚、図3(A)は、本発明の半導体記憶装置の製造方法における溝形成工程を示す平面図であり、図3(B)は図3(A)における(X−X’部)の断面図である。
まず、P型半導体基板2としては、例えば、SOI基板(Si基板と表面Si層の間にSiO2を挿入した構造の基板)やSi基板等を用いることができる。
本発明の半導体記憶装置の製造方法は、図3(A)および図3(B)に示すように、P型半導体基板にパターニングによって溝を形成する溝形成工程を含む。尚、図3(A)は、本発明の半導体記憶装置の製造方法における溝形成工程を示す平面図であり、図3(B)は図3(A)における(X−X’部)の断面図である。
まず、P型半導体基板2としては、例えば、SOI基板(Si基板と表面Si層の間にSiO2を挿入した構造の基板)やSi基板等を用いることができる。
溝24を形成するためのパターニングの方法としては、フォトエッチング等の公知の技術を用いることができる。
具体的には、まずP型半導体基板2表面に、マスクとして酸化膜32および窒化膜34を積層する。次いでフォトエッチング操作を施すことによってマスクが形成されていない部分に溝24が形成される。
具体的には、まずP型半導体基板2表面に、マスクとして酸化膜32および窒化膜34を積層する。次いでフォトエッチング操作を施すことによってマスクが形成されていない部分に溝24が形成される。
上記酸化膜32としては、例えば熱酸化膜、およびCVD酸化膜等を用いることができ、また窒化膜34としては、CVD窒化膜等を用いることができる。
尚、形成された溝24には、結晶性回復、その後の酸化膜埋込時の不純物の進入、およびプラズマダメージ軽減との観点から、溝24の側壁部および底部に犠牲酸化処理を施すことが好ましい。該犠牲酸化処理の方法としては、熱酸化が挙げられる。
また、トランジスタの閾値電圧Vtを決める観点から、P型インプラ処理を施して不純物を注入することが好ましい。P型インプラ処理の方法としては、イオン注入が挙げられる。尚、前記不純物としては、例えばB+、BF2 +等が挙げられる。
<2>N+拡散層形成工程
本発明の半導体記憶装置の製造方法は、図4〜図6に示すように、前記P型半導体基板の溝を有しない部分の表面にN+拡散層を形成するN+拡散層形成工程を含む。
本発明の半導体記憶装置の製造方法は、図4〜図6に示すように、前記P型半導体基板の溝を有しない部分の表面にN+拡散層を形成するN+拡散層形成工程を含む。
図4(A)は、本発明の半導体記憶装置の製造方法において溝24を酸化膜36で埋め込む際の状態を示す平面図であり、図4(B)は図4(A)における(X−X’部)の断面図である。
前記溝形成工程によって溝24が形成されたP型半導体基板2においては、図4(A)および図4(B)に示されるとおり、形成された溝24を酸化膜36で埋め込み、更に該酸化膜36をCMP(Chemical Mechanical Polishing/化学機械研磨法)等の公知の方法によって平坦化処理を施す。
上記酸化膜36としては、例えばCVD酸化膜等を用いることができる。
前記溝形成工程によって溝24が形成されたP型半導体基板2においては、図4(A)および図4(B)に示されるとおり、形成された溝24を酸化膜36で埋め込み、更に該酸化膜36をCMP(Chemical Mechanical Polishing/化学機械研磨法)等の公知の方法によって平坦化処理を施す。
上記酸化膜36としては、例えばCVD酸化膜等を用いることができる。
図5(A)は、本発明の半導体記憶装置の製造方法において窒化膜34を除去する際の状態を示す平面図であり、図5(B)は図5(A)における(X−X’部)の断面図である。
溝24に酸化膜36が形成されたP型半導体基板2においては、図5(A)および図5(B)に示されるとおり、窒化膜34を除去する。
上記窒化膜34を除去する方法としては、例えば熱リン酸などによるWetエッチング、およびドライエッチング等を用いることができる。
溝24に酸化膜36が形成されたP型半導体基板2においては、図5(A)および図5(B)に示されるとおり、窒化膜34を除去する。
上記窒化膜34を除去する方法としては、例えば熱リン酸などによるWetエッチング、およびドライエッチング等を用いることができる。
図6(A)は、本発明の半導体記憶装置の製造方法においてN+拡散層4S、4Dを形成する際の状態を示す平面図であり、図6(B)は図6(A)における(X−X’部)の断面図である。
窒化膜34が除去されたP型半導体基板2においては、図6(A)および図6(B)に示されるとおり、N型インプラ処理を施して不純物を注入することによりN+拡散層4S、4Dを形成する。N型インプラ処理の方法としては、イオン注入が挙げられる。尚、前記不純物としては、例えばP+,As+等が挙げられる。
窒化膜34が除去されたP型半導体基板2においては、図6(A)および図6(B)に示されるとおり、N型インプラ処理を施して不純物を注入することによりN+拡散層4S、4Dを形成する。N型インプラ処理の方法としては、イオン注入が挙げられる。尚、前記不純物としては、例えばP+,As+等が挙げられる。
次いで、表面に形成されている酸化膜32および酸化膜36を除去する。
上記酸化膜32および36を除去する方法としては、例えばフッ酸によるWetエッチング、およびドライエッチング等を用いることができる。
上記酸化膜32および36を除去する方法としては、例えばフッ酸によるWetエッチング、およびドライエッチング等を用いることができる。
<3>ゲート膜形成工程
本発明の半導体記憶装置の製造方法は、図7に示すように、前記溝の側壁部および底部並びに前記N+拡散層の表面を覆うよう、ボトム酸化膜、電荷蓄積窒化膜およびトップ酸化膜をこの順に形成してゲート膜を形成するゲート膜形成工程を含む。
図7(A)は、本発明の半導体記憶装置の製造方法においてゲート膜形成工程を示す平面図であり、図7(B)は図7(A)における(X−X’部)の断面図である。
本発明の半導体記憶装置の製造方法は、図7に示すように、前記溝の側壁部および底部並びに前記N+拡散層の表面を覆うよう、ボトム酸化膜、電荷蓄積窒化膜およびトップ酸化膜をこの順に形成してゲート膜を形成するゲート膜形成工程を含む。
図7(A)は、本発明の半導体記憶装置の製造方法においてゲート膜形成工程を示す平面図であり、図7(B)は図7(A)における(X−X’部)の断面図である。
ゲート膜12は、公知の技術により、まず、例えばSiO2からなるボトム酸化膜6を形成し、ボトム酸化膜6の表面上に例えばSiNからなる電荷蓄積窒化膜8を形成した後、電荷蓄積窒化膜8の表面上に例えばSiO2からなるトップ酸化膜10形成することで、積層構造(ONO:Oxide Nitride Oxide)として得られる。
ゲート膜12の膜厚は、電荷の読み取り判断が容易に実現できるようにするため、ボトム酸化膜6の膜厚を0.0065μm以上とし、トップ酸化膜10を0.0065μm以上とすることが好ましい。
また、ボトム酸化膜6は公知の酸化技術により膜を形成し、電荷蓄積窒化膜8はCDVにより膜を形成し、トップ酸化膜10は酸化、もしくはCDVにより形成することができる。
ゲート膜12の膜厚は、電荷の読み取り判断が容易に実現できるようにするため、ボトム酸化膜6の膜厚を0.0065μm以上とし、トップ酸化膜10を0.0065μm以上とすることが好ましい。
また、ボトム酸化膜6は公知の酸化技術により膜を形成し、電荷蓄積窒化膜8はCDVにより膜を形成し、トップ酸化膜10は酸化、もしくはCDVにより形成することができる。
<4>ゲート電極形成工程
本発明の半導体記憶装置の製造方法は、図8〜図9に示すように、前記ゲート膜のP型半導体基板方向とは反対側の表面に、前記溝を埋め込み、且つ前記溝が連続する方向に格子状となるようにゲート電極を形成するゲート電極形成工程を含む。
本発明の半導体記憶装置の製造方法は、図8〜図9に示すように、前記ゲート膜のP型半導体基板方向とは反対側の表面に、前記溝を埋め込み、且つ前記溝が連続する方向に格子状となるようにゲート電極を形成するゲート電極形成工程を含む。
図8(A)は、本発明の半導体記憶装置の製造方法において、全面にゲート電極14(ゲート電極用材料からなる層)を形成する際の状態を示す平面図であり、図8(B)は図8(A)における(X−X’部)の断面図である。
ゲート膜12が形成されたP型半導体基板2には、全面にわたってゲート電極用材料からなる層が形成される。前記ゲート電極用材料としては、ポリシリコン、ポリサイド、(WSi/Poly−Si)等が挙げられる。
ゲート電極用材料からなる層はCDVにより形成することができる。
ゲート膜12が形成されたP型半導体基板2には、全面にわたってゲート電極用材料からなる層が形成される。前記ゲート電極用材料としては、ポリシリコン、ポリサイド、(WSi/Poly−Si)等が挙げられる。
ゲート電極用材料からなる層はCDVにより形成することができる。
図9(A)は、本発明の半導体記憶装置の製造方法において、ゲート電極用材料からなる層をパターニングしてゲート電極を形成する際の状態を示す平面図であり、図9(B)は図9(A)における(X−X’部)の断面図を、図9(C)は図9(A)における(Y−Y’部)の断面図を表す。
上記のようにして形成されたゲート電極用材料をパターニングすることによってゲート電極14が形成される。
まず、ゲート電極用材料からなる層の表面にマスク材(不図示)を形成する。ゲート電極14は、公知のフォトエッチング等の方法でパターニングすることにより形成される。
まず、ゲート電極用材料からなる層の表面にマスク材(不図示)を形成する。ゲート電極14は、公知のフォトエッチング等の方法でパターニングすることにより形成される。
このような工程を経て製造された半導体記憶装置は、P型半導体基板の溝の側壁部および底部にゲート長の長いトランジスタを形成することができる。このため、P型半導体基板中の濃度を濃くせずとも、前述のパンチスルーが抑制され、またP型半導体基板の濃度を濃くする必要がないことからP型半導体基板とN+拡散層との間で生じる接合リークが抑制される半導体記憶装置が得られる。
2,102 P型半導体基板
4S,4D,104S,104D N+拡散層
6,106 ボトム酸化膜
8,108 電荷蓄積窒化膜
10,110 トップ酸化膜
12,112 ゲート膜
14,114 ゲート電極
16,116 電子
24 溝
32 酸化膜
34 窒化膜
36 酸化膜
118A 高電子密度のチャネル
118B 低電子密度のチャネル
120 書込み選択セル
122 書込み非選択セル
4S,4D,104S,104D N+拡散層
6,106 ボトム酸化膜
8,108 電荷蓄積窒化膜
10,110 トップ酸化膜
12,112 ゲート膜
14,114 ゲート電極
16,116 電子
24 溝
32 酸化膜
34 窒化膜
36 酸化膜
118A 高電子密度のチャネル
118B 低電子密度のチャネル
120 書込み選択セル
122 書込み非選択セル
Claims (2)
- 溝を有するP型半導体基板と、
前記P型半導体基板の溝を有しない部分の表面に形成されたN+拡散層と、
ボトム酸化膜、電荷蓄積窒化膜およびトップ酸化膜がこの順に形成され、前記溝の側壁部および底部並びに前記N+拡散層の表面を覆うゲート膜と、
前記ゲート膜のP型半導体基板方向とは反対側の表面に形成されると共に、前記溝を埋め込むように形成され、且つ前記溝が連続する方向において格子状に形成されたゲート電極と、
を備えることを特徴とする半導体記憶装置。 - P型半導体基板にパターニングによって溝を形成する溝形成工程と、
前記P型半導体基板の溝を有しない部分の表面にN+拡散層を形成するN+拡散層形成工程と、
前記溝の側壁部および底部並びに前記N+拡散層の表面を覆うよう、ボトム酸化膜、電荷蓄積窒化膜およびトップ酸化膜をこの順に形成してゲート膜を形成するゲート膜形成工程と、
前記ゲート膜のP型半導体基板方向とは反対側の表面に、前記溝を埋め込み、且つ前記溝が連続する方向に格子状となるようにゲート電極を形成するゲート電極形成工程と、
を経ることを特徴とする半導体記憶装置の製造方法。
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WO2010047182A1 (ja) * | 2008-10-22 | 2010-04-29 | コニカミノルタオプト株式会社 | 駆動装置及び撮像装置 |
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-
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- 2008-05-13 JP JP2008126063A patent/JP2009277782A/ja active Pending
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