JP2009049182A

JP2009049182A - 不揮発性半導体記憶素子

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Publication number: JP2009049182A
Application number: JP2007213726A
Authority: JP
Inventors: Masahito Taki; 雅人滝
Original assignee: Toyota Motor Corp
Current assignee: Toyota Motor Corp
Priority date: 2007-08-20
Filing date: 2007-08-20
Publication date: 2009-03-05

Abstract

【課題】単層薄膜のゲート用半導体層を有し、データ保持性を改善した不揮発性半導体記憶素子を提供することを課題とする。
【解決手段】
メモリセル部ａは、ソースＮ＋層４、ドレインＮ＋層５、及びゲート酸化膜６ａ上に形成されるフローティングゲート７ａを備える。コントロールゲート部ｂは、メモリセル部ａと共通のＰ型の半導体層内に形成されるＮウェル層２３内に形成され、ゲート酸化膜６ｂを介してＮウェル層２３に容量結合されるフローティングゲート７ｂを備える。メモリセル部ａとコントロールゲート部ｂは、素子分離層３０によって絶縁分離される。フローティングゲート７ａに電子が保持されている場合は、非読み出し時に、メモリセル部ａのバックゲート、Ｎウェル層２３、及びソースＮ＋層４に負電圧を印加する。これにより、ゲート酸化膜６のエネルギーバンドの傾きを抑え、トンネル電流を抑制してデータの保持性を向上させる。
【選択図】図１

Description

本発明は、単層のゲート用半導体層を有する断面構造の不揮発性半導体記憶素子に関する。

従来より、単層のゲート用半導体層を有する断面構造のＥＥＰＲＯＭ(Electrically Erasable and Programmable Read Only Memory)セルが開発されている。このようなＥＥＰＲＯＭは、ゲート用半導体層が単層で済むため、複雑な製造プロセスが不要で、一般的なＣＭＯＳ(Complementary Metal Oxide Silicon)プロセスで簡単に製造でき、また、データ消去等の動作が一般的なスタック型のＥＥＰＲＯＭやフラッシュメモリと同一であることから、アナログ回路におけるトリミングやＲＦ(Radio Frequency)タグにおける記憶装置として広く利用されている（例えば、特許文献１参照）。
特許第２５９６６９５号公報

ところで、このような単層のゲート用半導体層を用いる記憶素子では、記憶素子のゲート酸化膜をメモリ駆動用のＣＭＯＳのゲート酸化膜と共通化すると製造プロセスのコストを抑えることができる。このため、ディープサブミクロン以降のＣＭＯＳでは、ゲート酸化膜の膜厚は１０ｎｍ以下になっている。ゲート酸化膜の膜厚とリーク電流には大きな相関関係があり、膜厚が８ｎｍ以下になるとリーク電流が顕著になるという課題がある。

そこで、本発明は、単層で膜厚の薄いゲート用半導体層を有し、製造プロセスの簡略化を図るとともに、データの保持性を改善した不揮発性半導体記憶素子を提供することを目的とする。

本発明の一局面の不揮発性半導体記憶素子は、半導体層の第１領域上に第１絶縁層を介して形成されるフローティングゲートを有するＭＯＳトランジスタで構成される第１素子と、前記半導体層の第２領域上に第２絶縁層を介して容量結合されるとともに、前記フローティングゲートと一体的に形成される結合層を有する第２素子と、前記半導体層を前記第１領域及び前記第２領域に絶縁分離する素子分離層と、前記フローティングゲートに電荷が保持されている場合における非読み出し時に、前記第１素子の前記第１絶縁層に生じる電位差が所定値以下となるように、前記第１素子及び前記第２素子を制御する制御手段とを備える。

また、前記半導体層は、ＳＯＩ基板の酸化層の上に形成される半導体層であり、前記素子分離層は、前記酸化層の上に形成されることにより、前記半導体層を前記第１領域及び前記第２領域に絶縁分離してもよい。

また、前記制御手段は、前記第１素子のバックゲート、前記第１素子のソース、及び、前記第２素子の前記第２領域の半導体層の各々に所定の電圧を印加してもよい。

本発明によれば、単層で膜厚の薄いゲート用半導体層を用いつつ、製造プロセスの簡略化を図るとともに、データの保持性を改善した不揮発性半導体記憶素子を提供できるという特有の効果が得られる。

以下、本発明の不揮発性半導体記憶素子を適用した実施の形態について説明する。

［実施の形態１］
図１は、実施の形態１の不揮発性半導体素子の構成を示す平面図である。図２は、図１に示す不揮発性半導体素子の断面構造を示す図である。

図１に示すように、本実施の形態の不揮発性半導体記憶素子は、メモリセル部ａ、及びコントロールゲート部ｂの２つの素子を含む。これら２つの素子（ａ、ｂ）の断面構造は、それぞれ、図２（ａ）及び（ｂ）に示す通りである。

図２（ａ）及び（ｂ）に示すように、各素子は、Ｐ型の半導体基板１の上に形成される。この半導体基板１は、不純物（典型的には、ボロン（Ｂ））の注入によって導電型がＰ型にされたシリコン層であればよい。

埋め込み酸化層２は、半導体基板１の上に形成される。この埋め込み酸化層２は、絶縁層（ＢＯＸ層）として用いられる酸化層であり、この埋め込み酸化層２の上には、Ｐ型の半導体層が形成されている。半導体基板１、埋め込み酸化層２、及びＰ型の半導体層の積層体としては、例えば、ＳＯＩ(Silicon On Insulator)構造の半導体基板を用いることができる。

「メモリセル部」
図１及び図２（ａ）に示すように、メモリセル部ａは、Ｐ型の半導体層内に形成されるＰウェル層３内に形成され、ソースＮ＋層４、ドレインＮ＋層５、ゲート酸化膜６ａ、フローティングゲート７ａ、サイドウォール８ａ、ＬＤＤ(Lightly Doped Drain)・Ｎ層９、ウェルコンタクト用Ｐ＋層１０、及びフィールド酸化膜１１ａを備える。

ソースＮ＋層４及びドレインＮ＋層５は、Ｐウェル層３の表面に互いに離間して形成される。これらの層は、Ｐウェル層３の表面から不純物（典型的にはホスフィン（Ｐ））を注入することにより、Ｎ＋型にされる。

ゲート酸化膜６ａは、Ｐウェル層３の表面のソースＮ＋層４とドレインＮ＋層５との間に、一対のＬＤＤ・Ｎ層９を介して形成されるシリコン酸化膜で構成される。このゲート酸化膜６ａは、例えば、熱酸化法によって形成することができる。

フローティングゲート７ａは、ゲート酸化膜６ａの上に形成され、例えば、ポリシリコン層によって構成される。このポリシリコン層は、例えば、ＣＶＤ法によって形成することができる。

フローティングゲート７ａの両側部からＬＤＤ・Ｎ層９の上面にわたる領域には、一対のサイドウォール８ａが形成される。このサイドウォール８ａは、シリコン酸化膜で構成され、このシリコン酸化膜は、ゲート絶縁膜６ａと同一材料であってもよい。また、このサイドウォール８ａは、例えば、フローティングゲート７ａを形成した後に、このフローティングゲート７ａの上面及び両側面とＬＤＤ・Ｎ層９の表面とにわたる領域にシリコン酸化膜を成膜し、その後、成膜したシリコン酸化膜をフローティングゲート７ａの上面が表出するまでエッチングすることによってフローティングゲート７ａの両側面に形成される。

ウェルコンタクト用Ｐ＋層１０は、Ｐウェル層３の表面から不純物（典型的にはボロン（Ｂ））を注入してＰ＋型にすることによって形成される。

フィールド酸化膜１１ａは、絶縁分離用に形成される酸化膜であり、例えば、局所酸化法（ＬＯＣＯＳ）によって形成される。このフィールド酸化膜１１ａは、一点鎖線で示すＰウェル層３によって規定される領域内では、ソースＮ＋層４、ドレインＮ＋層５、ゲート酸化膜６ａ、フローティングゲート７ａ、サイドウォール８ａ、ＬＤＤ・Ｎ層９、及びウェルコンタクト用Ｐ＋層１０が後に形成される領域を除くすべての領域に形成されればよい。

以上のように、このメモリセル部ａは、一般的なＮ型のＭＯＳトランジスタと同一の構成である。

「コントロールゲート部」
図１及び図２（ｂ）に示すように、コントロールゲート部ｂは、メモリセル部ａと共通のＰ型の半導体層内に形成されるＮウェル層２３内に形成され、コントロールゲートＰ＋層２４、ウェルコンタクト用Ｎ＋層２５、ゲート酸化膜６ｂ、フローティングゲート７ｂ、サイドウォール８ｂ、及びフィールド酸化膜１１ｂを備える。

Ｎウェル層２３は、Ｐ型の半導体層に不純物（典型的にはホスフィン（Ｐ））を注入することにより、Ｎ＋型にされる。

ゲート酸化膜６ｂ、フローティングゲート７ｂ、サイドウォール８ｂ、フィールド酸化膜１１ｂは、メモリセル部ａのゲート酸化膜６ａ、フローティングゲート７ａ、サイドウォール８ａ、フィールド酸化膜１１ａとそれぞれ同一の膜で構成される。このうち、フローティングゲート７ｂは、図１に示すように、メモリセル部ａのフローティングゲート７ａと一体的に形成される。

また、フィールド酸化膜１１ｂは、符号２３で示す一点鎖線で示す領域内では、コントロールゲートＰ＋層２４、ウェルコンタクト用Ｎ＋層２５、ゲート酸化膜６ｂ、フローティングゲート７ｂ、及びサイドウォール８ｂが形成される領域を除くすべての領域に形成される。

なお、フィールド酸化膜１１ｂは、メモリセル部ａのフィールド酸化膜１１ａと一体的に形成されるとともに、図１に一点鎖線で示すＰウェル層３及びＮウェル層２３が形成される領域以外の領域にも一体的に形成されてもよい。

コントロールゲートＰ＋層２４は、ゲート酸化膜６ｂの両側におけるＮウェル層２３の表面に形成され、例えば、Ｎウェル層２３の表面から不純物（典型的にはボロン（Ｂ））を注入することによって形成される。

ウェルコンタクト用Ｎ＋層２５は、片方のコントロールゲートＰ＋層２４と、フィールド酸化膜１１ｂとの間におけるＮウェル層２３の表面に不純物（典型的にはホスフィン（Ｐ））を注入することによって形成される。

以上のように、コントロールゲート部ｂは、一般的なＰ型のＭＯＳキャパシタと同一の構成である。

「素子分離層３０」
メモリセル部ａとコントロールゲート部ｂとは、酸化層によって構成される素子分離層３０により互いに絶縁分離される。

この素子分離層３０は、Ｐウェル層３及びＮウェル層２３がそれぞれ形成される領域（図１に一点鎖線で示す領域）を所定の幅で囲み、埋め込み酸化層２まで到達する深さ（膜厚）を有する酸化層によって構成される。すなわち、素子分離層３０は、埋め込み酸化層２の上に形成される。この素子分離層３０は、フィールド酸化膜１１ａ及び１１ｂと同一材料で構成してもよい。また、その製造工程は、フィールド酸化膜１１ａ及び１１ｂと同一であってもよいし、別であってもよい。

なお、説明の便宜上、図１には、メモリセル部ａとコントロールゲート部ｂとを一組しか示さないが、実際には、メモリセル部ａ及びコントロールゲート部ｂを含む不揮発性半導体記憶素子はマトリクス状に多数配列される。

「等価回路」
図３は、本実施の形態の不揮発性半導体記憶素子の等価回路を示す図である。この等価回路図に示すように、不揮発性半導体記憶素子は、メモリセル部ａ及びコントロールゲート部ｂのフローティングゲート７ａ及び７ｂを中心に、メモリセル部ａを構成するＮＭＯＳトランジスタとコントロールゲート部ｂを構成するＰＭＯＳキャパシタとを接続した構成である。

なお、フローティングゲート７ａ及び７ｂの電位は、コントロールゲート部ｂのフローティングゲート７ｂの電位を制御することによって制御される。なお、フローティングゲート７ａ及び７ｂを一体として表す場合には、フローティングゲート７と記す。

メモリセル部ａのバックゲートは、接地電位に保持される端子Ａと、所定の負電圧に保持される端子Ｂとに切り替え接続可能なスイッチ４０に接続されている。

また、コントロールゲート部ｂのＮウェル層２３は、所定の正電圧（例えば、５Ｖ）を印加するための端子Ｃと、所定の負電圧を印加するための端子Ｂとに切り替え可能なスイッチ５０に接続されている。

スイッチ４０及び５０は、制御回路６０によって切り替えられるように構成される。

ここで、フローティングゲート７ａ及び７ｂの各々の電位は、Ｐウェル層３とフローティングゲート７ａとの間の静電容量（以下、第１静電容量）及びＮウェル層２３とフローティングゲート７ｂとの間の静電容量（以下、第２静電容量）の比によって決まる。

ここで、第２静電容量の値を第１静電容量の合成容量に対して十分に大きく（例えば、９：１）することにより、フローティングゲート７の電位はフローティングゲート７ｂの電位と略等しくなり、フローティングゲート７ａ及び７ｂの電位を制御しやすくなる。

「動作」
データを書き込む際は、（スイッチ５０が端子Ｃに接続され）コントロールゲート部ｂのＮウェル層２３と、メモリセル部ａのドレインＮ＋層５とに５（Ｖ）を印加するとともに、（スイッチ４０が端子Ａに接続され）メモリセル部ａのソースＮ＋層４を０（Ｖ）に設定する。

このように、Ｎウェル層２３に５（Ｖ）を印加することにより、メモリセル部ａのフローティングゲート７ａには所定の正の電位が生じる。これにより、メモリセル部ａのソースＮ＋層４とドレインＮ＋層５との間のＰウェル層３内（いわゆるチャネル領域内）に十分な電子電流が通流し、ドレインＮ＋層５付近のチャネル領域内でインパクトイオン化現象が発生し、ホットエレクトロンとホットホールの対が発生する。このホットエレクトロンは、所定の正電位に保持されたフローティングゲート７ａに注入され、注入される電子が所定量以上になり、メモリセル部ａの読み出し時におけるゲート電圧より高くなると、フローティングゲート７ａにデータが保持される。

このようにチャネルホットエレクトロン注入方式によってデータを書き込むことができるが、書き込み方法はこれに限定されず、トンネル現象によってフローティングゲートに電子を注入するＦＮ(Folower Nordheim)書込方式を用いてもよい。

また、データを消去する際は、コントロールゲート部ｂのＮウェル層２３を０（Ｖ）に設定し、ドレインＰ＋層２４を０（Ｖ）に設定する。このとき、フローティングゲート７ｂの電位も０（Ｖ）となり、フローティングゲート７ｂよりＮウェル層２３の電位が高くなる。

これにより、Ｎウェル層２３内（いわゆるチャネル領域内）に十分なホール電流が通流し、ドレインＰ＋層２４付近のチャネル領域内でインパクトイオン化現象が発生し、ホットエレクトロンとホットホールの対が発生する。このホットホールはフローティングゲート７ｂに注入され（チャネルホットホール注入方法）、これによりフローティングゲート７ａ（ひいては７ｂ及び７ｂ）に蓄積されていた電子が中和されることにより、データが消去される。

このように、チャネルホットホール注入方法により、フローティングゲート７に書き込まれたデータを消去することにより、従来のアバランシェホットホール注入方法のように局所的にホール電流密度が上昇することを抑制でき、ホールトラップやゲート酸化膜の欠陥形成を低減できる。

また、データを読み出すときは、コントロールゲート部ｂのＮウェル層２３に正電圧（例えば５Ｖ）を印加し、ソースＮ＋層４を接地し、かつ、ドレインＮ＋層に所定の正電圧（例えば２Ｖ）を印加する。これにより、フローティングゲート７ａに保持されるデータを読み出す。

また、非読み出し時において、フローティングゲート７ａに電子が保持されている（データ"０"）場合は、スイッチ４０及び５０をともに端子Ｂに接続することによりメモリセル部ａのバックゲート及びコントロールゲート部ｂのＮウェル層２３に負電圧を印加するとともに、メモリセル部ａのソースＮ＋層４に負電圧を印加する。これらは、すべて制御回路６０によって実行される。

ここで、メモリセル部ａのバックゲート及びＮウェル層２３に印加する負電圧は、ゲート酸化膜６（６ａ及び６ｂ）のエネルギーバンドの傾きを極力小さくする電圧値に設定する。なお、このような電圧値は、メモリセル部ａ及びコントロールゲート部ｂの素子設計によって導出される値である。

一般に、フローティングゲート７に電子が注入されると、電子が有する負の電荷によりゲート酸化膜のエネルギーバンドに傾きが生じる。このようなエネルギーバンドの傾きは、ゲート酸化膜におけるトンネル電流の原因となり、電荷のリークが生じるおそれがある。

本実施の形態の不揮発性半導体記憶素子は、非読み出し時でフローティングゲート７ａに電子が保持されている状態において、メモリセル部ａのバックゲートとコントロールゲート部ｂのＮウェル層２３に所定の値の負電圧を印加するとともに、メモリセル部ａのソースＮ＋層４に負電圧を印加するので、図４に示すように、ゲート酸化膜６（６ａ及び６ｂ）のエネルギーバンドの傾きを抑えることができ、これにより、トンネル電流を抑制してデータの保持性を向上させることができる。

一般に、ゲート酸化膜におけるトンネル電流は、ゲート酸化膜のエネルギーバンドの傾き（すなわち、ゲート酸化膜に生じる電位差）に大きく依存するため、本実施の形態の不揮発性半導体記憶素子のように、エネルギーバンドの傾きを抑えることにより、トンネル電流を抑制することができることとなる。

このようなトンネル電流の抑制は、ディープサブミクロン世代以降の製造プロセスでは、ゲート酸化膜が１０ｎｍ以下とされるため、データ保持性の向上が顕著となる。

また、本実施の形態の不揮発性半導体記憶素子では、素子分離層３０によってメモリセル部ａとコントロールゲート部ｂとが絶縁分離されるため、メモリセル部ａのバックゲートとＮウェル層２３とに負電圧を印加しても、Ｎウェル層２３と基板１との間の寄生的なダイオードがオンになることがなく、電子のリークを抑制してデータ保持性を向上させることができる。

なお、非読み出し時にフローティングゲート７ａに電子が保持されていない場合は、電子のリークを考慮する必要がないため、上述のようにゲート酸化膜６のエネルギーバンドの制御を行う必要はない。

以上、本実施の形態の不揮発性半導体記憶素子によれば、製造工程の簡略化を図れる単層のポリシリコン層を有する断面構造の不揮発性半導体記憶素子において、非読み出し時にフローティングゲート７ａに電子が保持されている場合は、メモリセル部ａのバックゲートとコントロールゲート部ｂのＮウェル層２３に所定の値の負電圧を印加するとともに、メモリセル部ａのソースＮ＋層４に負電圧を印加するので、ゲート酸化膜６のエネルギーバンドの傾きを抑えることができ、これにより、トンネル電流を抑制してデータの保持性を向上させた不揮発性半導体記憶素子を提供することができる。

なお、以上では、ＳＯＩ基板に不揮発性半導体記憶素子を形成する形態について説明したが、基板はＳＯＩ基板に限られるものではなく、上述の構成が実現されれば他の構成であってもよい。

以上、本発明の例示的な実施の形態の不揮発性半導体記憶素子について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。

実施の形態の不揮発性半導体素子の構成を示す平面図である。図１に示す不揮発性半導体素子の断面構造を示す図である。実施の形態の不揮発性半導体記憶素子の等価回路を示す図である。実施の形態の不揮発性半導体記憶素子における非読み込み時のゲート酸化膜のエネルギーバンド構造を示す図である。

符号の説明

１半導体層
２埋め込み酸化層（ＢＯＸ層）
３メモリセル用Ｐウェル層（Ｐウェル層）
４ソースＮ＋層
５ドレインＮ＋層
６、６ａ、６ｂゲート酸化膜
７、７ａ、７ｂフローティングゲート
８ａ、８ｂサイドウォール
９ＬＤＤ・Ｎ層
１０ウェルコンタクト用Ｐ＋層
１１ａ、１１ｂフィールド酸化膜
２３コントロールゲート用Ｎウェル層（Ｎウェル層）
２４コントロールゲートＰ＋層
２５ウェルコンタクト用Ｎ＋層
３０素子分離層
４０、５０スイッチ
６０制御回路

Claims

半導体層の第１領域上に第１絶縁層を介して形成されるフローティングゲートを有するＭＯＳトランジスタで構成される第１素子と、
前記半導体層の第２領域上に第２絶縁層を介して容量結合されるとともに、前記フローティングゲートと一体的に形成される結合層を有する第２素子と、
前記半導体層を前記第１領域及び前記第２領域に絶縁分離する素子分離層と、
前記フローティングゲートに電荷が保持されている場合における非読み出し時に、前記第１素子の前記第１絶縁層に生じる電位差が所定値以下となるように、前記第１素子及び前記第２素子を制御する制御手段と
を備える不揮発性半導体記憶素子。
前記半導体層は、ＳＯＩ基板の酸化層の上に形成される半導体層であり、前記素子分離層は、前記酸化層の上に形成されることにより、前記半導体層を前記第１領域及び前記第２領域に絶縁分離する、請求項１に記載の不揮発性半導体記憶素子。
前記制御手段は、前記第１素子のバックゲート、前記第１素子のソース、及び、前記第２素子の前記第２領域の半導体層の各々に所定の電圧を印加する、請求項１又は２に記載の不揮発性半導体記憶素子。