KR101347631B1 - 반도체 기억 장치 및 그 제조 방법 - Google Patents

반도체 기억 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR101347631B1
KR101347631B1 KR1020070014790A KR20070014790A KR101347631B1 KR 101347631 B1 KR101347631 B1 KR 101347631B1 KR 1020070014790 A KR1020070014790 A KR 1020070014790A KR 20070014790 A KR20070014790 A KR 20070014790A KR 101347631 B1 KR101347631 B1 KR 101347631B1
Authority
KR
South Korea
Prior art keywords
layer
gate electrode
floating gate
diffusion layer
capacitor
Prior art date
Application number
KR1020070014790A
Other languages
English (en)
Other versions
KR20070098481A (ko
Inventor
이쿠오 구라치
Original Assignee
라피스 세미컨덕터 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 라피스 세미컨덕터 가부시키가이샤 filed Critical 라피스 세미컨덕터 가부시키가이샤
Publication of KR20070098481A publication Critical patent/KR20070098481A/ko
Application granted granted Critical
Publication of KR101347631B1 publication Critical patent/KR101347631B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Non-Volatile Memory (AREA)

Abstract

(과제) SOI 구조의 반도체 기억 장치에 전기적으로 재기록 가능한 비휘발성 메모리를 형성하는 수단을 제공한다.
(해결 수단) 지지 기판과 매립 산화막과 SOI 층으로 형성된 반도체 기판과, 반도체 기판에 설정된 트랜지스터 형성 영역 및 커패시터 형성 영역의 SOI 층의 사이를 절연 분리하는 소자 분리층과, 트랜지스터 형성 영역의 SOI 층 상에 형성된 MOSFET 과, 커패시터 형성 영역의 SOI 층 상에 형성된 MOS 커패시터를 구비한 반도체 기억 장치로서, MOSFET 은 SOI 층 상에 형성된 게이트 절연막과, 게이트 절연막 상에 형성된 플로팅 게이트 전극과, 플로팅 게이트 전극의 양측의 상기 SOI 층에 형성된 소스층 및 드레인층과, 소스층과 드레인층 사이에 형성된 채널 영역과, 소스층과 채널 영역의 계면 근방의 소스층에 형성된, 채널 영역에 접하고 채널 영역에 확산된 불순물과 동일한 형의 불순물을 고농도로 확산시킨 고농도 확산층과, 고농도 확산층과 소스층을 덮는 실리사이드층을 가지며, MOS 커패시터는, SOI 층에 소스층과 동일한 형의 불순물을 고농도로 확산시킨 커패시터 전극을 가지며, MOS 커패시터의 커패시터 전극을 MOSFET 의 플로팅 게이트 전극의 단부에 게이트 절연막을 사이에 끼워 대향 배치한다.
반도체 기억 장치, 매립 산화막, 소자 분리층, MOS 커패시터.

Description

반도체 기억 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
도 1 은 실시예 1 의 반도체 기억 장치의 상면을 나타내는 설명도.
도 2 는 도 1 의 A－A 단면선을 따른 단면을 나타내는 설명도.
도 3 은 도 1 의 B－B 단면선을 따른 단면을 나타내는 설명도.
도 4 는 실시예 1 의 SOI 층 상의 영역의 설정 상태를 나타내는 설명도.
도 5 는 실시예 1 의 반도체 기억 장치의 제조 방법을 나타내는 설명도.
도 6 은 실시예 1 의 기억 소자의 소거 동작을 나타내는 설명도.
도 7 은 실시예 1 의 기억 소자의 기록 동작을 나타내는 설명도.
도 8 은 실시예 2 의 MOS 커패시터의 단면을 나타내는 설명도.
도 9 는 실시예 2 의 반도체 기억 장치의 제조 방법을 나타내는 설명도.
도 10 은 실시예 2 의 반도체 기억 장치의 제조 방법을 나타내는 설명도.
※ 도면의 주요 부분에 대한 부호의 설명 ※
1: 반도체 기판 2: 지지 기판
3: 매립 산화막 4: SOI 층
5: 커패시터 형성 영역 6: 트랜지스터 형성 영역
7: 소자 분리 영역 8: nMOS 소자 (MOSFET)
9: MOS 커패시터 10: 기억 소자 형성 영역
11: 기억 소자 12: 게이트 절연막
12a: 실리콘 산화막 13: 플로팅 게이트 전극
13a: 폴리실리콘막 14: 절연막
16: 소스층 17: 드레인층
18: 채널 영역 19: P＋ 확산층 (고농도 확산층)
21: 커패시터 전극 22: 실리사이드층
25: 제 1 층간 절연막 26: 제 2 층간 절연막
28: 컨택트 플러그 29: 컨택트 홀
31: 소스선 (SL) 32: 중계 배선
33: 워드선 (WL) 35: 비아 플러그
36: 비아 홀 37: 비트선 (BL)
38: 소자 분리층 41: 레지스트 마스크
51: 돌기부 52: 경사면
53: 대향부 54: 패드 산화막
55: 실리콘 질화막 57: 커패시터 홈
특허 문헌 1 : 일본 공표특허공보 2003－501806호 (주로 제 8 페이지 단락 0015－0016, 제 2 도, 제 4 도)
특허 문헌 2 : 일본 공개특허공보 2001－229690호 (제 5 페이지 단락 0011 －제 6 페이지 단락 0021, 제 1 도)
본 발명은, 전기적으로 재기록 가능한 비휘발성 메모리를 갖는 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
종래의 반도체 기억 장치는, 선택 트랜지스터를 플로팅 게이트 트랜지스터와 직렬로 하고, 이 플로팅 게이트 트랜지스터의 플로팅 게이트 전극을 벌크 기판에 형성된 고농도 N 형 확산 영역 상에 얇은 터널 산화막을 개재하여 용량성 결합하여 싱글 폴리 플래시 EEPROM (Electrically　erasable　and　Programmable　Read　Only　Memory) 을 형성하고, 전압을 플로팅 게이트 트랜지스터의 제어 라인에 인가하고, 그 소스층을 접지하여 기억 소자의 데이터를 소거하고 있다 (예를 들어, 특허 문헌 1 참조).
또, 플래시 메모리 셀을, 벌크 기판에 형성한 P 웰층과 N 웰층에 각각 형성한 2 개의 트랜지스터를 하나의 플로팅 게이트 전극에 의해 직렬로 접속하여 구성하고, 소거 동작에 있어서는, 컨트롤 게이트 전극 및 드레인층을 접지하여 소스층에 7V 의 전압을 인가하고, 플로팅 게이트 전극으로부터 터널 전류로 전자를 빼내어 플래시 메모리의 임계 전압을 낮추고, 기록 동작에 있어서는, 드레인층을 접지하여 컨트롤 게이트 및 소스층에 5V 의 전압을 인가하고, 플로팅 게이트 전극에 핫일렉트론을 주입하여 플래시 메모리의 임계 전압을 올리고, 이 임계 전압의 대소에 의해 기억된 데이터를 리드아웃하고 있는 것도 있다 (예를 들어, 특허 문헌 2 참조).
그러나, 상기 기술한 종래의 기술에 있어서는, 모두 벌크 기판에 싱글 폴리 플래시 EEPROM 이나 플래시 메모리를 형성하고 있으므로, 소스-드레인 사이의 내압이 높아 상기와 같은 기록 동작이 가능하지만, 박막의 실리콘으로 이루어진 SOI (Silicon　On　Insulator) 층을 매립 산화막 상에 적층한 완전 공핍형의 SOI 구조의 반도체 기억 장치에 있어서는, SOI 층에 형성하는 MOSFET (MOS　Field　Effect　Transistor) 의 소스-드레인 사이의 내압을 충분히 확보하는 것이 어려워, 게이트 절연막을 통해 플로팅 게이트 전극에 전하를 주입할 수 없고, SOI 구조의 반도체 기억 장치에 전기적으로 재기록 가능한 비휘발성 메모리를 형성하면, 기록 동작을 할 수 없다는 문제가 있다.
본 발명은, 상기의 문제점을 해결하기 위해 이루어진 것으로, SOI 구조의 반도체 기억 장치에 전기적으로 재기록 가능한 비휘발성 메모리를 형성하는 수단을 제공하는 것을 목적으로 한다.
본 발명은, 상기 과제를 해결하기 위해서, 지지 기판과, 그 지지 기판 상에 형성된 매립 산화막과, 그 매립 산화막 상에 형성된 SOI 층으로 형성된 반도체 기판과, 그 반도체 기판에 설정된 트랜지스터 형성 영역 및 커패시터 형성 영역의 상기 SOI 층의 사이를 절연 분리하는 소자 분리층과, 상기 트랜지스터 형성 영역의 SOI 층 상에 형성된 MOSFET 과, 상기 커패시터 형성 영역의 SOI 층 상에 형성된 MOS 커패시터를 구비한 반도체 기억 장치로서, 상기 MOSFET 은, 상기 SOI 층 상에 형성된 게이트 절연막과, 그 게이트 절연막 상에 형성된 플로팅 게이트 전극과, 그 플로팅 게이트 전극의 양측의 상기 SOI 층에 형성된 소스층 및 드레인층과, 그 소스층과 드레인층 사이에 형성된 채널 영역과, 상기 소스층과 상기 채널 영역의 계면 근방의 소스층에 형성된, 상기 채널 영역에 접하고, 그 채널 영역에 확산된 불순물과 동일한 형의 불순물을 고농도로 확산시킨 고농도 확산층과, 그 고농도 확산층과 상기 소스층을 덮는 실리사이드층을 가지며, 상기 MOS 커패시터는, 상기 SOI 층에, 상기 소스층과 동일한 형의 불순물을 고농도로 확산시킨 커패시터 전극을 가지며, 그 MOS 커패시터의 커패시터 전극을, 상기 MOSFET 의 상기 플로팅 게이트 전극의 단부에, 상기 게이트 절연막을 사이에 끼워 대향 배치한 것을 특징으로 하는 반도체 기억 장치를 제공한다.
발명을 실시하기 위한 최선의 형태
이하에, 도면을 참조하여 본 발명에 의한 반도체 기억 장치 및 그 제조 방법의 실시예에 대해 설명한다.
실시예 1
도 1 은 실시예 1 의 반도체 기억 장치의 상면을 나타내는 설명도, 도 2 는 도 1 의 A－A 단면선을 따른 단면을 나타내는 설명도, 도 3 은 도 1 의 B－B 단면선을 따른 단면을 나타내는 설명도, 도 4 는 실시예 1 의 SOI 층 상의 영역의 설정 상태를 나타내는 설명도, 도 5 는 실시예 1 의 반도체 기억 장치의 제조 방법을 나 타내는 설명도, 도 6 은 실시예 1 의 기억 소자의 소거 동작을 나타내는 설명도, 도 7 은 실시예 1 의 기억 소자의 기록 동작을 나타내는 설명도이다.
또한, 도 1 은, 제 1 및 제 2 층간 절연막을 제거한 상태로 그려져 있다.
도 1, 도 2, 도 3 에 있어서, 1 은 반도체 기판이고, 실리콘 (Si) 으로 이루어진 지지 기판 (2) 과, 지지 기판 (2) 상에 형성된 1500Å (옹스트롬) 정도의 막두께인 산화 실리콘 (SiO2) 으로 이루어진 BOX (Buried　Oxide) 산화막 (3) 과, 매립 산화막 (3) 상에 형성된 500Å 정도의 막두께의 단결정 실리콘으로 이루어진 실리콘 기판 영역으로서의 SOI 층 (4) 으로 형성된 SOI 구조의 기판이다.
본 실시예의 SOI 층 (4) 상에는, 도 4 에 나타내는 바와 같이, MOS (Metal　Oxide Semiconductor) 커패시터 (9 ; 후술) 를 형성하기 위한 커패시터 형성 영역 (5) 과, MOSFET 을 형성하기 위한 트랜지스터 형성 영역 (6), 및 커패시터 형성 영역 (5) 및 트랜지스터 형성 영역 (6) 의 각각의 주위를 둘러싸고 이웃하는 서로간을 절연 분리하는 소자 분리층 (38 ; 후술) 을 형성하기 위한 소자 분리 영역 (7) 이 설정되어 있다.
본 실시예의 트랜지스터 형성 영역 (6) 에는, 각각 MOSFET 의 일종인 nMOS 소자 (8) 가 형성되고, 커패시터 형성 영역 (5) 에는 각각 MOS 커패시터 (9) 가 형성되며, 하나의 트랜지스터 형성 영역 (6) 에 형성된 nMOS 소자 (8) 와, 그 근방의 하나의 커패시터 형성 영역 (5) 에 형성된 MOS 커패시터 (9) 를 직렬로 조합하여, 도 1, 도 4 에 굵은 2 점쇄선으로 나타내는 기억 소자 형성 영역 (10) 에 하나의 기억 소자 (11) 가 형성되어, 전기적으로 재기록 가능한 1 비트의 비휘발성 메모리로서 기능한다.
12 는 게이트 절연막이고, 도 2, 도 3 에 나타내는 바와 같이, SOI 층 (4) 상에 형성된 nMOS 소자 (8) 및 MOS 커패시터 (9) 가 공통적으로 사용하는 산화 실리콘 등의 절연 재료로 이루어진 50∼150Å 정도의 막두께의 절연막이다.
13 은 플로팅 게이트 전극이고, 게이트 절연막 (12) 을 사이에 끼워 커패시터 형성 영역 (5) 및 트랜지스터 형성 영역 (6) 의 SOI 층 (4) 에 대향 배치된 폴리실리콘 등으로 이루어진 전극으로서, 도 1 에 나타내는 바와 같이 트랜지스터 형성 영역 (6) 을 그 중앙부에서 2 분하고, 커패시터 형성 영역 (5) 상의 트랜지스터 형성 영역 (6) 측의 일부를 덮도록 배치되어 nMOS 소자 (8) 및 MOS 커패시터 (9) 가 공통적으로 사용하는 게이트 전극으로서 기능함과 함께, 그 측면에는 산화 실리콘 등의 절연 재료로 이루어진 절연막 (14) 이 형성되어 있어, 게이트 절연막 (12) 이나 절연막 (14) 등에 의해 외부로부터 전기적으로 절연된 플로팅 상태로 되어 있다.
트랜지스터 형성 영역 (6) 의 SOI 층 (4) 의 플로팅 게이트 전극 (13) 의 양측에는, 비교적 고농도의 비소 (As) 등의 N 형 불순물을 확산 (예를 들어 1×1018 이온/㎤ 이상) 시킨 제 1 확산층으로서의 소스층 (16 ; N＋) 및 제 2 확산층으로서의 드레인층 (17 ; N＋) 이 형성되고, 그 소스층 (16) 과 드레인층 (17) 사이에 끼워진 플로팅 게이트 전극 (13) 하의 비교적 저농도의 붕소 (B) 등의 P 형 불순물을 확산시킨 SOI 층 (4) 의 영역 (P－) 이 nMOS 소자 (8) 의 채널 영역 (18 ; 제 3 확산층) 으로서 기능한다.
19 는 고농도 확산층으로서의 P＋ 확산층이고, 소스층 (16) 과 채널 영역 (18) 의 계면 근방의 소스층 (16) 에, 계면을 따라 게이트 폭 (도 1 에 E 로 나타내고 도 2 에 Lg 로 나타내는 게이트 길이의 직교 방향의 SOI 층 (4) 의 길이를 말한다) 의 1/5 정도의 길이로, 채널 영역 (18) 에 확산된 불순물과 동일한 형의 불순물 (본 실시예에서는 P 형) 을 비교적 고농도로 확산 (예를 들어 1×1020 이온/㎤ 이상) 시켜 채널 영역 (18) 에 직접 접하도록 형성되어, 소스층 (16) 과 채널 영역 (18) 을 전기적으로 접속하는 기능을 가지고 있다.
21 은 커패시터 전극이고, 도 3 에 나타내는 바와 같이 커패시터 형성 영역 (5) 의 SOI 층 (4) 에, 소스층 (16) 과 동일한 형의 불순물 (본 실시예에서는 N 형) 을 비교적 고농도로 확산 (예를 들어 1×1018 이온/㎤ 이상) 시켜 형성된 확산층 (본 실시예에서는 N＋) 으로서, 그 nMOS 소자 (8) 측의 일부의 영역이, 게이트 절연막 (12) 을 사이에 끼워 플로팅 게이트 전극 (13) 의 단부에 대향 배치되어 있다.
22 는 실리사이드층이고, 코발트 (Co) 등의 실리사이드화 재료를 어닐 처리에 의해 실리콘과 화합시켜 형성된 화합물로 이루어진 도전성을 갖는 층으로서, 커패시터 전극 (21) 상, 드레인층 (17) 상, 그리고 소스층 (16) 및 P＋ 확산층 (19) 상에 형성되어 있다.　
이 소스층 (16) 및 P＋ 확산층 (19) 상을 덮는 실리사이드층 (22) 에 의해, 소스층 (16) 과 P＋ 확산층 (19) 이 전기적으로 접속되고, 소스층 (16) 이 P＋ 확산층 (19) 과 동일한 형의 불순물을 확산시킨 채널 영역 (18) 과도 접속된다.
본 실시예의 MOS 커패시터 (9) 의 커패시터 전극 (21) 과 플로팅 게이트 전극 (13) 사이의 정전 용량 C1 (MOS 커패시터의 정전 용량 C1 이라 한다. 도 6 참조), nMOS 소자 (8) 의 소스층 (16) 및 실리사이드층 (22) 과 P＋ 확산층 (19) 에 의해 접속된 채널 영역 (18) 과 플로팅 게이트 전극 (13) 사이의 정전 용량 C2 (소스층측의 정전 용량 C2 라 한다. 도 6 참조), 그리고 nMOS 소자 (8) 의 드레인층 (17) 과 플로팅 게이트 전극 (13) 사이의 정전 용량 C3 (드레인층측의 정전 용량 C3 라 한다. 도 7 참조) 은, 커패시터 면적 (커패시터 전극 (21) 과 플로팅 게이트 전극 (13) 의 대향 면적을 말한다) 이나 MOSFET 면적 (소스층 (16) 및 채널 영역 (18) 과 플로팅 게이트 전극 (13) 의 대향 면적, 혹은 드레인층 (17) 과 플로팅 게이트 전극 (13) 의 대향 면적을 말한다) 또는 게이트 폭 E 를 조절하여, C3＜C1＜C2 가 되도록 설정되어 있다.
이 경우에, 정전 용량 C1 과 C3 의 관계는, C3＜＜C1 이 되도록 설정하는 것이 바람직하다.
25 는 제 1 층간 절연막이고, SOI 층 (4) 상에 형성된 nMOS 소자 (8) 및 MOS 커패시터 (9) 를 덮는 산화 실리콘 등의 절연 재료로 이루어진 절연막이다.
26 은 제 2 층간 절연막이고, SOI 층 (4) 상에 형성된 제 1 층간 절연막 (25) 상을 덮는 산화 실리콘 등의 절연 재료로 이루어진 절연막이다.
28 은 컨택트 플러그이고, 제 1 층간 절연막 (25) 을 관통하여 nMOS 소자 (8) 의 소스층 (16), nMOS 소자 (8) 의 드레인층 (17), MOS 커패시터 (9) 의 커패시터 전극 (21) 상의 실리사이드층 (22) 에 이르는 관통 구멍으로서 개구된 컨택트 홀 (29) 에, 각각 텅스텐 (W) 등의 도전 재료를 매립하여 형성된 플러그이다.
nMOS 소자 (8) 의 소스층 (16) 및 P＋ 확산층 (19) 에 실리사이드층 (22) 을 개재하여 접속하는 컨택트 플러그 (28) 는, 도 2 에 나타내는 바와 같이, 제 1 층간 절연막 (25) 상에 형성된 제 1 제어선으로서의 소스선 (31 ; SL) 에, nMOS 소자 (8) 의 드레인층 (17) 에 실리사이드층 (22) 을 개재하여 접속하는 컨택트 플러그 (28) 는 제 1 층간 절연막 (25) 상에 형성된 중계 배선 (32) 에, MOS 커패시터 (9) 의 커패시터 전극 (21) 에 실리사이드층 (22) 을 개재하여 접속하는 컨택트 플러그 (28) 는, 도 3 에 나타내는 바와 같이, 제 1 층간 절연막 (25) 상에 형성된 제 3 제어선으로서의 워드선 (33 ; WL) 에 전기적으로 접속하고 있다.
35 는 비아 플러그이고, 제 2 층간 절연막 (26) 을 관통하여 제 1 층간 절연막 (25) 상에 형성된 중계 배선 (32) 에 이르는 관통 구멍으로서 개구된 비아 홀 (36) 에, 텅스텐 (W) 등의 도전 재료를 매립하여 형성된 플러그이다.
중계 배선 (32) 에 접속하는 비아 플러그 (35) 는, 제 2 층간 절연막 (26) 상에 형성된 제 2 제어선으로서의 비트선 (37 ; BL) 에 전기적으로 접속하고 있다. 이것에 의해 nMOS 소자 (8) 의 드레인층 (17) 은 비트선 (37) 에 전기적으로 접속된다.
본 실시예의 소스선 (31), 중계 배선 (32), 워드선 (33), 비트선 (37) 은, 알루미늄 (Al) 이나 구리 (Cu) 등의 비교적 도전성이 우수한 배선 재료로 형성되어 있다.
38 은 소자 분리층이고, 소자 분리 영역 (7) 의 SOI 층 (4) 에, 산화 실리콘 등의 절연 재료로 매립 산화막 (3) 에 이르는 절연층으로서 형성되어, SOI 층 (4) 의 이웃하는 커패시터 형성 영역 (5) 의 상호간, 커패시터 형성 영역 (5) 과 트랜지스터 형성 영역 (6) 사이를 전기적으로 절연 분리하는 기능을 가지고 있다.
본 실시예의 기억 소자 (11) 는, 인접하는 기억 소자 (11) 와는 선대칭으로 형성되어 있고, 소스선 (31), 중계 배선 (32), 워드선 (33), 비트선 (37) 에 접속하는 각각의 컨택트 플러그 (28) 는, 인접하는 기억 소자 (11) 의 각각의 컨택트 플러그 (28) 와의 겸용으로 되어 있다.
도 5 에 있어서, 41 은 레지스트 마스크이고, 포토리소그래피에 의해 반도체 기판 (1) 상에 도포된 포지티브형 또는 네거티브형의 레지스트를 노광 및 현상 처리하여 형성된 마스크 부재로서, 본 실시예의 에칭이나 이온 주입에 있어서의 마스크로서 기능한다.
이하에, 도 5 에 P 로 나타내는 공정에 따라, 본 실시예의 반도체 기억 장치의 제조 방법에 대해 설명한다.
또한, 도 5 에 있어서, 각 공정의 우측은 도 2 와 동일한 단면에서 나타낸 도 2 의 우측에 나타낸 nMOS 소자 (8) 의 제조 방법을 나타내고, 좌측은 도 3 과 동일한 단면에서 나타낸 MOS 커패시터 (9) 의 제조 방법을 나타낸다.
P1, 지지 기판 (2) 상에 매립 산화막 (3) 을 개재하여 비교적 저농도의 P 형 불순물 (P-) 을 확산시킨 SOI 층 (4) 을 적층한 반도체 기판 (1) 의 SOI 층 (4) 에, 커패시터 형성 영역 (5) 과 트랜지스터 형성 영역 (6) 및 그들의 주위를 둘러싸는 소자 분리 영역 (7) 을 설정한 반도체 기판 (1) 을 준비하고, SOI 층 (4) 의 소자 분리 영역 (7) 에, 즉 트랜지스터 형성 영역 (6) 과 커패시터 형성 영역 (5) 사이에 STI (Shallow　Trench　Isolation) 법 또는 LOCOS (Local　Oxidation　Of　Silicon) 법에 의해 매립 산화막 (3) 에 이르는 소자 분리층 (38) 을 형성한다.
P2, 열산화법 또는 CVD (Chemical　Vapor　Deposition) 법에 의해 게이트 절연막 (12) 을 형성시키기 위한 산화 실리콘으로 이루어진 실리콘 산화막 (12a) 을 형성하고, 실리콘 산화막 (12a) 상에 CVD 법에 의해 플로팅 게이트 전극 (13) 을 형성하기 위한 폴리실리콘막 (13a) 을 퇴적한다.
P3, 포토리소그래피에 의해 폴리실리콘막 (13a) 상에 플로팅 게이트 전극 (13) 의 형성 영역을 덮는 레지스트 마스크 (41 ; 미도시) 를 형성하고, 드라이 에칭 등에 노출되어 있는 폴리실리콘막 및 실리콘 산화막 (12a) 을 에칭하여 SOI 층 (4) 을 노출시키고, 트랜지스터 형성 영역 (6) 의 SOI 층 (4) 을 2 분하고, 커패시터 형성 영역 (5) 의 SOI 층 (4) 상의 일부를 덮음과 함께, 게이트 절연막 (12) 을 개재하여 각각의 SOI 층 (4) 에 대향하는 플로팅 게이트 전극 (13) 을 형성하고, 상기 레지스트 마스크 (41) 의 제거 후에, 플로팅 게이트 전극 (13) 및 SOI 층 (4) 상 등에 열산화법 또는 CVD 법에 의해 산화 실리콘막을 형성하고, 이방성 에칭에 의해 SOI 층 (4) 상의 전체면을 에칭하여, 플로팅 게이트 전극 (13) 의 상면 및 SOI 층 (4) 의 상면을 노출시키고, 플로팅 게이트 전극 (13) 의 측면에 절연막 (14) 을 형성한다.
그리고, 포토리소그래피에 의해 커패시터 형성 영역 (7) 의 SOI 층 (4), 트랜지스터 형성 영역 (6) 의 nMOS 소자 (8) 의 드레인층 (17) 을 형성하는 영역의 SOI 층 (4), 및 소스층 (16) 을 형성하는 영역의 플로팅 게이트 전극 (13) 에 인접하는 P＋ 확산층 (19) 을 형성 하는 영역을 제외한 SOI 층 (4) 을 노출시킨 개구 부를 갖는 레지스트 마스크 (41) 를 형성하고, 이것을 마스크로 하여 각 SOI 층 (4) 상에, 고농도의 N 형 불순물을 이온 주입하여 플로팅 게이트 전극 (13) 의 양측의 SOI 층 (4) 에 소스층 (16) 및 드레인층 (17), 그리고 커패시터 형성 영역 (5) 의 SOI 층 (4) 에 커패시터 전극 (21) 을 형성한다.
이것에 의해, 소스층 (16) 과 드레인층 (17) 에 끼워진 플로팅 게이트 전극 (13) 하에 채널 영역 (18) 이 형성되고, 커패시터 전극 (21) 의 플로팅 게이트 전극 (13) 에 덮여있지 않은 영역에 고농도의 N 형 불순물이 주입된다.
P4, N 형 불순물의 주입에 사용한 레지스트 마스크 (41) 를 제거하고, 포토리소그래피에 의해 트랜지스터 형성 영역 (6) 의 SOI 층 (4) 상에, nMOS 소자 (8) 의 소스층 (16) 을 형성하는 영역의 플로팅 게이트 전극 (13) 에 인접하는 부위, 즉 소스층 (16) 과 채널 영역 (18) 의 계면 근방의 채널 영역 (18) 에 인접하는 소스층 (16) 의 단부의 SOI 층 (4) 의 일부를 노출시킨 개구부를 갖는 레지스트 마스크 (41 ; 미도시) 를 형성하고, 이것을 마스크로 하여 SOI 층 (4) 상에 고농도의 P 형 불순물을 이온 주입하여 소스층 (16) 에 P＋ 확산층 (19) 을 형성한다.
상기 레지스트 마스크 (41) 를 제거하고, 전체면에, 즉 플로팅 게이트 전극 (13), 절연막 (14), P＋ 확산층 (19) 을 포함하는 소스층 (16), 드레인층 (17), 커패시터 전극 (21), 소자 분리층 (38) 상에, 스퍼터법에 의해 실리사이드화 재료층을 형성하고, 500℃ 의 어닐 처리를 포함하는 살리사이드 처리에 의해 P＋ 확산층 (19) 을 포함하는 소스층 (16), 드레인층 (17), 및 커패시터 전극 (21) 상의 실리사이드화 재료층을 실리사이드화하여 상기 각 확산층을 덮는 실리사이드층 (22) 을 형성한다. 이 경우의 살리사이드 처리는 어닐 처리를 실시하고 나서 불필요한 실리사이드화 재료층을 제거할 때까지의 처리를 말한다.
이것에 의해, 소스층 (16) 과 P＋ 확산층 (19) 상에 실리사이드층 (22) 이 형성되어, 소스층 (16) 과 P＋ 확산층 (19) 이 전기적으로 접속된다.
P5, 상기와 같이 하여 형성된 nMOS 소자 (8), MOS 커패시터 (9) 및 소자 분리층 (38) 상을 포함하는 SOI 층 (4) 상에 CVD 법에 의해 두꺼운 막의 산화 실리콘막을 형성하고, 그 상면을 평탄화 처리하여 제 1 층간 절연막 (25) 을 형성한다.
제 1 층간 절연막 (25) 의 형성 후에, 포토리소그래피에 의해 제 1 층간 절연막 (25) 상에, nMOS 소자 (8) 의 소스층 (16), nMOS 소자 (8) 의 드레인층 (17), MOS 커패시터 (9) 의 커패시터 전극 (21) 상의 컨택트 홀 (29) 의 형성 영역의 제 1 층간 절연막 (25) 을 노출시킨 개구부를 갖는 레지스트 마스크 (41 ; 미도시) 를 형성하고, 이것을 마스크로 하여 이방성 에칭에 의해 제 1 층간 절연막 (25) 을 관통하여 소스층 (16), 드레인층 (17), 커패시터 전극 (21) 상의 실리사이드층 (22) 에 이르는 컨택트 홀 (29) 을 형성한다.
상기 레지스트 마스크 (41) 를 제거하고, 스퍼터법 등에 의해 컨택트 홀 (29) 내에 도전 재료를 매립하여 컨택트 플러그 (28) 를 형성하고, 그 상면을 평탄화 처리하여 제 1 층간 절연막 (25) 의 상면을 노출시킨다.
이어서, 제 1 층간 절연막 (25) 상에, 스퍼터법 등에 의해 배선 재료로 이루어진 배선층을 형성하고, 포토리소그래피, 에칭에 의해 배선층을 패터닝하여, nMOS 소자 (8) 의 소스층 (16) 에 컨택트 플러그 (28), 실리사이드층 (22) 을 개재하여 접속하는 소스선 (31 ; SL), 드레인층 (17) 에 컨택트 플러그 (28), 실리사이드층 (22) 을 개재하여 접속하는 중계 배선 (32), MOS 커패시터 (9) 의 커패시터 전극 (21) 에 컨택트 플러그 (28), 실리사이드층 (22) 을 개재하여 접속하는 워드선 (33 ; WL) 을 형성한다.
그 후, 공정 P5 와 동일하게 하여, 제 1 층간 절연막 (25) 상에 제 2 층간 절연막 (26) 을 형성하고, 제 2 층간 절연막 (26) 을 관통하여 중계 배선 (32) 에 이르는 비아 홀 (36) 에 도전 재료를 매립하여 비아 플러그 (35) 를 형성하고, 제 2 층간 절연막 (26) 상에 nMOS 소자 (8) 의 드레인층 (17) 에 비아 플러그 (35), 중계 배선 (32), 컨택트 플러그를 개재하여 접속하는 비트선 (37) 을 형성하여, 도 1 내지 도 3 에 나타내는 본 실시예의 기억 소자 (11) 를 갖는 반도체 기억 장치를 형성한다.
이렇게 하여 형성된 기억 소자 (11) 의 데이터를 소거할 때에는, 도 6 에 나타내는 바와 같이, 모든 기억 소자 (11) 의 nMOS 소자 (8) 의 드레인층 (17) 에 접속하는 비트선 (37 ; BL) 을 오픈 상태 (전기적으로 어디에도 접속되어 있지 않은 상태, 또는 고임피던스 상태를 말한다.) 로 하고, MOS 커패시터 (9) 의 커패시터 전극 (21) 에 접속하는 워드선 (33 ; WL) 을 접지 (GND：0V) 하고, nMOS 소자 (8) 의 실리사이드층 (22) 에 의해 P＋ 확산층 (19) 을 통하여 채널 영역 (18) 에 접속되어 있는 소스층 (16) 에 접속하는 소스선 (31 ; SL) 에 10∼15V 의 전압을 인가한다.
이 때, nMOS 소자 (8) 의 드레인층 (17) 은 오픈 상태로 되어 있으므로, nMOS 소자 (8) 의 정전 용량은 소스층 (16) 측의 정전 용량 C2 만이 유효해지고, MOS 커패시터 (9) 의 정전 용량 C1 과 nMOS 소자 (8) 의 정전 용량 C2 는, C1＜C2 이 되도록 설정되어 있기 때문에, 소스층 (16) 에 인가된 전압은 용량 커플링에 의해 거의 MOS 커패시터 (9) 의 게이트 절연막 (12) 에 가해지는 상태가 되고, 이 MOS 커패시터 (9) 에 가해지는 전계가 높아져, 커패시터 전극 (21) 으로부터 플로팅 상태로 되어 있는 플로팅 게이트 전극 (13) 을 향하여 FN (Fowler　Nordheim) 터널 전류 (FN 전류라고 한다.) 가 흘러 플로팅 게이트 전극 (13) 에 전자가 주입된다.
이 경우에, 용량 커플링에 의해 nMOS 소자 (8) 의 플로팅 게이트 전극 (13) 과 채널 영역 (18) 사이의 전계는 높지 않기 때문에, nMOS 소자 (8) 의 게이트 절연막 (12) 에서는 FN 전류는 흐르지 않는다.
이것에 의해, 플로팅 게이트 전극 (13) 에 전하 (본 실시예에서는 전자) 가 축적되고, nMOS 소자 (8) 의 임계 전압이 상승하여, 모든 기억 소자 (11) 의 임계 전압이 높은 상태, 즉 소거 상태가 된다.
이 상태는, 기억 소자 (11) 에 데이터로서 「1」 이 기록된 상태이고, 본 실 시예의 소거 상태는 모든 기억 소자 (11) 에 데이터 「1」 이 기록되어 있는 상태에 상당한다.
기억 소자 (11) 에 데이터 「0」 을 기록했을 때에는, 데이터를 기록하는 기억 소자 (11) 를 특정하고, 도 6 에 나타내는 바와 같이, 그 기억 소자 (11) 의 nMOS 소자 (8) 의 실리사이드층 (22) 에 의해 P＋ 확산층 (19) 을 개재하여 채널 영역 (18) 에 접속되어 있는 소스층 (16) 에 접속하는 소스선 (31 ; SL) 을 오픈 상태로 하고, MOS 커패시터 (9) 의 커패시터 전극 (21) 에 접속하는 워드선 (33 ; WL) 에 -2∼－3V 의 전압을, nMOS 소자 (8) 의 드레인층 (17) 에 접속하는 비트선 (37 ; BL) 에 10∼14V 의 전압을 인가한다.
이 때, nMOS 소자 (8) 의 실리사이드층 (22) 에 의해 P＋ 확산층 (19) 을 개재하여 접속되어 있는 채널 영역 (18) 과 소스층 (16) 은 오픈 상태로 되어 있으므로, nMOS 소자 (8) 의 정전 용량은 드레인층 (17) 측의 정전 용량 C3 만이 유효해지고, MOS 커패시터 (9) 의 정전 용량 (C1) 과 nMOS 소자 (8) 의 정전 용량 C3 은, C1＞C3 가 되도록 설정되어 있기 때문에, 용량 커플링에 의해 대부분의 전압이 nMOS 소자 (8) 의 드레인층 (17) 과 플로팅 게이트 전극 (13) 사이에 가해지고, 거기에 FN 전류가 흘러 플로팅 상태로 되어 있는 플로팅 게이트 전극 (13) 에 축적되어 있는 전하 (본 실시예에서는 전자) 가 플로팅 게이트 전극 (13) 으로부터 드레인층 (17) 으로 빼내어지고, 플로팅 게이트 전극 (13) 에 전하가 존재하지 않는 상태가 되어, nMOS 소자 (8) 의 임계 전압이 낮아진다.
특정 기억 소자 (11) 를 데이터 「1」 로 하는 경우에는, 특정된 소거 상태 의 기억 소자 (11) 에 대해 상기 데이터 「0」 의 기록 동작을 행하면 된다.
이렇게 하여 기억 소자 (11) 에 기록된 데이터를 리드아웃할 때에는, MOS 커패시터 (9) 의 커패시터 전극 (21) 에 접속하는 워드선 (33 ; WL) 에 2∼3V 의 전압을, nMOS 소자 (8) 의 드레인층 (17) 에 접속하는 비트선 (37 ; BL) 에 1V 정도의 전압을 인가한다.
이 경우에, 기억 소자 (11) 가 소거 상태, 또는 데이터 「1」 이 기록된 상태일 때에는, nMOS 소자 (8) 의 임계 전압이 높아져 있으므로, nMOS 소자 (8) 의 소스층 (16) 에 접속하는 소스선 (31 ; SL) 에는 드레인 전류가 흐르지 않는다. 기억 소자 (11) 에 데이터 「0」 가 기록된 상태일 때에는, nMOS 소자 (8) 의 임계 전압이 낮아져 있으므로, 소스선 (31 ; SL) 에는 드레인 전류가 흐른다.
이 드레인 전류의 유무를 판정함으로써, 기억 소자 (11) 에 기록된 데이터 「1」 또는 데이터 「0」 을 리드아웃하는 리드아웃 동작이 행해진다.
상기와 같이, 본 실시예의 기억 소자 (11) 는, 소거시 또는 데이터 「0」 의 기록시에 드레인층 (17) 또는 실리사이드층 (22) 과 P＋ 확산층 (19) 을 개재하여 채널 영역 (18) 이 접속된 소스층 (16) 을 오픈 상태로 하기 때문에, nMOS 소자 (8) 의 소스층 (16) 과 드레인층 (17) 사이에 높은 전압이 인가되지는 않는다.
또, 드레인층 (17) 또는 소스층 (16) 을 오픈 상태로 함으로써, nMOS 소자 (8) 의 정전 용량을 변화시키고, 이에 의한 용량 커플링을 이용하여 전자를 플로팅 게이트 전극 (13) 에 주입, 또는 인출하는 것이 가능해져, 소스-드레인 사이의 내압이 낮은 SOI 구조의 nMOS 소자 (8) 를 사용한 기억 소자 (11) 에 있어서도, 신뢰 성이 우수한 전기적으로 재기록 가능한 비휘발성 메모리를 얻을 수 있다.
이것에 의해, SOI 구조의 반도체 기억 장치에 전기적으로 재기록 가능한 비휘발성 메모리를 탑재하는 것이 가능해져, 반도체 기억 장치의 소형화, 박형화를 도모할 수 있다.
이상 설명한 바와 같이, 본 실시예에서는, SOI 구조의 반도체 기판의 SOI 층 상에, 소자 분리층에서 절연 분리된 nMOS 소자와 MOS 커패시터를 형성하고, 각각의 SOI 층에 형성된 채널 영역과 커패시터 전극에 게이트 절연막을 개재하여 대향하는 공통의 플로팅 게이트 전극을 형성하고, nMOS 소자의 소스층과 채널 영역의 계면 근방의 소스층에, 채널 영역에 접하는 P＋ 확산층을 형성하고, 이것과 소스층을 실리사이드층으로 덮도록 함으로써, 실리사이드층에 의해 P＋ 확산층을 개재하여 채널 영역에 전기적으로 접속하는 소스층, 또는 드레인층을 오픈 상태로 하여 nMOS 소자의 정전 용량을 변화시킬 수 있고, MOS 커패시터와의 용량 커플링을 이용하여 소스-드레인 사이의 내압에 관계없이, 플로팅 게이트 전극으로의 전자의 주입, 또는 빼냄이 가능해져, 소스-드레인 사이의 내압이 낮은 SOI 구조의 nMOS 소자를 이용한 반도체 기억 장치에 있어서도, 신뢰성이 우수한 전기적으로 재기록 가능한 비휘발성 메모리를 형성할 수 있다.
nMOS 소자의 소스층 및 P＋ 확산층을 개재하여 접속하는 채널 영역과 플로팅 게이트 전극 사이의 정전 용량 C2 과, 드레인층과 플로팅 게이트 전극 사이의 정전 용량 C3 사이에, MOS 커패시터의 정전 용량 C1 을 설정함으로써, 드레인층을 오픈 상태로 하면, 용량 커플링에 의해 커패시터 전극으로부터 플로팅 게이트 전극으로 용이하게 전자를 주입할 수 있음과 함께, 소스층을 오픈 상태로 하면, 용량 커플링에 의해 플로팅 게이트 전극으로부터 드레인층으로 용이하게 전자를 빼낼 수 있다.
실시예 2
도 8 은 실시예 2 의 MOS 커패시터의 단면을 나타내는 설명도, 도 9, 도 10 은 실시예 2 의 반도체 기억 장치의 제조 방법을 나타내는 설명도이다.
또한, 도 8 은, 상기 실시예 1 의 도 3 과 동일한 단면선을 따른 단면을 그리고 있다. 또, 상기 실시예 1 과 동일한 부분은, 동일한 부호를 붙여 그 설명을 생략한다.
도 8 에 있어서, 51 은 돌기부이고, SOI 층 (4) 에 고농도의 N 형 불순물을 확산시켜 형성된 커패시터 전극 (21) 의 플로팅 게이트 전극 (13) 측의 단부에 형성되고, 매립 산화막 (3) 을 향하여 확대되는 경사면 (52) 을 가지고 있고, 그 선단부는 게이트 절연막 (12) 을 개재하여 플로팅 게이트 전극 (13) 의 대향부 (53) 와 대향하고 있다.
이러한 돌기부 (51) 는, 예를 들어 LOCOS 법에 의해 패드 산화막 (54 ; 도 9 참조) 상의 내산화성막으로서의 실리콘 질화막 (55) 을 마스크로 하여 SOI 층 (4) 을 산화시켜 소자 분리층 (38) 을 형성할 때에, 소자 분리층 (38) 의 선단이 커패시터 형성 영역 (5) 의 실리콘 질화막 (55) 과 SOI 층 (4) 의 경계부에 침입하여 형성되는 대략 삼각형의 단면 형상을 갖는 버즈 비크를 이용하는 등으로 하여 형성할 수 있다.
또는, STI 법에 의해 소자 분리층 (38) 을 형성하기 위한 분리 홈을 형성할 때에, 등방성 에칭을 이용하여 SOI 층 (4) 의 단부에 경사면 (52) 을 형성하고, 분리 홈의 측벽에 경사면 (52) 이 형성된 대략 삼각형의 단면 형상을 갖는 돌기부 (51) 를 SOI 층 (4) 의 단부에 형성할 수 있다.
57 은 커패시터 홈이고, 커패시터 전극 (21) 의 단부에 형성된 돌기부 (51) 및 돌기부 (51) 에 인접하는 영역의 소자 분리층 (38) 을, 매립 산화막 (3) 까지 파넣고, 매립 산화막 (3) 을 게이트 절연막 (12) 의 막두께보다 깊게 파넣어 바닥면을 매립 산화막 (3) 내에 형성한 커패시터 전극 (21) 의 단부 변을 따른 방향의 길이가, 플로팅 게이트 전극 (13) 의 게이트 길이 Lg 방향의 길이보다 긴 홈이다.
상기의 돌기부 (51) 는, 그 선단부가 가늘게 형성되고, 그 선단부가 게이트 절연막 (12) 을 개재하여 플로팅 게이트 전극 (13) 의 대향부에 대향하고 있으므로, 소거 동작일 때에 MOS 커패시터 (9) 에 전계 집중을 발생하기 쉽게 하는 기능을 가지고 있다.
이하에, 도 9, 도 10 에 PA 로 나타내는 공정에 따라 본 실시예의 반도체 기억 장치의 제조 방법에 대해 설명한다.
또한, 도 9, 도 10 에 있어서는, MOS 커패시터 (9) 의 제조 방법만을 나타낸다.
PA1 (도 9), 공정 P1 과 동일한 반도체 기판 (1) 을 준비하고, 그 SOI 층 (4) 상에 열산화법에 의해 얇은 막두께의 패드 산화막 (54) 을 형성하고, 패드 산화막 (54) 상에 CVD 법에 의해 비교적 두꺼운 막두께의 실리콘 질화막 (55) 을 형성한다.
이 경우에, SOI 층 (4) 에 설정되는 커패시터 형성 영역 (5) 과 트랜지스터 형성 영역 (6) 은 MOS 커패시터 (9) 나 nMOS 소자 (8) 의 실효적인 면적을 확보하기 위해, 실시예 1 의 경우보다 돌기부 (51) 만큼 넓게 설정되어 있다.
PA2 (도 9), 포토리소그래피에 의해 실리콘 질화막 (55) 상에 커패시터 형성 영역 (5) 및 트랜지스터 형성 영역 (6) 을 덮고, 소자 분리 영역 (7) 의 실리콘 질화막 (55) 을 노출시킨 레지스트 마스크 (41 ; 미도시) 를 형성하고, 이것을 마스크로 하여, 이방성 에칭에 의해 실리콘 질화막 (55) 및 패드 산화막 (54) 을 에칭하여 SOI 층 (4) 을 노출시킨다.
PA3 (도 9), 공정 PA2 에서 형성한 레지스트 마스크 (41) 를 제거하고, 노출된 실리콘 질화막 (55) 을 마스크로 하여 LOCOS 법에 의해, SOI 층 (4) 을 산화하여 트랜지스터 형성 영역 (6) 과 커패시터 형성 영역 (5) 사이에 매립 산화막 (3) 에 이르는 소자 분리층 (38) 을 형성한다.
이 때, SOI 층 (4) 의 실리콘 질화막 (55) 측이 산화되어 버즈 비크가 형성되고, SOI 층 (4) 의 플로팅 게이트 전극 (13) 측의 단부에 경사면 (52) 을 갖는 돌기부 (51) 가 형성된다.
PA4 (도 9), 열인산 (Hot－H3PO4) 및 불산 (HF) 을 이용한 습식 에칭에 의해 실리콘 질화막 (55) 및 패드 산화막 (54) 을 제거하여 SOI 층 (4) 을 노출시킨다.
그리고, 포토리소그래피에 의해, SOI 층 (4) 의 단부에 형성된 돌기부 (51) 상 및 돌기부 (51) 에 인접하는 영역의 소자 분리층 (38) 을 노출시킨 개구부를 갖 는 레지스트 마스크 (41) 를 형성한다.
PA5 (도 9), 공정 PA4 에서 형성한 레지스트 마스크 (41) 를 마스크로 하여, 불산 등을 이용한 습식 에칭에 의해 소자 분리층 (38) 및 매립 산화막 (3) 을 에칭하고, 매립 산화막 (3) 내에 바닥면을 가지며, 돌기부 (51) 를 노출시킨 커패시터 홈 (57) 을 형성하고, 그 후에 공정 PA4 에서 형성한 레지스트 마스크 (41) 를 제거한다.
PA6 (도 10), 커패시터 형성 영역 (5) 과 트랜지스터 형성 영역 (6) 의 SOI 층 (4) 및 소자 분리층 (38) 상, 그리고 커패시터 홈 (57) 의 내면에, 열산화법 또는 CVD 법에 의해 게이트 절연막 (12) 을 형성하기 위한 산화 실리콘으로 이루어진 실리콘 산화막 (12a) 을 형성하고, 실리콘 산화막 (12a) 상에 CVD 법에 의해 플로팅 게이트 전극 (13) 을 형성하기 위한 폴리실리콘막 (13a) 을 형성한다.
이것에 의해, 다음 공정에서 형성되는 플로팅 게이트 전극 (13) 에 돌기부 (51) 의 선단부에 게이트 절연막 (12) 을 개재하여 대향하는 대향부가 형성된다.
그 후의 공정 PA7 (도 10) ∼ PA9 (도 10) 의 작동은, 실시예 1 의 공정 P3 (도 5) ∼ P5 (도 5) 의 작동과 동일하므로 그 설명을 생략한다.
상기 커패시터 전극 (21) 에 돌기부 (51) 를 형성한 기억 소자 (11) 의 소거 동작 및 기록 동작, 리드아웃 동작은, 상기 실시예 1 의 경우와 동일하므로 그 설명을 생략한다.
이 경우의 소거 동작에 있어서는, 상기에서 설명한 용량 커플링에 의해 소스층 (16) 에 인가된 전압이 거의 MOS 커패시터 (9) 의 게이트 절연막 (12) 에 가해 지는 상태가 되었을 때, 돌기부 (51) 의 선단부가 게이트 절연막 (12) 을 개재하여 플로팅 게이트 전극 (13) 의 대향부 (53) 에 대향하고 있으므로, 이 부위에 전계 집중이 발생하여, MOS 커패시터 (9) 에 가해지는 전계가 보다 높아지고, 커패시터 전극 (21) 으로부터 플로팅 게이트 전극 (13) 을 향하여 FN 전류가 흐르기 쉬워져, 플로팅 게이트 전극 (13) 으로의 전자의 주입을 보다 용이하게 행할 수 있다.
이 경우에, nMOS 소자 (8) 의 소스층 (16) 에 돌기부가 형성되었다 하더라도, 그 선단부가 플로팅 게이트 전극 (13) 과 게이트 절연막 (12) 을 개재하여 대향하지 않기 때문에, 전계 집중이 발생하지 않고, nMOS 소자 (8) 의 게이트 절연막 (12) 에서 FN 전류가 흐르지 않는다.
이것은, MOS 커패시터 (9) 의 정전 용량 C1 과 nMOS 소자 (8) 의 소스층 (16) 측의 정전 용량 C2 의 용량 커플링 (C1＜C2) 을 크게 할 수 없는 경우에 있어서도 전자를 플로팅 게이트 전극으로 주입하는 것이 가능한 것을 나타내고 있고, 기억 소자 (11) 의 정전 용량 C1, C2 의 설정 자유도를 높여 기억 소자 (11) 의 동작을 보다 바람직한 것으로 할 수 있다.
또, 이것은, 소스층 (16) 에 가하는 전압을 낮게 하여도, 소거 동작에 있어서의 플로팅 게이트 전극 (13) 으로의 전자의 주입이 가능하다는 것을 나타내고 있고, 소거시의 전압을 낮게 하여 기억 소자 (11) 의 발열을 억제할 수 있다.
또한, 상기 공정 PA2 에 있어서는, 이방성 에칭에 의해 모든 패드 산화막 (54) 을 제거하는 것으로 설명했지만, 패드 산화막 (54) 의 전부 또는 일부를 막형상으로 남기도록 해도 된다. 이렇게 하면 돌기부 (51) 의 단면 형상을 매립 산 화막 (3) 측에 두께 방향의 평면이 형성된 사다리꼴 형상으로 하는 것이 가능해져, 돌기부 (51) 에 의해 발생하는 전계 집중의 정도를 변화시킬 수 있으며, 용량 커플링에 의한 작용에 돌기부 (51) 에 의한 전계 집중의 작용을 가할 수 있으며, MOS 커패시터 (9) 의 정전 용량 C1 을, nMOS 소자 (8) 측의 정전 용량 C2, C3 사이에 설정하기 위한 자유도를 늘려 SOI 구조의 기억 소자 (11) 의 소거 동작이나 기록 동작의 전압 설정 등을 보다 용이한 것으로 할 수 있다.
이상 설명한 바와 같이, 본 실시예에서는, 상기 실시예 1 과 동일한 효과에 추가하여, 커패시터 전극의 플로팅 게이트 전극측의 단부에, 매립 산화막을 향하여 확대되는 경사면이 형성된 돌기부를 형성하고, 이 돌기부의 선단부를 게이트 절연막을 개재하여 플로팅 게이트 전극에 대향시킴으로써, 기억 소자의 소거 동작에 있어서, 돌기부에 의한 전계 집중에 의해 FN 전류를 낮은 전계로 흐르게 할 수 있고, MOS 커패시터의 정전 용량 C1 과 nMOS 소자의 소스측의 정전 용량 C2 의 용량 커플링 (C1＜C2) 을 크게 할 수 없는 경우에 있어서도 전자를 용이하게 플로팅 게이트 전극으로 주입할 수 있음과 함께, 소거시에 필요한 전압을 낮게 할 수 있다.
본 실시예의 제조 방법의 설명에 있어서는, LOCOS 법에 의해 돌기부 (51) 를 형성하는 것으로 설명했지만, STI 법에 의해 돌기부 (51) 를 형성하도록 해도 된다.
이하에, SB 에서 나타내는 공정에 따라 STI 법에 의한 돌기부 (51) 의 형성에 대해 설명한다.
공정 SB1, 상기 공정 PA1 과 동일하게 설정된 반도체 기판 (1) 을 준비하고, 공정 PA1 과 동일하게 하여 패드 산화막 (54) 및 스토퍼 질화막으로서의 실리콘 질화막 (55) 을 형성한다.
공정 SB2, 공정 PA2 와 동일하게 하여 소자 분리 영역 (7) 의 실리콘 질화막 (55) 을 노출시킨 레지스트 마스크 (41) 를 형성하고, 이것을 마스크로 하여, 등방성 에칭에 의해 실리콘 질화막 (55) 및 패드 산화막 (54), SOI 층 (4) 을 에칭하여 매립 산화막 (3) 을 노출시켜, 매립 산화막 (3) 에 이르는 분리 홈을 형성한다.
이 때, 등방성 에칭에 의해 SOI 층 (4) 의 상면측이 에칭되어 경사면 (52) 이 형성되고, 분리 홈의 측벽이 경사면 (52) 으로 구성됨과 함께, SOI 층 (4) 의 단부에 경사면 (52) 을 갖는 돌기부 (51) 가 형성된다.
공정 SB3, 공정 PB2 에서 형성한 레지스트 마스크 (41) 를 제거하고, CVD 법에 의해 실리콘 질화막 (55) 상 및 분리홈 내에 산화 실리콘을 퇴적하여, 분리 홈을 적어도 SOI 층 (4) 보다 두껍게 매립하는 실리콘 산화막을 형성한다.
그리고, CMP (Chemical　Mechanical　Polishing) 법 또는 기계적인 연마에 의해, 퇴적된 실리콘 산화막 및 실리콘 질화막 (55), 패드 산화막 (54) 을 제거하여 SOI 층 (4) 을 노출시켜, 트랜지스터 형성 영역 (6) 과 커패시터 형성 영역 (5) 사이의 소자 분리 영역 (7) 에 소자 분리층 (38) 을 형성한다.
이 상태는, 상기 공정 PA4 에 있어서의 습식 에칭에 의해 실리콘 질화막 (55) 및 패드 산화막 (54) 을 제거하여 SOI 층 (4) 을 노출시킨 상태와 동일해진다.
그 후의 작동은, 상기 공정 PA4 의 후단 이후의 작동과 동일하므로, 그 설명 을 생략한다.
이렇게 해도, LOCOS 법을 이용한 경우와 동일한 기억 소자 (11) 를 형성할 수 있다.
이 경우에, 돌기부 (51) 를 사다리꼴 형상으로 형성할 때에는, 공정 PB2 에 있어서의 등방성 에칭을 필요한 경사면 (52) 이 형성되었을 때에 정지하고, 그 후에는 이방성 에칭에 의해 분리 홈을 형성하도록 하면 된다.
상기 각 실시예에 있어서는, 각 트랜지스터는 nMOS 소자로서 설명했지만, 트랜지스터를 pMOS 소자로 하고, 커패시터 전극이나 고농도 확산층의 불순물의 형을 반대로 한 경우에도 동일하다.
본 발명은, 실리사이드층에 의해 고농도 확산층을 개재하여 채널 영역에 전기적으로 접속하는 소스층, 또는 드레인층을 오픈 상태로 하여 MOSFET 의 정전 용량을 변화시킬 수 있고, MOS 커패시터와의 용량 커플링을 이용하여 소스 드레인 사이의 내압에 관계없이, 플로팅 게이트 전극으로의 전하의 주입, 또는 빼냄이 가능해지고, 소스-드레인 사이의 내압이 낮은 SOI 구조의 MOSFET 을 이용한 반도체 기억 장치에 있어서도, 신뢰성이 우수한 전기적으로 재기록 가능한 비휘발성 메모리를 형성할 수 있다는 효과가 얻어진다.

Claims (17)

  1. 지지 기판과, 상기 지지 기판 상에 형성된 매립 산화막과, 상기 매립 산화막 상에 형성된 SOI 층으로 형성된 반도체 기판과,
    상기 반도체 기판에 설정된 트랜지스터 형성 영역 및 커패시터 형성 영역의 상기 SOI 층 사이를 절연 분리하는 소자 분리층과,
    상기 트랜지스터 형성 영역의 SOI 층 상에 형성된 MOSFET 과,
    상기 커패시터 형성 영역의 SOI 층 상에 형성된 MOS 커패시터를 구비한 반도체 기억 장치로서,
    상기 MOSFET 은,
    상기 SOI 층 상에 형성된 게이트 절연막과,
    상기 게이트 절연막 상에 형성된 플로팅 게이트 전극과,
    상기 플로팅 게이트 전극의 양측의 상기 SOI 층에 형성된 소스층 및 드레인층과,
    상기 소스층과 상기 드레인층 사이에 형성된 채널 영역과,
    상기 소스층과 상기 채널 영역의 계면 근방의 소스층에 형성된, 상기 채널 영역에 접하고, 상기 채널 영역에 확산된 불순물과 동일한 형의 불순물을 상기 채널 영역에 확산된 불순물보다 고농도로 확산시킨 고농도 확산층과,
    상기 고농도 확산층과 상기 소스층을 덮는 실리사이드층을 가지며,
    상기 MOS 커패시터는,
    상기 SOI 층에, 상기 소스층과 동일한 형의 불순물을 상기 소스층에 확산된 불순물보다 고농도로 확산시킨 커패시터 전극을 가지며,
    상기 MOS 커패시터의 커패시터 전극을, 상기 MOSFET 의 상기 플로팅 게이트 전극의 단부에, 상기 게이트 절연막을 사이에 끼워 대향 배치한 것을 특징으로 하는 반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 MOS 커패시터는,
    상기 커패시터 전극의 상기 플로팅 게이트 전극측의 단부에, 상기 매립 산화막을 향하여 확대되는 경사면이 형성된 돌기부를 형성하고,
    상기 돌기부의 선단을, 상기 플로팅 게이트 전극에 상기 게이트 절연막을 개재하여 대향시킨 것을 특징으로 하는 반도체 기억 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 MOSFET 의 상기 소스층 및 상기 실리사이드층과 상기 고농도 확산층에 의해 접속된 상기 채널 영역과 상기 플로팅 게이트 전극 사이의 정전 용량을 C2 로 하고, 상기 드레인층과 상기 플로팅 게이트 전극 사이의 정전 용량을 C3 으로 했을 때,
    상기 MOS 커패시터의 상기 커패시터 전극과 상기 플로팅 게이트 전극 사이의 정전 용량 C1 을, C3＜C1＜C2 로 한 것을 특징으로 하는 반도체 기억 장치.
  4. 제 3 항에 있어서,
    상기 드레인층을 오픈 상태로 하고, 상기 커패시터 전극을 접지하고, 상기 소스층에 정 (正) 의 전압을 인가하여, 상기 플로팅 게이트 전극에 전하를 주입하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제 3 항에 있어서,
    상기 소스층을 오픈 상태로 하고, 상기 커패시터 전극에 부 (負) 의 전압을 인가하고, 상기 드레인층에 정의 전압을 인가하여, 상기 플로팅 게이트 전극으로부터 전하를 빼내는 것을 특징으로 하는 반도체 기억 장치.
  6. 지지 기판 상에 매립 산화막을 개재하여 SOI 층을 적층한 반도체 기판에 형성된 MOSFET 과 MOS 커패시터를 하나의 플로팅 게이트 전극으로 접속한 기억 소자를 가지는 반도체 기억 장치의 제조 방법으로서,
    상기 SOI 층에 트랜지스터 형성 영역 및 커패시터 형성 영역을 설정하고, 상기 트랜지스터 형성 영역과 상기 커패시터 형성 영역 사이에 소자 분리층을 형성하는 공정과,
    상기 SOI 층 및 상기 소자 분리층 상에 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막 상에, 상기 트랜지스터 형성 영역을 2 분하고, 상기 커패시터 형성 영역 상의 일부를 덮는 상기 플로팅 게이트 전극을 형성하는 공정과,
    상기 트랜지스터 형성 영역의 상기 플로팅 게이트 전극의 양측의 SOI 층 상, 그리고 상기 커패시터 형성 영역의 SOI 층 상에, 상기 MOSFET 의 소스층에 확산되는 불순물과 동일한 형의 불순물을 상기 소스층에 확산된 불순물보다 고농도로 이온 주입하여 상기 MOSFET 의 소스층 및 드레인층, 그리고 상기 MOS 커패시터의 커패시터 전극을 형성하는 공정과,
    상기 트랜지스터 형성 영역의 SOI 층 상에, 상기 소스층의 상기 플로팅 게이트 전극에 인접하는 부위에 개구부를 갖는 레지스트 마스크를 형성하고, 상기 레지스트 마스크를 마스크로 하여 상기 소스층에, 상기 MOSFET 의 채널 영역에 확산되는 불순물과 동일한 형의 불순물을 상기 채널 영역에 확산되는 불순물보다 고농도로 이온 주입하여 고농도 확산층을 형성하는 공정과,
    상기 레지스트 마스크를 제거하고, 상기 고농도 확산층과 상기 소스층을 전기적으로 접속하는 실리사이드층을 형성하는 공정을 구비한 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 소자 분리층을 형성하는 공정을,
    상기 SOI 층 상에 실리콘 질화막을 형성하는 공정과,
    상기 SOI 층에 설정된 상기 트랜지스터 형성 영역 및 상기 커패시터 형성 영역을 덮는 레지스트 마스크를 형성하고, 상기 레지스트 마스크를 마스크로 하여 상기 실리콘 질화막을 에칭하여 상기 SOI 층을 노출시키는 공정과,
    상기 레지스트 마스크를 제거하고, 상기 실리콘 질화막을 마스크로 하여 상기 노출시킨 SOI 층을 LOCOS 법에 의해 산화하여 상기 트랜지스터 형성 영역과 커패시터 형성 영역 사이에 상기 소자 분리층을 형성함과 함께, 상기 커패시터 형성 영역의 SOI 층의 단부에 돌기부를 형성하는 공정으로 하고,
    상기 게이트 절연막을 형성하는 공정을,
    상기 실리콘 질화막을 제거하여, 상기 커패시터 형성 영역의 SOI 층을 노출시키는 공정과,
    상기 SOI 층 및 상기 소자 분리층 상에, 상기 SOI 층에 형성된 상기 돌기부 상 및 상기 돌기부에 인접하는 영역의 소자 분리층을 노출시킨 개구부를 갖는 레지스트 마스크를 형성하고, 상기 레지스트 마스크를 마스크로 하여 상기 소자 분리층 및 상기 매립 산화막을 에칭하고, 상기 매립 산화막 내에 바닥면을 가지며, 상기 돌기부를 노출시킨 커패시터 홈을 형성하는 공정과,
    상기 레지스트 마스크를 제거하고, 상기 SOI 층 및 상기 소자 분리층 상에, 그리고 상기 커패시터 홈의 내면에 상기 게이트 절연막을 형성하는 공정으로 하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  8. 제 6 항에 있어서,
    상기 소자 분리층을 형성하는 공정을,
    상기 SOI 층 상에 실리콘 질화막을 형성하는 공정과,
    상기 SOI 층에 설정된 상기 트랜지스터 형성 영역 및 상기 커패시터 형성 영역을 덮는 레지스트 마스크를 형성하고, 상기 레지스트 마스크를 마스크로 하여 등방성 에칭에 의해, 상기 실리콘 질화막 및 상기 SOI 층을 에칭하여 상기 매립 산화막을 노출시키고, 경사면을 측벽으로 하는 분리 홈을 형성함과 함께, 상기 SOI 층의 단부에 돌기부를 형성하는 공정과,
    상기 레지스트 마스크를 제거하고, 상기 실리콘 질화막 상, 및 상기 돌기부를 포함하는 분리홈 내에 산화 실리콘을 퇴적하는 공정과,
    상기 퇴적된 산화 실리콘 및 상기 SOI 층 상의 실리콘 질화막을 연마하여 상기 SOI 층을 노출시키고, 상기 트랜지스터 형성 영역과 상기 커패시터 형성 영역 사이에 상기 소자 분리층을 형성하는 공정으로 하고,
    상기 게이트 절연막을 형성하는 공정을,
    상기 SOI 층 및 상기 소자 분리층 상에, 상기 SOI 층에 형성된 상기 돌기부 상 및 상기 돌기부에 인접하는 영역의 소자 분리층을 노출시킨 개구부를 갖는 레지스트 마스크를 형성하고, 상기 마스크를 마스크로 하여 상기 소자 분리층 및 상기 매립 산화막을 에칭하고, 상기 매립 산화막 내에 바닥면을 가지며, 상기 돌기부를 노출시킨 커패시터 홈을 형성하는 공정과,
    상기 레지스트 마스크를 제거하고, 상기 SOI 층 및 상기 소자 분리층 상에, 그리고 상기 커패시터 홈의 내면에 상기 게이트 절연막을 형성하는 공정으로 하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  9. 실리콘 기판 영역에 형성된 제 1 확산층, 제 2 확산층, 상기 제 1 및 제 2 확산층 사이에 배치된 제 3 확산층, 및 상기 제 1, 제 2, 제 3 확산층으로부터 절연 분리되어 형성된 제 4 확산층을 갖는 실리콘 기판과,
    상기 제 1 및 제 2 확산층과 각각 일부가 오버랩하고, 상기 제 3 확산층 상으로부터 상기 제 4 확산층 상에 걸쳐 연장되는 플로팅 게이트 전극과,
    상기 제 1 확산층 및 상기 제 3 확산층에 공통의 제 1 전위를 주는 제 1 제어선과,
    상기 제 2 확산층에 제 2 전위를 주는 제 2 제어선과,
    상기 제 4 확산층에 제 3 전위를 주는 제 3 제어선을 구비하고,
    상기 플로팅 게이트 전극이 상기 제 4 확산층과 오버랩한 면적이, 상기 플로팅 게이트 전극이 상기 제 2 확산층과 오버랩한 면적보다 크고,
    상기 플로팅 게이트 전극이 상기 제 4 확산층과 오버랩한 면적이, 상기 플로팅 게이트 전극이 상기 제 1 및 제 3 확산층과 오버랩한 합계의 면적보다 작은 것을 특징으로 하는 반도체 장치.
  10. 실리콘 기판 영역에 형성된 제 1 확산층, 제 2 확산층, 상기 제 1 및 제 2 확산층 사이에 배치된 제 3 확산층, 및 상기 제 1, 제 2, 제 3 확산층으로부터 절연 분리되어 형성된 제 4 확산층을 갖는 실리콘 기판과,
    상기 제 1 및 제 2 확산층과 각각 일부가 오버랩하고, 상기 제 3 확산층 상으로부터 상기 제 4 확산층 상에 걸쳐 연장되는 플로팅 게이트 전극과,
    상기 제 1 확산층 및 상기 제 3 확산층에 공통의 제 1 전위를 주는 제 1 제어선과,
    상기 제 2 확산층에 제 2 전위를 주는 제 2 제어선과,
    상기 제 4 확산층에 제 3 전위를 주는 제 3 제어선을 구비하고,
    상기 플로팅 게이트 전극과 상기 제 4 확산층 사이에 형성되는 용량이, 상기 플로팅 게이트 전극과 상기 제 2 확산층 사이에 형성되는 용량보다 크고,
    상기 플로팅 게이트 전극과 상기 제 4 확산층 사이에 형성되는 용량이, 상기 플로팅 게이트 전극과 상기 제 1 및 제 3 확산층에 의해 형성되는 용량보다 작은 것을 특징으로 하는 반도체 장치.
  11. 제 9 항 또는 제 10 항에 기재된 반도체 장치에 있어서,
    상기 실리콘 기판 영역은, SOI 기판에 있어서의 매립 산화막 상에 형성된 실리콘층인 것을 특징으로 하는 반도체 장치.
  12. 제 9 항 또는 제 10 항에 기재된 반도체 장치에서의 플로팅 게이트 전극으로의 전자의 주입 방법에 있어서,
    상기 제 1 제어선에 플러스의 전위를 주고, 상기 제 3 제어선에 접지 전위를 줌으로써, 상기 제 4 확산층으로부터 상기 플로팅 게이트 전극에 전자를 주입하는 것을 특징으로 하는 플로팅 게이트 전극으로의 전자의 주입 방법.
  13. 제 9 항에 있어서,
    상기 제 1 제어선은, 상기 제 1 확산층 및 상기 제 3 확산층에 전기적으로 접속하는 도전층을 통해 상기 제 1 확산층 및 상기 제 3 확산층에 공통의 상기 제 1 전위를 주는 것을 특징으로 하는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 도전층은 실리사이드인 것을 특징으로 하는 반도체 장치.
  15. 실리콘 기판 영역에 형성된 제 1 확산층, 제 2 확산층, 상기 제 1 및 제 2 확산층 사이에 배치된 제 3 확산층 및 상기 제 1, 제 2, 제 3 확산층으로부터 절연 분리되어 형성된 제 4 확산층을 갖는 실리콘 기판과,
    적어도 상기 제 3 확산층 상으로부터 상기 제 4 확산층 상에 걸쳐 연장되는 플로팅 게이트 전극을 구비하고,
    상기 제 1 확산층과 상기 제 3 확산층과 상기 제 2 확산층은 제 1 방향으로 나란히 배치되어 있고,
    상기 플로팅 게이트 전극은, 상기 제 1 방향과 직교하는 제 2 방향에 있어서 상기 제 3 확산층 상으로부터 상기 제 4 확산층 상으로 연장되는 것을 특징으로 하는 반도체 기억 장치.
  16. 제 15 항에 있어서,
    상기 제 1 확산층 및 상기 제 3 확산층에 공통의 제 1 전위를 주는 제 1 제어선과,
    상기 제 2 확산층에 제 2 전위를 주는 제 2 제어선과,
    상기 제 4 확산층에 제 3 전위를 주는 제 3 제어선을 구비하고,
    상기 플로팅 게이트 전극은, 또한 상기 제 1 및 제 2 확산층과 각각 일부가 오버랩하고 있고,
    상기 플로팅 게이트 전극이 상기 제 4 확산층과 오버랩한 면적이, 상기 플로팅 게이트 전극이 상기 제 2 확산층과 오버랩한 면적보다 크고,
    상기 플로팅 게이트 전극이 상기 제 4 확산층과 오버랩한 면적이, 상기 플로팅 게이트 전극이 상기 제 1 및 제 3 확산층과 오버랩한 합계의 면적보다 작은 것을 특징으로 하는 반도체 기억 장치.
  17. 제 15 항에 있어서,
    상기 제 1 확산층 및 상기 제 3 확산층에 공통의 제 1 전위를 주는 제 1 제어선과,
    상기 제 2 확산층에 제 2 전위를 주는 제 2 제어선과,
    상기 제 4 확산층에 제 3 전위를 주는 제 3 제어선을 구비하고,
    상기 플로팅 게이트 전극은, 또한 상기 제 1 및 제 2 확산층과 각각 일부가 오버랩하고 있고,
    상기 플로팅 게이트 전극과 상기 제 4 확산층 사이에 형성되는 정전 용량이, 상기 플로팅 게이트 전극과 상기 제 2 확산층 사이에 형성되는 정전 용량보다 크고,
    상기 플로팅 게이트 전극과 상기 제 4 확산층 사이에 형성되는 정전 용량이, 상기 플로팅 게이트 전극과 상기 제 1 및 제 3 확산층에 의해 형성되는 정전 용량보다 작은 것을 특징으로 하는 반도체 기억 장치.
KR1020070014790A 2006-03-31 2007-02-13 반도체 기억 장치 및 그 제조 방법 KR101347631B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2006-00096574 2006-03-31
JP2006096574A JP4675813B2 (ja) 2006-03-31 2006-03-31 半導体記憶装置およびその製造方法

Publications (2)

Publication Number Publication Date
KR20070098481A KR20070098481A (ko) 2007-10-05
KR101347631B1 true KR101347631B1 (ko) 2014-01-09

Family

ID=38557545

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070014790A KR101347631B1 (ko) 2006-03-31 2007-02-13 반도체 기억 장치 및 그 제조 방법

Country Status (4)

Country Link
US (1) US7714370B2 (ko)
JP (1) JP4675813B2 (ko)
KR (1) KR101347631B1 (ko)
CN (1) CN100590878C (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008300575A (ja) * 2007-05-30 2008-12-11 Oki Electric Ind Co Ltd 半導体記憶装置およびその製造方法
KR100812080B1 (ko) * 2007-06-26 2008-03-07 주식회사 동부하이텍 비휘발성 메모리 소자 및 그 제조 방법
JP2009070943A (ja) * 2007-09-12 2009-04-02 Oki Semiconductor Co Ltd 半導体記憶装置およびその製造方法
CN102150268B (zh) * 2008-09-30 2013-07-31 株式会社半导体能源研究所 半导体存储器件
US7999300B2 (en) * 2009-01-28 2011-08-16 Globalfoundries Singapore Pte. Ltd. Memory cell structure and method for fabrication thereof
US8587045B2 (en) 2010-08-13 2013-11-19 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of forming the same
JP6652445B2 (ja) * 2016-05-11 2020-02-26 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9847348B1 (en) * 2016-12-20 2017-12-19 Peregrine Semiconductor Corporation Systems, methods and apparatus for enabling high voltage circuits
DE112018005451T5 (de) * 2017-11-13 2020-07-30 Mitsubishi Electric Corporation Siliciumcarbid-halbleitereinheit und verfahren zur herstellung einer siliciumcarbid-halbleitereinheit
CN111584637B (zh) * 2020-05-28 2023-11-14 上海华力集成电路制造有限公司 一种基于fdsoi的pin结构及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0697109A (ja) * 1992-09-16 1994-04-08 Fujitsu Ltd 半導体装置
JPH1065031A (ja) * 1996-07-01 1998-03-06 Internatl Business Mach Corp <Ibm> Ｅｅｐｒｏｍ
JPH1187664A (ja) * 1997-04-28 1999-03-30 Nippon Steel Corp 半導体装置及びその製造方法
US20020139980A1 (en) * 1998-11-25 2002-10-03 Shunpei Yamazaki Semiconductor device

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57111067A (en) * 1980-12-27 1982-07-10 Seiko Instr & Electronics Ltd Nonvolatile memory
JPH04221857A (ja) * 1990-12-21 1992-08-12 Kawasaki Steel Corp 不揮発性メモリ
US5463238A (en) * 1992-02-25 1995-10-31 Seiko Instruments Inc. CMOS structure with parasitic channel prevention
JPH06204487A (ja) * 1993-01-08 1994-07-22 Toshiba Corp 半導体記憶装置
JPH08255847A (ja) * 1995-03-15 1996-10-01 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US6177803B1 (en) * 1995-06-07 2001-01-23 Doble Engineering Company Monitoring elements in a multi-phase alternating current network
US6590229B1 (en) * 1999-01-21 2003-07-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and process for production thereof
US6177703B1 (en) 1999-05-28 2001-01-23 Vlsi Technology, Inc. Method and apparatus for producing a single polysilicon flash EEPROM having a select transistor and a floating gate transistor
JP4562835B2 (ja) * 1999-11-05 2010-10-13 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4191355B2 (ja) 2000-02-10 2008-12-03 株式会社ルネサステクノロジ 半導体集積回路装置
JP3904512B2 (ja) * 2002-12-24 2007-04-11 シャープ株式会社 半導体装置およびその製造方法、並びに半導体装置を備えた電子機器
JP2005011863A (ja) * 2003-06-17 2005-01-13 Seiko Epson Corp 半導体装置及びその製造方法
JP2006049413A (ja) * 2004-08-02 2006-02-16 Fujitsu Ltd 半導体装置及びその製造方法
US20060170044A1 (en) * 2005-01-31 2006-08-03 Taiwan Semiconductor Manufacturing Co., Ltd. One-transistor random access memory technology integrated with silicon-on-insulator process

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0697109A (ja) * 1992-09-16 1994-04-08 Fujitsu Ltd 半導体装置
JPH1065031A (ja) * 1996-07-01 1998-03-06 Internatl Business Mach Corp <Ibm> Ｅｅｐｒｏｍ
JPH1187664A (ja) * 1997-04-28 1999-03-30 Nippon Steel Corp 半導体装置及びその製造方法
US20020139980A1 (en) * 1998-11-25 2002-10-03 Shunpei Yamazaki Semiconductor device

Also Published As

Publication number Publication date
US7714370B2 (en) 2010-05-11
JP4675813B2 (ja) 2011-04-27
JP2007273674A (ja) 2007-10-18
CN101047193A (zh) 2007-10-03
US20070228467A1 (en) 2007-10-04
CN100590878C (zh) 2010-02-17
KR20070098481A (ko) 2007-10-05

Similar Documents

Publication Publication Date Title
KR101347631B1 (ko) 반도체 기억 장치 및 그 제조 방법
JP5191633B2 (ja) 半導体装置およびその製造方法
CN110265076B (zh) 具有在fdsoi衬底中形成的垂直选择栅极的存储器单元
JP5289748B2 (ja) 不揮発性半導体記憶装置、不揮発性半導体記憶装置の製造方法
KR100801391B1 (ko) 불휘발성 반도체 기억 장치
JP4620334B2 (ja) 半導体記憶装置、半導体装置及びそれらを備える携帯電子機器、並びにｉｃカード
JP2007173821A (ja) プログラミング速度を改善したｅｅｐｒｏｍ、その製造方法及びその駆動方法
US20080006885A1 (en) Semiconductor integrated circuit device and method of manufacturing
KR20010070035A (ko) 불휘발성 반도체 기억 장치 및 그 제조 방법
JP4843412B2 (ja) 不揮発性半導体記憶装置
JP4217409B2 (ja) 不揮発性メモリ素子及びその製造方法
CN100517723C (zh) 非易失性半导体存储器件
US8198662B2 (en) Semiconductor memory device and method of manufacturing the same
JP2013168576A (ja) 半導体装置および半導体装置の製造方法
US7807518B2 (en) Semiconductor memory device and manufacturing method thereof
JP2007287795A (ja) 不揮発性半導体記憶装置
US10325899B2 (en) Semiconductor device including transistors formed in regions of semiconductor substrate and operation method of the same
KR100812080B1 (ko) 비휘발성 메모리 소자 및 그 제조 방법
JP5014591B2 (ja) 半導体装置及びその製造方法
JP5289422B2 (ja) 半導体記憶装置およびその制御方法
JP2008270364A (ja) 不揮発性半導体記憶素子
EP1146562A2 (en) Cell array, operating method of the same and manufacturing method of the same
JP2014236014A (ja) 半導体装置および半導体装置の製造方法
KR100462370B1 (ko) 플래쉬메모리장치및그의제조방법
JP2009049182A (ja) 不揮発性半導体記憶素子

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
N231 Notification of change of applicant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20161129

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee