CN100517723C - 非易失性半导体存储器件 - Google Patents

Abstract

一种包含多个NAND串的非易失性半导体存储器件，每一个NAND串包括把多个非易失性存储单元串联连接的存储单元模块、与数据传输线接触相连接的第1选择栅晶体管、和与源线接触相连接的第2选择栅晶体管。相邻的数据传输线接触之间的元件隔离绝缘膜上表面高度高于第1选择栅晶体管和数据传输线接触之间的元件区域中的半导体衬底的主表面高度。或相邻的源线接触之间的元件隔离绝缘膜上表面的高度高于第2选择栅晶体管与源线接触之间的元件区域中的半导体衬底的主表面的高度。

Description

非易失性半导体存储器件

本申请基于并请求申请日为2006年1月23日的日本专利申请第2006-013761号和申请日为2006年5月19日的日本专利申请第2006-140327号的优先权，在此引用上述二者的全部内容。

技术领域

本发明涉及一种非易失性半导体存储器件，包括由具有浮栅电极的非易失性半导体存储元件组成的多个存储单元模块，并且，利用选择栅晶体管进行存储单元模块的选择。

背景技术

通常，EEPROM的存储单元具有把浮(浮动；floating)栅电极(电荷蓄积层)和控制栅电极层积在半导体衬底上的MISFET结构。该存储单元晶体管，根据对浮栅电极注入了电荷时的阈值与释放了浮栅电极中的电荷后的阈值之间的差，来非易失地存储数据。电荷的注入与释放是隔着浮栅电极与衬底沟道间的隧道绝缘膜，利用隧道电流而进行的。

EEPROM中，由将多个存储单元串联连接而构成NAND(与非)单元部件，即所谓NAND型EEPROM。NAND型EEPROM与分别具有选择栅的EEPROM相比选择晶体管数目可以较少，因此有可能实现高密度集成。

在闪存(flash memory)中，在擦除时，为了不易受到短沟道效应的影响，利用隔着浮栅电极与衬底沟道之间的隧道绝缘膜而流过的隧道电流来进行擦除。为了增加单位时间内所擦除的存储单元数，例如，可以同时对多个存储单元进行该擦除。因此，通过对形成有存储单元的半导体存储单元阱施加10V以上、例如20V的正电压，来将电子从浮栅电极抽取到衬底内。

另一方面，在写入时，通过把半导体阱电压保持在0V，并在与半导体阱相比充放电电容小的存储单元的源/漏扩散层上施加10V以上的正电压，能够减小对上述阱充放电的电能，实现高速的动作。

例如，对NAND连接的存储单元，为了避免写入不良，必须使与所选择的存储单元中串联连接的未选择存储单元的阈值的偏差足够小，并减小所选择的存储单元在读出时的电流偏差。为了使写入后的阈值保持窄的分布、并减小芯片偏差，必须将上述正电压控制在例如在0.5V的偏差范围内。因此，控制栅电极的泄漏电流大或耐压低、以及阈值偏差大等都成为写入不良的原因。

作为其相关技术，公开了着眼于NAND型闪存中的元件隔离区域的技术(参照特开2005-79165号公报)。

发明内容

本发明的第1实施方式是包含并排配置的多个NAND串的非易失性半导体存储器件，各上述NAND串包括：把多个非易失性存储单元的电流通路串联连接的存储单元模块，其中每个存储单元包括，在由在半导体衬底上形成元件隔离区域的元件隔离绝缘膜所分隔的元件区域上、隔着第1绝缘膜而形成的浮栅电极，和在上述浮栅电极上、隔着第2绝缘膜以覆盖上述浮栅电极侧面和上表面的方式形成的控制栅电极；第1选择栅晶体管，该第1选择栅晶体管具有与上述浮栅电极相同电极材料的第1电极层和与上述控制栅电极相同电极材料的第2电极层、通过形成于与上述第2绝缘膜相同绝缘材料的第3绝缘膜的一部分上的第1开口部分、直接连接而形成的第1栅电极，其电流通路的一端连接到在上述存储单元模块中、串联连接的非易失性存储单元的电流通路的一端上。其电流通路的另一端通过数据传输线接触连接到数据传输线上，和第2选择栅晶体管，该第2选择栅晶体管具有与上述浮栅电极相同电极材料的第3电极层和与上述控制栅电极相同电极材料的第4电极层、通过形成于与上述第2绝缘膜相同绝缘材料的第4绝缘膜的一部分上的第2开口部分、直接连接而形成的第2栅电极，其电流通路的一端连接到在上述存储单元模块中、串联连接的非易失性存储单元的电流通路的另一端上，其电流通路的另一端通过源线接触连接到源线上；其中，分别包含在相邻的上述NAND串上的上述数据传输线接触之间的上述元件隔离绝缘膜的上表面高度，比上述第1选择栅晶体管的电流通路的另一端与上述数据传输线接触之间的元件区域内的上述半导体衬底的主表面高度高；或者，分别包含在相邻的上述NAND串上的上述源线接触之间的上述元件隔离绝缘膜的上表面高度，比上述第2选择栅晶体管的电流通路的另一端与上述源线接触之间的元件区域内的上述半导体衬底的主表面高度高。

本发明的第2实施方式是一种非易失性半导体存储器件，包括：把多个非易失性存储单元的电流通路串联连接的存储单元模块，其中每个存储单元包括，在由在半导体衬底上形成元件隔离区域的元件隔离绝缘膜所分隔的元件区域上、隔着第1绝缘膜而形成的浮栅电极，和在上述浮栅电极上、隔着第2绝缘膜以覆盖上述浮栅电极侧面和上表面的方式形成的控制栅电极；第1选择栅晶体管，该第1选择栅晶体管具有与上述浮栅电极相同电极材料的第1电极层和与上述控制栅电极相同电极材料的第2电极层、通过形成于与上述第2绝缘膜相同绝缘材料的第3绝缘膜的一部分上的第1开口部分、直接连接而形成的第1栅电极，其电流通路的一端连接到在上述存储单元模块中、串联连接的非易失性存储单元的电流通路的一端上，其电流通路的另一端通过数据传输线接触连接到数据传输线上；和第2选择栅晶体管，该第2选择栅晶体管具有与上述浮栅电极相同电极材料的第3电极层和与上述控制栅电极相同电极材料的第4电极层、通过形成于与上述第2绝缘膜相同绝缘材料的第4绝缘膜的一部分上的第2开口部分、直接连接而形成的第2栅电极，其电流通路的一端连接到在上述存储单元模块中、串联连接的非易失性存储单元的电流通路的另一端上，其电流通路的另一端通过源线接触连接到源线上，其中，与上述第1开口部分相接触并在上述元件隔离区域内形成的上述第3绝缘膜的底面高度比在上述元件隔离区域内形成的上述第2绝缘膜的底面高度高；或者，与上述第2开口部分相接触并在上述元件隔离区域内形成的上述第4绝缘膜的底面高度比在上述元件隔离区域中形成的上述第2绝缘膜的底面高度高。

本发明的第3实施方式是包含并排配置的多个NAND串的非易失性半导体存储器件，各上述NAND串包括：把多个非易失性存储单元的电流通路串联连接的存储单元模块，其中每个存储单元包括，在由在半导体衬底上形成元件隔离区域的元件隔离绝缘膜所分隔的元件区域上、隔着第1绝缘膜而形成的浮栅电极，和在上述浮栅电极上、隔着第2绝缘膜以覆盖上述浮栅电极侧面和上表面的方式形成的控制栅电极；第1选择栅晶体管，该第1选择栅晶体管具有与上述浮栅电极相同电极材料的第1电极层和与上述控制栅电极相同电极材料的第2电极层、通过形成于与上述第2绝缘膜相同绝缘材料的第3绝缘膜的一部分上的第1开口部分、直接连接而形成的第1栅电极，其电流通路的一端连接到在上述存储单元模块中、串联连接的非易失性存储单元的电流通路的一端上，其电流通路的另一端通过数据传输线接触连接到数据传输线上；和第2选择栅晶体管，该第2选择栅晶体管具有与上述浮栅电极相同电极材料的第3电极层和与上述控制栅电极相同电极材料的第4电极层、通过形成于与上述第2绝缘膜相同绝缘材料的第4绝缘膜的一部分上的第2开口部分、直接连接而形成的第2栅电极，其电流通路的一端连接到在上述存储单元模块中、串联连接的非易失性存储单元的电流通路的另一端上，其电流通路的另一端通过源线接触连接到源线上；其中，分别包含在相邻的上述NAND串上的上述数据传输线接触之间的上述元件隔离绝缘膜的上表面高度比由连接分别包含在相邻的上述NAND串中的上述控制栅电极之间的、与上述控制栅电极相同的电极材料所夹着的区域中的上述元件隔离绝缘膜的上表面高度高；或者，分别包含在相邻的上述NAND串上的上述源线接触之间的上述元件隔离绝缘膜的上表面高度比由连接分别包含在相邻的上述NAND串中的上述控制栅电极之间的、与上述控制栅电极相同的电极材料所夹着的区域中的上述元件隔离绝缘膜的上表面高度高。

本发明的第4实施方式是包含并排配置的多个NAND串的非易失性半导体存储器件，各上述NAND串包括：把多个非易失性存储单元的电流通路串联连接的存储单元模块，其中每个存储单元包括，由在半导体衬底上形成元件隔离区域的元件隔离绝缘膜所分隔的元件区域上、隔着第1绝缘膜而形成的浮栅电极，和在上述浮栅电极上、隔着第2绝缘膜以覆盖上述浮栅电极侧面和上表面的方式形成的控制栅电极；具有第1栅电极的第1选择栅晶体管，其电流通路的一端连接到在上述存储单元模块中、串联连接的非易失性存储单元的电流通路的一端上，其电流通路的另一端通过数据传输线接触连接到数据传输线上，该第1栅电极的形成方式为，与上述浮栅电极相同电极材料的第1电极层的上表面的至少一部分由与上述第2绝缘膜相同绝缘材料的第3绝缘膜所覆盖，与上述控制栅电极相同电极材料的第2电极层覆盖上述第3绝缘膜的上表面并与上述第1电极层直接接触；和具有第2栅电极的第2选择栅晶体管，其电流通路的一端连接到在上述存储单元模块中、串联连接的非易失性存储单元的电流通路的另一端上，其电流通路的另一端通过源线接触连接到源线上，该第2栅电极的形成方式为，与上述浮栅电极相同电极材料的第3电极层的上表面的至少一部分由与上述第2绝缘膜相同绝缘材料的第4绝缘膜所覆盖，与上述控制栅电极相同电极材料的第4电极层覆盖上述第4绝缘膜的上表面并与上述第3电极层直接接触；其中，分别包含在相邻的上述NAND串中的上述数据传输线接触之间的上述元件隔离绝缘膜的上表面高度，比上述第1选择栅晶体管的电流通路的另一端与上述数据传输线接触之间的元件区域内的上述半导体衬底的主表面的高度高，或者，分别包含在相邻的上述NAND串中的上述源线接触之间的元件隔离绝缘膜的上表面的高度，比上述第2选择栅晶体管的电流通路的另一端与上述源线接触之间的元件区域内的上述半导体衬底的主表面的高度高。

附图说明

图1表示构成本发明的第1实施方式的非易失性半导体存储器件的的NAND串的等价电路图。

图2表示本发明第1实施方式的非易失性半导体存储器件的布局平面图。

图3是图2的箭头A-A’方向的、包含NAND型存储单元模块和选择栅晶体管区域的剖面图。

图4是图2的箭头E-E’方向的元件隔离区域的剖面图。

图5是图2的箭头B-B’方向的非易失性存储单元的剖面图。

图6是图2的箭头C-C’方向的第1选择栅晶体管的剖面图。

图7是图2的箭头D-D’方向的第1选择栅晶体管的开口为狭缝状的绝缘膜开口部分的剖面图。

图8是图2的箭头F-F’方向的漏电极内的剖面图。

图9是图2的箭头G-G’方向的源电极内的剖面图。

图10是表示在本发明的第1实施方式的非易失性半导体存储器件的布局平面图内刻蚀元件隔离绝缘膜的范围的图。

图11是进行元件隔离全面回蚀(etch back)时，图2的箭头A-A’方向的、包含NAND型存储单元模块和选择栅晶体管区域的剖面图。

图12是进行元件隔离全面回蚀时，图2的箭头E-E’方向的元件隔离区域的剖面图。

图13是进行元件隔离全面回蚀时，图2的箭头B-B’方向的非易失性存储单元的剖面图。

图14是进行元件隔离全面回蚀时，图2的箭头C-C’方向的第1选择栅晶体管的剖面图。

图15是进行元件隔离全面回蚀时，图2的箭头D-D’方向的第1选择栅晶体管的开口为狭缝状的绝缘膜开口部分的剖面图。

图16是进行元件隔离全面回蚀时，图2的箭头F-F’方向的漏电极上的剖面图。

图17是进行元件隔离全面回蚀时，图2的箭头G-G’方向的源电极上的剖面图。

图18表示本发明第2实施方式的非易失性半导体存储器件布局平面图。

图19是图18的箭头A-A’方向的、包含NAND型存储单元模块和选择栅晶体管区域的剖面图。

图20图18的箭头E-E’方向的元件隔离区域的剖面图。

图21是图18的箭头B-B’方向的非易失性存储单元的剖面图。

图22是图18的箭头C-C’方向的第1选择栅晶体管的剖面图。

图23是图18的箭头D-D’方向的第1选择栅晶体管的开口为狭缝状的绝缘膜开口部分的剖面图。

图24是图18的箭头F-F’方向的漏电极上的剖面图。

图25是图18的箭头G-G’方向的源电极上的剖面图。

图26表示本发明第3实施方式的非易失性半导体存储器件布局平面图。

图27是图26的箭头A-A’方向的、包含NAND型存储单元模块和选择栅晶体管区域的剖面图。

图28图26的箭头E-E’方向的元件隔离区域的剖面图。

图29是图26的箭头B-B’方向的非易失性存储单元的剖面图。

图30是图26的箭头C-C’方向的第1选择栅晶体管的数据传输线接触一侧的侧壁绝缘膜的剖面图。

图31是图26的箭头D-D’方向的第1选择栅晶体管的开口为狭缝状的绝缘膜开口部分的剖面图。

图32是图26的箭头F-F’方向的漏电极上的剖面图。

图33是图26的箭头G-G’方向的源电极上的剖面图。

图34表示本发明第4实施方式的非易失性半导体存储器件的阱接触部分的布局平面图。

图35是图34的箭头K-K’方向，包含阱接触部分的剖面图。

图36是图34的箭头J-J’方向，包含源极接触的剖面图。

图37是图34的箭头H-H’方向，包含阱接触部分的剖面图。

图38是图34的箭头I-I’方向的元件隔离区域的剖面图。

图39是本发明的第4实施方式的非易失性半导体存储器件的存储单元串部分以及阱接触部分的布局平面图。

图40表示现有阱接触部分的布局平面图。

图41是图40的箭头K-K’方向的、包含阱接触部分的剖面图。

图42是图40的箭头J-J’方向的、包含源线接触的剖面图。

图43是本发明的第5实施方式的非易失性半导体存储器件的阱接触部分的布局平面图。

图44是图43的箭头H-H’方向的、包含阱接触部分的剖面图。

图45是图43的箭头I-I’方向的元件隔离区域的剖面图。

图46是本发明的第6实施方式的非易失性半导体存储器件的阱接触部分的布局平面图。

图47是图46的箭头K-K’方向的、包含阱接触部分的剖面图。

图48图46的箭头J-J’方向的、包含源极接触的剖面图。

图49是图46的箭头H-H’方向的、包含阱接触部分的剖面图。

图50是图46的I-I’方向的元件隔离区域的剖面图。

图51表示本发明的第7实施方式的非易失性半导体存储器件的布局平面图。

图52表示本发明的第7实施方式的非易失性半导体存储器件的阱接触部分的布局平面图。

图53是图51的箭头A-A’方向的、包含NAND型存储单元模块和选择栅晶体管区域的剖面图。

图54是图51的箭头E-E’方向的元件隔离区域的剖面图。

图55是图51的箭头H-H’方向的、包含阱接触部分的剖面图。

图56是图52的箭头I-I’方向的元件隔离区域的剖面图。

具体实施方式

以下，参照附图对本发明的实施方式进行详细说明。在以下的说明中，具有相同功能和结构的元素赋予相同的符号。另外，附图只是示意的，是厚度与平面尺寸之间的关系、各层的厚度的比例等存在与实际器件的差异的情况。

第1实施方式

图1和图2示出本发明的第1实施方式的非易失性半导体存储器件的结构。图中符号的后缀表示所使用的元件位置的差异，主要符号相同的部件表示以相同工艺形成的相同材料的材料。

图1是NAND串45的等价电路的平面图，图2是并列了多个该NAND串的布局的平面图。在图2中，示出了并排配置了3个图1中的NAND串的结构。为便于理解存储单元和选择栅晶体管的结构，在图2中，仅示出了控制栅电极27以下的层的结构。

如图1所示，由包括具有浮栅(floating gate)电极(电荷积蓄电极)26的MOS晶体管的非易失性存储单元M0～M15的电流路径串联连接而构成NAND型存储单元模块。该NAND型存储单元模块的串联连接的电流路径的一端与第1选择栅晶体管S1的电流路径的一端相连接，并由此与记为BL(位线bit line)的数据传输线相连接。另外，其另一端与第2选择栅晶体管S2的电流路径的一端相连接，据此与记为SL(源线；source line)的公共源线相连接。

各个晶体管形成在相同的p阱(well)区域(p型硅区域)23上。各个非易失性存储单元M0～M15的控制栅电极27被连接到记为WL0～WL15且与数据传输线正交的数据选择线上。

由于从沿着数据传输线BL的多个存储单元模块中选择一个存储单元模块与数据传输线相连接，因此，构成第1选择栅晶体管S1的控制电极的第2电极层27_SSL被连接到模块选择线SSL(第1控制线)上。另外，构成第2选择栅晶体管S2的控制电极的第4电极层27_GSL被连接到模块选择线GSL(第2控制线)上。NAND型存储单元模块、第1选择栅晶体管S1和第2选择栅晶体管S2形成NAND串45(虚线区域)。

在本实施方式中，全部NAND串45均以相同的工艺制成，即，第1选择栅晶体管S1和第2选择栅晶体管S2与存储单元元件M0～M15以相同的工艺制作。因此，对于选择栅晶体管S1和选择栅晶体管S2，由与存储单元元件M0～M15的浮栅电极26相同的电极材料构成的电极层即第1电极层26_SSL和第3电极层26_GSL也是一次形成的。

相同地，作为第1选择栅晶体管S1和第2选择栅晶体管S2的控制布线的第1控制线SSL和第2控制线GSL也由与作为存储单元元件的控制布线的数据选择线WL0～WL15相同层的相同电极材料构成的布线形成。

另外，在NAND串45中，包括第1控制线SSL和第2控制线GSL的模块选择线至少有一根以上；为了实现高密度化，优选将其在与数据选择线WL0～WL15相同方向平行地形成。

在本实施方式中，虽然在NAND串45中示出了连接了16＝2⁴个存储单元的例子，但连接在数据传输线BL和数据选择线WL0～WL15上的存储单元数可以为多个，而考虑到地址解码，优选为2ⁿ个(n为正整数)。

另外，图3、图4和图5、图6、图7、图8、图9分别为图2的箭头A-A’、E-E’以及B-B’、C-C’、D-D’、F-F’、G-G’方向的剖面图。

图3是A-A ’方向的、包含NAND型存储单元模块和选择栅晶体管区域的剖面图。图4是E-E’方向的、元件隔离区域的剖面图。图5是B-B’方向的、存储单元部分的剖面图。图6是C-C′方向的、图7是D-D′方向的第1选择栅晶体管S1的剖面图。这里，图7是后述的开口为狭缝状的模块绝缘膜的开口部剖面图。图8是F-F′方向的，漏电极处的剖面图，图9是G-G′方向的源电极处的剖面图。

在图2、图3、图5和图6中，例如，在硼杂质浓度为10¹⁴cm^-3～10¹⁹cm^-3的p阱区域23上，形成例如包括厚度为3～15nm的氧化硅膜或氮氧化物膜的隧道栅绝缘膜即第1绝缘膜25、25_SSL、25_GSL。

在该第1绝缘膜25、25_SSL、25_GSL上，以10nm～500nm的厚度形成例如包括添加了10¹⁸cm^-3～10²¹cm^-3的磷或砷的多晶硅等的浮栅电极26以及包括与其相同的电极材料的电极层即第1电极层26_SSL和第3电极层26_GSL。

这些层是在未形成包括例如氧化硅膜的元件隔离绝缘膜24的区域上、与p阱区域23自对准地被形成的。即，在作为半导体区域的p阱区域23上，全面沉积第1绝缘膜25和浮栅电极26之后，将其形成图案并刻蚀至p阱区域23，然后刻蚀p阱区域23至例如0.05～0.5μm的深度。在其中可以埋入元件隔离绝缘膜24。如此，由于第1绝缘膜25和浮栅电极26能够在没有台阶的平面上全面地形成，因此，能够进行实现了进一步提高了均匀性的、特性一致的制膜。

然后，在本实施方式中，在为了露出浮栅电极26的侧面而对元件隔离绝缘膜24进行刻蚀时，并不是对图2的存储单元列进行全面刻蚀，而是如通过使用光致抗蚀剂和光刻工艺来刻蚀图10中示出的范围。即，对存储单元部分进行刻蚀，使得至少不刻蚀包含数据传输线接触31_d的区域和包含源线接触31_s的区域。

以上，形成例如包括厚度为5nm～30nm之间的氧化硅膜或氮氧化物膜、或包括氧化硅膜/氮化硅膜/氧化硅膜的模块绝缘膜50(第2绝缘膜)、50_SSL(第3绝缘膜)、50_GSL(第4绝缘膜)。

另外，隔着该第2、第3、第4绝缘膜50、50_SSL、50_GSL，以10nm～500nm的厚度形成控制栅电极27和由与控制栅电极27相同的电极材料构成的第2电极层27_SSL和第4电极层27_GSL，其中，控制栅电极27包括以10¹⁷～10²¹cm^-3的浓度添加了例如磷、砷或硼等杂质的多晶硅、或WSi(硅化钨)与多晶硅的层积结构、或NiSi、MoSi、TiSi、CoSi与多晶硅的层积结构。

该控制栅电极27形成为直到图2的纸面的左右方向的模块边界为止，以与在图2中相邻的存储单元模块相连接，并形成了数据选择线WL0～WL115。图5示出了控制数据电极27经过元件隔离绝缘膜24上方与相邻模块的控制栅电极相连接的情况。

相同地，如图6和图7所示，第2电极层27_SSL和第4电极层27_GSL也经过元件隔离绝缘膜24的上侧与在元件隔离绝缘膜24之间、相邻的存储单元模块的第2电极层和第4电极层相连接，形成第1控制线SSL和第2控制线GSL。

p阱区域23可以由n型硅区域22分隔开，以与p型半导体衬底21独立地被施加电压。如此，可以减小擦除时的电路负载，抑制耗电。

在本实施方式中，由于p阱区域23的侧壁被元件隔离绝缘膜24所覆盖，因此，不会造成在浮栅电极26之前的刻蚀时露出，能够防止浮栅电极26低于p阱区域23。

因此，在p阱区域23和元件隔离绝缘膜24的边界，不易产生栅电场集中以及阈值低的寄生晶体管。此外，由于不易产生引起电场集中的写入阈值低的现象、即寄生沟道(sidewalk)现象，因此，能够形成可靠性更高的晶体管。

如图3所示，在这些栅电极的两侧形成在包括例如厚度为5nm～200nm的氮化硅膜或氧化硅膜的侧壁绝缘膜43。另外，在其间的p阱区域23内形成成为各存储单元的源电极或漏电极n型扩散层28。

由n型扩散层28、浮栅电极26以及控制栅电极27形成以浮栅电极中所累积的电荷量作为信息量的浮栅型EEPROM单元。其栅长为小于等于0.5μm，大于等于0.01μm。

该源-漏n型扩散层28以使例如磷或砷、锑的表面浓度为10¹⁷cm^-3～10²¹cm^-3的方式以10nm～500nm的深度形成。这些n型扩散层28由相邻存储单元之间所公用，实现存储单元的电流通路串联连接的NAND连接。

另外，在图3中，第1电极层26_SSL和第3电极层26_GSL是分别与对应于第1控制线SSL和第2控制线GSL的模块选择线相连接的栅电极，与上述浮栅型EEPROM的浮栅电极26在相同的层上形成。由于第1电极层26_SSL和第3电极层26_GSL的栅长，比存储单元栅电极的栅长长，例如，小于等于1μm大于等于0.02μm因此能够保证模块被选择时与未被选择时的开关(on/off)比增大，能够防止误写入或误读出。

另外，作为与第1选择栅晶体管S1的电流通路(沟道)的一端相连的漏电极的n型扩散层28_d，通过数据传输线接触31_d连接到数据传输线36(BL)上。数据传输线36(BL)被形成至图2的纸面上下方向的NAND串边界为止，以与相邻的NAND串相连接。数据传输线36(BL)包括例如钨、硅化钨、钛、氮化钨或铝等材料。

另一方面，作为与第2选择栅晶体管S2的电流通路(沟道)的一端相连的源电极的n型扩散层28_s，通过源线接触31_s，连接到源线33(SL)上。该源线33(SL)被形成至图2中的纸面左右方向的NAND串边界为止，以与邻接的NAND串相连接。当然，也可以将n型扩散层(源电极)28_s形成至纸面左右方向的NAND串边界为止，来作为源线。

在这些数据传输线接触31_d和源线接触31_s中，可以用加入了n型或者p型杂质的多晶硅以及钨或硅化钨、Al、TiN、Ti等填充，使之成为导电体区域。在源线33和数据传输线36与上述晶体管之间，填充了包括例如SiO₂或SiN的层间绝缘膜38。在该数据传输线36上部，形成了包括例如SiO₂、SiN或聚酰亚胺等的绝缘膜保护层37，以及未图示的、包括例如W、Al或Cu等的上部布线。

在通过选择栅控制线SSL(第1控制线)以及GSL(第2控制线)而连接的第1和第2选择栅晶体管中，在形成第3绝缘膜50_SSL和第4绝缘膜50_GSL之后，如图2的虚线所示，对在元件隔离区域之间的相邻的NAND串进行刻蚀以共通地形成狭缝状的开口。第3绝缘膜50_SSL所开的狭缝状开口部分为第1开口部分11，第4绝缘膜50_GSL所开的狭缝状的开口部分为第2开口部分12。

如此，在元件区域内第1电极层26_SSL和第2电极层27_SSL通过第1开口部分11而连接并形成作为选择栅晶体管S1的栅电极的第1栅电极；另外，第3电极层26_GSL和第4电极层27_GSL通过第2开口部分12而连接，并形成作为选择栅晶体管S2的栅电极的第2栅电极。这是为了使选择栅晶体管S1和选择栅晶体管S2的关断(cut-off)良好，进而能够防止在第1电极层26_GSL和第3电极层_SSL上累积的电荷所造成的阈值偏差的问题。

另外，当对第3绝缘膜50_SSL和第4绝缘膜50_GSL进行刻蚀以开口为狭缝状时，在元件区域内，将由与开口部分11和开口部分12以下的浮栅电极26相同材料构成的第1电极层26_SSL和第3电极层26_GSL进行局部挖深。因此，如图3所示，当在其上形成了由与控制栅电极27相同材料构成的第2电极层27_SSL和第4电极层27_GSL时，经过第1开口部分11和第2开口部分12并以直到开口部分下方的突出形状而与第1电极层26_SSL和第3电极层26_GSL直接连接。如此，通过分别使第2电极层27_SSL成为向26_SSL内突出的形状以及第4电极层27_GSL成为向第3电极层26_GSL内突出的形状，能够使第1电极层26_SSL与第2电极层27_SSL之间以及第3电极层26_GSL与第4电极层27_GSL之间的接触面积增大，减小接触部分的电阻。

第3绝缘膜50_SSL和第4绝缘膜50_GSL在被元件区域所夹着的元件隔离区域中也存在，并如图6所示与元件隔离绝缘膜24的上表面直接接触。如图2的虚线所示，第1开口部分11和第2开口部分12在元件隔离区域中也有开口。因此，如图7所示，在元件隔离区域内广泛存在的第2电极层27_SSL和第4电极层27_GSL通过第1开口部分11和第2开口部分12直接与元件隔离绝缘膜24的上表面相接触。

此时，由于在刻蚀时开口部分11和开口部分12之下的元件隔离绝缘膜24被局部挖深，在元件隔离区域内，如图4所示，第2电极层27_SSL和第4电极层27_GSL以经过第1开口部分11和第2开口部分12并直到开口部分下面的突出形状，与元件隔离绝缘膜24直接接触。

在所述的本实施方式中在刻蚀元件隔离绝缘膜24时，如图10所示，以不刻蚀包含数据传输线接触31_d的区域和包含源线接触31_s的区域的方式刻蚀包含存储单元的区域。此时，在元件隔离绝缘膜24上，被刻蚀区域和未被刻蚀区域之间的边界表示为图2的边界100、110、120。

如边界100、110、120所示，在本实施方式中，对包含上述存储单元部分的区域进行的刻蚀未到达将第3绝缘膜50_SSL和第4绝缘膜50_GSL刻蚀为狭缝状开口的区域。即，将第3绝缘膜50_SSL和第4绝缘膜50_GSL刻蚀为狭缝状开口的区域不与对元件隔离绝缘膜24的刻蚀重复地进行。

因此，在形成如图4所示的元件隔离区域的元件隔离绝缘膜24上，与第1选择栅晶体管部分和第2选择栅晶体管部分相连接的第3绝缘膜50_SSL和第4绝缘膜50_GSL的至少在与上述开口部分相接触的部分上的高度h_y比与存储单元部分相接触的第2绝缘膜50的高度h_x高。

为了比较，当回蚀与本实施方式不同的包含选择栅晶体管的如图2示出的区域的元件隔离绝缘膜24(元件隔离全面回蚀)时，对应于图3、图4、图5、图6、图7、图8、图9的剖面图为图11、图12、图13、图14、图15、图16、图17。与图3～图9相同，分别为图2的箭头A-A’、E-E’、B-B’、C-C’、D-D’、F-F’、G-G’方向的剖面图。

与图15中的进行全面元件隔离回蚀的情况相比，在如图7所示的本实施方式中，与上述狭缝状开口部分的元件隔离绝缘膜24上相接触而形成的第2电极层27_SSL的底面形成于更高的位置上。

因此，为了防止图15中的第2电极层27_SSL与存储单元的p阱区域23靠近，可以使在图7中示出的第2电极层27_SSL离开p阱区域23。因此，与图15中的第1电极层26_SSL为比元件隔离绝缘膜24向上突出的形状相比，可以减少对于栅电压改变时的存储单元的p阱区域23的影响力。

即，与全面元件隔离回蚀时相比，在本实施方式中通过改变第1电极层26_SSL的电压，能够减小电力线从栅端到达p阱区域23的上部区域而在p阱区域23内产生电荷的效应。因此，能够抑制由上述效应在p阱区域23内产生的电荷而造成的选择栅晶体管的阈值降低的问题。

在编程时，对于所选择的不写入数据的NAND串，首先，第1选择栅晶体管S1的栅电极成为高电位的导通状态并在NAND串中积累电荷之后，使栅电极的电位稍稍下降并成为关断状态，使NAND串成为浮动(floating)状态。比时，如果第1选择栅晶体管S1的阈值过低，将成为在NAND串45上累积的电荷从数据传输线36(BL)一侧泄漏的误写入的原因。但是，由于本发明的实施方式能够回避阈值的降低，因此，能够实现抑制了单元误写入的、高可靠性的非易失性半导体器件。

使用全面元件隔离回蚀的情况的问题点在于：元件隔离绝缘膜24上的第2电极层27_SSL和第4电极层27_GSL的底面高度的偏差是把全面元件隔离回蚀的刻蚀深度偏差与第3绝缘膜50_SSL和第4绝缘膜50_GSL刻蚀开口为狭缝状时的刻蚀深度偏差或浮栅膜厚相加的偏差，因此而变大。该偏差反映了选择栅晶体管的阈值偏差，是阈值过低的一个主要原因。

但是，在如上所述的本实施方式中，由于是对包含存储单元的区域的元件隔离绝缘膜24进行选择性的刻蚀，因此，选择栅晶体管的狭缝部分及其周围如图10所示不进行刻蚀。这样，元件隔离绝缘膜24上的第2电极层27_SSL和第4电极层27_GSL的底面高度偏差中，不会加上因全面元件隔离回蚀而产生的刻蚀深度偏差。因此，与进行全面元件隔离回蚀的情况相比，能够减小选择栅晶体管的阈值偏差。这样，由于能够避免在偏差大的情况下所产生的选择栅晶体管的阈值大大降低的情况，因而据此能够得到抑制了对单元的误写入的效果。

通过微细化，相邻单元的电容耦合变大，p阱区域23的耗尽层的影响变得更大，因此，必须保证夹着第2绝缘膜50的浮栅电极26和控制电极27的对置面积更大。

因此，如果当进行全面元件隔离回蚀时把浮栅电极26的侧面较大地露出的话，如图15所示，由于第2电极层27_SSL在元件隔离区域中的底面靠近存储单元的p阱区域23，因此，存在选择栅晶体管的阈值降低以及其偏差变大的问题。但是，根据本发明的实施方式，能够缓和该问题。

通常，当为了补偿选择栅晶体管阈值的偏差而提高阈值时，由于数据传输线36(BL)不能向NAND串45提供足够高的电压，因此，将阈值的设定余量限定在狭窄的范围内。但是，由于本实施方式能够抑制选择栅晶体管的阈值降低，因此，易于确保该余量。因此，无需为了提高选择栅晶体管的阈值而提高沟道浓度。如此，能够防止与源极电极以及漏极电极间的结耐压劣化以及当在栅上施加0V电压时所产生的结漏电劣化，并且能够防止数据传输线的漏电。

随着微细加工的发展，相对于单元的最小设计宽度F，在其上形成数据传输线接触31_d(BL接触)和源线接触31_s(SL接触)的p阱区域23在与衬底平行的方向(图11的剖面方向)上的长度充分大于3F，即3倍。

因此，对元件隔离绝缘膜24进行全面元件隔离回蚀时，由于用于栅电极加工的各向异性刻蚀的微负荷(micro loading)效应，如图12所示，数据传输线接触31_d一侧的元件隔离区域表面60_d或源线接触31_s一侧的元件隔离区域表面60_s被挖得比存储单元一侧的元件隔离区域表面60更深。所谓微负荷效应，是在以干法刻蚀加工的情况下，因加工对象图案的疏密而造成刻蚀率的差异的现象。

其结果是，如图16和图17所示，元件隔离绝缘膜24的上表面的高度比元件区域内p阱区域23上面的高度低。

相对于此，在本实施方式中，如图10所示，由于不对元件隔离绝缘膜24进行全面回蚀，因此，如图4所示，数据传输线接触31_d一侧的元件隔离区域表面60_d和源线接触31_s一侧的元件隔离区域表面60_s变得比存储单元侧的元件隔离区域表面60高。

于是，如图8和图9所示，与用来形成用于数据传输线接触(BL接触)以及源线接触(SL接触)的结(漏极电极28d以及源极电极28s )的p阱区域23相接触的元件隔离绝缘膜24的上表面高度，相对于形成了上述结的p阱区域23的元件区域上表面，能够保持在更高的位置上。

即，在图2中夹在分别包含于相邻的NAND串中的BL接触之间或SL接触之间的元件隔离区域中的元件隔离绝缘膜24上表面高度，比元件区域中的p阱区域23上表面的高度更高。这里，p阱区域23的元件区域的上表面高度是，例如第1选择栅晶体管S1的电流通路的一端与数据传输线接触31_d之间的元件区域上的作为半导体衬底的p阱区域23的主表面高度，或是第2选择栅晶体管S2的电流通路的一端与源线接触31_s之间的元件区域上的作为半导体衬底的p阱区域23的主表面高度。

由于存在这样的元件隔离绝缘膜24，因此，能够防止用来形成源电极28_s和漏电极28_d的n型离子注入从存储单元的p阱区域23的与元件隔离绝缘膜24相接触的侧面注入。因此，能够防止形成深结。

由于在进行全面元件隔离回蚀的情况下不会获得上述的效果，因此，形成了如图11所示的深结的源电极28_s或漏电极28_d。其结果是，会引起例如通过选择栅晶体管S2的漏电增大而不易关断的问题。

但是，在如上所述的本实施方式中，如图4的元件隔离区域表面60_d，60_s或图8和图9所示，可以提高元件隔离绝缘膜24的上表面高度。因此，如图3所示，能够将源电极28_s和漏电极28_d形成为浅结，从而并避免上述问题。另外，即使对数据传输线一侧的BL接触31_d，也不易发生隔着漏电极28_d间的元件隔离绝缘膜24的穿通，能够防止难以保证数据传输线(BL)间的电隔离的问题。

如上所述，在现有的使用全面元件隔离回蚀并自对准地形成浮栅电极和元件隔离的非易失性半导体存储器中，即使在选择栅晶体管区域内，也会形成与浮栅电极26相同的材料向上大大突出于元件隔离绝缘膜24的上表面的突出形状。

因此，降低将第3绝缘膜50_SSL和第4绝缘膜50_GSL刻蚀为狭缝状开口部分的元件隔离绝缘膜24的高度，第2电极层27_SSL靠近存储单元的p阱区域23。由于第2电极层27_SSL与存储单元p阱区域23靠近，造成浮栅电极26的电压改变，并造成电力线从栅端到达p阱区域23的上半部分的半导体区域从而在p阱区域23内产生电荷。因此，引起了选择栅晶体管的阈值降低的问题。

由此，引起在所选择的、使得在编程时不写入数据的NAND串中为了不写入数据而积累的电荷从数据传输线36一侧泄漏的问题，成为引起单元误写入的原因。

当使用全面元件隔离回蚀时，元件隔离绝缘膜24的上表面高度、即第2电极层27_SSL和第4电极层27_GSL的在元件隔离区域中的底面高度的偏差，除了浮栅电极的膜厚偏差和把第3绝缘膜50_SSL和第4绝缘膜50_GSL刻蚀为狭缝状开口的刻蚀深度的偏差之外，还加上元件隔离绝缘膜24的刻蚀深度的偏差。因此，偏差随之变大。其结果，导致选择栅晶体管的阈值大幅降低。

当使用本发明实施方式的非易失性半导体存储器件的结构时，刻蚀元件隔离绝缘膜24时，如图10所示对选择栅晶体管的狭缝部分以及其周围不进行刻蚀。因此，在选择栅晶体管区域内，能够减小由与浮栅电极26相同电极材料构成的第1、第3电极层26_SSL、26_GSL从元件隔离绝缘膜24的上表面的突出。

即，如图7所示能够防止第2电极层27_SSL和第4电极层27_GSL的在元件隔离区域中的底面靠近存储单元的p阱区域23。其结果，可以实现抑制了阈值降低及其偏差的选择栅晶体管。

因此，能够防止在所选择的、使得在编程时不写入数据的NAND串中为了不写入数据而积累的电荷从数据传输线一侧泄漏的问题，能够改善单元写入特性和未选择的数据传输线的读干扰特性。

另外，随着微型加工的发展，即使形成数据传输线(BL)接触31_d和源线(SL)接触31_s的p阱区域23的长度为大于等于单元最小设计宽度的3倍，也能够在比存储单元的p阱区域23的上表面更高的位置上形成元件隔离绝缘膜24。因此，即使由栅电极加工的各向异性刻蚀引起了微负荷的效果，也能够把元件隔离绝缘膜24的上表面高度保持在较高的位置上

如此，可以防止用于形成源电极28_s和漏电极28_d的n型离子注入从存储单元p阱区域23的与元件隔离区域相接触的侧面进入。因此，在栅正下方，选择栅晶体管的源电极28_s和漏电极28_d的结深不会深于成为与存储单元相连接的源电极或漏电极的n型扩散层28的结深。

因此，能够防止由于源电极28_s和漏电极28_d的结深更深而造成通过选择栅晶体管S2的漏电增加而难以关断的问题。另外，能够抑制在数据传输线一侧的BL接触处的漏电极28_d之间的穿通，能够确保数据传输线BL之间良好的电隔离。

第2实施方式

图18示出本发明第2实施方式的非易失性半导体存储器件的布局平面图。以下，与图2相同的部分用相同符号表示，并省略其说明。图中符号的后缀表示所使用的元件位置的差异，主要符号相同的部件表示以相同工艺形成的相同材质的材料。

图18表示并排设置了3个如图1的等价电路所示的NAND串的结构。为了便于理解单元结构，图18仅表示了栅电极27以下的层的结构。在图18中，将包括具有浮栅电极26的MOS晶体管的非易失性半导体存储单元M0～M15串联连接，一端通过选择晶体管S1与数据传输线相连接。另一端通过选择晶体管S2与公共源线相连接。

与图2所示的第1实施方式相比，图18所示的本实施方式的非易失性半导体存储器件的不同之处在于，通过在比包含于第1实施方式中示出的狭缝状区域更大的区域内进行刻蚀，把第3绝缘膜50_SSL和第4绝缘膜50_GSL去除。即，在由图18的虚线覆盖的BL接触和SL接触部分一侧的区域内，利用刻蚀、将第3绝缘膜50_SSL和第4绝缘膜50_GSL去除。

图19是图18的箭头A-A’方向的、包含NAND型存储单元模块和选择栅晶体管的区域的剖面图。图20是图18的箭头E-E’方向的、元件隔离区域的剖面图

图21是图18的箭头B-B’方向的存储单元部分的剖面图。图22是图18的箭头C-C’方向的、图23是图18的箭头D-D’方向的、第1选择栅晶体管S1的剖面图。图23是以图18的虚线表示的被较宽地开口了的第3绝缘膜50_SSL和第4绝缘膜50_GSL的开口部分的剖面图。

图24是图18的箭头F-F’方向的、漏电极处的剖面图，图25是图18的箭头G-G’方向的、源电极处的剖面图。

本实施方式与第1实施方式相同，当为了露出浮栅电极26的侧面而刻蚀元件隔离绝缘膜24时，不是对整个的图18的存储单元列进行刻蚀，而是在与图10相同的范围内进行刻蚀。

即，以至少不刻蚀包含数据传输线接触31_d的区域和包含源线接触31_s的区域的方式刻蚀存储单元部分。此时，在元件隔离绝缘膜24上被刻蚀的区域与未被刻蚀的区域的边界以图18的边界100、110、120表示。

如边界100、110、120所示，在本实施方式中，对包含上述存储单元部分的区域的刻蚀也未到达对由图18的虚线所覆盖的第3绝缘膜50_SSL和第4绝缘膜50_GSL进行刻蚀并开口的区域。因此，对第3绝缘膜50_SSL和第4绝缘膜50_GSL刻蚀开口的区域并未与元件隔离绝缘膜24的刻蚀相重复地被刻蚀。

在形成如图20所示的元件隔离区域的元件隔离绝缘膜24上，与第1选择栅晶体管相连接的第3绝缘膜50_SSL和与第2选择栅晶体管相连接的第4绝缘膜50_GSL的至少在与上述开口部分相接触的部分上的高度h_y高于与存储单元部分相接触的第2绝缘膜50的高度h_x。

由于本实施方式的非易失性半导体存储器件具有可以得到与第1实施方式相同效果的结构，因此，与第1实施方式相同，能够实现抑制了阈值降低及其偏差的选择栅晶体管。

因此，能够防止在编程时累积于所选择的NAND串中的、使得不写入数据的电荷从数据传输线一侧泄漏的问题，能够改善单元的写入特性和未选择的数据传输线的读干扰特性。

在本实施方式中对在元件隔离区域之间相邻的NAND串上、并以图18中的虚线覆盖的公共区域内的第3绝缘膜50_SSL和第4绝缘膜50_GSL进行刻蚀开口。即，开口区域达到选择栅晶体管的数据传输线接触一侧或源线接触一侧的边缘。

由于能够用比开口为狭缝状的第1实施方式更大的刻蚀面积进行刻蚀，所以能够使用比第1实施方式低的分辨率以及便宜的光刻工艺。另外，由于不需要形成细的刻蚀沟槽，困此，也能够使用便宜的刻蚀设备。

第3实施方式

图26示出本发明第3实施方式的非易失性半导体存储器件的布局平面图。与第1实施方式和第2实施方式的非易失性半导体存储器件相同的部分用相同的符号表示、并省略其说明。图中符号的后缀表示所使用的元件位置的差异，主要符号相同的部件表示以相同工艺形成的相同材质的材料。

图26示出并排配置了3个在图1的等价电路中示出的NAND串的结构。尤其，为了便于理解单元结构，图26仅示出了控制栅电极27更下层的结构。在图26中，也将包括具有浮栅电极26的MOS晶体管的非易失性存储单元M0～M15串联连接，一端通过选择晶体管S1与数据传输线相连接，另一端通过选择晶体管S2与公共的源线相连接。

图27是图26的箭头A-A’方向的、包含NAND型存储单元模块和选择栅晶体管的区域的剖面图。图28是图26的箭头E-E’方向的、元件隔离区域的剖面图。

图29是图26的箭头B-B’方向的、存储单元部分的剖面图。图30是图26的箭头C-C’方向的，图31是图26的箭头D-D’方向的、第1选择栅晶体管S1的剖面图。尤其，图30是第1选择栅晶体管S1的数据传输线接触31_d一侧的侧壁绝缘膜43_d的剖面图。图31是后述的开口为狭缝状的第3绝缘膜50_SSL和第4绝缘膜50_GSL的开口部分的剖面图。

图32是图26的箭头F-F’方向的、漏电极处的剖面图，图33是图26的箭头G-G’方向的，源电极处的剖面图。

与第1和第2实施方式相比，在本实施方式中，在选择栅晶体管的BL接触31_d和SL接触31_s部分一侧的元件隔离绝缘膜24上形成台阶，例如如图28所示的栅侧壁绝缘膜43_d之下。因此，在图28中，数据传输线接触31_d一侧的元件隔离区域表面60_d和源线接触31_s一侧的元件隔离区域表面60_s高于存储单元一侧的元件隔离区域表面60。

本实施方式与第1和第2实施方式相同，当为了露出浮栅电极26的侧面而对元件隔离绝缘膜24刻蚀时，不对图26的整个存储单元列的进行全面刻蚀。例如，通过使用光致抗蚀剂和光刻工艺，如图26的虚线的边界所示，对包含存储单元部分的区域进行刻蚀而至少不对包含数据传输线接触31_d和源线接触31_s的区域进行刻蚀。

此时，元件隔离绝缘膜24上被刻蚀的区域与未被刻蚀的区域的实际边界用图26的边界260、262、264表示。与第1实施方式和第2实施方式相比，本实施方式的边界260、262、264的位置更靠近数据传输线接触31_d和源线接触31_s。

因此，在刻蚀元件隔离绝缘膜24时的刻蚀边界260、262、264形成于栅侧壁绝缘膜43_d之下。即，在刻蚀元件隔离绝缘膜24时的刻蚀边界260、262、264与刻蚀第3绝缘膜50_SSL、第4绝缘膜50_GSL而形成的狭缝状开口部分不重叠。

如此，在选择栅晶体管中，由于使第2电极层27_SSL和第4电极层27_GSL分别与第1电极层26_SSL和第3电极层26_GSL相接触，因此，能够隔开第3绝缘膜50_SSL和第4绝缘膜50_GSL的狭缝状开口部分与刻蚀边界260、262、264间的距离。

因此，能够减少隔着第3绝缘膜50_SSL和第4绝缘膜50_GSL在元件隔离绝缘膜24上形成的第2电极层27_SSL和第4电极层27_GSL的高度因靠近刻蚀边界260、262、264并在狭缝状开口部分上重叠而引起的改变。

另外，刻蚀边界260、262、264不进入作为选择栅晶体管的栅电极的第1电极层26_SSL和第3电极层26_GSL下方。因此，能够在选择栅晶体管的源和漏电极一侧，使第1电极层26_SSL和第3电极层26_GSL的高度相等，使第1电极层26_SSL和第3电极层26_GSL的刻蚀均匀性更加良好。

与第1实施方式和第2实施方式相同，本实施方式也能够防止用于形成本实施方式的源电极28s和漏电极28_d的n型离子注入从存储单元的与p阱区域23的元件隔离绝缘膜24相接触的侧面注入，防止形成深结。

其结果是，例如能够防止因通过选择栅晶体管S2的漏电增大而造成的难以关断的问题。另外，即使对于数据传输线侧BL接触31_d，也可以使得不易产生通过漏电极28_d间的元件隔离绝缘膜24的穿通，从而防止难以保持数据传输线(BL)间的电隔离的问题。

第4实施方式

图34示出本发明第4实施方式的非易失性半导体存储器件的阱接触部分的布局平面图。与从第1实施方式到第3实施方式相同的部分用相同的符号表示、并省略其详细说明。图中符号的后缀表示所使用的元件位置的差异，主要符号相同的部件表示以相同工艺形成的相同材质的材料。

图35是图34的箭头K-K’方向的剖面图、图36是图34的箭头J-J’方向的剖面图。图37是图34的箭头H-H’方向的剖面图，图38是图34的箭头I-I’方向的剖面图。

本实施方式涉及在第3实施方式中的NAND闪存的存储单元串部分之间形成的阱接触部分。图34表示沿行方向与NAND串并列而形成的p阱接触部分34。如后所述，该阱接触34是为把单元p阱区域23保持在固定的电位而形成的接触。

图39示出了与形成了图26的数据传输线(BL)接触的NAND串并列地形成了图34中示出的阱接触部分的情形。图34的两端的串342和344的半导体区域和数据传输线36与NAND串采用相同方式形成，成为虚设单元(dummy cell)区域342、344。

如图39所示，在该虚设单元区域342、344中不形成数据传输线(BL)接触，能够确保单元p阱接触34与数据传输线(BL)接触31_d间的距离。

由图35可知，在虚设单元区域342、344的源/漏的n型区域28_d和p+区域70_d之间，形成了未形成源/漏的n型区域的区域。据此，确保了虚设单元区域342、344的源/漏区域28_d和p+区域70_d之间的耐压。在n型区域28_d和p+区域70_d之间的耐压不存在问题的情况下，也可以在此处形成n型区域。

如图37所示，在单元p阱23上隔着p+区域70形成阱接触34。另外，例如通过把阱接触34连接到布线层35上，并把该布线层35连接到电源(未图示)上，对单元p阱23形成接触电极，可以将单元p阱23的电位保持固定。

形成p+区域70的扩散层是以例如使用硼并使其表面浓度为10¹⁷cm^-3～10²¹cm^-3的方式以10nm～500nm的深度而形成的。在从本实施方式到后述的第7实施方式中，作为阱接触34示出了具有与存储单元的数据传输线(BL)接触的单元间距相同间距的接触。但是，当接触不突出于元件隔离绝缘膜24之下时，能够适用与现有技术的数据传输先接触相比其直径较大、例如直径为60nm～200nm的周边接触。

在现有技术中，如图40所示，形成比NAND串的半导体区域宽度更宽的半导体区域，并在该部分上形成p+区域。图40表示在现有的NAND闪存的NAND串部分之间形成的在NAND串的行方向并列的阱接触部分的平面图。图41是图40的K-K’方向的剖面图，图42是图40的J-J’方向的剖面图。

特别地，图41示出了与形成了数据传输线接触的NAND串并排地形成的单元p阱接触。图41的两端是所谓的虚设单元区域412、414，它们与NAND串一样地形成了半导体区域和数据传输线36。由于在该虚设单元区域412、414内不形成数据传输线接触，因此能够保持单元p阱接触34与数据传输线接触31_d间的距离。

在现有技术中，当形成阱接触时，如图41所示，形成比NAND串的半导体区域宽度更宽的半导体区域，在该部分上形成p+区域70_d。因此，需要打破半导体区域与元件隔离区域的周期性的光刻工艺，因此使与形成了p+区域70_d的半导体区域相邻的半导体区域的宽度与具有良好周期性的单元阵列中心部分的NAND串的半导体区域的宽度相等是极其困难的。

例如，如果与形成了p+区域70_d的半导体区域相邻的半导体区域的宽度比具有良好周期性的单元阵列中心部分的NAND串的半导体区域宽度小，则产生图案崩溃的问题。

相反地，例如，如果与形成了p+区域70_d的半导体区域相邻的半导体区域的宽度比具有良好周期性的单元阵列中心部分的NAND串的半导体区域宽度大，则与形成了p+区域70_d的半导体区域相邻的元件隔离绝缘膜24的宽度就变小。于是，元件隔离绝缘膜24的埋入高宽比(aspect ratio)增大，导致元件隔离绝缘膜24不能完全埋入埋入区域的不良后果。

这两种情况都会导致相邻的控制栅电极27短路，成为使成品率下降、可靠性恶化的原因。

而在本实施方式中，如图35所示，在用与NAND串的半导体区域相同宽度、相同的元件隔离宽度配置的元件区域上，形成作为单元p阱接触区域的p+区域70_d。如此，不需要破坏半导体区域和元件隔离区域的周期性的光刻工艺，既确保了周期性又能够实现更小间距的半导体区域和元件隔离区域。

因此，能够避免在上述现有情况中产生的引起图案崩溃的问题，以及埋入区域没有被元件隔离绝缘膜24完全埋入的不良后果，能够提高元件隔离的埋入均匀性，提高成品率以及可靠性。

如图35所示，在本发明实施方式的非易失性半导体器件中，在形成单元阱接触34的半导体区域23内，与图41中示出的现有技术的情况相比，能够保证元件隔离绝缘膜24的高度相对于单元p阱区域23的侧面更高。

如此，由于元件隔离绝缘膜24的上表面的高度比单元p阱区域23的上表面更高，因此，能够防止为了降低接触电阻而形成p+区域70_d的离子注入从单元p阱区域23的侧面较深地注入。

例如，如果p+区域70_d形成得较深，尤其是达到元件隔离绝缘膜24之下的角部时，由于在角部容易集中应力，因此会引起与离子注入的结晶缺陷相结合而在靠近角部处形成位错线的问题。如果该位错线贯穿单元p阱区域23、n型阱22直到p型衬底21，则成为产生通过位错线的漏电和耐压不良的原因。但是，本实施方式的p+区域70_d的深度没有达到元件隔离之下的角部，能够减小该问题的出现。

尤其是，由于p型杂质硼作为Si半导体中的杂质的扩散常数比形成n型源/漏电极的杂质大，p+区域有延伸得更深的倾向。而使用在本实施方式中示出的结构，能够防止通过位错线的漏电和耐压不良问题。另外，由于能够形成较浅的p+区域70_d，因此，能够保持与邻近的n型源/漏区域28_d间的距离，能够确保p+区域70_d与n型源/漏区域28_d间的耐压。

第5实施方式

图43表示本发明第5实施方式的非易失性半导体存储器件的阱接触部分的布局平面图。与从第1实施方式到第4实施方式相同的部分用相同的符号表示、并省略其详细说明。图中符号的后缀表示所使用的元件位置的差异，主要符号相同的部件表示以相同工艺形成的相同材质的材料。

图44是图43的箭头H-H’方向的剖面图，图45是图43的箭头I-I’方向的剖面图。由于图43的箭头K-K’方向剖面图与图35相同，图43的箭头J-J’方向剖面图与图36相同，因此省略图43的箭头K-K’方向和箭头J-J’方向的剖面图。

本实施方式涉及在第1实施方式的NAND闪存的存储单元串部分之间形成的阱接触部分。图43表示沿行方向与如图2所示的形成了数据传输线接触的NAND串并排地形成的p阱接触部分34。阱接触部分34是为了把单元p阱区域23保持在固定电位而形成的接触。

如图35所示，本实施方式也在用与NAND串的半导体区域相同宽度和相同元件隔离宽度配置的元件区域上形成作为p阱接触区域的p+区域70_d。

在如图15所示的第2电极层27_SSL和存储单元的p阱区域23靠近的现有结构的情况下，即使是靠近图44中示出的p阱接触部分34的选择栅晶体管也会发生阈值降低。尤其是，在没有通过刻蚀第3绝缘膜50_SSL和第4绝缘膜50_GSL形成狭缝状开口的部分上，从作为控制栅电极的第2电极层27_SSL和第4电极层27_GSL到衬底的有效栅绝缘膜会增加第3绝缘膜50_SSL和第4绝缘膜50_GSL的量。因此，会发生使从第2电极层27_SSL和第4电极层27_GSL观察的跨导更低，晶体管的关断特性恶化的问题。

因此，在虚设单元区域432、434以及p阱接触部分34上，更易引起选择性地积累于NAND串中的电荷从数据传输线一侧泄漏的问题，会使写入应力施加在与图44的存储单元相同的形状部分(相当于连接在WL0～WL15上的存储单元)上。写入和擦除时应力的施加会引起存储单元数据选择线WL0～WL15的漏电流的增加。

相对于此，通过使用如图7所示的第2电极层27_SSL从p阱区域23离开的本实施方式的结构，即使在阱接触部分34上，也能够实现抑制了单元的误写入的、高可靠性的非易失性半导体存储器件。

不言而喻，本实施方式与第1实施方式相同，能够抑制存储单元模块的选择栅晶体管阈值的降低，并能够减小阈值偏差。因此，能够避免选择性地积累在NAND串中的、使得编程时不写入数据的电荷从数据传输线一侧泄漏的问题，得到抑制存储单元误写入的效果。

第6实施方式

图46示出本发明的第6实施方式的非易失性半导体存储器件的阱接触部分的布局平面图。与到第5实施方式为止相同的部分用相同的符号表示，并省略其说明。图中符号的后缀表示所使用的元件位置的差异，主要符号相同的部件表示以相同工艺形成的相同材质的材料

图47是图46的K-K’方向的剖面图，图48是图46的J-J’方向的剖面图。而图49是图46的H-H’方向的剖面图，图50是图46的I-I’方向的剖面图。

本实施方式涉及在第2实施方式的NAND闪存的存储单元串部分之间形成的阱接触部分。图46表示与形成了图18所示的数据传输线接触的NAND串在行方向上并排地形成的阱接触部分34。阱接触部分34是为了把单元p阱区域23保持在固定电位而形成的接触。

如图47所示，在本实施方式中，也在用与NAND串的半导体区域相同宽度、相同的元件隔离宽度配置的元件区域内形成作为p阱接触区域的p+区域70_d。

除了由第5实施方式得到的效果之外，本实施方式还可以得到如下效果。

例如，在本实施方式中，由于以图46的虚线所包围的图案对第3绝缘膜50_SSL和第4绝缘膜50_GSL进行开口，因此可以在更大的刻蚀面积上进行刻蚀。从而，能够使用与第1实施方式和第5实施方式相比更低分辨率的便宜的光刻工艺。由于不需要形成细的刻蚀沟槽，因此，也能够使用便宜的刻蚀设备。

第7实施方式

图51和图52分别示出本发明的第7实施方式的非易失性半导体存储器件的存储单元列部分和与之并排地形成的阱接触部分的布局的平面图。

如下所述，与从第1实施方式到第6实施方式相同的部分用相同的符号表示，并省略其说明。图中符号的后缀表示所使用的元件位置的差异，主要符号相同的部件表示以相同工艺形成的相同材质的材料。

图51示出了并排配置了3个在图1的等价电路中示出的NAND串的结构。为了便于理解单元结构，图51也仅示出了栅电极27以下的结构。在图51中，把包括具有浮栅电极26的MOS晶体管的非易失性存储单元M0～M15串联连接，一端通过选择晶体管S1与数据传输线相连接。另外，另一端通过选择晶体管S2与公共源线相连接。

图53是图51的箭头A-A’方向的剖面图，图54是图51的箭头E-E’方向的剖面图。图53是包含NAND型存储单元模块和选择栅晶体管区域的剖面图。图54是元件隔离区域的剖面图。

图52表示与在图51中示出的形成了数据传输线接触的NAND串在行方向并排地形成的p阱接触部分34。该接触部分34是为了把单元p阱区域23保持在固定电位而形成的接触。

图55是图52的H-H’方向的剖面图，图56是图52的I-I’方向的剖面图。由于图52的K-K’方向的剖面图与图35相同，图52的J-J’方向的剖面图与图36相同，因此省略。

第1实施方式到第6实施方式示出了当刻蚀元件隔离绝缘膜24时仅刻蚀存储单元部分，而不刻蚀数据传输线接触和源线接触部分的例子。

相对于此，在本发明的第7实施方式的非易失性半导体存储器件中，代替了对元件隔离绝缘膜24进行选择的刻蚀的是，当刻蚀控制栅电极27、第2电极层27_SSL、第4电极层27_GSL、多晶间(interpoly)绝缘膜50(第2绝缘膜)、50_SSL(第3绝缘膜)、50_GSL(第4绝缘膜)以及浮栅电极26、第1电极层26_SSL、第3电极层26_GSL时，不刻蚀数据传输线接触和源线接触部分的元件隔离绝缘膜24地对存储单元部分的元件隔离绝缘膜24进行刻蚀。

在本实施方式中，通过使用光致抗蚀剂和光刻工艺，对控制栅电极27、第2电极层27_SSL、第4电极层27_GSL、多晶间绝缘膜50、50_SSL、50_GSL以及浮栅电极26、第1电极层26_SSL、第3电极层26_GSL进行图案化和各向异性刻蚀。据此，在进行使源和漏电极部分的半导体衬底露出的加工时，不刻蚀数据传输线接触和源线接触部分的元件隔离绝缘膜24地对存储单元部分的元件隔离绝缘膜24进行刻蚀。

图51和图52中，表示“栅上边界”的线表示刻蚀边界，该边界可以形成在选择栅晶体管S1和S2的上半部分，当然该结构也可以与第1到第3实施方式的结构组合。

通过使用本实施方式的非易失性半导体存储器件的结构，如图54和图56所示，可以使隔着第3绝缘膜50_SSL和第4绝缘膜50_GSL形成在元件隔离绝缘膜24上的第2电极层27_SSL和第4电极层27_GSL的高度固定。

通常，随着微细加工的发展，形成数据线接触31_d和源线接触31_s的半导体区域23在A-A’方向的长度充分大于单元的最小设计宽度F的3F、即3倍。因此，对元件隔离绝缘膜24进行全面的元件隔离回蚀时，由于用于栅电极加工的各向异性刻蚀中的微负荷效应，数据传输线接触31_d侧和源线侧接触31_s侧的元件隔离区域24的表面被挖得比存储单元侧的元件隔离区域24的表面深。

另外，当对栅侧壁绝缘膜43进行各向异性刻蚀时，在栅侧壁绝缘膜43包括氧化硅膜、元件隔离绝缘膜24包括氧化硅膜的情况下，元件隔离绝缘膜24由于栅侧壁微负荷效果挖得比栅侧壁绝缘膜43深。

本实施方式仅对单元部分进行栅刻蚀，因此，可以缓和因上述微负荷效应而造成的元件隔离绝缘膜24被挖深的效应。

在本实施方式中，在形成如图8和图9所示的数据线接触和源线接触的半导体区域23上，与现有技术相比，能够将元件隔离绝缘膜24的上表面的高度保持得比p阱区域23侧面高，在存储单元列部分得到与第1实施方式相同的效果。

如图35所示，在形成单元阱接触34的半导体区域23中，本实施方式能够保持元件隔离绝缘膜24的高度比图41中示出的现有技术的p阱区域23的侧面高。

因此，与第4实施方式相同，在元件微细化的情况下，能够防止元件隔离区域的底面边角部分与源/漏区域或阱接触区域上形成的n⁺或p+区域相重合而造成的缺陷。

据此，能够防止通过位错线的漏电和耐压不良的问题，能够提高半导体存储元件的可靠性。另外，还能够确保p+区域70_d与n型源/漏区域28_d间的耐压。

作为本发明的其他实施方式，也可以是例如作为将硅变换为氧化硅膜或氮化硅膜的元件隔离绝缘膜和绝缘膜形成法；此外，还可以使用例如将氧离子注入到沉积的硅中的方法，或将沉积的硅氧化的方法。另外，绝缘膜也可以使用TiO₂或Al₂O₃、HFAlO、HFSiO、氧化钽膜、钛酸锶或钛酸钡、钛酸锆铅或它们的层积膜。

上述实施方式中，虽然使用p型Si衬底作为半导体衬底，但也可以使用n型Si衬底或SOI衬底，也可以使用SiGe混晶体、SiGeC混晶体等包含硅的其他单晶半导体衬底。

另外，控制栅电极27、第2电极层27_SSL、第4电极层27_GSL，也可以使用SiGe混晶体、SiGeC混晶体、TiSi、NiSi、CoSi、TaSi、WSi、MoSi等的硅化物或多晶硅化物，或使用Ti、Al、Cu、TiN、W等金属，也可以是多晶材料，或它们的层积结构。

另外，浮栅电极26、第1电极层26_SSL和第3电极层26_GSL也可以使用非晶硅、非晶SiGe、非晶SiGeC，或它们的层积结构。

本发明的一个方面在于，提供一种通过防止选择栅晶体管的阈值降低来改善存储单元写入特性的非易失性半导体存储器件。

本领域的技术人员可以容易地对上述本发明进行其他改进和变革实现。因此，本发明不仅限于本申请中所描述的具体细节和典型实施例。因此，能够在不脱离由本申请的权利要求书等定义的本发明的主旨和范围的情况下，进行各种变更。

Claims (20)

1.一种非易失性半导体存储器件，包含多个并排配置的NAND串，上述各NAND串包括：

把多个非易失性存储单元的电流通路串联连接的存储单元模块，其中每个存储单元包括，在由在半导体衬底上形成元件隔离区域的元件隔离绝缘膜所分隔的元件区域上、隔着第1绝缘膜而形成的浮栅电极，和在上述浮栅电极上、隔着第2绝缘膜以覆盖上述浮栅电极侧面和上表面的方式形成的控制栅电极；

第1选择栅晶体管，该第1选择栅晶体管具有与上述浮栅电极相同电极材料的第1电极层和与上述控制栅电极相同电极材料的第2电极层、通过形成于与上述第2绝缘膜相同绝缘材料的第3绝缘膜的一部分上的第1开口部分、直接连接而形成的第1栅电极，其电流通路的一端连接到在上述存储单元模块中、串联连接的非易失性存储单元的电流通路的一端上，其电流通路的另一端通过数据传输线接触连接到数据传输线上；和

第2选择栅晶体管，该第2选择栅晶体管具有与上述浮栅电极相同电极材料的第3电极层和与上述控制栅电极相同电极材料的第4电极层、通过形成于与上述第2绝缘膜相同绝缘材料的第4绝缘膜的一部分上的第2开口部分、直接连接而形成的第2栅电极，其电流通路的一端连接到在上述存储单元模块中、串联连接的非易失性存储单元的电流通路的另一端上，其电流通路的另一端通过源线接触连接到源线上；

其中，分别包含在相邻的上述NAND串上的上述数据传输线接触之间的上述元件隔离绝缘膜的上表面高度，比上述第1选择栅晶体管的电流通路的另一端与上述数据传输线接触之间的元件区域内的上述半导体衬底的主表面高度高；或者，

分别包含在相邻的上述NAND串上的上述源线接触之间的上述元件隔离绝缘膜的上表面高度，比上述第2选择栅晶体管的电流通路的另一端与上述源线接触之间的元件区域内的上述半导体衬底的主表面高度高。

2.根据权利要求1所述的非易失性半导体存储器件，其中，

上述第2电极层被形成至比上述元件区域中包含着上述第1开口部分的内部的上述第3绝缘膜的底面高度更低的位置上，从而与上述第1电极层直接接触，

上述第4电极层被形成至比上述元件区域中包含着上述第2开口部分的内部的上述第4绝缘膜的底面高度更低的位置上，从而与上述第3电极层直接接触。

3.根据权利要求2所述的非易失性半导体存储器件，其中，

上述第2电极层被形成至比上述元件隔离区域中包含着上述第1开口部分的内部的上述第3绝缘膜的底面高度更低的位置上，从而与上述元件隔离绝缘膜直接接触，或者

上述第4电极层被形成至比上述元件隔离区域中包含着上述第2开口部分的内部的上述第4绝缘膜的底面高度更低的位置上，从而与上述元件隔离绝缘膜直接接触。

4.根据权利要求1所述的非易失性半导体存储器件，还包括用于将上述第1绝缘膜之下的半导体区域的电位保持固定的阱接触，其中，

上述阱接触隔着与上述元件隔离区域相同宽度的其他元件隔离区域，形成在与上述NAND串并排配置的与上述元件区域相同宽度的其他的元件区域中。

5.根据权利要求1所述的非易失性半导体存储器件，

还包括，

与上述数据传输线正交、将由上述元件隔离区域隔开的多个上述存储单元模块的非易失性存储单元的控制栅电极之间连接起来的、相互平行的多根数据选择线；

与上述多根数据选择线平行、将由上述元件隔离区域隔开的多个第1选择栅晶体管的第1栅电极之间连接起来的第1控制线；和

与上述多根数据选择线平行、将由上述元件隔离区域隔开的多个第2选择栅晶体管的第2栅电极之间连接起来的第2控制线，

其中，形成有相互平行的多根上述多个数据传输线，每个上述NAND串上分别具有一根上述数据传输线。

6.根据权利要求1所述的非易失性半导体存储器件，还包括，在上述半导体衬底上的导电型阱，

其中，上述存储单元模块、上述第1和第2选择栅晶体管形成在上述导电型阱内。

7.一种非易失性半导体存储器件，包括：

把多个非易失性存储单元的电流通路串联连接的存储单元模块，其中每个存储单元包括，在由在半导体衬底上形成元件隔离区域的元件隔离绝缘膜所分隔的元件区域上、隔着第1绝缘膜而形成的浮栅电极，和在上述浮栅电极上、隔着第2绝缘膜以覆盖上述浮栅电极侧面和上表面的方式形成的控制栅电极；

第1选择栅晶体管，该第1选择栅晶体管具有与上述浮栅电极相同电极材料的第1电极层和与上述控制栅电极相同电极材料的第2电极层、通过形成于与上述第2绝缘膜相同绝缘材料的第3绝缘膜的一部分上的第1开口部分、直接连接而形成的第1栅电极，其电流通路的一端连接到在上述存储单元模块中、串联连接的非易失性存储单元的电流通路的一端上，其电流通路的另一端通过数据传输线接触连接到数据传输线上；和

第2选择栅晶体管，该第2选择栅晶体管具有与上述浮栅电极相同电极材料的第3电极层和与上述控制栅电极相同电极材料的第4电极层、通过形成于与上述第2绝缘膜相同绝缘材料的第4绝缘膜的一部分上的第2开口部分、直接连接而形成的第2栅电极，其电流通路的一端连接到在上述存储单元模块中、串联连接的非易失性存储单元的电流通路的另一端上，而其电流通路的另一端通过源线接触连接到源线上；

其中，与上述第1开口部分相接触并在上述元件隔离区域内形成的上述第3绝缘膜的底面高度比在上述元件隔离区域内形成的上述第2绝缘膜的底面高度高；或者，

与上述第2开口部分相接触并在上述元件隔离区域内形成的上述第4绝缘膜的底面高度比在上述元件隔离区域中形成的上述第2绝缘膜的底面高度高。

8.根据权利要求7所述的非易失性半导体存储器件，其中，

上述第2电极层被形成至比上述元件区域中包含着上述第1开口部分的内部的上述第3绝缘膜的底面高度更低的位置上，从而与上述第1电极层直接接触，

上述第4电极层被形成至比上述元件区域中包含着上述第2开口部分的内部的上述第4绝缘膜的底面高度更低的位置上，从而与上述第3电极层直接接触。

9.根据权利要求8所述的非易失性半导体存储器件，其中，

上述第2电极层被形成至比上述元件隔离区域中包含着上述第1开口部分的内部的上述第3绝缘膜的底面高度更低的位置上，从而与上述元件隔离绝缘膜直接接触，或者

上述第4电极层被形成至比上述元件隔离区域中包含着上述第2开口部分的内部的上述第4绝缘膜的底面高度更低的位置上，从而与上述元件隔离绝缘膜直接接触。

10.根据权利要求7所述的非易失性半导体存储器件，

还包括，

与上述数据传输线正交、将由上述元件隔离区域隔开的多个上述存储单元模块的非易失性存储单元的控制栅电极之间连接起来的、相互平行的多根数据选择线；

与上述多根数据选择线平行、将由上述元件隔离区域隔开的多个第1选择栅晶体管的第1栅电极之间连接起来的第1控制线；和

与上述多根数据选择线平行、将由上述元件隔离区域隔开的多个第2选择晶体管的第2栅电极之间连接起来的第2控制线，

其中，以隔着上述元件隔离区域互相并排配置的方式形成多个上述存储单元模块；形成有相互平行的多根上述多个数据传输线，每个上述存储单元模块上分别具有一根上述数据传输线。

11.根据权利要求7所述的非易失性半导体存储器件，还包括，在上述半导体衬底上的导电型阱，

其中，上述存储单元模块、上述第1和第2选择栅晶体管形成在上述导电型阱内。

12.一种非易失性半导体存储器件，该非易失性半导体存储器件包含多个并排配置的NAND串，上述各NAND串包括：

把多个非易失性存储单元的电流通路串联连接的存储单元模块，其中每个存储单元包括，在由在半导体衬底上形成元件隔离区域的元件隔离绝缘膜所分隔的元件区域上、隔着第1绝缘膜而形成的浮栅电极，和在上述浮栅电极上、隔着第2绝缘膜以覆盖上述浮栅电极侧面和上表面的方式形成的控制栅电极；

第1选择栅晶体管，该第1选择栅晶体管具有与上述浮栅电极相同电极材料的第1电极层和与上述控制栅电极相同电极材料的第2电极层、通过形成于与上述第2绝缘膜相同绝缘材料的第3绝缘膜的一部分上的第1开口部分、直接连接而形成的第1栅电极，其电流通路的一端连接到在上述存储单元模块中、串联连接的非易失性存储单元的电流通路的一端上，其电流通路的另一端通过数据传输线接触连接到数据传输线上；和

第2选择栅晶体管，该第2选择栅晶体管具有与上述浮栅电极相同电极材料的第3电极层和与上述控制栅电极相同电极材料的第4电极层、通过形成于与上述第2绝缘膜相同绝缘材料的第4绝缘膜的一部分上的第2开口部分、直接连接而形成的第2栅电极，其电流通路的一端连接到在上述存储单元模块中、串联连接的非易失性存储单元的电流通路的另一端上，而其电流通路的另一端通过源线接触连接到源线上；

其中，分别包含在相邻的上述NAND串上的上述数据传输线接触之间的上述元件隔离绝缘膜的上表面高度比连接分别包含在相邻的上述NAND串中的上述控制栅电极之间的、由与上述控制栅电极相同的电极材料所夹着的区域中的上述元件隔离绝缘膜的上表面高度高；或者，

分别包含在相邻的上述NAND串上的上述源线接触之间的上述元件隔离绝缘膜的上表面高度比连接分别包含在相邻的上述NAND串中的上述控制栅电极之间的、由与上述控制栅电极相同的电极材料所夹着的区域中的上述元件隔离绝缘膜的上表面高度高。

13.根据权利要求12所述的非易失性半导体存储器件，其中，

上述第2电极层被形成至比上述元件区域中包含着上述第1开口部分的内部的上述第3绝缘膜的底面高度更低的位置上，从而与上述第1电极层直接接触，

上述第4电极层被形成至比上述元件区域中包含着上述第2开口部分的内部的上述第4绝缘膜的底面高度更低的位置上，从而与上述第3电极层直接接触。

14.根据权利要求13所述的非易失性半导体存储器件，其中，

上述第2电极层被形成至比上述元件隔离区域中包含着上述第1开口部分的内部的上述第3绝缘膜的底面高度更低的位置上，从而与上述元件隔离绝缘膜直接接触，或者

上述第4电极层被形成至比上述元件隔离区域中包含着上述第2开口部分的内部的上述第4绝缘膜的底面高度更低的位置上，从而与上述元件隔离绝缘膜直接接触。

15.根据权利要求12所述的非易失性半导体存储器件，还包括用于将上述第1绝缘膜之下的半导体区域的电位保持固定的阱接触，其中，

上述阱接触隔着与上述元件隔离区域相同宽度的其他元件隔离区域，形成在与上述NAND串并排配置的与上述元件区域相同宽度的其他的元件区域中。

16.根据权利要求12所述的非易失性半导体存储器件，

还包括，

与上述数据传输线正交、将由上述元件隔离区域隔开的多个上述存储单元模块的非易失性存储单元的控制栅电极之间连接起来的、相互平行的多根数据选择线；

与上述多根数据选择线平行、将由上述元件隔离区域隔开的多个第1选择栅晶体管的第1栅电极之间连接起来的第1控制线；和

与上述多根数据选择线平行、将由上述元件隔离区域隔开的多个第2选择栅晶体管的第2栅电极之间连接起来的第2控制线，

其中，形成有相互平行的多根上述多个数据传输线，每个上述NAND串上分别具有一根上述数据传输线。

17.一种非易失性半导体存储器件，包含多个并排配置的NAND串的非易失性半导体存储器件，上述各NAND串包括：

把多个非易失性存储单元的电流通路串联连接的存储单元模块，其中每个存储单元包括，由在半导体衬底上形成元件隔离区域的元件隔离绝缘膜所分隔的元件区域上、隔着第1绝缘膜而形成的浮栅电极，和在上述浮栅电极上、隔着第2绝缘膜以覆盖上述浮栅电极侧面和上表面的方式形成的控制栅电极；

具有第1栅电极的第1选择栅晶体管，其电流通路的一端连接到在上述存储单元模块中、串联连接的非易失性存储单元的电流通路的一端上，其电流通路的另一端通过数据传输线接触连接到数据传输线上，该第1栅电极的形成方式为，与上述浮栅电极相同电极材料的第1电极层的上表面的至少一部分由与上述第2绝缘膜相同绝缘材料的第3绝缘膜所覆盖，与上述控制栅电极相同电极材料的第2电极层覆盖上述第3绝缘膜的上表面并与上述第1电极层直接接触；和

具有第2栅电极的第2选择栅晶体管，其电流通路的一端连接到在上述存储单元模块中、串联连接的非易失性存储单元的电流通路的另一端上，而其电流通路的另一端通过源线接触连接到源线上，该第2栅电极的形成方式为，与上述浮栅电极相同电极材料的第3电极层的上表面的至少一部分由与上述第2绝缘膜相同绝缘材料的第4绝缘膜所覆盖，与上述控制栅电极相同电极材料的第4电极层覆盖上述第4绝缘膜的上表面并与上述第3电极层直接接触；

其中，分别包含在相邻的上述NAND串中的上述数据传输线接触之间的上述元件隔离绝缘膜的上表面高度，比上述第1选择栅晶体管的电流通路的另一端与上述数据传输线接触之间的元件区域内的上述半导体衬底的主表面的高度高；或者，

分别包含在相邻的上述NAND串中的上述源线接触之间的上述元件隔离绝缘膜的上表面的高度，比上述第2选择栅晶体管的电流通路的另一端与上述源线接触之间的元件区域内的上述半导体衬底的主表面的高度高。

18.根据权利要求17所述的非易失性半导体存储器件，其中，

上述第2电极层被形成至比上述元件区域中的上述第3绝缘膜的底面高度更低的位置上，从而与上述第1电极层直接接触，

上述第4电极层被形成至比上述元件区域的第4绝缘膜的底面高度更低的位置上，从而与上述第3电极层直接接触。

19.根据权利要求17所述的非易失性半导体存储器件，还包括用于将上述第1绝缘膜之下的半导体区域的电位保持固定的阱接触，其中，

上述阱接触隔着与上述元件隔离区域相同宽度的其他元件隔离区域，形成在与上述NAND串并排配置的与上述元件区域相同宽度的其他的元件区域中。

20.根据权利要求17所述的非易失性半导体存储器件，

还包括，

与上述数据传输线正交、将由上述元件隔离区域隔开的多个上述存储单元模块的非易失性存储单元的控制栅电极之间连接起来的、相互平行的多根数据选择线；

与上述多根数据选择线平行、将由上述元件隔离区域隔开的多个第1选择栅晶体管的第1栅电极之间连接起来的第1控制线；和

与上述多根数据选择线平行、将由上述元件隔离区域隔开的多个第2选择栅晶体管的第2栅电极之间连接起来的第2控制线，

其中，形成有相互平行的多根上述多个数据传输线，每个上述NAND串上分别具有一根上述数据传输线。

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