KR101255527B1 - 분할 게이트 ｎａｎｄ 플래시 메모리 구조 및 어레이, 이의프로그래밍, 삭제와 판독 방법, 및 제조 방법 - Google Patents

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Abstract

분할 게이트 NAND 플래시 메모리 구조가 제 1 도전형의 반도체 기판 상에 형성된다. NAND 구조는 기판 내의 제 2 도전형의 제 2 영역과 함께 기판 내의 제 2 도전형의 제 1 영역을 포함한다. 인접한 제 1 채널 영역이 제 1 영역 및 제 2 영역 사이에 형성된다. 다수의 부동 게이트들은 서로 이격되고 각각 채널 영역의 개별적인 부분 위에 위치된다. 부동 게이트와 연관되거나 이에 인접한 다수의 제어 게이트들이 제공된다. 각각의 제어 게이트는 두 개의 부분들: 제어 채널의 부분 위의 제 1 부분 및 연관된 부동 게이트 위의 제 2 부분을 가지며 이에 용량적으로 결합한다.
NAND 플래시 메모리, 반도체 기판, 도전형, 부동 게이트, 제어 게이트.

Description

분할 게이트 ＮＡＮＤ 플래시 메모리 구조 및 어레이, 이의 프로그래밍, 삭제와 판독 방법, 및 제조 방법{Split gate NAND flash memory structure and array, method of programming, erasing and reading thereof, and method of manufacturing}
도1a는 종래 기술의 NAND 플래시 메모리 구조의 개략적인 단면도.
도1b는 하나의 NAND 플래시 메모리 구조의 인접한 NAND 플래시 메모리 구조로의 상호접속을 도시한 도1a에 도시된 종래 기술의 다수의 NAND 플래시 메모리 구조들을 사용한 NAND 플래시 메모리 장치의 상면도.
도2는 본 발명의 NAND 플래시 메모리 구조의 일 실시예의 개략적인 단면도.
도3은 본 발명의 NAND 플래시 메모리 구조의 다른 실시예의 개략적인 단면도.
도4는 본 발명의 NAND 플래시 메모리 구조의 또 다른 실시예의 개략적인 단면도.
도5a는 상호접속된 본 발명의 다수의 NAND 플래시 메모리 구조들의 개략적인 단면도.
도5b는 도5a에 도시된 본 발명의 NAND 플래시 메모리 구조들의 상면도.
도6a는 본 발명의 다수의 상호접속된 NAND 플래시 메모리 구조들의 다른 실 시예의 단면도.
도6b는 도6a에 도시된 본 발명의 NAND 플래시 메모리 구조들의 상면도.
도7a1은 본 발명의 NAND 플래시 메모리 구조의 일 실시예의 제조에서의 제 1 단계들의 상면도이고 도7a2는 활성 영역을 통한 단면도.
도7b-7m은 본 발명의 NAND 플래시 메모리 구조의 실시예를 구성하는 방법을 도시한 그 다음 단계들의 활성 영역을 통한 단면도들.
* 도면의 주요 부분에 대한 부호의 설명*
10: 메모리 구조 12: 반도체 기판
30: NAND 플래시 메모리 구조 50: 비트 라인
본 발명은 분할 게이트 NAND 플래시 메모리 구조에 관한 것이며, 특히 NAND 플래시 메모리 구조의 종단에서 소스 및 드레인만을 가지는 분할 게이트 NAND 플래시 메모리에 관한 것이다.
비-휘발성 메모리 집적 회로 칩들은 종래 기술에 널리 알려져 있다. 예를 들어, 미국 특허 제 5,029,130호 및 제 6,151,248호를 참조하라. 비-휘발성 메모리 집적 회로 칩의 하나의 형태가 직렬 접속된 비-휘발성 메모리 셀들의 스트링(string)이 NAND 플래시 메모리 구조 내에 그룹화되는 "NAND" 플래시 메모리 장치이다.
도1a를 참조하면, 종래 기술의 분할 게이트 NAND 플래시 메모리 구조(10)의 단면도가 도시되어 있다. ("C.Y.Shu 등에 의한 "Split-Gate NAND Flash Memory At 120nm Technology Node Featuring Fast Programming and Erase", 2004 symposium on VLSI Technology Digest of Technical Papers, p.78-79를 참조하라). NAND 플래시 메모리 구조(10)는 제 1 도전형의 반도체 기판(12) 상에 형성된다. NAND 플래시 메모리 구조(10)는 기판(12)에서 제 2 도전형의 제 1 영역(14) 및 제 2 도전형의 제 2 영역(16)을 갖는다. 제 1 영역(14) 및 제 2 영역(16)은 서로 이격되어, 상기 제 1 영역(14) 및 제 2 영역(16) 사이의 연속적인 채널 영역을 규정한다. 다수의 부동 게이트들(18A...18N)은 서로 이격되는데, 상기 각 부동 게이트(18)는 채널 영역의 개별적인 부분 위에 위치되며 이로부터 분리되어 절연된다. 구조(10)는 각 부동 게이트(18)와 연관된 선택 게이트(20)를 더 갖는다. 선택 게이트(20)는 채널 영역의 다른 부분 위에 위치되며, 연관된 부동 게이트(18)와 바로 인접하며, 이로부터 절연된다. 최종적으로, 구조(10)는 다수의 제어 게이트들(22)을 갖는데, 상기 각 제어 게이트(22)는 부동 게이트(18)와 연관되며, 상기 연관된 부동 게이트(18)와 함께 적층된 게이트 구성을 형성한다.
전형적으로, NAND 게이트 구조(10)는 컬럼 방향으로 형성되는데, 상기 선택 게이트(20) 및 제어 게이트(22)는 각각의 선택 게이트들 및 제어 게이트들을 로우 방향으로 접속시킨다. 이와 같은 NAND 구조(10)의 어레이의 평면도가 도1b에 도시되어 있다.
종래 기술의 NAND 구조(10)에 의한 문제점은 셀마다 두 개의 로우 라인들; 선택 게이트(20)를 위한 하나 및 제어 게이트(22)를 위한 하나를 필요로 한다는 것 이다. 셀마다 두 개의 라인들에 의하여 그리고 비-휘발성 메모리 셀들에 대해, 라인들이 높은 전압들을 전달해야만 하는 경우, 각 셀의 피치에 필요로 되는 전압 제어 라인들이 너무 많아질 것이다.
따라서, 셀 당 라인 카운트를 감소시킴으로써, 비휘발성 메모리 장치의 피치를 개선시키는 것이 필요로 된다.
따라서, 본 발명에서, NAND 플래시 메모리 구조가 제 1 도전형의 반도체 기판 상에 형성된다. 상기 구조는 기판에서 제 2 도전형의 제 1 영역을 갖는다. 제 2 도전형의 제 2 영역은 기판에서 제 1 영역으로부터 이격되어서, 그 사이에 연속적인 채널을 규정한다. 다수의 부동 게이트들은 서로 이격되는데, 각 부동 게이트는 채널 영역의 개별적인 부분들 위에 위치되고 이로부터 절연된다. 최종적으로, 다수의 제어 게이트가 제공되는데, 각 제어 게이트는 부동 게이트와 연관되며, 상기 부동 게이트와 인접하다. 제어 게이트는 두 개의 부분들: 채널 영역의 부분 위의 제 1 부분, 및 연관된 부동 게이트 위의 제 2 부분을 가지며, 서로 용량적으로 결합된다.
도2를 참조하면, 본 발명의 NAND 플래시 메모리 구조의 제 1 실시예(30)의 단면도가 도시되어 있다. 도2에 도시된 NAND 플래시 메모리 구조(20)는 P-형과 같은 제 1 도전형의 반도체 기판(12) 상에 형성된다. 구조(30)는 기판(12)에서 소스로서 N형과 같은 제 2 도전형의 제 1 영역을 갖는다. 기판(12)에서, 또한 제 2 도전형의 드레인과 같은 제 2 영역(16)이 제 1 영역(14) 또는 소스(14)로부터 이격된다. 소스 영역(14)은 드레인 영역(16)보다 더 깊이 주입되는 것을 특징으로 한다. 제 1 영역(14) 및 제 2 영역(16)은 서로 이격된 그 사이에 연속적인 채널 영역(32)을 규정한다. 다수의 부동 게이트들(18)은 서로 이격되고 채널 영역(32) 위에 위치되며 이로부터 절연된다. 각각의 부동 게이트(18)는 채널 영역(32)의 개별적인 부분 위에 위치되며, 상기 부동 게이트(18)가 위치되는 채널 영역의 부분에서 전류의 전도를 제어한다. NAND 플래시 메모리 구조(30)는 또한 다수의 제어 게이트들(34)을 포함한다. 각각의 제어 게이트(34)는 부동 게이트(18)와 연관되며 상기 부동 게이트에 인접한다. 각각의 제어 게이트(34)는 두 개의 극성들; 연관된 부동 게이트(18)에 인접한 채널 영역의 부분 위에 있는 제 1 부분(36) 및 연관된 부동 게이트(18) 위에 있고 이로부터 절연되며 부동 게이트(18)에 용량적으로 결합되는 제 2 부분을 갖는다. 제어 게이트(34)는 도2에 도시된 바와 같이 단일 구조이거나, 두 개의 부분들(36 및 38)이 개별적인 부분들이지만, 엑스-시츄에 의해 전기적으로 접속될 수 있는데, 즉 NAND 플래시 메모리 구조(30)의 외부에 전기적으로 접속될 수 있다. 제 1 부분(36) 및 제 2 부분(38) 각각은 실질적으로 직선으로 형성될 수 있다. 도2에 도시된 실시예에서, NAND 플래시 메모리 구조(30)는 또한 채널 영역(32)의 부분 위에 위치되고 이로부터 절연되며 소스 영역(14)에 비로 인접한 제 1 선택 게이트(40)를 포함한다. 선택 게이트(40)는 종래의 MOS 트랜지스터의 게이트의 기능을 한다. NAND 구조(30)는 또한 제 2 영역(16) 또는 드레인 영역에 바로 인접한 채널 영역(32)의 부분 위에 위치된 제 2 선택 게이트(도시되지 않음)를 포함한다. 그러나, 도2에 도시된 실시예에서, 선택 게이트의 제 1 부분(36A)은 드레인 영역(16)에 바로 인접한 채널 영역(32)의 부분 위에 위치된다.
도3을 참조하면, 본 발명의 NAND 플래시 메모리 구조(130)의 제 2 실시예의 단면도가 도시되어 있다. 도2에 도시된 NAND 플래시 메모리 구조(30)의 실시예와 마찬가지로, 구조(130)는 P-형과 같은 제 1 도전형의 반도체 기판(12)을 포함한다. 구조(30)는 기판(12)에서 소스로서 N형과 같은 제 2 도전형의 제 1 영역(14)을 갖는다. 기판(12)에서, 또한 제 2 도전형의 드레인과 같은 제 2 영역(16)이 제 1 영역(14) 또는 소스(14)로부터 이격된다. 소스 영역(14)은 드레인 영역(16)보다 더 깊이 주입되는 것을 특징으로 한다. 제 1 영역(14) 및 제 2 영역(16)은 서로 이격되어 그 사이에 연속적인 채널 영역(32)을 규정한다. 다수의 부동 게이트들(18)은 서로 이격되고 채널 영역(32) 위에 위치되며 이로부터 절연된다. 각각의 부동 게이트(18)는 채널 영역(32)의 개별적인 부분 위에 위치되며, 상기 부동 게이트(18가 위치되는 채널 영역의 부분에서 전류의 전도를 제어한다. NAND 플래시 메모리 구조(30)는 또한 다수의 제어 게이트들(34)을 포함한다. 각각의 제어 게이트(34)는 부동 게이트(18)와 연관되며 상기 부동 게이트에 인접한다. 각각의 제어 게이트(34)는 두 개의 극성들; 연관된 부동 게이트(18)에 인접한 채널 영역의 부분 위에 있는 제 1 부분(36) 및 연관된 부동 게이트(18) 위에 있고 이로부터 절연되며 부동 게이트(18)에 용량적으로 결합되는 제 2 부분을 갖는다. 제어 게이트(34)는 도2에 도시된 바와 같이 단일 구조이거나, 두 개의 부분들(36 및 38)이 개별적인 부분들이지만, 엑스-시츄에 의해 전기적으로 접속될 수 있는데, 즉 NAND 플래시 메모리 구조(30)의 외부에 전기적으로 접속될 수 있다. 제 1 부분(36) 및 제 2 부분(38) 각각은 실질적으로 직선으로 형성될 수 있다.
각각의 제어 게이트(34)는 탭 부분인 제 3 부분(40)을 갖는다. 탭 부분(40)은 연관된 부동 게이트(18) 위에 위치되며 이에 용량적으로 결합되는 제 2 부분(38)으로부터 멀어지는 방향으로 확장한다. 탭 부분(40)은 제어 게이트(34)가 연관되지 않는 이웃한 부동 게이트(18)를 향하는 방향으로 확장한다. 도3에 도시된 실시예에서, NAND 플래시 메모리 구조(30)는 또한 채널 영역(32)의 부분 위에 위치되고 이로부터 절연되며 소스 영역(14)에 바로 인접한 제 1 선택 게이트(40)를 포함한다. 선택 게이트(40)는 종래의 MOS 트랜지스터의 게이트의 기능을 한다. NAND 구조(30)는 또한 제 2 영역(16) 또는 드레인 영역에 바로 인접한 채널 영역(32)의 부분 위에 위치된 제 2 선택 게이트(도시되지 않음)를 포함할 수 있다. 그러나, 도3에 도시된 실시예에서, 제어 게이트(34A)의 제 1 부분(36A)은 드레인 영역(16)에 바로 인접한 채널 영역(32)의 부분 위에 위치된다.
도4를 참조하면, 본 발명의 NAND 플래시 메모리 구조(230)의 제 3 실시예가 도시되어 있다. 구조(230)는 도2에 도시된 구조(30)와 유사하다. 구조(130)는 P-형과 같은 제 1 도전형의 반도체 기판(12)을 포함한다. 구조(30)는 기판(12)에서 소스로서 N형과 같은 제 2 도전형의 제 1 영역(14)을 갖는다. 기판(12)에서, 또한 제 2 도전형의 드레인과 같은 제 2 영역(16)이 제 1 영역(14) 또는 소스(14)로부터 이격된다. 소스 영역(14)은 드레인 영역(16)보다 더 깊이 주입되는 것을 특징으로 한다. 제 1 영역(14) 및 제 2 영역(16)은 서로 이격되어 그 사이에 연속적인 채널 영역(32)을 규정한다. 다수의 부동 게이트들(18)은 서로 이격되고 채널 영역(32) 위에 위치되며 이로부터 절연된다. 각각의 부동 게이트(18)는 채널 영역(32)의 개별적인 부분 위에 위치되며, 상기 부동 게이트(18가 위치되는 채널 영역의 부분에서 전류의 전도를 제어한다. NAND 플래시 메모리 구조(30)는 또한 다수의 제어 게이트들(34)을 포함한다. 각각의 제어 게이트(34)는 부동 게이트(18)와 연관되며 상기 부동 게이트에 인접한다. 각각의 제어 게이트(34)는 두 개의 극성들; 연관된 부동 게이트(18)에 인접한 채널 영역의 부분 위에 있는 제 1 부분(36) 및 연관된 부동 게이트(18) 위에 있고 이로부터 절연되며 부동 게이트(18)에 용량적으로 결합되는 제 2 부분을 갖는다. 제어 게이트(34)는 도2에 도시된 바와 같이 단일 구조이거나, 두 개의 부분들(36 및 38)이 개별적인 부분들이지만, 엑스-시츄에 의해 전기적으로 접속될 수 있는데, 즉 NAND 플래시 메모리 구조(30)의 외부에 전기적으로 접속될 수 있다. 제 1 부분(36) 및 제 2 부분(38) 각각은 실질적으로 직선으로 형성될 수 있다.
게다가, 구조(230)에서의 부동 게이트들(18) 각각은 부동 게이트(18)로부터 상기 부동 게이트(18)가 용량적으로 결합되지 않는 인접한 제어 게이트(34)로의 전자의 터널링(tunneling)을 용이하게 하는 팁(42)을 갖는다. 따라서, 도4에 도시된 바와 같이, 부동 게이트(18A)의 팁(42A)은 제어 게이트(34B)에 가장 가까운 부동 게이트(18A)의 측 상에 존재한다. 게이 게이트(34B)는 부동 게이트(18A)에 용량적으로 결합되는 탭 부분(tap portion; 40B)을 가지거나 가지지 않을 수 있다. 물론, 제어 게이트(34)의 제 2 부분(38)이 용량적으로 결합되는 제어 게이트(34)로 지향된 측 상에 부동 게이트(18)의 예리한 팁 또는 코너(42)를 갖는 것이 또한 가능하다. 그 경우에, 부동 게이트로부터의 전자들은 예리한 팁(42)을 통하여 부동 게이트(18)에 용량적으로 결합된 제 2 부분(38)을 갖는 제어 게이트(34)로 지향된다.
도4에 도시된 실시예에서, NAND 플래시 메모리 구조(30)는 또한 채널 영역(32)의 부분 위에 위치되고 이로부터 절연되며 소스 영역(14)에 바로 인접한 제 1 선택 게이트(40)를 포함한다. 선택 게이트(40)는 종래의 MOS 트랜지스터의 게이트의 역할을 한다. NAND 구조(30)는 또한 제 2 영역(16) 또는 드레인 영역에 바로 인접한 채널 영역(32)의 부분 위에 위치되는 제 2 선택 게이트(도시되지 않음)를 포함한다. 그러나, 도4에 도시된 실시예에서, 제어 게이트(34A)의 제 1 부분(36A)은 드레인 영역(16)에 바로 인접한 채널 영역(32)의 부분 위에 위치된다.
도5a를 참조하면, 어레이로 함께 접속된 제 1 실시예의 NAND 플래시 메모리 구조들(30) 중 두 개의 단면도가 도시되어 있다. 도5b는 어레이로 NAND 플래시 메모리 구조들(30)을 상호접속한 상면도이다. 도5b에서 알 수 있는 바와 같이, 구조들(30)은 컬럼 방향에서 직렬로 접속된다. 구조(30)는 셸로우 트렌치 절연(shallow trench isolation)(STI)과 같은 절연의 컬럼에 의해 서로 분리된다. 상호접속된 구조들(30A1 및 30B1)의 쌍에 평행한 또 다른 상호접속된 구조들(30A2 및 30B2)이 상호접속된 구조들(30A1 및 30B1)의 쌍에 인접한다. 당업자들에게 잘 알려진 바와 같이, 용어 로우 및 컬럼은 상호교환될 수 있다.
도5a에서 알 수 있는 바와 같이, 직렬 접속된 구조들(30A 및 30B)은 로우 방향으로 확장하는 공통 제 1 영역(14)을 공유한다. 구조(30A)의 선택 게이트(40A)는 제 1 영역(14)의 한 측에 인접한다. 제 1 영역(14)의 다른 측에는 구조(30B)의 선택 게이트(40B)가 인접한다. 구조들(30A 및 30B) 각각은 상술된 바와 같다. 드레인 영역(16A)은 구조(30A)와 연관되며, 드레인 영역(16B)(도시되지 않음)은 구조(30B)와 연관된다. 비트 라인(50)은 컬럼 방향으로 드레인 영역들(16A 및 16B)에 접속된다.
도5b에서 알 수 있는 바와 같이, 제어 게이트(34AA)는 구조(30A1)의 제어 게이트(34A) 및 구조(30A2)의 제어 게이트(34A)를 상호접속시킨다. 제어 게이트(34AA)는 로우 방향으로 확장하고 하나의 활성 영역의 제어 게이트를 상호접속시키고 STI 위에서 교차시켜 인접한 활성 영역의 제어 게이트와 상호접속시킨다. 따라서, 도5b로부터 알 수 있는 바와 같이, 본 발명의 구조(30/130/230)의 장점은 각 셀에 대한 구조들을 하나의 활성 영역에서 다른 활성 영역으로 "스트링"하거나 상호접속시키는데 단지 단일 라인만이 필요로 된다는 것이다.
물론, 구조(130 및 230)의 다른 실시예들 각각은 도5a 및 5B에 도시된 바와 같은 구조(30)의 상호접속과 마찬가지로, 어레이 형태로 상호접속될 수 있다. 구조(30)의 방식으로 상호접속된 구조들(130 또는 230)을 사용하면 또한 셀 당 단일 라인의 장점이 발생될 것이다.
도6a 및 6B를 참조하면, 구조들(30)을 어레이로 상호접속하는 다른 실시예가 도시되어 있다. 도6a 및 6B에 도시된 어레이 및 도5a 및 5B에 도시된 어레이 간의 유일한 차이는 구조들(30A 및 30B)이 공통으로 접속된 드레인(16)의 양측에 바로 인접한 연관된 선택 게이트와 공통 드레인(16)에서의 활성 영역에서 직렬로 접속된 다는 것이다. 모든 다른 양상들에서, 도6a 및 6B에 도시된 어레이는 도5a 및 5B에 도시된 어레이와 동일하며, STI를 통해 인접한 NAND 구조들을 상호접속시키는 각 셀에 대해 단지 단일 제어 게이트를 갖는 상술된 동일한 장점을 갖는다.
제조 방법
도7a1 및 7a2를 참조하면, 본 발명의 NANA 플래시 구조들(30)의 어레이를 제조하는 방법에서 제 1 단계들의 (활성 영역을 통한) 상면도 및 측면도가 도시되어 있다. 제 1 단계에서, 반도체 실리콘 기판(12)은 상기 기판(12)의 상면에 도포된 이산화 실리콘의 제 1 층(60)을 갖는다. 백삼십(130) 나노미터 프로세스 동안, 이산화 실리콘의 제 1 층(60)은 두께가 구십(90) 옹스트롬 정도이다. 이 두께는 사용되는 프로세스의 기하구조에 따라 변화되며 본 발명을 국한하는 것이 아니라는 것을 주의해야 한다. 그 후, 폴리실리콘(62)의 층이 이산화 실리콘의 제 1 층(60) 상에 증착된다. 폴리실리콘(62)은 두께가 오백(500) 옹스트롬 정도이다. 최종적으로, 이산화 실리콘의 제 2 층(64)이 폴리실리콘(62) 상에 증착된다. 이산화 실리콘의 제 1 층(60), 폴리실리콘(62) 및 이산화 실리콘의 제 2 층(64)이 증착된 이후에, 포토레지스트가 도포되고, 상기 구조는 마스킹 동작을 겪게 되는데, 여기서 컬럼 방향으로 포토레지스트에서 노출된 영역들의 스트라이프들은 이산화 실리콘의 제 2 층(64), 폴리실리콘(62), 이산화 실리콘의 제 1 층을 통하여 반도체 기판(12) 내로 에칭된다. 이후의 논의에서 인식되는 바와 같이, 이산화 실리콘의 제 2 층(64)의 두께는 중요하지 않다. 반도체 기판(12)이 에칭되어 STI용 트렌치를 형성한 후에, 이산화 실리콘이 사용되어 STI를 이산화 실리콘의 제 2 층(64) 위의 레벨까지 채운다. 그 후, 포토레지스트가 제거되며, STI 위의 이산화 실리콘은 이산화 실리콘의 제 2 층(64)의 최상부 레벨과 실질적으로 동일한-평면일 때까지 CMP를 사용하여 연마된다. 서로 평행하지만 서로 떨어져 분리된 활성 영역들의 스트라이프들을 STI에 의하여 형성하는 상기 단계는 종래 기술에 알려져 있다.
그 후, 질화 실리콘(66)이 도7a에 도시된 구조의 표면상의 모든 곳에 증착된다. 질화 실리콘 층(66)은 두께가 삼천오백(3500) 옹스트롬 정도이다. 결과적인 구조가 도7b에 도시되어 있다. 질화 실리콘(66)은 예를 들어, 저압 화학적 기상 증착(LPCVD)에 의하여 증착될 수 있다.
그 후, 포토레지스트가 질화 실리콘 층(66)에 도포되고, 로우 방향으로 스트라이프들의 패턴으로 노출된다. 그 후, 포토레지스트는 마스킹되고 노출된다. 노출된 영역에서, 질화 실리콘(66)의 스트라이프들은 이방성 에칭되어 제거된다. 에천트는 이산화 실리콘(64)의 제 2 층에 도달될 때까지 질화 실리콘(66)을 에칭한다. 그 결과가 도7c에 도시되어 있다. 도7c에 도시된 구조가 로우 방향으로 실질적으로 서로 평행하게 진행하는 이격된 질화 실리콘(66)의 스트라이프들을 포함한다.
그 후, 이산화 실리콘(68)이 HTO(고온 산화물) 프로세스에 의해 증착되고 나서, 이방성 에칭된다. 이산화 실리콘의 에칭은 폴리실리콘(64)이 노출될 때까지 그리고 질화 실리콘(66)의 각각의 측벽들을 따라 산화물 스페이서들(68)이 형성될 때까지 진행된다. 결과적인 구조가 도7d에 도시되어 있다.
그 후, 포토레지스트(70)가 도7d에 도시된 구조상에 도포되고, 마스킹되며, 포토레지스트의 부분들이 제거된다. 포토레지스트(70)가 노출되면, 상기 포토레지 스트(70)의 스트라이프들이 제거되어 각각의 질화물 스트라이프들(66)에 인접한 스페이서(68)의 한 측을 노출시킨다. 그 후, 각각의 질화 실리콘 스트라이프들(66)의 한 측에 노출된 산화물 스페이서(68)가 에칭되어 도7e에 도시된 구조가 남게 된다.
그 후, 붕소가 각도를 가지고 폴리실리콘(64) 내로 주입되는데, 이것은 실질적으로 질화 실리콘 스트라이프(66) 아래에 있는 기판(12)의 영역에서 핫 캐리어 주입을 개선시킨다. 질화 실리콘(66)은 결국 부동 게이트를 형성하는 폴리실리콘(62)을 커버한다. 결과적인 구조가 도7f에 도시되어 있다.
그 후, 포토레지스트(70)가 적절한 에칭에 의해 제거되고 나서, 마스크로서 질화 실리콘(66)을 사용함으로써, 폴리실리콘(62)은 이산화 실리콘의 제 1 층이 노출될 때까지 이방성 에칭된다. 결과적인 구조가 도7g에 도시되어 있다.
그 후, 질화 실리콘(66)이 에칭되어 도7h에 도시된 결과적인 구조를 남긴다.
그 후, 도7h에 도시된 구조는 습식 산화물 에칭 프로세스에 의해 에칭된다. 이것은 폴리실리콘(62)에 의해 커버되지 않는 이산화 실리콘의 제 1 층(60) 뿐만 아니라, 상기 폴리실리콘(62)을 커버하는 이산화 실리콘의 제 2 층(64)을 제거한다. 에칭 이후에 스페이서(68)는 실질적으로 "기둥(post)"의 형태가 된다. 기둥들(68)이 각각의 STI 및 활성 영역들을 거쳐서 로우 방향으로 확장한다. 결과적인 구조가 도7i에 도시되어 있다.
그 후, 이산화 실리콘(72)이 도7i에 도시된 구조상에 증착되거나 열적으로 성장된다. 이산화 실리콘의 층(72)이 도7i에 도시된 구조상에 증착되거나 성장된다. 결과적인 구조가 도7j에 도시되어 있다.
그 후, 폴리실리콘(74)이 다시 모든 곳에 증착된다. 결과적인 구조가 도7k에 도시되어 있다.
도7k에 도시된 구조는 CMP 에칭되거나 각각의 기둥(68)이 노출될 때까지 에치 백 프로세스(etch back process)를 겪게 된다. 그 후, 폴리실리콘(74)의 최상부 층이 금속화되어, 살라사이드 형태(salicide formation)(76)를 형성한다. 이것은 큰 전기적인 도전성을 제공한다. 결과적인 구조가 도7l에 도시되어 있다.
그 후, 도7l에 도시된 구조는 증간 증착(ILD) 산화물(80)의 층으로 증착된다. 결과적인 구조가 도7n에 도시되어 있다.
동작 방법
삭제 동작 번호 1
본 발명의 NAND 플래시 메모리 구조(30/130/230)를 삭제하는 제 1 방법에서, 소스 영역(14) 및 드레인 영역(16)에 접지 전압이 인가된다. +11 볼트와 같은 양의 전압이 교호적인 전압 게이트들(34)에 제공된다. 따라서, 예를 들어, 도2에 도시된 바와 같이, 제어 게이트(34B, 34D, 34F)에는 +11 볼트가 인가될 것이다. 제어 게이트(34A, 34C, 34E)와 같은 다른 제어 게이트들에 대해서는, -20볼트 또는 접지가 인가된다. 소스(14) 및 드레인(16)은 접지 전압을 공급받는다. 이러한 인가된 전압들에 의하여, 음의 전압 또는 접지가 인가되었던 제어 게이트(34A/C/E)와 연관된 부동 게이트들(18A/C/E)는 양의 전압이 인가되었던 인접한 제어 전극(34B/D/F)으로 터널링되는 상부에 저장된 자신의 전자들을 가질 것이다. 따라서, 예를 들어, 부동 게이트들(18A, 18C 및 18E는 삭제될 것이다. 이러한 게이트들 내에 저장된 전자들은 +11볼트의 양의 전압이 인가되었던 인접한 제어 전극들(34B, 34D 및 34F)로 터널링될 것이다. 부동 게이트들(18A/C/E, 등)에 저장된 전자들의 터널링 동작은 부분적으로 인접한 제어 게이트(34B/D/F)의 양 전위 뿐만 아니라, 제어 게이트(34A/C/E)의 연관된 제 2 부분(38A/C/E)에 인가된 음의 전압에 기인하며, 이것은 부동 게이트(18A/C/E) 상에 저장된 전자들을 부동 게이트(18A/C/E)를 분리하는 절연체를 통하여 제어 게이트(34B/D/F) 상으로 더 가속되도록 한다. 이로 인해, 제 1 패스(pass)에서 교호적인 부동 게이트들이 삭제된다.
제 2 패스에서, 인가된 전압들을 반대로 된다. 그 경우에, 0 또는 -20 볼트가 제어 게이트(34/B/D/F, 등)에 인가되며, 예를 들어, +11 볼트의 양의 전압이 다른 제어 게이트들(34A/C/E)에 인가된다. 이로 인해, 부동 게이트들(18/B/D/F)이 삭제되게 된다.
삭제를 더 강화하고 반대 터널링 교란(reverse tunneling disturbance)을 최소화하기 위하여, 도4에 도시된 것과 같이, 부동 게이트(18) 상에 예리한 팁들(42)이 형성되어, 부동 게이트(18)로부터 인접한 제어 게이트(34)로의 전자들의 터널링을 강화시킬 수 있다. 게다가, 도3에 도시된 실시예에서 탭 부분(40)을 제공하면 또한 삭제 동작이 강화되며, 반대 터널링이 최소화된다. 물론, 반대 터널링 교란을 더 최소화하기 위하여 예리한 팁(42) 뿐만 아니라, 탭(40) 둘 모두를 사용할 수 있다.
본 발명의 다른 방법에서, 반대 터널링 교란을 더 최소화하기 위하여, 본 발명의 NAND 플래시 메모리 구조(30/130/230)는 두 개 이상의 패스들에서 삭제될 수 있다. 따라서, 예를 들어, 소스 영역(14) 및 드레인 영역(16)에 접지 전압이 인가된다. 제어 게이트(34A/E/I)에 0 볼트가 인가되고, 제어 게이트들(34B/F/J)에 0 볼트가 인가되고, 제어 게이트들(34C/G/K)에 -11 볼트와 같은 음의 전압이 인가되며, 제어 게이트(34D/H/L)에 +11 볼트와 같은 양의 전압이 인가된다. 그 후, 상기 시퀀스는 다른 제어 게이트들에 대해 반복된다. 제 1 패스 삭제 동작에서, 제어 게이트(34C/G/K)와 연관된 부동 게이트(18C/G/K)는 양의 고 전압이 인가되는 제어 게이트들(34D/H/L)로의 자신의 전자 터널을 가짐으로써 삭제될 것이다.
그 후, 제 2 패스에서, 제어 게이트들에 인가된 전압들은 시프트될 것이다. 따라서, 예를 들어, 제어 게이트(34A/E/I)에 0 볼트가 인가되는 반면, 제어 게이트들(34B/F/J)에 -11 볼트와 같은 음의 전압이 인가되고, 제어 게이트들(34C/G/K)에 +11 볼트와 같은 양의 전압이 인가되며, 제어 게이트들(34D/H/L)에 0 볼트가 또한 인가된다. 이러한 전압들을 인가시에, 부동 게이트들(18B/F/J)은 삭제될 것이다. 이 방식은 네 개의 패스들이 발생하고, NAND 구조(30/130/230)의 모든 부동 게이트들이 삭제될 때까지, 계속된다.
이 방법에서, 교란 가능성이 두 개의 패스 삭제의 가능성보다 더 낮을지라도, 전체 NAND 구조(30/130/230)를 삭제하기 위하여 더 큰 수의 패스들이 삭제되어야 한다는 단점이 존재한다.
삭제 옵션 번호 2
NAND 구조(30/130/230)를 삭제하는 이 방법에서, 소스(14) 및 드레인(16)은 접지로 유지되는 반면, 모든 제어 게이트들(34)은 +11 볼트의 실질적으로 동일한 높은 양의 전압을 제공받는다. 그 경우에, 부동 게이트(18)는 그 후에 연관된 제어 게이트(34)의 제 2 부분(38) 및 부동 게이트(18) 간의 용량성 결합으로 인하여, 연관된 제어 게이트(34) 상의 양의 전압으로 끌어 당겨져서, 전자들이 부동 게이트(18)로부터 제어 게이트(34)로 터널링될 것이다. 삭제 효율을 더 증가시키기 위하여, 부동 게이트(18)에 용량적으로 결합되는 제 2 부분(38)을 갖는 제어 게이트(34)에 바로 인접한 부동 게이트(18)의 측 상에 예리한 팁(42)이 위치될 수 있다. 이러한 삭제 옵션은 NAND 구조(30/130/230)의 모든 부동 게이트들(18)이 단일 패스로 삭제될 수 있다는 장점을 갖는다.
삭제 옵션 번호 3
이 제 3 삭제 옵션에서, 반도체 기판(12)은 +12 볼트와 같은 높은 양의 전압으로 유지된다. 소스 영역(14) 및 드레인 영역(16)은 플로팅으로 유지될 수 있다. NAND 구조(30/130/230)의 각 제어 게이트들은 -20 볼트와 같은 음의 전압이 인가되거나 접지로 유지된다. 제어 게이트(34)의 제 2 부분(38)으로부터의 반발 전압(repulsive voltage)과 함께, 기판(12)의 양의 전압은 각각의 부동 게이트들(18) 내의 전자들이 부동 게이트(18) 및 기판(12) 사이의 절연 층을 통해 터널링되도록 한다. 그 후, 전자들은 부동 게이트(18)로부터 기판(12) 상으로 주입될 것이다.
프로그래밍
NAND 구조(30/130/230) 내의 부동 게이트들(18)은 선택된 어레이 구성 및 인가된 전압에 따라서, 드레인(16)으로부터 소스(14)로 또는 소스(14)로부터 드레인(16)으로 중 하나의 특정한 방향으로 프로그래밍된다. 예로서, 도2를 참조하면, 소스 영역(14)은 0 볼트를 제공받고 드레인(16)은 양의 4.5 볼트를 인가받는다고 가정하자. 모든 부동 게이트들(18)가 우선 삭제된다고 가정된다. 그 후, 프로그래밍은 부동 게이트(18B)보다 앞서는 부동 게이트(18A)에서 시작하여 부동 게이트(18N)까지 진행한다. 모든 삭제된 부동 게이트들(18)과 연관된 제어 게이트(34)는 프로그래밍될 부동 게이트(18J)에 바로 인접한 제어 게이트(34K)를 제외하고는, +7 볼트를 제공받는다. 따라서, 부동 게이트(18A)가 프로그래밍될 경우, 제어 게이트(34B)는 1.5 볼트를 인가받는 반면, 모든 다른 제어 게이트들(34C...34N)은 7 볼트를 제공받는다. 프로그래밍될 부동 게이트(18A)와 연관된 제어 게이트(34A)는 또한 +7 볼트를 제공받는다. 그 경우에, 삭제된 부동 게이트의 제어 게이트(34) 상의 +7 볼트는 제어 게이트(34)가 위치되는 채널 영역(32)의 부분을 턴온시키는데 충분하다. 게다가, 이것은 제어 게이트(34)의 제 2 부분(38)이 부동 게이트(18)에 용량적으로 결합되기 때문에, 부동 게이트가 위치되는 채널 영역을 턴온시킨다. 따라서, 모든 제어 게이트들(34C...34N) 아래 뿐만 아니라 부동 게이트(18C...18N) 아래의 채널 영역의 부분이 턴온된다. 선택 게이트(40)는 7 볼트를 제공받아서, 채널 영역의 그 부분을 턴온시킨다. 채널 게이트(34B)로 +1.5 볼트를 인가하는 것은 비록 약하지만, 제어 게이트(34B)가 위치되는 채널 영역의 부분을 턴온시키는데 충분하다. 게다가, 삭제된 부동 게이트(18B) 위에 +1.5 볼트를 인가하는 것은 또한 부동 게이트(18B)를 약하게 턴온시키는데 충분하다. 제어 게이트(34)로 +7 볼트를 인가하는 것은 제 1 부분(36A)이 위치되는 채널 영역의 부분을 강하게 턴온시킨다. 게다가, 제 2 부분(38A)은 부동 게이트(18A)를 강하게 턴온시킨다. 부동 게이트(18A) 및 제어 게이트(34B)의 접합에서, 소스 영역(14)으로부터의 전자들이 급속한 전압 변화를 겪고, 부동 게이트(18A) 상으로 주입될 것이다. 이것은 부동 게이트(18A)를 프로그래밍하는 소스 측의, 핫 채널 전자 주입에 대한 메커니즘이다.
일단 부동 게이트(18A)가 프로그래밍되면, 순차적으로 프로그래밍될 다음 부동 게이트는 부동 게이트(18B)일 것이다. 제어 게이트들(34A 및 34B) 뿐만 아니라 제어 게이트들(34D...34N)로 +7 볼트의 전압들이 인가될 것이다. +7 볼트가 선택 게이트(40)에 인가될 것이다. 프로그래밍될 부동 게이트(18B)에 바로 인접한 제어 게이트(34C)에 +1.5 볼트의 전압이 인가된다. 그 후에, 핫 전자 주입 또는 소스 측 주입의 메커니즘이 모두 상술된 바와 같이 부동 게이트(18B)에 대하여 발생될 것이다.
프로그램 교란의 잠재적인 문제를 최소화하기 위하여, 연관되는 삭제된 부동 게이트를 갖는 제어 게이트(34)에 인가되는 전압은 +7 볼트로부터 낮아질 수 있다. 게다가, 프로그래밍하고자 하는 부동 게이트(18)에 인접한 셀 상의 프로그램 교란을 낮추기 위하여, 선택된 제어 게이트(34) 하의 제어 채널을 셧오프하는 소스 접합(14)에 바이어스 전압이 인가될 수 있다.
판독 동작
선택된 셀, 예를 들어, 부동 게이트(18B)를 판독하기 위하여, 다음의 전압들이 인가된다. 제어 게이트(34A)와 같은 선택된 셀의 한 측에 대한 제어 게이트는 +5 볼트를 제공받는다. 제어 게이트들(34C...34N)과 같은 선택된 셀의 다른 측에 대한 제어 게이트들 뿐만 아니라, 선택 게이트(40)는 +5 볼트를 제공받는다. 이 경우에 제어 게이트(34B)인 선택된 셀의 제어 게이트에 +1.5 볼트가 인가된다. 소스 영역(14)에 접지 전압이 제공되며, 드레인 영역(16)에 +1 볼트의 판독 전압이 인가된다. 부동 게이트(18B)가 프로그래밍되는 경우에, 제어 게이트(34)로 +1.5 볼트의 전압을 인가하는 것은 부동 게이트(18) 상에 저장된 전자들 오버컴(overcome)하는데 충분하지 않고, 부동 게이트(18B) 아래의 채널의 부분들은 실질적으로 셧오프로 유지될 것이다. 그 경우에, 소스(14) 및 드레인(16) 간의 채널 영역에서의 전류는 약해질 것이다. 한편, 부동 게이트(18B)가 삭제되는 경우, 부동 게이트(18B)에 용량적으로 결합된 제 2 부분(38B)을 갖는 제어 게이트(34B)로 +1.5 볼트를 인가하는 것은 부동 게이트(18B) 위의 채널 영역을 턴온시키는데 충분할 것이다. 그 경우에, 소스(14) 및 드레인(16) 사이에 흐르는 전류가 더 커져서 드레인 또는 비트 라인(16)에서 검출될 것이다.
상기로부터 알 수 있는 바와 같이, 셀 피치 당 단지 1 라인을 갖는 분할 게이트 메모리 셀로 이루어진 고밀도 NAND 플래시 구조가 개시되어 있다.
본 발명에 의하면, 셀 당 라인 카운트가 감소됨으로써, 비휘발성 메모리 장치의 피치가 개선된다.

Claims (43)

  1. 제 1 도전형의 반도체 기판 상에 형성된 NAND 플래시 메모리 구조에 있어서:
    상기 기판 내의 제 2 도전형의 제 1 영역;
    상기 기판 내의 제 2 도전형의 제 2 영역으로서, 상기 제 1 영역으로부터 이격되어, 그 사이에 연속적인 제 1 채널 영역을 규정하는, 상기 제 2 도전형의 제 2 영역;
    서로 이격된 복수의 부동 게이트들로서, 각각이 상기 제 1 채널 영역의 개별적인 부분 위에 위치되는, 상기 복수의 부동 게이트들; 및
    복수의 제어 게이트들로서, 각각이 부동 게이트와 연관되고 부동 게이트에 인접하고, 각각의 제어 게이트는 두 개의 부분들을 갖고, 제 1 부분은 상기 제 1 채널 영역의 부분 위에 있고, 제 2 부분은 상기 연관된 부동 게이트 위에 있고 이에 용량적으로 결합되는, 상기 복수의 제어 게이트들을 포함하고,
    제어 게이트의 상기 두 개의 부분들은 단일 구조인, NAND 플래시 메모리 구조.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서, 각각의 제어 게이트는, 상기 제 2 부분에 대향하는 방향으로 인접한 부동 게이트로 지향된 탭 부분을 더 갖는, NAND 플래시 메모리 구조.
  5. 제 1 항에 있어서, 상기 제 1 영역에 바로 인접하고 접해 있는 상기 제 1 채널 영역의 부분 위에 위치되고, 상기 제 1 채널 영역의 부분으로부터 절연되는 제 1 선택 게이트를 더 포함하는, NAND 플래시 메모리 구조.
  6. 제 5 항에 있어서, 상기 제 2 영역은, 제어 게이트가 그 위에 있고 그로부터 절연되는 상기 제 1 채널 영역의 부분과 바로 인접하고 접해 있는, NAND 플래시 메모리 구조.
  7. 제 5 항에 있어서, 상기 제 2 영역과 바로 인접하고 접해 있는 상기 제 1 채널 영역의 부분 위에 위치되고 상기 제 1 채널 영역의 부분으로부터 절연되는 제 2 선택 게이트를 더 포함하는, NAND 플래시 메모리 구조.
  8. 제 1 항에 있어서, 상기 제어 게이트의 상기 제 1 부분은 직선으로 형성되고, 상기 제어 게이트의 상기 제 2 부분은 직선으로 형성되는, NAND 플래시 메모리 구조.
  9. 제 1 항에 있어서, 각각의 부동 게이트는 상기 부동 게이트와 연관되지 않은 제어 게이트에 인접한 팁(tip)을 갖는, NAND 플래시 메모리 구조.
  10. 제 1 도전형의 반도체 기판 내의 NAND 플래시 메모리 셀들의 어레이에 있어서:
    복수의 NAND 플래시 메모리 구조들로서, 각각의 구조는:
    상기 기판 내의 제 2 도전형의 제 1 영역;
    상기 기판 내의 제 2 도전형의 제 2 영역으로서, 상기 제 1 영역으로부터 이격되어, 그 사이에 연속적인 제 1 채널 영역을 규정하는, 상기 제 2 도전형의 제 2 영역;
    서로 이격된 복수의 부동 게이트들로서, 각각이 상기 제 1 채널 영역의 개별적인 부분 위에 위치되고, 각각의 부동 게이트는 플래시 메모리 셀을 규정하는, 상기 복수의 부동 게이트들; 및
    복수의 제어 게이트들로서, 각각이 부동 게이트와 연관되고 부동 게이트에 인접하고, 각각의 제어 게이트는 두 개의 부분들을 갖고, 제 1 부분은 상기 제 1 채널 영역의 부분 위에 있고, 제 2 부분은 상기 연관된 부동 게이트 위에 있고 이에 용량적으로 결합되는, 상기 복수의 제어 게이트들을 포함하는, 상기 복수의 NAND 플래시 메모리 구조들;
    복수의 로우들 및 컬럼들로 배열되는 상기 복수의 플래시 메모리 구조들로서, 구조의 각각의 채널 영역이 컬럼 방향으로 정렬되는, 상기 복수의 플래시 메모리 구조들;
    상기 컬럼 방향으로 배열되는 복수의 비트 라인들로서, 각각의 비트 라인은 상기 컬럼 방향으로 구조의 제 1 영역에 접속하는, 상기 복수의 비트 라인들;
    로우 방향으로 배열되는 복수의 로우 라인들로서, 각각의 로우 라인은 상기 로우 방향으로 구조의 제 2 영역에 접속하는, 상기 복수의 로우 라인들; 및
    상기 로우 방향으로 배열되는 복수의 제어 라인들로서, 각각의 제어 라인은 상기 로우 방향으로 구조의 제어 게이트에 접속하는, 상기 복수의 제어 라인들을 포함하고,
    각각의 구조 내의 제어 게이트의 상기 두 개의 부분들은 단일 구조인, NAND 플래시 메모리 셀들의 어레이.
  11. 삭제
  12. 삭제
  13. 제 10 항에 있어서, 구조의 각각의 제어 게이트는 상기 제 2 부분에 대향하는 방향으로 인접한 부동 게이트로 지향된 탭 부분을 더 갖는, NAND 플래시 메모리 셀들의 어레이.
  14. 제 10 항에 있어서, 각각의 구조의 상기 제 1 영역에 바로 인접하고 접해 있는 상기 제 1 채널 영역의 부분 위에 위치되고, 상기 제 1 채널 영역의 부분으로부터 절연되는 제 1 선택 게이트를 더 포함하는, NAND 플래시 메모리 셀들의 어레이.
  15. 제 14 항에 있어서, 각각의 구조의 상기 제 2 영역은, 제어 게이트가 그 위에 있고 그로부터 절연되는 상기 제 1 채널 영역의 부분과 바로 인접하고 접해 있는, NAND 플래시 메모리 셀들의 어레이.
  16. 제 14 항에 있어서, 각각의 구조의 상기 제 2 영역과 바로 인접하고 접해 있는 상기 제 1 채널 영역의 부분 위에 위치되고 상기 제 1 채널 영역의 부분으로부터 절연되는 제 2 선택 게이트를 더 포함하는, NAND 플래시 메모리 셀들의 어레이.
  17. 제 10 항에 있어서, 각각의 구조의 상기 제어 게이트의 상기 제 1 부분은 직선으로 형성되고, 상기 제어 게이트의 상기 제 2 부분은 직선으로 형성되는, NAND 플래시 메모리 셀들의 어레이.
  18. 제 10 항에 있어서, 각각의 부동 게이트는 상기 부동 게이트와 연관되지 않은 제어 게이트에 인접한 팁을 갖는, NAND 플래시 메모리 셀들의 어레이.
  19. 제 10 항에 있어서, 상기 기판 내의 절연 영역은 인접한 플래시 메모리 구조들을 로우 방향으로 분리시키는, NAND 플래시 메모리 셀들의 어레이.
  20. 제 19 항에 있어서, 동일한 컬럼에서, 제 1 플래시 메모리 구조는 제 2 플래시 메모리 구조와 공통으로 제 1 영역을 갖는, NAND 플래시 메모리 셀들의 어레이.
  21. 제 20 항에 있어서, 동일한 컬럼에서, 제 3 플래시 메모리 구조는 상기 제 1 메모리 구조와 공통으로 제 2 영역을 갖는, NAND 플래시 메모리 셀들의 어레이.
  22. 제 1 도전형의 반도체 기판에 형성되는 플래시 메모리 구조에서 복수의 플래시 메모리 셀들을 삭제하는 방법으로서, 상기 구조는 상기 기판 내의 제 2 도전형의 제 1 영역; 상기 기판 내의 제 2 도전형의 제 2 영역으로서, 상기 제 1 영역으로부터 이격되어, 그 사이에 연속적인 제 1 채널 영역을 규정하는, 상기 제 2 도전형의 제 2 영역; 서로 이격된 복수의 부동 게이트들로서, 각각이 상기 제 1 채널 영역의 개별적인 부분 위에 위치되고, 각각의 부동 게이트는 플래시 메모리 셀을 규정하는, 상기 복수의 부동 게이트들; 복수의 제어 게이트들로서, 각각이 부동 게이트와 연관되고 부동 게이트에 인접하고, 각각의 제어 게이트는 단일 구조인 두 개의 부분들을 갖고, 제 1 부분은 상기 제 1 채널 영역의 부분 위에 있고, 제 2 부분은 상기 연관된 부동 게이트 위에 있고 이에 용량적으로 결합되는, 상기 복수의 제어 게이트들을 갖는, 상기 복수의 플래시 메모리 셀들 삭제 방법에 있어서:
    제 1 양의 전압을 복수의 제 1 제어 게이트들에 인가하는 단계로서, 상기 제 1 제어 게이트들 각각은 서로 바로 인접하지 않는, 상기 제 1 양의 전압 인가 단계;
    상기 제 1 양의 전압보다 낮은 제 2 전압을 복수의 제 2 제어 게이트들에 인가하는 단계로서, 각각의 제 2 제어 게이트는 한 쌍의 제 1 제어 게이트들 사이의 제어 게이트이고, 제 2 제어 게이트는 상기 제 1 양의 전압이 인가되는 상기 제 1 제어 게이트 중 하나에 바로 인접하고, 이로써, 전자들을 상기 제 2 부동 게이트로부터 상기 연관된 제 2 제어 게이트에 인접한 상기 제 1 제어 게이트로 터널링하기 위해 상기 제 2 제어 게이트들 각각과 연관된 제 2 부동 게이트를 삭제하는, 상기 제 2 전압 인가 단계;
    제 3 양의 전압을 복수의 제 3 제어 게이트들에 인가하는 단계로서, 상기 제 3 제어 게이트들 각각은 서로 바로 인접하지 않고 한 쌍의 제 1 제어 게이트들 사이에 있는, 상기 제 3 양의 전압 인가 단계;
    상기 제 3 양의 전압보다 낮은 제 4 전압을 복수의 제 4 제어 게이트들에 인가하는 단계로서, 각각의 제 4 제어 게이트는 한 쌍의 제 3 제어 게이트들 사이의 제어 게이트이고, 제 4 제어 게이트는 상기 제 3 양의 전압이 인가되는 상기 제 3 제어 게이트들 중 하나에 바로 인접하고, 이로써 전자들을 상기 제 4 부동 게이트로부터 상기 연관된 제 4 제어 게이트에 인접한 상기 제 3 제어 게이트로 터널링하기 위해 상기 제 4 제어 게이트들 각각과 연관된 제 4 부동 게이트를 삭제하는, 상기 제 4 전압 인가 단계를 포함하는, 복수의 플래시 메모리 셀들 삭제 방법.
  23. 제 22 항에 있어서, 상기 제 1 제어 게이트들은 교호적인 제어 게이트들(alternate control gates)이고, 상기 제 2 제어 게이트들은 교호적인 제어 게이트들이고, 상기 제 3 제어 게이트들은 상기 제 2 제어 게이트들이고, 상기 제 4 제어 게이트들은 상기 제 1 제어 게이트들인, 복수의 플래시 메모리 셀들 삭제 방법.
  24. 제 23 항에 있어서, 상기 제 1 전압은 상기 제 3 전압과 동일한, 복수의 플래시 메모리 셀들 삭제 방법.
  25. 제 24 항에 있어서, 상기 제 2 전압은 상기 제 4 전압과 동일한, 복수의 플래시 메모리 셀들 삭제 방법.
  26. 제 25 항에 있어서, 상기 제 2 전압은 접지인, 복수의 플래시 메모리 셀들 삭제 방법.
  27. 제 25 항에 있어서, 상기 제 2 전압은 음의 전압인, 복수의 플래시 메모리 셀들 삭제 방법.
  28. 제 23 항에 있어서, 상기 제 1 영역 및 제 2 영역은 접지인, 복수의 플래시 메모리 셀들 삭제 방법.
  29. 제 22 항에 있어서, 상기 제 1 제어 게이트들은 교호적인 제어 게이트들이 아닌 제어 게이트들이고, 상기 제 2 제어 게이트들은 교호적인 제어 게이트들이 아닌 제어 게이트들인, 복수의 플래시 메모리 셀들 삭제 방법.
  30. 제 29 항에 있어서, 상기 제 2 부동 게이트들을 삭제하면서, 상기 제 1 제어 게이트들 및 제 2 제어 게이트들 이외의 모든 제어 게이트들에 제 5 전압을 인가하는 단계를 더 포함하고,
    상기 제 5 전압은 접지인, 복수의 플래시 메모리 셀들 삭제 방법.
  31. 제 30 항에 있어서, 상기 제 4 부동 게이트들을 삭제하면서, 상기 제 3 제어 게이트들 및 제 4 제어 게이트들 이외의 모든 제어 게이트들에 제 6 전압을 인가하는 단계를 더 포함하고,
    상기 제 6 전압은 접지인, 복수의 플래시 메모리 셀들 삭제 방법.
  32. 제 1 도전형의 반도체 기판에 형성되는 플래시 메모리 구조에서 복수의 플래시 메모리 셀들을 삭제하는 방법으로서, 상기 구조는 상기 기판 내의 제 2 도전형의 제 1 영역; 상기 기판 내의 제 2 도전형의 제 2 영역으로서, 상기 제 1 영역으로부터 이격되어, 그 사이에 연속적인 제 1 채널 영역을 규정하는, 상기 기판 내의 제 2 도전형의 제 2 영역; 서로 이격된 복수의 부동 게이트들로서, 각각이 상기 제 1 채널 영역의 개별적인 부분 위에 위치되고, 각각의 부동 게이트는 플래시 메모리 셀을 규정하는, 상기 복수의 부동 게이트들; 복수의 제어 게이트들로서, 각각이 부동 게이트와 연관되고 부동 게이트에 인접하고, 각각의 제어 게이트는 단일 구조인 두 개의 부분들을 갖고, 제 1 부분은 상기 제 1 채널 영역의 부분 위에 있고, 제 2 부분은 상기 연관된 부동 게이트 위에 있고 이에 용량적으로 결합되는, 상기 복수의 제어 게이트들을 갖는, 상기 복수의 플래시 메모리 셀들 삭제 방법에 있어서:
    상기 연관된 부동 게이트들과의 용량성 결합을 제공하기 위하여 상기 제어 전극들 각각에 양의 전압을 인가하는 단계;
    각각의 부동 게이트로부터 그의 연관된 제어 게이트로 전자들을 터널링하도록 하는 단계를 포함하는, 복수의 플래시 메모리 셀들 삭제 방법.
  33. 제 32 항에 있어서, 상기 제 1 영역 및 제 2 영역은 접지인, 복수의 플래시 메모리 셀들 삭제 방법.
  34. 제 1 도전형의 반도체 기판에 형성되는 플래시 메모리 구조에서 복수의 플래시 메모리 셀들을 삭제하는 방법으로서, 상기 구조는 상기 기판 내의 제 2 도전형의 제 1 영역; 상기 기판 내의 제 2 도전형의 제 2 영역으로서, 상기 제 1 영역으로부터 이격되어, 그 사이에 연속적인 제 1 채널 영역을 규정하는, 상기 제 2 도전형의 제 2 영역; 서로 이격된 복수의 부동 게이트들로서, 각각이 상기 제 1 채널 영역의 개별적인 부분 위에 위치되고, 각각의 부동 게이트는 플래시 메모리 셀을 규정하는, 상기 복수의 부동 게이트들; 복수의 제어 게이트들로서, 각각이 부동 게이트와 연관되고 부동 게이트에 인접하고, 각각의 제어 게이트는 단일 구조인 두 개의 부분들을 갖고, 제 1 부분은 상기 제 1 채널 영역의 부분 위에 있고, 제 2 부분은 상기 연관된 부동 게이트 위에 있고 이에 용량적으로 결합되는, 상기 복수의 제어 게이트들을 갖는, 상기 복수의 플래시 메모리 셀들 삭제 방법에 있어서:
    양의 전압을 상기 기판에 인가하는 단계;
    전압을 상기 제어 게이트들 각각에 인가하는 단계로서, 상기 제어 게이트들에 인가된 상기 전압은 상기 양의 전압보다 낮은, 상기 전압 인가 단계;
    전자들을 상기 부동 게이트들로부터 상기 기판으로 터널링하도록 하는 단계를 포함하는, 복수의 플래시 메모리 셀들 삭제 방법.
  35. 제 34 항에 있어서, 상기 제어 게이트들에 인가된 상기 전압은 음의 전압인, 복수의 플래시 메모리 셀들 삭제 방법.
  36. 제 35 항에 있어서, 상기 제어 게이트들에 인가된 상기 전압은 접지인, 복수의 플래시 메모리 셀들 삭제 방법.
  37. 제 1 도전형의 반도체 기판에 형성되는 플래시 메모리 구조에서 복수의 플래시 메모리 셀들 내의 일정 플래시 메모리 셀을 프로그래밍하는 방법으로서, 상기 구조는 상기 기판 내의 제 2 도전형의 제 1 영역; 상기 기판 내의 제 2 도전형의 제 2 영역으로서, 상기 제 1 영역으로부터 이격되어, 그 사이에 연속적인 제 1 채널 영역을 규정하는, 상기 제 2 도전형의 제 2 영역; 서로 이격된 복수의 부동 게이트들로서, 각각이 상기 제 1 채널 영역의 개별적인 부분 위에 위치되고, 각각의 부동 게이트는 플래시 메모리 셀을 규정하는, 상기 복수의 부동 게이트들; 복수의 제어 게이트들로서, 각각이 부동 게이트와 연관되고 부동 게이트에 인접하고, 각각의 제어 게이트는 단일 구조인 두 개의 부분들을 갖고, 제 1 부분은 상기 제 1 채널 영역의 부분 위에 있고, 제 2 부분은 상기 연관된 부동 게이트 위의 있고 이에 용량적으로 결합되는, 상기 복수의 제어 게이트들을 갖는, 상기 일정 플래시 메모리 셀 프로그래밍 방법에 있어서:
    상기 플래시 메모리 구조에서 모든 상기 부동 게이트들을 삭제하는 단계;
    제 1 전압을 상기 제 1 영역에 인가하는 단계;
    상기 제 1 전압보다 더 높은 양의 제 2 전압을 상기 제 2 영역에 인가하는 단계;
    상기 제 2 영역에 가장 가까운 상기 부동 게이트에서 시작하여, 상기 제 2 영역으로부터 상기 제 1 영역으로 각각의 부동 게이트를 순차적으로 프로그래밍하는 단계;
    프로그래밍되었거나 프로그래밍될 상기 제 2 영역에 가장 가까운 하나 이상의 부동 게이트들과 연관된 상기 하나 이상의 제어 게이트들에 제 3 전압을 인가하는 단계로서, 상기 제 3 전압은 상기 부동 게이트의 프로그램의 상태에 관계없이 상기 연관된 부동 게이트가 제어하는 상기 제 1 채널 영역을 턴 온시키는데 충분하고, 상기 연관된 제어 게이트가 제어하는 상기 제 1 채널 영역을 턴 온시키는데 충분한, 상기 제 3 전압 인가 단계;
    프로그래밍될 상기 부동 게이트에 가장 가까운 상기 제어 게이트에 제 4 전압을 인가하는 단계로서, 상기 제어 게이트는 프로그래밍될 상기 부동 게이트와 연관되지 않고, 상기 제 4 전압은 상기 제어 게이트가 제어하는 상기 제 1 채널 영역을 턴 온시키는데 충분하고, 상기 제어 게이트가 제어하는 상기 제 1 채널 영역을 턴 온시키는데 충분하고, 상기 연관된 부동 게이트가 제어하는 상기 제 1 채널 영역을 턴 온시키는데 충분하고, 상기 제 4 전압은 단지 상기 연관된 부동 게이트가 삭제된 것으로 인해 상기 연관된 부동 게이트가 제어하는 상기 제 1 채널 영역을 턴 온시키는데 충분한, 상기 제 4 전압 인가 단계; 및
    모든 다른 제어 게이트들이 제어하는 상기 제 1 채널 영역들 및 상기 연관된 부동 게이트들이 제어하는 상기 제 1 채널 영역들을 턴 온시키는데 충분한 제 5 전압을 상기 모든 다른 제어 게이트들에 인가하는 단계를 포함하는, 일정 플래시 메모리 셀 프로그래밍 방법.
  38. 제 37 항에 있어서, 상기 제 4 전압 및 상기 제 3 전압 간의 차이는 핫 전자들(hot electrons)이 상기 제 1 채널 영역으로부터 상기 부동 게이트 상으로 주입되도록 하는, 일정 플래시 메모리 셀 프로그래밍 방법.
  39. 제 38 항에 있어서, 상기 제 5 전압은 상기 제 3 전압과 동일한, 일정 플래시 메모리 셀 프로그래밍 방법.
  40. 제 1 도전형의 반도체 기판에 형성되는 플래시 메모리 구조에서 복수의 플래시 메모리 셀들에서 선택 플래시 메모리 셀을 판독하는 방법으로서, 상기 구조는 상기 기판 내의 제 2 도전형의 제 1 영역; 상기 기판 내의 제 2 도전형의 제 2 영역으로서, 상기 제 1 영역으로부터 이격되어, 그 사이에 연속적인 제 1 채널 영역을 규정하는, 상기 제 2 도전형의 제 2 영역; 서로 이격된 복수의 부동 게이트들로서, 각각이 상기 제 1 채널 영역의 개별적인 부분 위에 위치되고, 각각의 부동 게이트는 플래시 메모리 셀을 규정하는, 상기 복수의 부동 게이트들; 복수의 제어 게이트들로서, 각각이 부동 게이트와 연관되고 부동 게이트에 인접하고, 각각의 제어 게이트는 단일 구조인 두 개의 부분들을 갖고, 제 1 부분은 상기 제 1 채널 영역의 부분 위에 있고, 제 2 부분은 상기 연관된 부동 게이트 위에 있고, 이에 용량적으로 결합되는, 상기 복수의 제어 게이트들을 갖는, 상기 선택 플래시 메모리 셀 판독 방법에 있어서:
    제 1 전압을 상기 제 1 영역에 인가하는 단계;
    상기 제 1 전압보다 더 높은 양의 제 2 전압을 상기 제 2 영역에 인가하는 단계;
    연관된 부동 게이트가 판독되지 않는 상기 제어 게이트들 각각에 제 3 전압을 인가하는 단계로서, 상기 제 3 전압은 상기 제어 게이트가 제어하는 상기 제 1 채널 영역을 턴 온시키는데 충분하고, 상기 연관된 부동 게이트의 프로그래밍의 상태에 관계없이, 상기 연관된 부동 게이트가 제어하는 상기 제 1 채널 영역을 턴 온시키는데 충분한, 상기 제 3 전압 인가 단계; 및
    상태가 판독되는 연관된 부동 게이트를 갖는 제어 게이트에 제 4 전압을 인가하는 단계로서, 상기 제 4 전압은 상기 제어 게이트들이 제어하는 상기 제 1 채널 영역을 턴 온시키는데 충분하고, 상기 부동 게이트가 프로그래밍되는 경우에 상기 연관된 부동 게이트가 제어하는 상기 제 1 채널 영역을 턴 온시키는데 불충분한, 상기 제 4 전압 인가 단계를 포함하는, 선택 플래시 메모리 셀 판독 방법.
  41. 제 40 항에 있어서, 상기 제 4 전압은 상기 제 3 전압보다 낮은, 선택 플래시 메모리 셀 판독 방법.
  42. 복수의 플래시 메모리 셀들을 갖는 플래시 메모리 구조를 제조하는 방법으로서, 상기 구조는 제 1 도전형의 반도체 기판에 형성되고, 상기 구조는 상기 기판 내의 제 2 도전형의 제 1 영역; 상기 기판 내의 제 2 도전형의 제 2 영역으로서, 상기 제 1 영역으로부터 이격되어, 그 사이에 연속적인 제 1 채널 영역을 규정하는, 상기 제 2 도전형의 제 2 영역; 서로 이격된 복수의 부동 게이트들로서, 각각이 상기 제 1 채널 영역의 개별적인 부분 위에 위치되고, 각각의 부동 게이트는 플래시 메모리 셀을 규정하는, 상기 복수의 부동 게이트들; 복수의 제어 게이트들로서, 각각이 부동 게이트와 연관되고 부동 게이트에 인접하고, 각각의 제어 게이트는 단일 구조인 두 개의 부분들을 갖고, 제 1 부분은 상기 제 1 채널 영역의 부분 위에 있고, 제 2 부분은 상기 연관된 부동 게이트 위에 있고, 이에 용량적으로 결합되는, 상기 복수의 제어 게이트들을 갖는, 상기 플래시 메모리 구조 제조 방법에 있어서:
    상기 기판으로부터 절연된 복수의 이격된 부동 게이트들을 형성하는 단계로서, 각각의 부동 게이트는 각각의 부동 게이트 위에 절연 부재를 더 갖는, 상기 복수의 이격된 부동 게이트들 형성 단계;
    상기 부동 게이트들 각각을 커버하도록 폴리실리콘을 도포하는 단계로서, 상기 절연 부재들은 서로 분리된 각각의 제어 게이트를 규정하는 역할을 하는, 상기 폴리실리콘 도포 단계를 포함하는, 플래시 메모리 구조 제조 방법.
  43. 복수의 로우들 및 컬럼들로 배열되는 복수의 플래시 메모리 구조들을 포함하는 플래시 메모리 어레이를 제조하는 방법으로서, 각각의 구조가 복수의 플래시 메모리 셀들을 갖고, 상기 어레이가 제 1 도전형의 반도체 기판에 형성되고, 각각의 구조는 상기 기판 내의 제 2 도전형의 제 1 영역; 상기 기판 내의 제 2 도전형의 제 2 영역으로서, 상기 제 1 영역으로부터 이격되어, 그 사이에 연속적인 제 1 채널 영역을 규정하는, 상기 제 2 도전형의 제 2 영역; 서로 이격된 복수의 부동 게이트들로서, 각각이 상기 제 1 채널 영역의 개별적인 부분 위에 위치되고, 각각의 부동 게이트는 플래시 메모리 셀을 규정하는, 상기 복수의 부동 게이트들; 복수의 제어 게이트들로서, 각각이 부동 게이트와 연관되고 부동 게이트에 인접하고, 각각의 제어 게이트는 단일 구조인 두 개의 부분들을 갖고, 제 1 부분은 상기 제 1 채널 영역의 부분 위에 있고, 제 2 부분은 상기 연관된 부동 게이트 위에 있고, 이에 용량적으로 결합되는, 상기 복수의 제어 게이트들을 갖는, 상기 플래시 메모리 어레이 제조 방법에 있어서:
    상기 기판에 복수의 절연 영역들을 형성하는 단계로서, 각각의 절연 영역은 서로 컬럼 방향으로 평행하고, 인접한 절연 영역들의 쌍 사이에 활성 영역을 갖는, 상기 복수의 절연 영역들 형성 단계;
    상기 기판의 활성 영역으로부터 절연된 복수의 이격된 부동 게이트들을 상기 활성 영역 위에 형성하는 단계로서, 각각의 부동 게이트는 각각의 부동 게이트 위에 절연 부재를 더 갖고, 각각의 절연 부재는 복수의 활성 영역들에 걸쳐 로우 방향으로 확장하는, 상기 복수의 이격된 부동 게이트들 형성 단계;
    상기 부동 게이트들 각각을 커버하도록 폴리실리콘을 도포하는 단계로서, 상기 절연 부재들은 서로 분리되고 로우 방향으로 확장하는 각각의 제어 게이트를 규정하는 역할을 하고, 상기 제어 게이트들 각각은 두 개의 부분들을 갖고, 제 1 부분은 활성 영역으로부터 절연되고 인접한 부동 게이트들 사이에 있고, 제 2 부분은 인접한 부동 게이트 위에 있는, 상기 폴리실리콘 도포 단계를 포함하는, 플래시 메모리 어레이 제조 방법.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8004032B1 (en) * 2006-05-19 2011-08-23 National Semiconductor Corporation System and method for providing low voltage high density multi-bit storage flash memory
US7755132B2 (en) * 2006-08-16 2010-07-13 Sandisk Corporation Nonvolatile memories with shaped floating gates
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
WO2009065247A1 (en) * 2007-11-20 2009-05-28 Industrial Technology Research Institute Lamp apparatuses
US8502296B1 (en) 2008-07-07 2013-08-06 National Semiconductor Corporation Non-volatile memory cell with asymmetrical split gate and related system and method
US8692310B2 (en) 2009-02-09 2014-04-08 Spansion Llc Gate fringing effect based channel formation for semiconductor device
TWI566382B (zh) * 2010-05-14 2017-01-11 國立大學法人東北大學 半導體積體電路及其製造方法
US8711636B2 (en) * 2011-05-13 2014-04-29 Silicon Storage Technology, Inc. Method of operating a split gate flash memory cell with coupling gate
US9613973B2 (en) 2014-10-03 2017-04-04 Micron Technology, Inc. Memory having a continuous channel
US9361995B1 (en) * 2015-01-21 2016-06-07 Silicon Storage Technology, Inc. Flash memory system using complementary voltage supplies
US9634018B2 (en) * 2015-03-17 2017-04-25 Silicon Storage Technology, Inc. Split gate non-volatile memory cell with 3D finFET structure, and method of making same
CN107305892B (zh) 2016-04-20 2020-10-02 硅存储技术公司 使用两个多晶硅沉积步骤来形成三栅极非易失性闪存单元对的方法
US9972493B2 (en) * 2016-08-08 2018-05-15 Silicon Storage Technology, Inc. Method of forming low height split gate memory cells
CN107331419A (zh) * 2017-07-05 2017-11-07 上海华虹宏力半导体制造有限公司 筛除闪存单元中早期失效的方法
TW202329418A (zh) * 2022-01-11 2023-07-16 聯華電子股份有限公司 半導體記憶體元件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100221940B1 (ko) * 1994-08-31 1999-09-15 니시무로 타이죠 반도체기억장치
US20010012217A1 (en) * 1987-04-24 2001-08-09 Fujio Masuoka Programmable semiconductor memory
KR20050029423A (ko) * 2003-09-22 2005-03-28 삼성전자주식회사 분리 게이트 구조를 갖는 플래쉬 메모리 셀을 제조하는방법들
US20050099849A1 (en) * 2003-11-07 2005-05-12 Lutze Jeffrey W. Flash memory programming using gate induced junction leakage current

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63266886A (ja) * 1987-04-24 1988-11-02 Toshiba Corp 不揮発性半導体メモリ
JPH0644612B2 (ja) * 1987-04-24 1994-06-08 株式会社東芝 不揮発性半導体メモリ
US5844842A (en) * 1989-02-06 1998-12-01 Hitachi, Ltd. Nonvolatile semiconductor memory device
US5029130A (en) 1990-01-22 1991-07-02 Silicon Storage Technology, Inc. Single transistor non-valatile electrically alterable semiconductor memory device
JPH05211338A (ja) * 1991-10-09 1993-08-20 Mitsubishi Electric Corp 不揮発性半導体装置
JP3914170B2 (ja) * 1994-08-31 2007-05-16 株式会社東芝 半導体記憶装置
JPH10302486A (ja) * 1996-08-30 1998-11-13 Sanyo Electric Co Ltd 半導体記憶装置
EP0902438B1 (en) * 1997-09-09 2005-10-26 Interuniversitair Micro-Elektronica Centrum Vzw Methods of erasing a memory device and a method of programming a memory device for low-voltage and low-power applications
JPH11177070A (ja) * 1997-12-10 1999-07-02 Sony Corp 不揮発性半導体記憶装置及びその駆動方法
US7149110B2 (en) * 1999-01-14 2006-12-12 Silicon Storage Technology, Inc. Seek window verify program system and method for a multilevel non-volatile memory integrated circuit system
US6272050B1 (en) * 1999-05-28 2001-08-07 Vlsi Technology, Inc. Method and apparatus for providing an embedded flash-EEPROM technology
US6151248A (en) 1999-06-30 2000-11-21 Sandisk Corporation Dual floating gate EEPROM cell array with steering gates shared by adjacent cells
US6798012B1 (en) * 1999-12-10 2004-09-28 Yueh Yale Ma Dual-bit double-polysilicon source-side injection flash EEPROM cell
TW546840B (en) * 2001-07-27 2003-08-11 Hitachi Ltd Non-volatile semiconductor memory device
US6670240B2 (en) 2001-08-13 2003-12-30 Halo Lsi, Inc. Twin NAND device structure, array operations and fabrication method
US7132711B2 (en) * 2001-08-30 2006-11-07 Micron Technology, Inc. Programmable array logic or memory with p-channel devices and asymmetrical tunnel barriers
US20040061167A1 (en) * 2002-10-01 2004-04-01 Bhaskar Mantha Method of improving erase efficiency and a non-volatile memory cell made thereby
TWI220316B (en) * 2003-05-22 2004-08-11 Powerchip Semiconductor Corp Flash memory cell, flash memory cell array and manufacturing method thereof
CN1317767C (zh) * 2003-08-28 2007-05-23 力晶半导体股份有限公司 快闪存储单元、快闪存储单元阵列及其制造方法
US6902975B2 (en) * 2003-10-15 2005-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Non-volatile memory technology compatible with 1T-RAM process
US6992929B2 (en) * 2004-03-17 2006-01-31 Actrans System Incorporation, Usa Self-aligned split-gate NAND flash memory and fabrication process
US8482052B2 (en) * 2005-01-03 2013-07-09 Macronix International Co., Ltd. Silicon on insulator and thin film transistor bandgap engineered split gate memory
US7247907B2 (en) * 2005-05-20 2007-07-24 Silicon Storage Technology, Inc. Bidirectional split gate NAND flash memory structure and array, method of programming, erasing and reading thereof, and method of manufacturing

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010012217A1 (en) * 1987-04-24 2001-08-09 Fujio Masuoka Programmable semiconductor memory
KR100221940B1 (ko) * 1994-08-31 1999-09-15 니시무로 타이죠 반도체기억장치
KR20050029423A (ko) * 2003-09-22 2005-03-28 삼성전자주식회사 분리 게이트 구조를 갖는 플래쉬 메모리 셀을 제조하는방법들
US20050099849A1 (en) * 2003-11-07 2005-05-12 Lutze Jeffrey W. Flash memory programming using gate induced junction leakage current

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