JPS63266886A

JPS63266886A - 不揮発性半導体メモリ

Info

Publication number: JPS63266886A
Application number: JP62101427A
Authority: JP
Inventors: Fujio Masuoka; 富士雄舛岡
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-04-24
Filing date: 1987-04-24
Publication date: 1988-11-02
Also published as: JPH0581194B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明はメモリセルとして電気的にデータ消去が可能
な不揮発性トランジスタが使用された不揮発性半導体メ
モリに関する。

（従来の技術）データの消去か可能な不揮発性半導体メモリはＥ　Ｐ　
ＲＯＭ　（Ｅ　ｒａｓａｂｌｅ　ａｎｄ　ｐ　ｒｏｇｒ
ａｍａｂｌｅＲｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ　＞と
して知られており、その中で電気的にデータ消去が行わ
れるものを特にＥ　２Ｐ　ＲＯＭ　（Ｅ　１ｅｃｔｒｉ
ｃａｌｌｙ　Ｅ　ｒａｓａｂｌｅＰＲＯＭ）と称してい
る。さらに、このＥ２　ＰＲＯＭの中には全セル一括し
てデータ消去を行なうことができるものがあり、これに
は例えば文献ｒ　１９８７　１　Ｅ　Ｅ　Ｅ　　Ｉ　ｎ
ｔｅｒｎａｔｉｏｎａｌＳｏｌｉｄ−８ｔａｔｅ　　Ｃ
１ｒｃｕｉｔｓ　ＣｏｎｆｅｒｅｎｃｅＤＩＧＥＳＴ　
　ＯＦ　　ＴＥＣＨＮＩＣＡＬＰＡＰＥＲ８Ｊの第７６
頁ないし第７７頁に開示されているｒ　Ａ　１２８Ｋ　
　Ｆ　１ａｓｈ　　Ｅ　Ｅ　Ｐ　ＲＯＭｕｓｉｒ＋ｏ　
　Ｄｏｕｂｌｅ　　Ｐｏ１ｙｓｉｌｉｃｏｎ　　　Ｔｅ
ｃｈｎｏｌｏｇｙ　　Ｊ　　が知られている。

第１０図は上記文献に開示されているセルを使用した従
来のＥ２　ＰＲＯＭのメモリセルアレイ部分の等価回路
図である。図中、５０はそれぞれフローティングゲート
電極（浮遊ゲート電極）及びコントロールゲート電極（
制御ゲート電極）を備え、データ消去が電気的に行なえ
る不揮発性トランジスタからなるメモリセルであり、こ
れらメモリセル５０は行列状に配置されている。そして
、図中の横方向である行方向の同一行に配置されている
各メモリセル５０のドレインは複数のビット線５１のい
ずれかにそれぞれ共通接続されており、かつ同一行に配
置されている各メモリセル５０のソースは複数の接地線
５２のいずれかにそれぞれ共通接続されている。また、
図中の縦方向である列方向の同一列に配置されている各
メモリセル５０のコントロールゲート電極は複数の行線
５３のいずれかにそれぞれ共通接続されている。このよ
うなメモリではビット線５１と行線５３に選択的に所定
電圧を印加することにより１ビツトのセルを選択してデ
ータの読出し、書込みを行なうことができ、かつ全ての
ビット線５１に同時に所定電圧を印加することにより全
ビット一括してデータ消去を行なうことができる。

このメモリでは１ビツトのメモナノセルが１個の不揮発
性トランジスタで構成されているのでセルの高集積化が
実現できる。ところが、データ消去は全セル一括して、
もしくはビット線単位でしか行なうことができず、並列
書込み／読出しメモリの処理単位であるバイト単位でデ
ータ消去を行なうことができないという不都合がある。

このため、さらに従来ではバイ１〜単位でデータ消去を
行なうことができるＥ２　ＰＲＯＭが発表されている。

このようなメモリには例えば文献ｒ　１９８７　１　Ｅ
　Ｅ　Ｅ　　Ｉ　ｎｔｅｒｎａｔｉｏｎａｌ　　３ｏｌ
ｉｄ−３ｔａｔｅ　　Ｃ１ｒｃｕｉｔｓ　Ｃｏｎ４ｅｒ
ｅｎｃｅ　Ｄ　Ｉ　ＧＥＳＴＯＦ　　ＴＥＣＨＮＩＣＡ
Ｌ　　ＰＡＰＥＲ８Ｊの第７８頁ないし第７９頁に開示
されている「ＡＭｉｌｌｉｏｎ−ｃｙｃｌｅ　０ＭＯ３
２５６Ｋ　　ＥＥＰＲＯＭＪが知られている。

ところが、このメモリでは１ビツトのメモリセルを２個
もしくは４個のトランジスタで構成する必要があるため
、セルの高集積化は不可能である。

（発明が解決しようとする問題点）このように従来ではバイト単位で電気的にデータ消去を
行なおうとすると、セルの高集積化が損われるという欠
点がある。そこで、この発明はセルの高集積化を損わず
にバイト単位で電気的にデータ消去を行なうことができ
る不揮発性半導体メモリを提供することを目的としてい
る。

［発明の構成］（問題点を解決するための手段）この発明の不揮発性半導体メモリは、それぞれ７０−テ
ィングゲート電極、コントロールゲート電極及びイレー
ズゲート電極を有し電気的にデータ消去が行われる不揮
発性トランジスタからなるメモリセルが２ｍｍ以上列接
続され、各イレーズゲート電極が共通接続された直列回
路と、上記直列回路の一端が接続されたピッ１〜線と、
上記直列回路を構成するメモリセルの各コントロールゲ
ート電極にそれぞれ接続された打線と、消去時に消去電
圧が印加される消去線と、上記直列回路の共通イレーズ
ゲート電極と上記消去線との間に接続されデータ消去時
に選択的に導通制御されるスイッチ用のトランジスタと
、データの書込み時もしくは読出し時に上記ビット線と
各行線に所定電圧を印加して上記直列回路内の２１１ｉ
！］以上のメモリセルのデータの書込みもしくは読出し
を順次行なわせる手段とから構成されている。

（作用）この発明の不揮発性半導体メモリでは、直列回路と消去
線との間に接続されたスイッチ用のトランジスタが選択
的に導通制御されることにより、特定の直列回路内のメ
モリセルのイレーズゲート電極にのみ消去電圧が印加さ
れ、これによりバイト単位のデータ消去が行われる。さ
らにデータの書込み時もしくは読出し時には上記ピッ１
〜線と各行線に所定電圧が所定のタイミングで印加され
、直列回路内の２個以上のメモリセルに対するデータの
書込みもしくはメモリセルがらのデータの読出しが順次
行なわれる。

（実施例）以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明をＥ２　ＰＲＯＭ　＜以下、単にメモ
リと称する）に実施した場合のメモリセルアレイ部分の
等価回路図である。図において、１０はそれぞれメモリ
セル１１が８個直列接続されて構成された直列回路であ
る。これら各直列回路１０内の各メモリセル１１は、そ
れぞれソース、トレイン領域、このソース、ドレイン領
域間のチャネル領域上に設けられた７０−ティングゲー
ト電極、このフローティングゲート電極と重なるように
設けられたイレーズゲート電極及びコントロールゲート
電極とからなり、電気的にデータ消去が可能な不揮発性
トランジスタで構成されている。これら直列回路１０は
行列状に複数個配置されており、各直列回路１０の一部
は複数のビット線１２１．・・・１２Ｎのいずれかに接
続されており、他端はそれぞれＯＶの電圧が印加される
複数の接地線１３１．・・・１３Ｍのいずれかに接続さ
れている。また、直列回路１０内の各８個のメモリセル
１１のコントロールゲート電極は各８本の行線１４．１
　、１４２１　、・・・１４８１〜１４、　Ｍ、　１４
２　Ｍ、・・・１４８Ｍのそれぞれに接続されており、
これら各８本の行線１４＋　、　１４２　、・・・１４
Ｂは図中の横方向である行方向に配置された複数の直列
回路１０に対して共通に配線されている。さらに、各直
列回路１０内の８個のメモリセル１１のイレーズゲート
電極は共通に接続されており、同一列に配置された各直
列回路１０の共通イレーズゲート電極は各列毎に設けら
れた消去線１５１．・・・１５Ｎのいずれか１本にスイ
ッチ用の各トランジスタ１６を介して接続されている。

また、同一行に配置された直列回路１０の共通イレース
グート電極に接続されたトランジスタ１６のコントロー
ルゲート電極は、各行毎に設けられた消去選択線１７Ｉ
、・・・１７Ｍのいずれか１本に共通に接続されている
。

このような回路構成のメモリを実際に半導体チップ上に
実現した場合の素子構造を第２図のパターン平面図に示
す。さらに、第２図中のＩ−Ｉ’線に沿った断面構造を
第３図の断面図に、第２図中のＩＩ−Ｉ’線に治った断
面構造を第４図の断面図に、第２図中のｍ−ｍ’線に沿
った断面構造を第５図の断面図にそれぞれ示す。このメ
モリは基板２０として例えばＰ型シリコン半導体基板が
使用される。この基板２０の表面領域には上記各直列回
路１０を構成する８個のメモリセル１１のソース、ドレ
イン領域となるＮ“型領域２１がそれぞれ分離して形成
されている。そして第２図中、最上部と中央部にそれぞ
れ位置するＮ＋型領領域２１Ａ　２１Ｂはそれぞれ互い
に隣合う直列回路で共通にされており、最上部に位置し
ている一方のＮ＋型領領域２１Ａ前記接地線１３として
使用される。また上記Ｎ＋型領領域１Ｂには、それぞれ
コンタクトホール２２を介して例えばアルミニュームで
構成された金属配線２３が接続されている。この金属配
線２３はそれぞれ前記ビット線１２として使用される。

また、各Ｎ＋梨型領域１相互間には、絶縁膜を介して第
１Ｈ目の多結晶シリコン層で構成され、電気的に浮遊状
態にされた電極２４が形成されている。これらの電極２
４は各メモリセル１１のフローティングゲート電極を構
成している。さらに第２図中、横方向に配置された複数
の電極２４上に渡って第３層目の多結晶シリコン層で構
成された電極２５が絶縁膜を介して形成されている。こ
れらの電極２５は各メモリセル１１のコントロールゲー
ト電極と行線１４を構成している。ざらに各列に配置さ
れた直列回路の相互間には第２層目の多結晶シリコン層
で構成された電極２６が絶縁膜を介して形成されており
、この電極２６は上記第１層目の多結晶シリコン層で構
成された各電極２４の一部と重なっている。この電極２
６は前記直列回路の各メモリセル１１の共通イレーズゲ
ート電極を構成している。

上記Ｎ＋梨型領域１Ｂ相互間にはＮ１型領域２１Ｃがそ
れぞれ形成されており、このＮ＋型領領域２１Ｃ離間す
るように図中の上下方向に一対のＮ＋型領域２１Ｄが形
成されている。上記Ｎ＋型領領域ｉＣと２１Ｄは前記ス
イッチ用トランジスタ１６のソース。

ドレイン領域を構成しており、その相互間には第３層目
の多結晶シリコン層で構成された電極２７が絶縁膜を介
して形成されている。この電極２７はこのトランジスタ
１６のコントロールゲート電極と前記消去選択線１７を
構成している。そして、上記共通イレーズゲート電極と
なる電極２６はダイレク］ヘコンクタト部を介して上記
Ｎ＋型領領域１Ｄと接続されており、上記Ｎ＋型領ＶＡ
２１Ｃにはコンタクトホール２８を介して例えばアルミ
ニュームで構成された金属配線２９が接続されている。

この金属配線２９は前記消去線１５として使用される。

すなわち、このメモリは直列接続されたそれぞれ８個の
メモリセル１１で各直列回路１０を構成し、各直列回路
１０の一端を金属配線２３からなるビット線１２に接続
し、他端をＮ＋型領ｉｉｉ！２１Ａからなる接地線１３
に接続し、各メモリセル１１のコントロールゲート電極
を電極２５で構成された行線１４に接続すると共に各メ
モリセル１１の共通イレーズゲート電極をそれぞれ消去
選択線１７の信号で導通制御されるトランジスタ１６を
介して消去線１５に接続するようにしたものである。

第６図は上記実施例のメモリを周辺回路と共に示す全体
の構成を示す回路図である。上記各ビット線１２はそれ
ぞれ８ビット分の入出力データ反転回路と８ビット分の
センスアンプを有する８個の各センスアンプ回路３１１
〜３１８それぞれに接続されている。これら８個のセン
スアンプ回路３１及び前記Ｎ本の消去線１５は、カラム
デコード入力が与えられるカラムデコーダ３２に接続さ
れている。このカラムデコーダ３２は、カラムデコード
入力に応じていずれか１個のセンスアンプ回路３１に対
して選択信号を出力する。また、上記センスアンプ回路
３１１〜３１８には書込みデータもしくは読出しデータ
を一時的に保持する８個のデータ入出力回路（Ｉ／○）
３３１〜３３８が接続されている。

また、上記各８本の行線１４．　、１４２　、・・・１
４８はＭ個の直列回路セレクタ３４１〜３４Ｍのうち対
応するものに接続されている。これら直列回路セレクタ
３４及び前記Ｍ本の消去選択線１７は、ロウデコード入
力が与えられるロウデコーダ３５に接続されている。こ
のロウデコーダ３５は、ロウデコード入力に応じていず
れか１個の直列回路セレクタ３４に対して選択信号を出
力する。

次に上記構成でなるメモリの動作を説明する。

まず、データ書込み時の動作を第７図のタイミングチャ
ートを用いて説明する。データの書込みは１個の直列回
路１０を選択し、この選択された直列回路１０内の８個
のセルに対して選択的に順次行われる。さらに選択され
た直列回路１０内では、８本の行線１４のうち選択セル
のコントロールゲート電極が接続されている行線に１５
Ｖの電圧が印加され、残り７本の行線には２０Ｖの電圧
が印加される。

ここで例えば選択すべき直列回路１０がビット線１２１
と８本の行線１４１！〜１４８１に接続されたものであ
るとすると、ロウデコーダ３５から直列回路セレクタ３
４１に選択信号が出力され、この直列回路セレクタ３４
１が選択される。さらに、カラムデコーグ３２からセン
スアンプ回路３１．に選択信号が出力され、このセンス
アンプ回路３１１が選択される。次に選択された直列回
路セレクタ３４１からの出力により、まず始めに８本の
行線１４！１〜１４８１うち行線１４１！のみに１５Ｖ
の電圧が印加され、残り７本の打線には２０Ｖの電圧が
印加される。このとき他の行線は仝てＯＶにされる。さ
らに、選択されたセンスアンプ回路３１１は８個のデー
タ入出力回路３３のうちデータ入出力回路３３１（１１
０１）で保持されている出込みデータに対応した電圧を
ビット線１２１に出力する。このビット線１２の電圧は
書込みデータに基づいて異なる２種類の電圧に設定され
ており、例えば“′１″のデータを書込む場合には１０
Ｖに、他方、″Ｏ＋＋のデータを書込む場合にはＯＶに
それぞれ設定される。このとき他のビット線は全てＯＶ
にされる。

ここで打線１４工１を除く７本の行線１４２１〜１４Ｂ
１に印加された２０Ｖの電圧がコントロールゲート電極
に供給される７個のメモリセル１１はそれぞれ３極管動
作するため、行線１４１！に接続された選択セルのソー
ス、ドレイン領域にはビット線１２１と接地線１３１そ
れぞれの電圧がほぼそのまま印加される。このとぎ、ビ
ット線１２．に１０Ｖの電圧が印加されているならば、
上記選択セルのソース領域からトレイン領域に向かって
電子が走行する。そして、特にドレイン領域の近傍に生
じる空乏層に電界が集中し、これにより電子が加速され
て前記第３図中の基板２０の表面から絶縁膜のエネルギ
ー障壁を越えるに十分なエネルギーが与えられる。この
ような電子はホット・エレクトロンと呼ばれ、この電子
は１５Ｖの高電圧に設定されている選択セルのコントロ
ールゲート電極に引かれてフローティングゲート電極に
飛び込み、ここに捕獲される。この結果、選択セルのフ
ローティングゲート電極が負に帯電し、閾値電圧が上昇
して高くなる。他方、ビット線１２１にＯＶの電圧が印
加されているならば、上記のような電子の走行は発生せ
ず、閾値電圧は元の低い状態のままである。このように
して１個のセルに対してデータの書込みが行われる。

次に選択された直列回路セレクタ３４１からの出力によ
り、行線１４２１のみに１−５Ｖの電圧が印加され、残
り７本の行線には２０Ｖの電圧が印加される。さらに、
選択されたセンスアンプ回路３１゜はデータ入出力回路
３３２（１１０２、第６図では図示せず）で保持されて
いる書込みデータに対応した電圧をビット線１２１に出
力する。これにより行線１４２１に接続された選択セル
に対するデータ書込みが行われる。以下、同様にして選
択された直列回路１０内の８個の各セル１１に対するデ
ータ書込みが順次行われる。

次にデータ読出し時の動作を第８図のタイミングチャー
トを用いて説明する。このデータ読出しも、１個の直列
回路１０を選択し、この選択された直列回路１０内の８
個のセルに対して選択的に順次行われる。選択された直
列回路１０内では、８本の行線１４のうち選択セルのコ
ントロールゲート電極が接続されている打線のみに２ｖ
の電圧が印加され、残り７本の行線には７ｖの電圧が印
加される。

このとき、他の行線は全てＯＶにされるっここで例えば
、選択すべき直列回路１０が上記データ書込み時と同様
にビット線１２１と８本の行線１４１１〜１４８１に接
続されたものであるとすると、まず始めに８本の行線１
４１工〜１４８１のうち行線１４１１のみに２Ｖの電圧
が印加され、残り７本の行線には７ｖの電圧が印加され
る。ここで、選択されたメモリセル１１は予めデータの
書込み時の書込み状態に応じてそれぞれ閾値電圧が設定
されており、上記２Ｖの電圧は例えば消去状態のままの
セルの低い閾値電圧よりも高くかつ例えばＮ　１　ＩＩ
が書込まれた後の高い閾値電圧よりも低い電圧であり、
上記７Ｖの電圧は１１１　ＩＩが書込まれた後の高い閾
値電圧よりも充分に高い電圧である。従って、このよう
な電圧が８本の行線１４１１〜１４８１に印加されるこ
とにより、行線１４工１を除く７本の行線にコントロー
ルゲート電極が接続されている非選択の７個のメモリセ
ル１１がそれぞれ充分にオン状態になる。他方、行１ｉ
１１４２＋にコントロールゲート電極が接続されている
選択セルはその閾値電圧に応じてオン、オフ状態が決定
される。

このデータ読出し時にはセンスアンプ回路３１１から出
力される１Ｖの読み出し電圧がビット線１２１に印加さ
れる。ここで上記選択セルの閾値電圧が低くされており
、前記行線１４１１の電圧でオン状態にされるならば、
ビット線１２１に印加された１ｖの読み出し電圧は選択
セルを含むこの直列回路１０を介してＯＶの接地線１３
１に放電される。

他方、上記選択セルの閾値電圧が高くされており、前記
行線１４！１の電圧が印加されてもオフ状態のままであ
るならば、ビット線１２１に印加された１ｖの読み出し
電圧はそのまま維持される。このようにビット線１２の
電圧は選択セルの閾値電圧の高低に応じて異なり、その
電位差がビット線１２に接続されているセンスアンプ回
路３１！で増幅されて論理的な１１１Ｚ１１Ｑ°′の判
定が行われる。そして、判定された読出しデータはデー
タ入出力回路３３１（１１０１）に送られ、ここで保持
される。

このようにして１個のセルからのデータ読出しが行われ
る。

次に選択された直列回路セレクタ３４１からの出力によ
り、行線１４２１のみに２Ｖの電圧が印加され、残り７
本の打線には７ｖの電圧が印加される。

さらに、選択されたセンスアンプ回路３１１はビット線
１２１に１Ｖの読出し電圧を印加する。これにより行線
１４２工に接続された選択セルからのデータ読出しが行
われ、センスアンプ回路３１１で増幅されて論理的な１
″、“Ｏ″の判定が行われた後にデータ入出力回路３３
２（１１０２、第６図では図示せず）に送られ、保持さ
れる。以下、同様にして選択された直列回路１０内の８
個の各セル１１からのデータ読出しが順次行われる。

次にバイト消去時の動作を説明する。すなわち、データ
のバイト消去は第９図のタイミングチャートに示すよう
に、全ての行線１４及びビット線１２がＯｖに設定され
、かつバイト消去を行なうべき直列回路１０に接続され
ている消去選択線１７には３０Ｖの高電圧が、消去線１
５に２５Ｖの高電圧がそれぞれ印加される。第９図の例
ではバイト消去を行なうべき直列回路１０が、ビット１
２１と８本の行線１４工１〜１４８工に接続されたもの
である。これによりパイ１〜消去を行なうべき直列回路
を含む同一行に配置された複数の直列回路１０にそれぞ
れ接続されたトランジスタ１６がオンし、２５Ｖの高電
圧が印加されている消去線１５に接続されている直列向
Ｍ１０のみの共通イレーズゲート電極に消去線１５の高
電圧が印加される。これにより選択された直列回路１０
内の８個の各セル１１のフローティングゲート電極とイ
レーズゲート電極との間にフィールド・エミッションと
呼ばれる電界放出が生じ、フローティングゲート電極に
蓄積されていた電子がイレーズゲート電極に放出される
。この結果、各セルの閾値電圧は初期状態と同様に低い
状態に戻り、８ビツトの分のデータ消去、すなわちバイ
ト消去が行われる。

このように上記実施例のメモリでは８ビツト（１バイト
）のデータの読出し及び書込みとバイト単位での電気的
なデータ消去を行なうことができる。しかもメモリセル
アレイを構成するに当り、１個のメモリセルを１個の不
揮発性トランジスタで構成することか゛できる。このた
め、この実施例のメモリではメモリセルの高集積化を図
ることができる。ところで、バイト単位で電気的にデー
タ消去可能な従来のメモリでは１ビツトを２１１１ｉ１
もしくは４個のトランジスタで構成するようにしている
ので、セルの集積密度を高めることができず、高々、２
５６にピット程度の記憶容量のものしが実現できない。

これに対して、上記実施例の場合には１ビツトが１個の
トランジスタで構成されているので、前記第１０図に示
す一括消去型のものと同程度もしくはそれ以上の集積度
のメモリを実現することができる。すなわち、上記実施
例では８個のメモリセル１１について１個のスイッチ用
トランジスタ１６を設ける必要があるため、１ビット当
り１．１２５個のトランジスタが必要になり、第１０図
に示すものに比較して１ビット当り０．１２５個のトラ
ンジスタが余計に必要になる。

ところが、第１０図に示す一括消去型のものでは各セル
を対応するビット線に接続するため１ビツト毎にコンタ
クトを形成する必要がある。ところが、上記実施例のメ
モリでは８個のセル毎にコンタクトを１個形成すればよ
いので、その分だけ集積度は向上する。

なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記実施例ではデータ消去がバイト単位で行われる場合
について説明したが、これはデータ消去の際に全ての消
去選択線１７に３０Ｖの電圧を、全ての消去線１５に２
５Ｖの電圧をそれぞれ同時に印加することにより、従来
メモリの場合と同様に全セル一括してデータ消去を行な
うことも可能である。

また、データ読出し時にビット線１２には１ｖの読出し
電圧を印加する場合について説明したが、この読出し電
圧はいわゆるソフトライト現象（読出しモード時におけ
る弱い書込み）を抑制するためにはできるだけ低く設定
することが好ましい。

また、上記実施例では各セルのコントロール電極及び行
線１４として使用される第２図中のＮ極２５を多結晶シ
リコンで構成する場合について説明したが、これはその
伯に高融点金属シリサイド、例えばチタン・シリサイド
、モリブデン・シリサイド等や、高融点金属のみで構成
するようにしてもよい。

［発明の効果］以上説明したようにこの発明によれば、セルの高集積化
を損わずにバイト単位で電気的にデータ消去を行なうこ
とができる不揮発性半導体メモリを提供することができ
る。

【図面の簡単な説明】

第１図はこの発明の一実施例のメモリのメモリセルアレ
イ部分の等価回路図、第２図は上記第１図回路を半導体
チップ上に実現した場合の素子構造を示すパターン平面
図、第３図、第４図及び第５図はそれぞれ上記第２図素
子の一部の断面図、第６図は上記実施例のメモリを周辺
回路と共に示す全体の構成を示す回路図、第７図ないし
第９図はそれぞれ上記実施例のメモリのタイミングチャ
ート、第１０図は従来メモリのメモリセルアレイ部分の
等価回路図である。１０・・・直列回路、１１・・・メモリセル、１２・・
・ビット線、１３・・・接地線、１４・・・行線、１５
・・・消去線、１６・・・スイッチ用のトランジスタ、
１７・・・消去選択線、２０・・・基板、２１、２１Ａ
、　２１Ｂ、　２１Ｃ，２１Ｄ・・・Ｎ＋型領領域２２
゜２８・・・コンタクトホール、２３．２９・・・金属
配線、２４゜２５、２６．２７・・・電極、３１・・・
センスアンプ回路、３２・・・カラムデコーダ、３３・
・・データ入出力回路、３４・・・直列回路セレクタ、
３５・・・ロウデコーダ。出願人代理人　弁理士　鈴江武彦１、事件の表示３．補正をする者事件との関係　　特許出願人ｉ　（３０７）　　株式会社　東芝４、代理人１９図

Claims

【特許請求の範囲】　それぞれフローティングゲート電極、コントロールゲ
ート電極及びイレーズゲート電極を有し電気的にデータ
消去が行われる不揮発性トランジスタからなるメモリセ
ルが２個以上直列接続され、各イレーズゲート電極が共
通接続された直列回路と、上記直列回路の一端が接続されたビット線と、上記直列
回路を構成するメモリセルの各コントロールゲート電極
にそれぞれ接続された行線と、消去時に消去電圧が印加
される消去線と、上記直列回路の共通イレーズゲート電極と上記消去線と
の間に接続されデータ消去時に選択的に導通制御される
スイッチ用のトランジスタと、データの書込み時もしく
は読出し時に上記ビット線と各行線に所定電圧を印加し
て上記直列回路内の２個以上のメモリセルのデータの書
込みもしくは読出しを順次行なわせる手段とを具備したことを特徴とする不揮発性半導体メモリ。