JPS63266884A - 不揮発性半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） この発明はメモリセルとして電気的にデータ消去が可能
な不揮発性トランジスタが使用され、全セル一括しても
しくはブロック単位又は行単位でデータの消去を行ない
、かつ１ビツト毎にデータの書込みが可能な不揮発性半
導体メモリに関する。

（従来の技術） データの消去が可能な不揮発性半導体メモリはＥ　Ｐ　
ＲＯＭ　（Ｅ　ｒａｓａｂｌｅ　　ａｎｄ　　Ｐ　ｒｏ
ｇｒａｍａｂｌｅＲｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ　
）として知られており、その中で電気的にデータ消去が
行われるものを特にＥ２ＰＲＯＭ（Ｅｌｅｃｔｒｉｃａ
ｌｌｙ　　ＥｒａｓａｂｌｅＰＲＯＭ）と称している。

さらにこのようなＥ２　ＰＲＯＭの中には全セル一括し
てデータ消去を行なうことができるものが実用化されて
いる。

第９図はこのような全セル一括してデータ消去を行なう
ことが可能な従来のＥ２　ＰＲＯＭのメモリセルアレイ
部分の等価回路図である。図中、５０はそれぞれフロー
ティングゲート電極（浮遊ゲート電極〉、コントロール
ゲート電極（制御ゲート電極）及びイレーズゲート電極
（消去ゲート電極）を備え、データ消去が電気的に行な
える不揮発性トランジスタからなるメモリセルであり、
これらメモリセル５０は行列状に配置されている。そし
て、図中の横方向である行方向の同一行に配置されてい
る各メモリセル５０のドレインは複数のビット線５１の
いずれかにそれぞれ共通接続されており、かつ同一行に
配置されている各メモリセル５０のソースは複数の接地
線５２のいずれかにそれぞれ共通接続されている。また
、図中の縦方向である列方向の同一列に配置されている
各メモリセル５０のコントロールゲートＮ極は複数の行
線５３のいずれかにそれぞれ共通接続され、同一行に配
置されている各メモリセル５０のイレーズゲート電極は
複数の消去線５４のいずれかにそれぞれ共通接続されて
いる。

このように従来のＥ２ＰＲＯＭでは１ビツトのメモリセ
ルを１個の不揮発性トランジスタで構成し、各メモリセ
ルを対応するピッ１〜線、接地線、行線及び消去線に接
続するようにしている。

すなわち、従来のＥ２ＰＲＯＭでは各ビット毎にビット
線、接地線、行線及び消去線からなる４本の配線が必要
である。しかも、各セルのドレインは拡散領域で構成さ
れ、ピッｌ−線は例えばアルミニューム等の金属配線で
構成されているので、各セルを対応するヒツト線と接続
する場合にはコンタクトを形成する必要があり、このコ
ンタクトの形成位置では通常、配線幅よりも広い面積を
必要とする。このため、従来ではセルの高集積化を図る
ことが困難であるという問題がある。また、コンタクト
の数が多くなる程、製造歩留りが低下する。

（発明が解決しようとする問題点） このように従来では各ビット毎に４本の配線が必要であ
り、かつ各ビット毎にコンタクトを形成する必要があり
、このことがセルの高集積化の実現を阻害している。そ
こでこの発明は配線の本数及びコンタクトの数を削減す
ることによりセルの高集積化が実現できる不揮発性半導
体メモリを提供することを目的としている。

［発明の構成コ （問題点を解決するための手段） この発明の不揮発性半導体メモリは、チャネル領域上の
一部に設けられたフローティングゲート電極、このフロ
ーティングゲート電極と重なり合ったイレーズゲート電
極、フローティングゲート電極上及びこのフローティン
グゲート電極が設けられていないチャネル領域上にわた
って設けられたコントロールゲート電極とを有する不揮
発性トランジスタからなるメモリセルが２個以上直列接
続されかつ行列状に配置された複数個の直列回路と、上
記複数個の直列回路のうち同一列に配置された各直列回
路の一端が共通に接続されたビット線と、上記複数個の
直列回路のうち同一行に配置された直列回路に対して共
通に設けられこれら各直列回路を構成するメモリセルの
各コン１〜ロールゲート電極にそれぞれ接続される行線
と、上記複数個の直列回路のうち同一列に配置された直
列回路に対して共通に設けられこれら各直列回路を構成
するメモリセルの各イレーズゲート電極が共通に接続さ
れる消去線とから構成されている。

（作用） この発明の不揮発性半導体メモリでは、データの書込み
時及び読出し時には非選択セルのコントロールゲート電
極が接続された行線に高電圧が印加され、選択セルのコ
ン１〜ロールゲート電極が接続された行線のみにはこれ
よりも低い電圧が印加される。そして、データ読出し時
にはビット線に読出し電圧が印加され、データ書込み時
には書込みデータに応じた電圧がビット線に印加される
。

さらに、データ消去時には消去線に消去用の高電圧が印
加される。

（実施例） 以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明をＥ２　ＦＲＯＭ　（以下、単にメモ
リと称づ−る）に実施した場合のメモリセルアレイ部分
の等価回路図である。図において、１０はそれぞれメモ
リセル１１が４測置列接続されて構成された直列回路で
ある。これら各直列回路１０内の各メモリセル１１は、
それぞれソース、ドレイン領域、このソース、ドレイン
領域間のチャネル領域上でチャネル長方向の一部に設け
られた７０−ティングゲート電極、このフローティング
ゲート電極と重なるように設けられたイレーズゲート電
極及びフローティングゲート電極上とこのフローティン
グゲート電極が設けられていないチャネル領域上にわた
って設けられたコントロールゲート電極とからなり、電
気的にデータ消去が可能な不揮発性トランジスタで構成
されている。またこれら直列回路１０は行列状に複数個
配置されており、各直列回路１０の一端は複数のビット
線１２１．・・・１２Ｎのいずれかに接続されており、
他端はそれぞれＯｖの電圧が印加される複数の接地線１
３１．・・・１３Ｍのいずれかに接続されている。また
、直列回路１０内の各４個のメモリセル１１のコントロ
ールゲート電極は各４本の行線１４．１　、１４２　、
　、・・・１４４１〜１４．　Ｍ、　１４２　Ｍ、・・
・１４４Ｍのそれぞれに接続されており、これら各４本
の行線１４．　、１４２　。

・・・１４４は行方向に配置された複数の直列回路１０
に対して共通に配線されている。さらに、同一列に配置
された各直列回路１０内の各メモリセル１１のイレーズ
ゲート電極は消去線１５１．・・・１５Ｎのいずれか１
本に共通に接続されている。

このような回路構成のメモリを実際に半導体チップ上に
実現した場合のメモリセルアレイ部分の素子構造を第２
図のパターン平面図に示し、第２図中の■−■′線に沿
った断面構造を第３図の断面図に、第２図中のＴ４’線
に沿った断面構造を第４図の断面図にそれぞれ示す。こ
のメモリは基板２０として例えばＰ型シリコン半導体基
板が使用される。この基板２０の表面領域には上記各直
列回路１０を構成する４個のメモリセル１１のソース。

ドレイン領域となるＮ”Ｗ領域２１がそれぞれ分離して
形成されている。そして第２図中、最上部及び最下部に
それぞれ位置するＮ１型領域２１Ａ。

２１Ｂはそれぞれ互いに隣合う直列回路１０で共通にさ
れており、これらＮ＋型領領域２１Ａ　２１Ｂは前記接
地線１３として使用される。さらに上記Ｎ＋型領ｔｉｉ
！２１Ａと２１Ｂとの中間に位置する各Ｎ＋型領領域１
Ｃには、それぞれコンタクトホール２２を介して例えば
アルミニュームで構成された金属配線２３が接続されて
いる。これらの金属配線２３はそれぞれ前記ビット線１
２として使用される。また、各Ｎ＋梨型領域１相互間の
チャネル領域上のチャネル長方向の一部には、絶縁膜を
介して第１層目の多結晶シリコン層で構成され、電気的
に浮遊状態にされた電極２４が形成されている。これら
の電極２４は各メモリセル１１のフローティングゲート
電極を構成している。さらに第２図中、横方向に配置さ
れた複数の電極２４上及びこの電極２４が設けられてい
ないチャネル領域上に渡って第３層目の多結晶シリコン
層で構成された電極２５が絶縁膜を介して形成されてい
る。これらの電極２５は各メモリセル１１のコントロー
ルゲート電極ｉ極と行線１４を構成している。

ざらに各列に配置された直列回路１０の相位間には第２
層目の多結晶シリコン層で構成された電極２６が絶縁膜
を介して形成されており、この電極２６は上記第１層目
の多結晶シリコン層で構成され各セルのフローティング
ゲート電極となる電極２４の一部と重なっている。この
Ｎ極２６は各メモリセル１１のイレーズゲート電極と消
去線１５を構成しているすなわち、このメモリはイレー
ズゲート電極が設けられたフローティングゲート電極１
ヘランジスタとエンハンスメント型トランジスタとを直
列接続した構造のセル１１を４測置列接続して直列回路
１０を構成し、各直列回路１０の一端を金属配線２３ｈ
１らなるピッ１〜線１２に接続し、他端をＮ＋型領領域
２１Ａしくは２１Ｂからなる接地線１３に接続し、各メ
モリセル１１のコン１ヘロールゲート電極を電極２５で
構成された行線１４に接続すると共に各メモリセル１１
のイレーズゲート電極を消去線１５に接続するようにし
たものである。

第５図は上記実施例のメモリを周辺回路と共に＝１０− 示す全体の構成を示す回路図である。上記ビ・ント線１
２は列デコーダ１６に接続されており、各４本の行線１
４．　、１４２　、・・・１４４はそれぞれ複数の行デ
コーダ１７１〜１７Ｍのうち対応するものに接続されて
いる。これら各行デコーダ１７１〜１７Ｍには、外部か
ら供給される通常の電源電圧Ｖｃｃ及び高電圧Ｖｐｐそ
れぞれを昇圧する昇圧回路１８がらの背圧電圧が供給さ
れる。また、上記消去線１５は消六電ｒｆ：発生回路１
９に接続されている。

ここで例えば通常の電源電圧Ｖｃｃは５Ｖに、高電圧Ｖ
ｐｐは１２．５Ｖにされており、昇圧回路１７からの昇
任電圧は５Ｖ〜１０Ｖの範囲と２０Ｖにされている。ま
た、消去電圧発生回路１９は高電圧Ｖｐｐか５２０ＶＮ
度の消去電圧を発生し、消去線１５に選択的に出力する
。

次に上記構成でなるメモリの動作について説明する。

まず、データ読出し時の動作を第６図のタイミングチャ
ー１へを用いて説明する。このどきは選択すべきセルを
含む直列回！８１０に接続されている４本の行線１４が
そのときのアドレスに対応した一つの行デコーダ１７の
出力により、選択セルのコントロールゲート電極が接続
されている行線のみに２Ｖ〜５ｖの範囲の電圧が印加さ
れ、残り３本の行線には昇圧回路１８からの５Ｖ〜１０
Ｖの範囲の電圧が印加される。なお、他の行デコーダ１
７の出力は全てＯｖにされている。ここで例えば、選択
すべきセルを含む直列回路１０がピット＠　１２１と４
本の行線１４１１〜１４４１に接続されたものであり、
かつ選択すべきセルが行線１４２１に接続されたもので
あるとき、行デコーダ１７１の出力により４本の行線１
４１１〜１４４１うち行線１４２１のみに２Ｖ〜５Ｖの
範囲の電圧が印加され、残り３本の行線には５ｖ〜’Ｉ
ＯＶの範囲の電圧が印加される。ここで、各メモリセル
１１は予めデータの西込みモード動作時の書込み状態に
応じてそれぞれ閾値電圧が設定されており、上記２Ｖ〜
５Ｖの範囲の電圧は例えば消去状態のままのセルの低い
閾値電圧よりも高くかつ例えば１１１　ＩＩが書込まれ
た後の高い閾値電圧よりも低い電圧であり、上記５ｖ〜
１０■の範囲の電圧は“１′′が書込まれた後の高い閾
値電圧よりも充分に高い電圧である。従って、このよう
な電圧が４本の行線１４１１〜１４４１に印加されるこ
とにより、行線１４２１を除く３本の行線１４１１　、
１４３１　、１４４１にコントロールゲート電極が接続
されている３個のメモリセル１１は充分にオン状態にな
る。他方、行線１４２１にコントロールゲート電極が接
続されている選択セルはその同値電圧に応じてオン、オ
フ状態が決定される。

また、このデータ読出し時には、列デコーダ１６の出力
により対応するビット線１２工に２ｖの読み出し電圧が
印加される。ここで上記選択セルの同値電圧が低くされ
ており、前記行線１４２１の電圧でオン状態にされるな
らば、ビット線１２１に印加された２Ｖの読み出し電圧
は上記直列回路１０を介してＯＶの接地線１３１に放電
される。他方、上記選択セルの閾値電圧が高くされてお
り、前記行線１４２工の電圧が印加されてもオフ状態の
ままであるならば、ビット線１２１に印加された２Ｖの
読み出し電圧はそのまま維持される。このようにピット
線１２の電圧は選択セルの閾Ｍ電圧の高低に応じて異な
り、その電位差をビット線１２に接続されている図示し
ないセンスアンプ回路で増幅することにより、論理的な
“１　ｌ　ＩＩ、“ＯＩＩの判定を行なう。

なお、このデータ読出し時に非選択セルが接続された行
線１４に印加される電圧は通常、８Ｖ程度に設定するこ
とが特性上及び信頼性上から望ましい。

次にデータ書込み時の動作を第７図のタイミングチャー
トを用いて説明する。このときは、一つの行デコーダ１
７のデコード出力により、選択すべきセルを含む直列回
路１０に接続されている４本の行線１４のうち、選択セ
ルのコントロールゲート電極が接続されている行線のみ
に上記昇圧回路１８からの１０Ｖの昇圧電圧が印加され
、残り３本の行線には２０Ｖの昇任電圧が印加される。

なお、他の各行デコーダ１７の出力は全てＯＶにされて
いる。

ここで例えば上記データ読出しの時と同様に、選択すべ
きセルを含む直列回路１０がビット線１２１と４本の行
線１４１１〜１４４１に接続されたものであり、かつ選
択すべきセルが行線１４２１に接続されたものであると
すると、４本の行線１４１１〜１４４１うち行線１４２
１のみに行デコーダ１７１がらの１０Ｖ０′）ＩＩ圧が
印加され、残り３本の行線には２０Ｖの電圧が印加され
る。また、このデータ書込み時では対応するビット線１
２１には列デコーダ１６から出力され、そのときの書込
みデータに基づいて異なる２種類の電圧が印加される。

例えば１１１　ＩＩのデータを書込む場合には１０Ｖの
電圧が、他方、１１０　ＩＩのデータを書込む場合には
Ｏｖの電圧がビット線１２１に印加される。

ここで行線１４２１を除く３本の行線１４工１　。

１４３１　、１４４１に印加された２０Ｖの電圧がコン
トロールゲート電極に供給される３個のメモリセル１１
はそれぞれ３極菅動作するため、選択セルのソース、ト
レイン領域にはビット線１２！と接地線１３１それぞれ
の電圧がほぼそのまま印加される。

このとき、ビット線１２１に１０Ｖの電圧が印加されて
いるならば、上記選択セルのソース領域からドレイン領
域に向かって電子が走行する。そして、特にドレイン領
域の近傍に生じる空乏層に電界が集中し、これにより電
子が加速されて前記第３図中の基板２０の表面から絶縁
膜のエネルギー障壁を越えるに十分なエネルギーが与え
られる。このような電子はホット・エレクトロンと呼ば
れ、この電子は１０Ｖの高電圧に設定されている選択セ
ルのコントロールゲート電極に引かれて７０−テイング
グート電極に飛び込み、ここに捕獲される。

この結果、選択セルのコントロールゲート電極が負に帯
電し、閾値電圧が上昇して高くなる。他方、ビット線１
２１にＯＶの電圧が印加されているならば、上記のよう
な電子の走行は発生せず、閾値電圧は元の低い状態のま
まである。このようにして１個のセル毎にデータの書込
みが行われる。

次にデータ消去動作を説明する。すなわち、このときは
第８図のタイミングチャートに示すように、全ての行線
１４及びビット線１２が列デコーダ１６及び行デコーダ
１７の出力によりＯＶに設定され、かつ全ての消去線１
５が消去電圧発生回路１９からの出力により２５Ｖの高
電圧に設定される。これにより各セルのイレーズゲート
電極に２５Ｖの高電圧が印加され、各セルのフローティ
ングゲート電極とイレーズゲート電極との間にフィール
ド・エミッションと呼ばれる電界放出が生じ、７０−テ
ィングゲート電極に蓄積されていた電子がイレースグー
ト電極に放出される。この結果、各セルの閾ｉ電圧は初
期状態と同様に低い状態に戻る。これによって全セル一
括して消去が行われる。また、データ消去時に、消去電
圧発生回路１９からの２５Ｖの高電圧を１本の消去線１
５のみに選択的に印加することにより、直列回路１０内
のセルデータの消去を列単位で行なうことができる。

このように上記実施例のメモリでは１ビツト毎のデータ
の読出し及び書込みと全セル一括もしくは列単位でデー
タ消去を行なうことができる。しかもメモリセルアレイ
を構成するに当り、従来では１ビツト毎に１本のビット
線、消去線を必要としていたが、上記実施例の場合には
４個のメモリセルを直列接続して使用することにより４
個のセルに対し１本のビット線、消去線で済む。このた
め、配線本数を従来よりも大幅に削減することができる
。しかも、セルをヒツト線と接続するためのコンタクト
は４個のセルに対して１個のみ設ければよい。このため
、上記実施例のメモリではセルの高集積化を容易に実現
することができる。また、コンタクトの数が削減される
ことにより、製造歩留りの大幅な向上も期待できる。

なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記実施例において、データ読出し時に４本の行線１４
のうち選択セルが接続された行線のみに２Ｖ〜５Ｖの範
囲の電圧を印加し、残り３本の行線には５Ｖ〜１０Ｖの
範囲の電圧を印加する場合について説明したが、これは
メモリセル１１の“１１１１　、　　ＩＩ　Ｑ　ＩＩに
対応した閾値電圧に応じて設定されるべきである。また
、ビットｌ１１１２に印加される２Ｖの読出し電圧も必
要に応じて変えることができる。なお、この読出し電圧
は、いわゆるソフトライト現象（読出しモード時におけ
る弱い書込み）を抑制するためにはできるだけ低く設定
することが好ましい。

さらに上記実施例において、データ書込み時に４本の行
線１４のうち選択セルが接続された行線のみに１０ｖの
電圧を印加し、残り３本の行線には２０Ｖの電圧を印加
する場合について説明したが、これは選択セルのフロー
ティングゲート電極に十分な醋の電子が注入され、かつ
非選択セルが３極管動作するような高い電圧であればよ
い。

また上記実施例のメモリでは４個のメモリセルを直列接
続して直列回）１＠１０を構成する場合について説明し
たが、これは２個以上であればよく、４個の他に８個も
しくは１６個、３２個等の数のメモリセルを直列接続し
て使用するようにすればより配線本数の削減が実現でき
る。例えば、８個のメモリセルを直列接続して直列回路
１０を構成すると集積度は従来メモリの２倍以上向上す
る。また、集積度の向−Ｆに伴い、価格の大幅な低減が
実現される。

また、上記実施例では各セルのコントロール電極及び行
線１４として使用される第２図中の＠極２５を多結晶シ
リコンで構成する場合について説明したが、これはその
他に高融点金属シリサイド、例えばチタン・シリサイド
、モリブデン・シリサイド等や、高融点金属のみで構成
するようにしてもよい。

［発明の効果コ 以上説明したようにこの発明によれば、配線の本数とビ
ット線に対するコンタクトの数を削減することによりメ
モリセルの高集積化が実現できる不揮発性半導体メモリ
を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例のメモリの等価回路図、第
２図は上記第１図回路を半導体チップ上に実現した場合
のメモリセルアレイ部分の素子構造を示すパターン平面
図、第３図及び第４図はそれぞれ上記第２図素子の一部
の断面図、第５図は第１図のメモリの周辺回路を含む全
体の構成を示す回路図、第６図ないし第８図はそれぞれ
上記実施例のメモリのタイミングチャート、第９図は従
来メモＩＪのメモリセルアレイ部分の等価回路図である
。 １０・・・直列回路、１１・・・メモリセル、１２・・
・ビット線、１３・・・接地線、１４・・・行線、１５
・・・消去線、１６・・・列デコーダ、１７・・・行デ
コーダ、１８・・・昇圧回路、１９・・・消去電圧発生
回路、２０　・・・基板、２１．２１Ａ、　２１Ｂ、　
２ＩＣ・・・Ｎ＋型領領域２２・・・コンタクトホール
、２３・・・金属配線、２４．２５．２６・・・電極。 出願人代理人　弁理士　鈴江武彦 −２１〜

Claims (1)

1. 【特許請求の範囲】 　チャネル領域上の一部に設けられたフローティングゲ
   ート電極、このフローティングゲート電極と重なり合っ
   たイレーズゲート電極、フローティングゲート電極上及
   びこのフローティングゲート電極が設けられていないチ
   ャネル領域上にわたって設けられたコントロールゲート
   電極とを有する不揮発性トランジスタからなるメモリセ
   ルが２個以上直列接続されかつ行列状に配置された複数
   個の直列回路と、 上記複数個の直列回路のうち同一列に配置された各直列
   回路の一端が共通に接続されたビット線と、 上記複数個の直列回路のうち同一行に配置された直列回
   路に対して共通に設けられこれら各直列回路を構成する
   メモリセルの各コントロールゲート電極にそれぞれ接続
   される行線と、 上記複数個の直列回路のうち同一列に配置された直列回
   路に対して共通に設けられこれら各直列回路を構成する
   メモリセルの各イレーズゲート電極が共通に接続される
   消去線とを具備したことを特徴とする不揮発性半導体メ
   モリ。