JPS63268192A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はメモリセルとして電気的にデータ消去が可能
な不揮発性トランジスタが使用され、全セル一括してデ
ータの消去を行ない、かつ１ビツト毎にデータの書込み
が可能な不揮発性半導体メモリに関する。

（従来の技術） データの消去が可能な不揮発性半導体メモリはＥ　Ｐ　
ＲＯＭ　（Ｅ　ｒａｓａｂｌｅ　　ａｎｄ　　Ｐ　ｒｏ
ｇｒａｉａｂｌｅＲｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ　
）として知られており、その中で電気、的にデータ消去
が行われるものを特にＥ２ＰＲＯＭ（Ｅｌｅｃｔｒｉｃ
ａｌｌｙ　　ＥｒａｓａｂｌｅＦＲＯＭ＞と称している
。さらにこのようなＥ２　ＰＲＯＭの中には全セル一括
してデータ消去を行なうことができるものが実用化され
ている。

第９図はこのような全セル一括してデータ消去を行なう
ことが可能な従来のＥ２　ＰＲＯＭのメモリセルアレイ
部分の等価回路図である。図中、５０はそれぞれフロー
ティングゲート電極（浮遊ゲート電極）、コントロール
ゲート電極（制御ゲート電極）及びイレースゲート電極
（消去ゲート電極）を備え、データ消去が電軍的に行な
°える不揮発性トランジスタからなるメモリセルであり
、これらメモリセル５０は行列状に配置されている。そ
して、図中の横方向である行方向の同一行に配置されて
いる各メモリセル５０のドレインは複数のビット線５１
のいずれかにそれぞれ共通接続されており、かつ同一行
に配置されている各メモリセル５０のソースは複数の接
地１１５２のいずれかにそれぞれ共通接続されている。

また、図中の縦方向である列方向の同一列に配置されて
いる各メモリセル５０のコントロールゲート電極は複数
の行線５３のいずれかにそれぞれ共通接続され、同一行
に配置されている各メモリセル５０のイレースゲート電
極は複数の消去線５４のいずれかにそれぞれ共通接続さ
れている。

このように従来のＥ２　ＰＲＯＭでは１ビツトのメモリ
セルを１個の不揮発性トランジスタで構成し、各メモリ
セルを対応するビット線、接地線、打線及び消去線に接
続するようにしている。

すなわち、従来のＥｌ　ＰＲＯＭでは各ビット毎にビッ
ト線、接地線、行線及び消去線からなる４本の配線が必
要である。しかも、各セルのドレインは拡散領域で構成
され、ビット線は例えばアルミニューム等の金属配線で
構成されているので、各セルを対応するビット線と接続
する場合にはコンタクトを形成する必要があり、このコ
ンタクトの形成位置では通常、配線幅よりも広い面積を
必要とする。このため、従来ではセルの高集積化を図る
ことが困難であるという問題がある。また、コンタクト
の数が多くなる程、製造歩留りが低下する。

（発明が解決しようとする問題点） このように従来では各ビット毎に４本の配線が必要であ
り、かつ各ビット毎にコンタクトを形成する必要があり
、このことがセルの高集積化の実現を阻害している。そ
こでこの発明は配線の本数及びコンタクトの数を削減す
ることによりセルの高集積化が実現できる不揮発性半導
体、メモリを提供することを目的としている。

［発明の構成］ （問題点を解決するための手段） この発明の不揮発性半導体メモリは、それぞれコントロ
ールゲート電極とイレースゲート電極とを有し電気的に
データ消去が行われる不揮発性トランジスタからなるメ
モリセルが２個以上直列接続されかつ行列状に配置され
た複数個の直列回路と、上記複数個の直列回路のうち同
一列に配置された各直列回路の一端が共通に接続された
ビット線と、上記複数個の直列回路のうち同一行に配置
された直列回路に対して共通に設けられこれら各直列回
路を構成するメモリセルの各コントロールゲート電極に
それぞれ接続される行線と、上記複数個の直列回路のう
ち同一列に配置された直列回路に対して共通に設けられ
これら各直列回路を構成するメモリセルの各イレースゲ
ート電極が共通に接続される消去線と、上記メモリセル
のデータ書込み時及び読出し時に上記行線に所定の電圧
を印加する手段とから構成されている。

（作用） この発明の不揮発性半導体メモリでは、データの自込み
時及び読出し時には非選択セルのコントロールゲート電
極が接続された行線に高電圧が印加され、選択セルのコ
ントロールゲート電極が接続された行線のみにはこれよ
りも低い電圧が印加される。そして、データ読出し時に
はビット線に読出し電圧が印加され、データ内込み時に
は書込みデータに応じた電圧がビット線に印加される。

また、データ消去時には消去線に消去用の高電圧が印加
される。

（実施例） 以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明をＥ２　ＦＲＯＭ　（以下、単にメモ
リと称する）に実施した場合のメモリセルアレイ部分の
等価回路図である。図において、１０はそれぞれメモリ
セル１１が４個直列接続されて構成された直列回路であ
る。これら各直列回路１０内の各メモリセル１１は、そ
れぞれソース、ドレイン領域、このソース、ドレイン領
域間のチャネル領域上に設けられたフローティングゲー
トｌ！！Ｈ！、このフローティングゲート電極と重なる
ように設けられたイレースゲート電極及びコントロール
ゲート電極とからなり、電気的にデータ消去が可能な不
揮発性トランジスタで構成されている。またこれら直列
回路１０は行列状に複数個配置されており、各直列回路
１０の一端は複数のビット線１２！、・・・１２Ｎのい
ずれかに接続されており、他端はそれぞれＯ■の電圧が
印加される複数の接地［１３１、・・・１３Ｍのいずれ
かに接続されている。また、直列回路１０内の各４個の
メモリセル１１のコントロー・ルゲート電極は各４本の
行線１４１１　、１４２１　、・・・１４４１〜１４１
　Ｍ、　１４２　Ｍ、・・・１４４Ｍのそれぞれに接続
されており、これら各４本の行線１４．　、１４２　。

・・・１４４は図中の横方向である行方向に配置された
複数の直列回路１０に対して共通に配線されている。

さらに、同一列に配置された各直列回路１０内の各メモ
リセル１１のイレースゲート電極は消去線１５１゜・・
・１５Ｎのいずれか１本に共通に接続されている。

このような回路構成のメモリを実際に半導体チップ上に
実現した場合のメモリセルアレイ部分の素子構造を第２
図のパターン平面図に示し、第２図中のＩ−Ｉ’線に沿
った断面構造を第３図の断面図に、第２図中のｎ−ｕ’
　線に沿った断面構造を第４図の断面図にそれぞれ示す
。このメモリは基板２０として例えばＰ型シリコン半導
体基板が使用される。この基板２０の表面領域には上記
各直列回路１０を構成する４個のメモリセル１１のソー
ス。

ドレイン領域となるＮ＋型領領域２１それぞれ分離して
形成されている。そして第２図中、最上部及び最下部に
それぞれ位置するＮ＋型領領域２１Ａ２１３はそれぞれ
互いに隣合う直列回路１０で共通にされており、これら
Ｎ０型領域２１Ａ、２１Ｂは前記接地線１３として使用
される。さらに上記Ｎ＋型領領域１Ａと２１Ｂとの中間
に位置する各Ｎ４″型領域２ＩＣには、それぞれコンタ
クトホール２２を介して例えばアルミニュームで構成さ
れた金属配線２３が接続されている。これらの金属配線
２３はそれぞれ前記ビット線１２として使用される。ま
た、各Ｎ＋梨型領域１相互間には、絶縁膜を介して第１
層目の多結晶シリコン層で構成され、電気的に浮遊状態
にされた電極２４が形成されている。これらの電極２４
は各メモリセル１１のフローティングゲート電極を構成
している。さらに第２図中、横方向に配置された複数の
電極２４上に渡って第３層目の多結晶シリコン層で構成
された電極２５が絶縁膜を介して形成されている。これ
らの電極２５は各メモリセル１１のコントロールゲート
電極と行１１１４を構成している。ざらに各列に配置さ
れた直列回路１０の相互間には第２層目の多結晶シリコ
ン層で構成された電極２６が絶縁膜を介して形成されて
おり、・この電極２６は上記第１ＷＩ目の多結晶シリコ
ン層で構成された各電極２４の一部と重なっている。こ
の１！極２６は各メモリセル１１のイレースゲート電極
と消去線１５とを構成している すなわち、このメモリは直列接続されたそれぞれ４個の
メモリセル１１で各直列回路１０を構成し、各直列回路
１０の一端を金属配線２３からなるビット線１２に接続
し、他端をＮ＋型領領域２１Ａしくは２１Ｂからなる接
地線１３に接続し、各メモリセル１１のコントロールゲ
ート電極を電極２５で構成された行線１４に接続すると
共に各メモリセル１１のイレースゲートｉ！極を消去線
１５に接続するようにしたものである。

第５図は上記実施例のメモリを周辺回路と共に示す全体
の構成を示す回路図である。上記ビット線１２は列デコ
ーダ１６に接続されており、各４本の行ＰＪ１４１　、
１４２　、・・・１４４はそれぞれ複数の行デコーダ１
７１〜１７Ｍのうち対応するものに接続されている。こ
れら各行デコーダ１７１〜１７Ｍには、外部から供給さ
れる通常のｌｌｌ１源電圧Ｖｃｃ及び高電圧Ｖｐｐそれ
ぞれを昇圧する昇圧回路１８からの昇圧電圧が供給され
る。また、上記消去線１５は消去電圧発生回路１９に接
続されている。

ここで例えば通常の電源電圧Ｖｃｃは５■に、高電圧Ｖ
ｐｐは１２．５Ｖにされており、昇圧回路１７からの昇
圧電圧は５■〜ＩＯＶの範囲と２０■にされている。ま
た、消去電圧発生回路１９は高電圧Ｖｐｐから２０Ｖ程
度の消去電圧を発生し、消去線１５に選択的に出力する
。

次に上記構成でなるメモリの動作について説明する。

まず、データ読出し時の動作を第６図のタイミングチャ
ートを用いて説明する。このときは選択すべきセルを含
む直列回路１０に接続されている４本の行線１４がその
ときのアドレスに対応した一つの行デコーダ１１の出力
により、選択セルのコントロールゲート電極が接続され
ている行線のみに２Ｖ〜５■の範囲の電圧が印加され、
残り３本の行線には昇圧回路１８からの５Ｖ〜１０Ｖの
範囲の電圧が印加される。なお、他の行デコーダ１７の
出力は全てＯＶにされている。ここで例えば、選択すべ
きセルを含む直列回路１０がビット線１２１と４本の行
１！１１４ｔｔ〜１４４１に接続されたものであり、か
つ選択すべきセルが行線１４２！に接続されたものであ
るとき、行デコーダ１７１の出力により４本の行線１４
！１〜１４４１うち行線１４２！のみに２Ｖ〜５■の範
囲の電圧が印加され、残り３本の行線には５ｖ〜１０■
の範囲の電圧が印加される。ここで、各メモリセル１１
は予めデータの書込みモード動作時の書込み状態に応じ
てそれぞれ閾１ｉ１？！！圧が設定されており、上記２
ｖ〜５Ｖの範囲の電圧は例えば消去状態のままのセルの
低い閾値電圧よりも高くかつ例えば“１″が書込まれた
後の高いＩｌｆｍＩＲ圧よりも低い常圧であり、上記５
Ｖ〜１０■の範囲の電圧は“１″が書込まれた後の高い
閾値電圧よりも充分に高い電圧である。従って、このよ
うな電圧が４本の行１１１４ｔｔ〜１４４墓に印加され
ることにより、行線１４２１を除く３本の行線１４４１
　、１４３１　、１４４　ｓにコントロールゲート電極
が接続されている３個のメモリセル１１は充分にオン状
態になる。他方、行線１４２１にコントロールゲート電
極が接続されている選択セルはその閾値電圧に応じてオ
ン、オフ状態が決定される。

また、このデータ読出し時には、列デコーダ１６の出力
により対応するビット線１２１に２ｖの読み出し電圧が
印加される。ここで上記選択セルの閾値電圧が低くされ
ており、前記行線１４２１の電圧でオン状態にされるな
らば、ビット［１２１に印加された２ｖの読み出し電圧
は上記直列回路１０を介してＯＶの接地ｌｌ１１３．に
放電される。他方、上記選択セルの閾値電圧が高くされ
ており、前記行線１４２１の電圧が印加されてもオフ状
態のままであるならば、ビット線１２！に印加された２
ｖの読み出し電圧はそのまま維持される。このようにビ
ット線１２の電圧は選択セルの閾値電圧の高低に応じて
異なり、その電位差をビット線１２に接続されている図
示しないセンスアンプ回路で増幅することにより、論理
的な“１″、“０″の判定を行なう。

なお、このデータ読出し時に非選択セルが接続された行
線１４に印加される電圧は通常、８ｖ程度に設定するこ
とが特性上及び信頼性上から望ましい。

次にデータ書込み時の動作を第７図のタイミングチャー
トを用いて説明する。このときは、一つの行デコーダ１
７のデコード出力により、選択すべきセルを含む直列回
路１０に接続されている４本の行線１４のうち、選択セ
ルのコントロールゲート電極が接続されている行線のみ
に上記昇圧回路１８からの１０Ｖの昇圧電圧が印加され
、残り３本の行線には２０Ｖの昇圧電圧が印加される。

なお、他の各行デコーダ１７の出力は全てＯＶにされて
いる。

ここで例えば上記データ読出しの時と同様に、選択すべ
きセルを含む直列回路１０がビット線１２１と４本の行
１１４ｘｔ〜１４４１に接続されたものであり、かつ選
択すべきセルが行線１４２１に接続されたものであると
すると、４本の行線１４１１〜１４４１うち行線１４２
！のみに行デコーダ１７１からのＩＯＶの電圧が印加さ
れ、残り３本の行線には２０Ｖの電圧が印加される。ま
た、このデータ書込み時では対応するビット線１２１に
は列デコーダ１６から出力され、そのときの書込みデー
タに基づいて異なる２種類の電圧が印加される。例えば
“１″のデータを書込む場合には１０Ｖの電圧が、他方
、００″のデータを書込む場合にはＯｖの電圧がビット
線１２里に印加される。

ここで行線１４２１を除く３本の打線１４１１　。

１４３１　、１４４１に印加された２０Ｖの電圧がコン
トロールゲート電極に供給される３個のメモリセル１１
はそれぞれ３極管動作するため、選択セルのソース、ト
レイン領域にはビット＠　１２．と接地線１３１それぞ
れの電圧がほぼそのまま印加される。

このとき、ビットｌ１１２ｔに１０Ｖの電圧が印加され
ているならば、上記選択セルのソ゛−ス領域からドレイ
ン領域に向かって電子が走行する。そして、特にトレイ
ン領域の近傍に生じる空乏層に電界が集中し、これによ
り電子が加速されて前記第３図中の基板２０の表面から
絶縁膜のエネルギー障壁を越えるに十分なエネルギーが
与えられる。このような電子はホット・エレクトロンと
呼ばれ、この電子は１０Ｖの高電圧に設定されている選
択セルのコントロールゲート電極に引かれてフローティ
ングゲート電極に飛び込み、ここに捕獲される。

この結果、選択セルのフローティングゲートｕｒｔが負
に帯電し、閾値電圧が上昇して高くなる。他方、ビット
線１２．にＯＶの電圧が印加されているならば、上記の
ような電子の走行は発生せず、閾値電圧は元の低い状態
のままである。このようにして１個のセル毎にデータの
書込みが行われる。

この実施例のメモリにおけるデータ消去は全セルについ
て一括して行われる。すなわち、このときは第８図のタ
イミングチャートに示すように全ての行線１４及びビッ
ト１１２が列デコーダ１６及び行デコーダ１７の出力に
よりＯＶに設定され、かつ全ての消去線１５が消去電圧
発生回路１９からの出力により２５Ｖの高電圧に設定さ
れる。これにより各セルのイレースゲート電極に２５Ｖ
の高電圧が印加され、これにより各セルのフローティン
グゲート電極とイレースゲート電極との間にフィールド
・エミッションと呼ばれる電界放出が生じ、フローティ
ングゲート１！極に蓄積されていた電子がイレースゲー
ト電極に放出される。この結果、各セルの閾＠電圧は初
期状態と同様に低い状態に戻る。

また、データ消去時に、消去電圧発生回路１９からの２
５Ｖの高電圧を１本の消去１１１５のみに選択的に印加
することにより、直列回路１０内のセルデータの消去を
列単位で行なうことができる。

このように上記実施例のメモリでは１ビツト毎のデータ
の読出し及び書込みと全セル一括もしくは列単位でデー
タ消去を行なうことができる。しかもメモリセルアレイ
を構成するに当り、従来では１ビツト毎に１本のビット
線、消去線を必要としていたが、上記実施例の場合には
４１Ｉｍのメモリセルを直列接続して使用することによ
り４個のセルに対し１本のビット線、消去線で済む。こ
のため、配線本数を従来よりも大幅に削減することがで
きる。しかも、セルをビット線と接続するためのコンタ
クトは４個のセルに対して１個のみ設ければよい。この
ため、上記実施例のメモリではセルの高集積化を容易に
実現することができる。また、コンタクトの数が削減さ
れることにより、製造歩留りの大幅な向上も期待できる
。

なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記実施例において、データ読出し時に４本の行線１４
のうち選択セルが接続された行線のみに２Ｖ〜５ｖの範
囲の電圧を印加し、残り３本の行線には５ｖ〜１０Ｖの
範囲の電圧を印加する場合について説明したが、これは
メモリセル１１の１″、“０′に対応したＱ（ｉａ電圧
に応じて設定されるべきである。また、ビットＩ！Ｊ１
２に印加される２■の読出し電圧も必要に応じて変える
ことができる。なお、この読出し電圧は、いわゆるソフ
トライト現象（読出しモード時における弱い層込み）を
抑制するためにはできるだけ低く設定することが好まし
い。

さらに上記実施例において、データ書込み時に４本の行
線１４のうち選択セルが接続された行線のみに１０Ｖの
電圧を印加し、残り３本の行線には２０Ｖの電圧を印加
する場合について説明したが、これは選択セルの７０−
ティングゲート電極に十分な愚の電子が注入され、かつ
非選択セルが３極管動作するような高い電圧であればよ
い。

また上記実施例のメモリでは４個のメモリセルを直列接
続して直列回路１０を構成する場合について説明したが
、これは２個以上であればよく、４個の他に８個もしく
は１６個、３２個等の数のメモリセルを直列接続して使
用するようにすればより配線本数の削減が実現できる。

例えば、８個のメモリセルを直列接続して直列回路１０
を構成すると集積度は従来メモリの２倍以上向上する。

また、集積度の向上に伴い、価格の大幅な低減が実現さ
れる。

また、上記実施例では各セルのコントロール電極及び行
線１４として使用される第２図中の電極２５を多結晶シ
リコンで構成する場合について説明したが、これはその
他に高融点金属シリサイド、例えばチタンφシリサイド
、モリブデン・シリサイド等や、＾融点今風のみで構成
するようにしてもよい。

［発明の効果］ 以上説明したようにこの発明によれば、配線の本数とビ
ット線に対するコンタクトの数を削減することによりメ
モリセルの高集積化が実現できる不揮発性半導体メモリ
を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例のメモリの等価回路図、第
２図は上記第１図回路を半導体チップ上に実現した場合
のメモリセルアレイ部分の素子構造を示すパターン平面
図、第３図及び第４図はそれぞれ上記第２図素子の一部
の断面図、第５図は第１図のメモリの周辺回路を含む全
体の構成を示す回路図、第６図ないし第８図はそれぞれ
上記実施例のメモリのタイミングチャート、第９図は従
来メモリのメモリセルアレイ部分の等価回路図である。 １０・・・直列回路、１１・・・メモリセル、１２・・
・ビット線、１３・・・接地線、１４・・・行線、１５
・・・消去線、１６・・・列デコーダ、１７・・・行デ
コーダ、１８・・・昇圧回路、１９・・・消去電圧発生
回路、２０・・・基板、２１．２１Ａ、　２１Ｂ、　２
ＩＣ・・・Ｎ＋型領領域２２・・・コンタクトホール、
２３・・・金属配線、２４．２５．２６・・・電極。 出願人代理人　弁理士　鈴江武彦 第　１　図 −Ｃ−＋７？ 全７勺行碌　□０■

Claims (3)

【特許請求の範囲】
1. （１）それぞれコントロールゲート電極とイレースゲー
   ト電極とを有し電気的にデータ消去が行われる不揮発性
   トランジスタからなるメモリセルが２個以上直列接続さ
   れかつ行列状に配置された複数個の直列回路と、 上記複数個の直列回路のうち同一列に配置された各直列
   回路の一端が共通に接続されたビット線と、 上記複数個の直列回路のうち同一行に配置された直列回
   路に対して共通に設けられこれら各直列回路を構成する
   メモリセルの各コントロールゲート電極にそれぞれ接続
   される行線と、 上記複数個の直列回路のうち同一列に配置された直列回
   路に対して共通に設けられこれら各直列回路を構成する
   メモリセルの各イレースゲート電極が共通に接続される
   消去線と、 上記メモリセルのデータ書込み時及び読出し時に上記行
   線に所定の電圧を印加する手段と を具備したことを特徴とする不揮発性半導体メモリ。
2. （２）前記行線に印加される所定の電圧が、外部電源電
   圧を昇圧する昇圧回路で発生される特許請求の範囲第１
   項に記載の不揮発性半導体メモリ。
3. （３）前記消去線には消去電圧発生回路で発生される消
   去用の高電圧が選択的に印加され、列単位で複数個の直
   列回路内の全メモリセルのデータ消去が行われる特許請
   求の範囲第１項に記載の不揮発性半導体メモリ。