JPS5819796A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はデータの電気的消去が可能なプログラマブル
ＲＯＭに好適な半導体記憶装置に関する。

Ｅ　Ｐ　−ＲＯＭ　（Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａ
ｍａｂｌｅ　　−ＲＯＭ）は製造後にデータの書込みあ
るいは消去が可能であり、これを大きく別けると紫外線
消去型のものと電気的消去型のものの２つになる。この
うち紫外線消去型のＥ　Ｐ　−ＲＯＭは１つのメモリセ
ルを１つのトランジスタで構成することができるために
高集積化が可能であシ、現在までに３２にビットおよび
６４にビットの集積度を持つものが開発されている。し
かしながらこの紫外線消去型のものは紫外線を通す・々
ツケージを必要とするため、価格が高価となる。一方、
電気的消去型のものは（これを特にＥ２Ｐ　−ＲＯＭ（
Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　Ｐ　−
ＲＯＭと称する）、１つのメモリセルを最低２つのトラ
ンジスタで構成するために、集積度をあまり高くするこ
とはできず、現在までに１６にビットの集積度を持つも
のまでしか発表されていない。しかしこの電気的消去型
のものはパッケージとして安価なプラスチ、りが使用可
能なため、製造コストを低くすることができるという利
点をもっている。

このうち第１図は、１９８０年２月、ｌ５ＳＣＣにおい
て発表された、１つのメモリセルを２つのトランジスタ
で構成した従来のＥ２Ｐ　−ＲＯＭの１つのメモリセル
部分を示す構成図である。図において１はディジット線
、２は選択線、３はデータプログラム線であシ、ディジ
ット線１と接地電位点との間には、ビット選択用のＭＯ
Ｓ　）ランジスタ４とデータ記憶用でコントロールゲー
トとフローティングｒ−）を持つ二重デート型のＭＯＳ
　）ランジスタ５とが直列接続されている。

そして上記一方のＭＯＳ　）ランジスタ４のダートは上
記選択線２に接続され、他方のＭＯＳ　）ランジスタ５
のコントロールｒ−）は上記データプログラム線３に接
続される。

このような構成でなる従来のＥ２Ｐ　−ＲＯＭには次の
ような欠点がある。

■　第１図から明らかなように、１つのメモリセルを２
つのトランジスタによって構成しているため、紫外線消
去型のものに比較して素子数は２倍、集積度は１／２と
なり、集積化するには不利である。

■　データの書込みおよび消去の際に正負両極性の電圧
が必要であシ、印刷配線板等に実装した場合、電気的に
データの書き換えを行なうためには、正負両極性の電源
が必要である。

■　ワード単位、全ビット単位で同時にデータを消去す
るのが困難である。

■　短時間で全ビットのデータを消去するのが困難であ
る。

■　５デルト単一電源でデータを消去することが不可能
である。

本発明は上記実情に鑑みてなされたもので、上記のよう
な欠点を除去できるものでありながら、１ビツト毎にデ
ータ消去も可能とした半導体記憶装置を提供しようとす
るものである。

以下図面を参照してこの発明の一実施例を説明する。第
２図（、）ないしくａ）はこの発明の第１の実施例のメ
モリセルの構成を示すものであり、メモリセル４ビツト
分のみが示さ゛れている。このうち第２図（ａ）はノ９
ターン平面図、第２図（ｂ）は同図（ａ）の１−１’線
に沿う構造断面図、第２図（Ｃ）は同図（、）のｕ　−
ｎ’線に沿う構造断面図、第２図（ｄ）は同図（、）の
ｍ−ｍ’線に沿う構造断面図である。

第２図において１１はＰ型シリコンからガる半導体基板
であり、この基板１１の表面にはｒ−ト絶縁膜１２ｍ、
１２ｂ＊１２ｃ、１２ｄ＋・・・が一定の間隔でＸＹマ
マトリクス状配置形成５− されている。さらに上記基板１１０表面には、図中上下
方向に隣シ合う各２個所のｆ−）絶縁膜１２ａと１２ｃ
、１２ｂと１２　ｄ　、　−・・を対とし、これら各ｒ
−）絶縁膜対相互間にはフィールド絶縁膜１３，１３．
・・・が形成されている。

またこのフィールド絶縁膜１３，２３．・・・上には、
ＰあるいはＡ８を含むポリシリコンからなる第１層Ｈの
導電体層１４Ａ　、　１４Ｂ　、・・・が複数のフィー
ルド絶縁膜にわたって形成されている。

さらに上記各ダート絶縁膜１２ＩＬ＋　１２ｂ　ｒ１２
ｃ、１２（１Ｎ・・・上には、ポリシリコンからなる第
２層目の導電体層１５　ａ　、　１５　ｂ　、　１５ｃ
。

１５ｄ、・・・それぞれが互いに分離して形成されてい
る。そして図中一つの第１層目の導電体層Ｊ４Ａに対し
て右側に位置している２個所の第２層目の導電体層１５
ａ、１５ｃの各左側端部は、絶縁膜１６を介して上記第
１層目の導電体層Ｊ４Ａの右側端部と重なり合っている
。また異なる第１層目の導電体層１４Ｂに対して右側に
位置している２個所の第２層目の導電体層６− １５ｂ、１５ｄの各左側端部は、上記絶縁ｊ漠１６を介
して導電体層１４Ｂの右側端部と重々り合っている。さ
らにまた図中左右の方向に隣り合う第２層目の導電体層
１５　ａ　ｅ　１５　ｂ上には、これを覆うように絶縁
膜１７を介して、この両導電体層１５ｍ、１５ｂとほぼ
同じ幅に設定されたポリシリコンからなる第３層目の導
電体層１８ｋが形成されると共に、これと同様に図中左
右の方向に隣り合う第２層目の導電体層１５ｃ　ｅ　１
５ｄ上にはこれを覆うように、上記絶縁膜１７を介して
、この両導電体層１５ｃ。

１５ｄとほぼ同じ幅に設定されたポリシリコンからなる
もう１つの第３層目の導電体層１８Ｂが形成されている
。そしてまた、図中上下方向に隣り合う２個所のダート
絶縁膜１２ａと１２ｃとの間の基板１１の表面領域には
、Ｎ＋＋半導体１？ｍ　Ｊ　９Ａが形成され、これと同
様に２個所のダート絶縁膜１２ｂと１２ｄとの間の基板
１ノの表面領域には、Ｎ“−半導体層１９Ｂが形成され
ている。さらに各ダート絶縁膜１２　ａ　、　１２　ｂ
＋１２ｃ　、　１２ｄ　、・・・に対して、上記Ｎ型半
導体層１９にあるいは１９Ｂ形成側とは反対側の基板１
１の表面領域には、連続したＮ＋型型溝導体層１９Ｃ形
成されている。寸だ上記第３層目の導電体層１８Ａ、１
８Ｂ上には、絶縁膜２０を介してＡｔからなる第４層目
の導電体層２１人。

２１Ｂが形成されていて、このうち一方の導電体層２１
人と前記耐型半導体層１９にとがコンタクトホール２２
ｋによって接続され、他方の導電体層２１Ｂと前記Ｎ＋
型型溝導体層９Ｂとがもう１つのコンタクトホール２２
Ｂによって接続されている。そして前記Ｎ＋型型溝導体
層９Ｃは基準電位点たとえば接地電位点に接続されてい
る。

また第２図（、）において記号ＡＢ　ＣＤを付して示す
破線で囲まれた領域はこの半導体記憶装置の１ビット分
のメモリセルを示し、このメモリセルは第２図（ｂ）か
ら明らかなように、第２層目の導電体層１５をフローテ
イングゲート（浮遊ダート）、第３層目の導電体層１８
をコントロールｒ−）（制御ダート）、第１層目の導電
体層１４をイレースグート（消去ダート）、耐型半導体
層１９ｋをドレイン、Ｎ＋型型溝導体層１９Ｃソースと
するＭＯＳ　ｌ−ランジスタから構成されている。上記
コントロールｒ−）は絶縁膜を介して半導体基板１ノ上
に設けられ、またフローティングダートとイレースダー
トは上記コントロールダートと基板１１によって挾脣れ
た絶縁膜内に並設された構成と寿っている。またイレー
スダートはフィールＰ絶縁膜１３上に形成されているた
め、各フローティングｆ−）とイソ−スケ０−トとの重
なシ合っている部分はフィールド領域内に存在すること
になる。さらに第２図（ｂ）に示すように、上記型なり
合っている部分において、第２層目の導電体層１５すな
わちフローティング？−）が、第１層目の導電体層１４
すなわちイレースダートの上部に位置し、基板ＩＩと導
電体層１４との間の距離が基板１１と導電体層１５との
間の距離よりも短かくなっている。

・第３図は上記第２図に示す半導体記憶装置の９− 等価回路図である。図において３１．３２は前記第４層
目の導電体層２１に、２１Ｂからなるディジット線、３
３．３４は前記第１層目の導電体層１４Ａ、１４Ｂが延
長されて形成された消去線、３５，３６は前記第３層目
の導電体層１８１．１８Ｔ３が延長されて形成された選
択線（行綜）である。またＭ１〜Ｍ４はメモリセルであ
シ、各メモリセルはコントロールダートＣＧ、　フロー
ティングダートＦＱ、イレースｒ−トＥＣ，ドレインＤ
およびソースＳから構成され、メモリセルＭｌ、Ｍ２の
ドレインＤは上記一方のディジット線３１に、メモリセ
ルＭ３゜Ｍ４のドレインＤは他方のディジット線３２に
、そしてすべてのメモリセルのソースＳは接地電位点に
それぞれ接続される。

次に上記第３図に示す等価回路を用いて、この発明の半
導体記憶装置の作用を説明する。いま第３図中のメモリ
セルＭ１に注目すると、初期状態ではこのメモリセルＭ
１のフローティンググー）ＦＧには電子が注入されてお
らず、そ１０− のしきい電圧ＶＴＩ（は低い状態になっている。

このメモリセルＭ１にデータを書き込む場合には、選択
線３５に正極性の高電圧たとえば＋２０がルトを、ディ
ジット線３１に正極性の高電圧たとえば＋２０デルトを
それぞれ印加することによシ、メモリセルＭ）のソース
ＳからドレインＤに向って熱電子の流れが生じ、ソース
・ドレイン間すなわちチャネル領域からこの熱電子がフ
ローティングｆ−）ＦＧに注入される。これによってこ
のメモリセルＭ１のしきい電圧ＶＴＩ（が上昇する。な
おこのデータ書き込みの時、消去線３３には高電圧たと
えば＋２０？ルトのパルスを印加するか、あるいは＋５
７３？ルト、０？ルトの直流電圧を印加してもよいし、
あるいは開放にしてもよい。

次にこのメモリセルＭ１からデータを読み出す場合には
、選択線３５が選択されてメモリセルＭ１のコントロー
ルｒ−）ＣＧＫ高レベル信号（−４−５７１？ルト）が
印加される。この高レベル信号が印加された時、しきい
電圧ｖＴＩ（が低けれげ、このメモリセル間１ｉ１７１
．オンし、一方のディジット線３１からメモリセルＭ１
を通シ接地電位点に内って電流が流れる。一方、上記高
レベル信号が印加された時、しきい電圧ｖ、１、が高け
れば、このメモリセルＭ１はオフとな）＠流は流れない
。この時、メモリセルＭ１を介して電流が流れる状態を
論理゛１＃レベル、電流が流れない状態を論理”Ｏ”レ
ベルとすれば、この装置は記憶装置として使用すること
ができる。

またフローティングダ−）ＦＧは前記したように、その
周囲を絶縁膜によって取シ囲まれ他とは絶縁分離されて
いるので、ここにいったん注入された電子は通常の使用
状態においては外に逃げることができず、したがってデ
ータネ揮発性の記憶装置として使用することができる。

また一度書き込まれたデータを消去する場合には、選択
線３５およびディジット線３１それぞれを０ボルトに設
定し、消去線３３に高電圧たとえば＋４０ボルトの）Ｊ
？ルス電圧を印加する。

このような電圧を印加することにより、メモリセルＭノ
のフローテイングゲートＦＧとイレースダートＦＧとの
間にフィールドエミッション（′電界放出）が生じて、
い才マでフローティングダー）ＦＧに蓄積されていた電
子がイレースｐ　−）　Ｅ　Ｇおよび消去線３３を介し
て外部に流出される。この結果、このメモリセルＭ１の
しきい電圧ＶＴＩ（は、初期状態と同様に低い状態に戻
る。

このように上記実施例の半導体記憶装置では、通常の二
重ｒ−）型のＭＯＳ　）ランジスタの７０−ティングダ
ートに対してイレースダートを並設して１ビット分のメ
モリセルを構成するようにしたので、次のような種々の
効果を得ることができる。

■　１つのメモリセルを１つのトランジスタで構成する
ことができ、しかもデータの電気的消去が行なえる。し
たがって電気的消去型のＥ　Ｐ　−ＲＯＭとして嘴外線
消去型と同程度の集積度をもつものが失現できる。また
ノぐッケニジとして安価なプラスチックのものが使用で
きるた１３− め低コストである。

■　データの書き込み、消去および読み出しを単一極性
の電源で行なうことができる。すなわち、例えば書き込
み時には＋２０はルト、消去時には＋４０？ルト、読み
出し時には＋５デルトの正極性の電源があればよく、ま
た＋５？ルトの電圧から昇圧回路に上って＋２０デルト
、−ｌ−４０ｉ？シルト得るようにすれば電源は＋５が
ルトの一つで済゛止せることもできる。したがって印刷
配線板等に実装した状態でデータの書き込み、消去およ
び読み出しが可能である。

■　ビット選択用のトランジスタがないので、ワード単
位、全ビット単位で同時にデータを消去することができ
る。

■　データ消去の際フィールドエミッションを利用して
いるので、短時間で消去が可能である。

■　３層のポリシリコン構造を形成するのみで他のプロ
セスを必要としないので、通常のシリコンダートプロセ
スを用いて製造が可能であ１４− る。

次に第２図に示すこの発明に係る半導体記憶装置を製造
するための製造方法の一例を、第４図（、）ないしくｅ
）に示す・ぐターン平面図および第５図（、）ないしく
ｃ）に示すそれらのＩ　−Ｉ’線に沿う断面図を用いて
説明する。まず、第４図（ａ）および第５図（ａ）に示
すように、Ｐ型シリコンからなる半導体基板１１０表面
に光触刻法により絶縁膜を１融成長させてフィールド絶
縁膜１３　、１３゜・・・を形成し、さらに第４図（、
）中の斜線を付した領域にＰあるいはＡｓｉインプラン
テーション法あるいは拡散法によって拡散し、Ｎ型半導
体層１９Ｃ’を形成する。上記拡散終了後、上記フィー
ルド絶縁膜Ｊ　３　、１３．・・・形成領域以外の領域
の基板１１表面を露出させた後、ここに熱酸化法によっ
て１００ＯＸ〜２０００１と比較的膜厚の薄い酸化膜を
形成して、前記ｆ−）絶縁膜１２を形成する。次に基板
１１の全体に６０００Ｘの厚みのポリシリコンを成長さ
せ、これにＰあるいは八８をドーピングした後、光触刻
法によって第４図（ｂ）の実線領域に第１層目の導電体
層１４１．１４Ｂ、・・・を形成する。次に上記第１層
目の導電体層形成後、第４図（ｃ）および第５図（ｃ）
に示すように、熱酸化法によって５００Ｘの厚さの絶縁
膜１６を成長させ、さらにこれに続いてＣＶＤ法によｊ
５５０００Ｘの厚さのポリシリコン膜を成長させ、これ
を光触刻法を適用してフローティングｆ−）としての第
２層目の導電体層１５　ａ　、　１５　ｂ　、　１５　
ｃ　、　１５　ｄ　−を形成する。ここで第５図（ｃ）
には、図から明らかなように、フローティングダートと
なる導電体層１５ａ。

１５ｂのフィールド絶縁膜１３上に延在する一方側の端
部のみが絶縁膜１６を介して第１層目の導電体層１４と
少々くとも一部が重なシ合う例を示した。そして導電体
層１５ｈ、１５ｂの他端については導電体層１４と重な
シ合っていない。フローティングダート形成後、第４図
（ｄ）および第５図（ａ）に示すように、熱酸化法によ
って１０００〜２０００１の厚さの絶縁膜１７を形成し
、その上にポリシリコンを堆積形成し、これに光触刻法
を適用してコントロールｒ−）となる第３層目の導電体
層１８Ａ、１８Ｂを形成すると同時に第２層目の導電体
層Ｊ　５ａ　ｇ　１５　ｂｙｌ　５ｃ　、　１５　ｄ　
ｆセルファラインにょ層形成する。次に第４図（、）中
の斜線を付した領域にＰあるいはＡｓを拡散して耐型半
導体層Ｊ　９Ａ　、　１９Ｔ３゜１９ｃを形成する。さ
らに第４図（６）および第５図（、）に示すように、基
板１１全体に絶縁膜２゜およびＡノ、膜を連続して堆積
形成し、このＡｔ膜に光触刻法を適用して第４層目の導
電体層２１人。

２１　Ｂ　Ｙ（形成すると共に、コンタクト部分２２Ａ
。

２２Ｂによって上記Ｎ＋型型溝導体層９に、１９Ｂそれ
ぞれと接続することにょシこの半導体記憶装置は完成す
る。

第６図（、）ないしくｃ）はこの発明の第２の実施例の
メモリーセルの構成を示すものであシ、第６図（ωは・
母ターン平面図、第６図（ｂ）は同図（、）のＩ−ｒＩ
線に沿う構造断面図、第６図（ｃ）は同図（、）のｎ　
−ｕ’線に沿う構造断面図である。

第６図において１１１はＰ型シリコンがらな１７− る半導体基板であシ、この基板１１１の表面にはダート
絶縁膜１１２ａ、１１２ｂ、１１２ａ。

・・・が一定の間隔でＸＹマ）　ＩＪクス状に配置形成
されている。さらに上記基板１１１の表面には、図中上
下方向に隣シ合う各箇所のダート絶縁膜１１２ａと１１
２ｄ、１１２ｂと１１２ｅ。

１１２ｃと１１２ｆ、・　ｋ対とし、このｆｆ−）絶縁
膜対相互間にはフィールド絶縁Ｊ）１１１３１１１３、
・・・が形成されている。また上記各フィールド絶縁膜
１１３上にはＰあるいはＡｓを含むポリシリコンからな
る第１層目の導電体層１１４　Ａ　、　Ｉ　Ｊ　４　Ｂ
　、　Ｉ　Ｊ　４　Ｃ、・・・がそれぞれ分離して形成
されている。さらに上記各ｆ−）絶縁膜１１２ａ１１１
２ｂ、１１２ｃ、・・・上には、ポリシリコンからなる
第２層目の導電体層１１５　ｍ　、　１１５　ｂ　、　
１１５　ｃ　、　−それぞれが互いに分離して形成され
ている。そして図中第１層目の各導電体層１１４に対し
て右側に位置している２箇所の第２層目の導電体層１１
５の各左１１す端部は、絶縁膜１１６を介して上記第１
１８− 層目の導電４体層１１４の右側端部と重なシ合っている
。さらにまた図中左右の方向に隣シ合う第２層目の導電
体）ｍ　１１５　ａ　、　１１５　ｂ　、　＝上には、
これを覆うように絶縁膜１１７を介して、これら各導電
体層１１５ａ、１１５ｂ、・・・とほぼ同じ幅に設定さ
れたポリシリコンからなる第３層目の導電体層１１８Ａ
が形成されると共に、これと同様に図中左右の方向に隣
シ合う第２層目の導電体層１１５ｃ、１１５ｄ、・・・
上には、これを覆うように上記絶縁膜１１７を介して、
これら各導電体層１１５　ｃ　、１１５　ｄ　ｅ・・・
とほぼ同じ幅に設定されたポリシリコンからなるもう一
つの第３層目の導電体層１１８Ｂが形成されている。そ
してまた、図中上下方向に隣り合う２箇所のｆ−）絶縁
膜１１２ｍと１１２ｃとの間の基板１１１の表面領域に
はＮ＋＋半導体１１９Ａが形成され、また２箇所のｒ−
）絶縁膜１１２ｂと１１２ｄとの間の基板１１１の表面
領域にはＮ４“型半導体層１１９Ｂが、同様に上下方向
に隣シ合う２箇所のダート絶縁膜１１２相互間の基板１
１１の表面領域にはＮ＋型型温導体層１１９形成されて
いる。さらに各ダート絶縁膜１１２ａ、１１２ｂ、１１
２’ｃ、・・・に対して、上記Ｎ型半導体層１１９に、
１１９Ｂ形成側とは反対側の基板１１１の表面領域には
、連続したＮ型半導体層１１９Ｃが形成されている。

また上記第３層目の導電体層Ｉ　Ｊ　、！ｌ　Ａ　、　
１１８　Ｂ上には、絶縁膜１２０を介してＡｔからなる
配線層１２１１．１２１Ｂ、１２１Ｃ，１２１Ｄ、・・
・が形成されていて、このうち１つの配線層１２１人と
前記第１層目の導電体層１１４Ａとがコンタクトホール
１２２Ａによって接続さ瓢配線層１２１ＢとＮ＋型型半
体体層１１９Ａがコンタクトホール１２２Ｂによって接
続され、配線層１２１Ｃと前記第１層目の導電体層１１
４Ｂとがコンタクトホール１２２Ｃによって接続され、
また配線層１２１ＤとＮ＋型型溝導体層１１９Ｂがコン
タクトホール１２２Ｄによって接続すれ、配線層１２１
Ｅと第１カ月の導電体層１１４Ｃとがコンタクトホール
１２２Ｅによって接続されている。そして前記Ｎ＋＋半
導体層１１９Ｃは基準電位点たとえば接地電位点に接続
されている。

また第６図（ａ）において記号Ａ〜Ｆを付して示す破線
で囲まれた領域はこの半導体記憶装置の１ビツト分のメ
モリセルを示し、このメモリセルは第２層目の導電体層
１１５をフローティングダート（浮遊ダート）、第３層
目の導電体層１１８をコントロールデート（制御ｒ−ト
）、第１層目の導電体層１１４をイレーズダート（消去
ダート）、Ｎ＋型型溝導体層１１９Ｂドレイン、耐型半
導体層Ｊ　Ｊ　９　ＣをソースとするＭＯＳ　）ランジ
スタから構成されている。上記コントロールｒ−）は絶
縁膜全弁して半導体基板１１１上に設けられ、またフロ
ーティングダートとイレースｒ−トは上記コントロール
ダートと基板１１１によって挾まれた絶縁膜内に並設さ
れた構成となっている。またイレーズダートはフィール
ド絶縁膜１１３上に形成されているため、各７０−テイ
ンググートとイレーズｒ−２１− トとの重なシ合っている部分はフィールド領域内に存在
することになる。さらに第６図（ｂ）に示すように、上
記重なシ合っている部分において、第２層目の導電体層
１１５すなわちフローティングｒ−）が、第１層目の導
電体層１１４すなわちイレーズダートの上部に位置し、
基板１１１と導電体層１１４との間の距離が基板１１ノ
と導電体層１１５との間の距離よシも短かくなっている
。また第６図（ａ）から明らかなように、前記第１層目
の導電体層１１４は２ビツトのメモリセルに対して１箇
所だけ設けられ、この各１箇所の導電体層１１４は１箇
所のコンタクトホール１２２で前記配線層１２１と接続
されている。

上記第６図に示す半導体記憶装置の等価回路図は前記第
３図に示すものと同様であυ、その作用も同様であるの
で説明は省略する。

また１記実施例の半導体記憶装置では前記実施例装置の
もつ■〜■の効果の他に、次の■。

■の効果も得ることができる。

２２− ■　イレースダート（第１層目の導電体層）１１４を構
成するポリシリコンによって配線をするのではなく、Ａ
ｔからなる配線層１２１によって消去線を配線形成する
ようにしたので、この消去線と基板との間の絶縁膜の厚
さを比較的厚くすることができ、したがって消去線に高
い電圧を印加してもリークが発生することはない。

■　データ書き込み時には熱電子の注入を、消去時には
フィールドエミッシ冒ンをそれぞれ利用するため、フロ
ーティングダートの周囲の絶縁膜は比較的厚いものが使
用でき、不揮発特性すなわちデータ保持特性は良好とな
る。

次に第６図に示すこの発明に係る半導体記憶装置を製造
するための製造方法の一例を、第７図（ａ）ないしくｅ
）に示すパターン平面図および第８図（、）ないしくｅ
）に示すそれらの１−１’線に沿う断面図を用いて説明
する。寸ず、第７図（、）および第８図（ａ）に示すよ
うに、Ｐ型シリコンからなる半導体基板１１１の表面に
光触刻法により絶縁膜を１μｍ成長させてフィールド絶
縁膜１１３゜１１３、・・・を形成する。なおこのとき
、フィールド絶縁膜１１３相互間には膜厚の薄い絶縁膜
１２３が形成されている。次に基板１１１の全面に６０
００１の厚みにポリシリコンを成長させ、これにＰある
いはＡ８をドーピングした後、光触刻法によって第７図
（ｂ）中の実線で示すように上記各フィールド絶縁膜１
１３上に第１層目の導電体層１１４に、１１４Ｂ、１１
４Ｃ，・・・それぞれを形成する。次に第１層目の導電
体層１１４形成後、第７図（Ｃ）および第８図（ｃ）に
示すように、熱酸化法によって５００Ｘの厚さの酸化膜
を成長させて前記ダート絶縁膜１１２　ａ　、　１１２
　ｂ。

１１２ｃ、・・・および絶縁膜１１６を形成し、さらに
これに続いてＣＶＤ法によ、り５０００Ｘの厚さにポリ
シリコンを成長させ、これを光触刻法を適用してフロー
ティングダートとしての第２層目の導電体層１１５　ａ
　、　１１５　ｂ　、　１１５　ｃ、−を形成する。こ
こで第８図（ｃ）には、図から明らかな上りに、フロー
テイングゲートとなる導電体層１１５ａ、１１５ｂのフ
ィールド絶縁膜１１３上に延在する一方側の端部のみが
絶縁膜１１６を介して第１Ｒｆｉ目の導電体層１１４と
少ガくとも一部が重々９合う例を示した。そして導電体
層１１５ｍ、１１５ｂの他端については導電体層１１４
と重なυ合っていない。フローティングｆ−）形成後は
、第７図（ａ）および第８図（ωに示すように、熱酸化
法によって１００ＯＸ〜２０００Ｘの厚さの絶縁膜１１
７を形成し、その上にポリシリコンを堆積形成し、これ
に光触刻法を適用してコントロールｆ−）となる第３層
目の導電体層１１８人、１１８Ｂｆ形成すると同時に第
２層目の導電体Ｍ１１５　ａ　、　１１５ｂ。

Ｊ　Ｊ　５　ｃ　ｒ・・・をセルファラインによ多形成
する。

次に第７図（θ）中の斜線を付した領域にＰあるいはＡ
ａｉ拡散してドレインとなるＮ型、半導体層１１９に、
１１９ＢおよびソースとなるＮ＋型型環導体層１１９Ｃ
れぞれを形成する。さらに第７図（、）および第８図（
、）に示すように、基板１１１全体に絶縁膜１２０およ
びｈｔｇを連続して堆積形成し、このＡｔ膜に光触刻法
を適用して配線層２５− １２１人、１２１Ｂ、１２１Ｃ，・・・を形成する。

なおこのとき予めコンタクトホール１２２ｋ。

１２２Ｂ、１２２Ｃ，１２２Ｄ、・・・を開孔しておき
、コンタクトホール１２２Ｂ、１２２Ｄ、・・・それぞ
れによってＮ＋型型半体体層１１９１１１９Ｂ、・・・
と配線層１２１Ｂ、１２１Ｄ、・・・それぞれを、コン
タクトホール１２２ｋ。

１２２Ｃ，１２２Ｅ、・・・によって第１層目の導電体
層１１４に、１１４Ｃ，１１４Ｆ、と配線層１２１に、
１２１Ｃ，１２１Ｅとを接続することによシこの半導体
記憶装置は完成する。

第９図はこの発明の一実施例を示すもので、第２図また
は第６図に示す半導体記憶装置を用いて、ｌｘｊビット
の半導体記憶袋ｆ＃ｔ、を構成したものである。図にお
いて■１１．・・・Ｍ１１＃・・・Ｍ１ｊ＊・・・Ｍｌ
ｊは、列方向にｊ個、行方向に１個マトリクス状に配置
形成された各１ビツトのメモリーセルであり、これら各
メモリーセルのうち同一列に配置されたメモリーセルの
ドレインは、ディジット線Ｄ−１〜Ｄ−ｊそれぞれに共
２６− 通接続され、各メモリーセルのソースは接地されている
。また同一行に配置されたメモリーセルの制御ダートは
、行線Ｒ１〜Ｒｉそれぞれに共通接続されている。図中
４１は、列アドレスが入力されデータ読み出し時あるい
はデータ書き込み時にその列アドレスに応じて１つの出
力端が選択され、その選択された出力端のみから高レベ
ル信号例えば＋５．＋２０．ｊ？ルトを出力し、選択さ
れ々い出力端すべてから低レベル信号例えば０デルトを
出力する列デコーダである。

４２は、行アドレスが入力されデータ読み出し時あるい
はデータ書き込み時にその行アドレスに応じて１つの出
力端が選択され、この選択された出力端のみから高レベ
ル信号を出力し、選択されない出力端すべてから低レベ
ル信号を出力する行デコーダである。ディジット線Ｄ−
１〜Ｄ−ｊはＭＯＳ　）ランジスタＴｃ１〜Ｔｃｊを介
して列デコーダ４１の出力端ＣＤ１〜ＣＤｊに接続され
、消去線Ｅ−１〜Ｅ−ｊは抵抗ＲＥ−１〜Ｒ＋−ｊを介
してデータ消去を行なう端子Ｅｔに接続され、また消去
線ＦＪ−１〜Ｅ−ｊはＭＯＳ　）ランジスタＴＲｇ１〜
ＴＲＪを介して接地され、列デコーダ４１の出力端ＣＤ
１〜ＣＤｊはインバータ■１〜Ｉｊを介してトランジス
タＴＨＥ１〜ＴＲＥｊのダートに接続され、トランジス
タＴ０ｉ〜Ｔｏｊのデートは端子Ｃｖ　　　に共通接続
されている。また行線ｒｏｇ Ｒ１−Ｒ１はＭＯＳ　）ランジスタＴＴｔ１〜ＴＲｉを
介して行デコーダ４２の出力端ＲＤ１〜ＲＤｌに接続さ
れ、トランジスタＴＲ１〜ＴＲ１のダートは端子Ｃｖ、
ｒｏｇに共通接続されている。また行線Ｒ１〜Ｒ１はＭ
ＯＳ）ランジスタＴＲＰ１〜ＴＢＰｌの一端に接続され
、該トランジスタＴＲＰ１〜Ｔｎｐ１の他端は、ＭＯＳ
　）ランジスタＱ１〜Ｑ１を介して接地され、また抵抗
ＲＲ１〜ＲＲ４を介して端子Ｅｒに接続され、トランジ
スタＴＲ１’１〜ＴＲ１’ｉのｆ−）は、端子ＣＶ　　
　と信号反転関係にある端子Ｃｖ、ｒｏｇに共通ｒｏｇ 接続され、トランジスタＱ１〜Ｑｉのダートは端子ＲＤ
１〜ＲＤｌに接続されている。上記端子Ｅｒは、データ
消去を行なう際にデータ消去電圧例えば＋４０Ｖが印加
される。

上記の如く、メモリーセルを１ビツト毎に選択してデー
タ書き込みし、データ消去も１ビツト毎に選択して消去
可能とした半導体記憶装置の動作を説明する。まず書き
込み時は、端子ＣＶ、、。２は高レベル、端子ＣＶ、　
、　ｏｇは低レベルである。従って行デコーダ４２、列
デコーダ４１の出力は、それぞれトランジスタＴＲ１〜
ＴＲｉがオン（導通）シ、トランジスタＴｃ１〜Ｔｃｊ
がオンし、トランジスタＴＲＰ１〜ＴＲＰ　ｌがオフ（
非導通）し、トランジスタＴＲＫ１〜ＴＲＫ１がオフす
るため、行デコーダ４２の出力が行線Ｒ１〜Ｒｉに入シ
、また列デコーダ４１の出力がディジット線Ｄ−１〜Ｄ
−ｊに入る。このため例えばメモリーセルＭＢが選択さ
れると、行線Ｒ１が高レベルとなシ、ディジット線Ｄ−
ｊが高レベルとな）、メモリーセルＭＢにプログラム電
圧がかかってこのＭＨの浮遊ｆ−）に電子が注入され、
閾値電圧が上って書き込みが完了する。

次にメモリーセル例えばＭｌｊのみのデータ消去を行な
う場合を説明する。消去時には端子＝２９− ＣＶｐ　ｒ　ｏ　ｇが低レベルとなシ、端子Ｃｖｐｒ。

、が高レベルとなる。従ってトランジスタＴＲ１〜ＴＲ
ｉがオフし、行デコーダ４２の出力が直接行線Ｒ１〜Ｊ
に入ることはない。またトランジスタＴＲＰ１〜ＴＲＰ
　ｉがオンし、消去端子Ｅｒからの高電圧が行デコーダ
４２によりデコードされる。即ちメモリーセルＭ４ｊが
選択されたのであるから、行デコーダ４２の出力は、Ｒ
Ｄ１〜ＲＤ１のうちＲＤｌのみが高レベルであシ、他の
Ｒ０１〜ＲＤｌ−１−４では低レベルである。従ってト
ランジスタＱ１〜ＱｉのうちＱｉのみがオンし、行線Ｒ
１〜Ｒｉに印加される出力は、Ｒ１のみが低レベル即ち
０デルトであり、Ｒ１−Ｒ１−１１では高レベル即ち消
去端子Ｅ１の電圧が出る。ここで端子Ｃｖ　　　Ｏ高レ
ベルは、ｒｏｇ 消去端子Ｅｒの電圧レベルよシ高レベル（例、ｔば＋４
５Ｖ）であることが望ましい。即ち消去時には、行線は
低レベルであシ、非選択の行線は高レベルである。

次に列デコーダ４１側の動作を述べる。上記の如く端子
Ｃｖ、ｒｏｇは低レベルであるので、トラ３０− ンジスタＴｃ１〜ＴＣｊはオフし、列デコーダ４ノから
の出力はインバータ１１〜Ｉｊを通ってトランジスタＴ
Ｒｇ１〜Ｔｕｇｊのｒ−）に入る。ここでメモリーセル
Ｍｌｊが選ばれたのであるから、列デコーダ４１の出力
ＣＤｊのみが高レベルであり、消去線Ｅ−ｊのみに端子
ＥｒＯ高レベルが印加される。従ってメモリーセルＭ１
　ｊ−Ｍｉｊの消去ダＲ１−１までは高レベルの電圧が
印加されているため、メモリーセルの浮遊ダートは、浮
遊ｆ　−１と制御デートの結合容量を大きくしておくこ
とによシ、浮遊ダートの電位は高く力る。一方、メモリ
ーセルＭＢの制御ｃ−トｉ位は低レベル即ちＱ　７Ｉ；
ルトであるので、浮遊ダートの電位は、制御ダートと浮
遊ダートの結合容量が大きくても、０デルト近くにあり
、消去線Ｅ−ｊに印加した高レベルの電圧が浮遊ケゝ−
トと消去ｆ−）Ｅ−ｊ間に直接かかシ、メモリーセルＭ
ｌｊの電子のみが、フィールドエミッションによシ浮遊
ダートから抜きとられる。

第１０図は本発明の他の実施例であシ、前実施例と対応
する個所には同一符号を付して説明を省略し、特徴とす
る点のみを取り出して説明する。本実施例で読み出し或
いは書き込み時には、端子ＣｖｐｒＯｇは高レベル、端
子ｃｖ、ｒｏ、は低レベルであシ、消去時にはＣｖ、ｒ
Ｏｇは低レベル、ＣＶｐｒｏｇは高レベルである。一方
、Ｅｒ端子はＭＯＳトランジスタＴＥ１〜ＴＦ＋ｊを介
して消去線Ｅ−１〜Ｅ−ｊに接続され、デコーダ４１の
出力端ＣＤ１〜ＣＤｊは昇圧回路５１１〜５１ｊを介し
てトランジスタＴＥ１〜Ｔｘｊのｒ−トに接続される。

端子ＣＶ　　　Ｋゲートが接続されたＭＯＳ　）ランジ
スタｒｏｇ ＱＲは一端が接地され、他端はトランジスタＱ１〜Ｑ１
の一端に接続される。

第１１図は第１０図の昇圧回路５１１〜５１ｊの一つを
具体的に示したものであυ、この回路はシートストラッ
プを利用した昇圧回路である。

この回路では、入力ＩＮに例えば＋５ｖが得られると、
出力Ｏｕｔに−１−４５Ｖが出力される。従ってデータ
消去時、例えば第１０図の列デコーダ出力端ＣＤｊが選
択されると、トランジスタＴｒ、ｊのダート入力は＋４
５Ｖとカリ、消去端子Ｅ、の＋４０Ｖが消去線Ｅ−ｊの
みにそのまま出力される。一方、上記データ消去時には
トランジスタＱａがオンで、トランジスタＴ’ｕ１〜Ｔ
Ｒ１がオフであり、例えば行デコーダ端子ＲＤｉのみが
選択されているとすると、トランジスタＱ１〜Ｑ１のう
ちＱｉのみがオンで他はオフであるから、トランジスタ
ＱＲ、Ｑｉを通して行線Ｒｉが低レベルつｌ）Ｏ＆シル
トなり、他の行線には消去端子Ｅｒから高レイルつま、
９＋４０Ｖが得られ、この場合メモリーセルＭｌｊのデ
ータ消去が折力われるものである。

第１２図は本発明の更に他の実施例であり、前実施例と
対応する個所には同一符号を付して説明を省略し、特徴
とする点のみを取υ出して説明する。本実施例で読み出
し或いは書き込み時には、端子Ｃｖ、ｒｏｇは高レベル
、端子Ｃｖ、ｒｏｇは低レベルであシ、消去時にはＣｖ
ｐｒｏｇは低しペ３３− ル、Ｃｖ、１ｏｇは高レベルである。端子ＣＶ、腎の高
レベルは端子Ｅ１の高レベルより高い方が望ましい。図
中６１１〜６１１はブートストラップを利用した昇圧回
路（トランジスタＱ１２　ｐ　Ｑ１５の降下分を防ぐた
めの昇圧）、Ｑ２１〜ＱＨはデータ読み出し速度を早め
るため読み出し時オフして昇圧回路６１１〜６ハを切り
離すトランジスタである。この回路において消去時には
、例えばメモリーセルＭ１ｊが選択された場合は昇圧回
路６１１〜６月のトランジスタＱ１４のうち昇圧回路６
１１のそれのみがオンするから、トランジスタＱ１４　
＊　Ｑ２１を介して行線Ｒ１のみが低レベルとなり、他
の行線Ｒ１〜Ｒ１−１には、端子Ｅｒから高レベルの電
圧が得られるものである。

前述した各メモリーセルは、制御ｆ−）に印加した高１
７ペルの電圧例えば＋４０Ｖが、浮遊ダートとの結合容
量が大きい場合浮遊デートで例えば＋３０Ｖとなシ、消
去ダートと浮遊ダート間の電位差が１０ｖで、浮遊ｅ−
）から電子がフィールドエミッション（電界放出）しな
い３４− ことになる。

即ち浮遊ダートと制御ｆｆ−）同容量をｃｙｃ　。

浮遊ダートとソース、基板及びドレインとの間の容量を
ＣＦ８％浮遊ケ゛−トと消去ｒ−）同容量をＣＦＥとし
た時、 ＣＦＣ≧２　ＣＩＪ８　　　　　　　　　・・・（１）
ＣＦＣ＋　Ｃｙｓ≧５　Ｃｖｖ、　　　　　　−（２）
この２式が成立することにより、１ビツト毎の選択が効
率良く行なえる。上記（１）式は制御ｒ−トに電圧を印
加し、消去入力があっても消去されガい条件であり、（
２）式は制御ｆ−）がＱ　＞１？ルト近くの時、浮遊ｒ
−トから消去ダートに、フィールドエミッションによシ
効率良く電子を抜き取るための条件である。

なお本発明は各実施例のみに限定されるものではなく、
種々の応用が可能である。

以上説明した如く本発明によれば、前記従来の問題点を
一掃し、しかも１ビツト毎にデータ消去が行なえる等の
利点を有した半導体記憶装置が提供できるものである。

【図面の簡単な説明】

第１図は従来のＥ２Ｐ　−ＲＯＭの１つのメモリセル部
分の構成図、第２図（ａ）ないしくａ）はこの発明の実
施例のメモリセルの構成を示すものであり、第２図（ａ
）はパターン平面図、第２図（ｂ）は同図（ａ）のＩ　
−Ｉ’線に沿う構造断面図、第２図（ｃ）は同図（ａ）
のｎ　−ｎ’線に沿う構造断面図、第２図（ｄ）は同図
（、）のＩＩＩ　−［１’線に沿う構造断面図、第３図
は第２図に示す装置の等価回路図、第４図（、）ないし
く、）および第５図（、）ないしく、）はそれぞれ上記
第２図に示す装置を製造するための製造方法の一例を説
明するだめのもので、第４図（ａ）ないしくｅ）は・ぐ
ターン平面図、第５図（ａ）ないしくｅ）は第４図（ａ
）ないしく、）の各Ｉ　−Ｉ’線に沿う断面図、第６図
（ａ）ないしくｃ）はこの発明の実施例のメモリセルの
植成を示すものであシ、第６図（ａ）はツクターン平面
図、第６図（ｂ）は同図（、）の１−１’腺に沿う構造
断面図、第６図（ｃ）は同図（ωのｎ−ｎ’線に沿う構
造断面図、第７図（ａ）ないしく、）および第８図（ａ
）ないしくｅ）はそれぞれ上記第６図に示す装置を製造
するための製造方法の一例を説明するためのもので、第
７図（、）ないしく、）はパターン平面図、第８図（ａ
）ないしく、）は第７図（ａ）ないしくｅ）の名１−１
’線に沿う断面図、第９図はこの発明の一実施例の回路
構成図、第１０図はこの発明の他の実施例の回路構成図
、第１１図は同回路の一部を取シ出して示す回路構成図
、第１２図はこの発明の更に他の実施例の回路構成図で
ある。 １１．１１１・・・半導体基板、１２，１１２・・・ｆ
−）絶縁膜、１３，１１３・・・フィールド絶縁膜、１
４，１１４・・・第１層目の導電体層（イレースｒ−ト
）、７５，１１５・・・第２層目の導電体層（フローテ
ィングダート）、１６，１１６゜Ｊ　７　、　Ｊ　１７
　、２０　、　Ｉ　２０　、　Ｊ　２　、？・・・絶縁
膜、１８．１１８・・・第３層目の導電体層（コントロ
ーに’ｒ’−））、１９，１１９・・・Ｎ＋型型溝導体
層２ノ・・・第４層目の導電体層、１２１・・・配線層
、２２．１２２・・・コンタクトホール、３１＃３２・
・・ディジット線、３３，３４・・・消去線、３５゜３
６・・・選択線、Ｍｌ　、Ｍ２　、Ｍ３．Ｍ４・・・メ
モ３７− リセル、ＣＧ・・・コントロールダート（制御ダート）
、ＦＧ・・・フローティングダート（浮遊ｒ−ト）、Ｅ
Ｃ・・・イレースダート（消去ｒ−ト〕、Ｄ・・−ドレ
イン、Ｓ…ソース、Ｍ１１〜ＭＩＭ”’−ＭＮ１〜ＭＮ
Ｍ・・・メモリセル、４１・・・列デコーダ、４２・・
・行デコーダ、Ｒ１−Ｒ１・・・行線、Ｄ−１〜Ｄ−ｊ
・・・ディジット線、Ｅ−１〜Ｅ−ｊ・・・消去線。 出願人代理人　　弁理士　鈴　江　武　彦３８− 第１図 第２図 Ｈ（ａ） 第２図 （Ｃ） ｌ （ｄ）

Claims (2)

【特許請求の範囲】
1. （１）半導体基体上に絶縁膜を介して設けられる制御ダ
   ートと、この制御ダートと上記基体によって挾まれた上
   記絶縁膜内に設けられる消去ダートと、上記絶縁膜内に
   上記消去ｆｆ−）と並設されその端部が絶縁膜を介して
   消去デートの少々くとも一部と重なり合っている浮遊ｆ
   −）と、ソース及びドレインとから構成されているメモ
   リセルを行方向及び列方向にマトリクス状に配置し、こ
   れら各メモリセルの制御ｒ−トを行毎に共通化する行線
   と、各メモリセルの消去ダートを列毎に共通化する消去
   線と、選択されたメモリセルが有る行線の電位をデータ
   消去時に低レベルとする第１の手段と、選択されたメモ
   リセルが有る消去線の電位をデータ消去時に高レベルと
   する第２の手段とを具備し、１ビツト毎にデータ消去可
   能としたことを特徴とする半導体記憶装置徐。
2. （２）前記第１の手段は、選択されたメモリセルが有る
   行線の電位をデータ読み出し時及び書き込み時に高レベ
   ルとし、データ消去時には、選択されたメモリセルが有
   る行線の電位を低レベルとしかつ非選択行線の電位を高
   レベルとする特許請求の範囲第１項に記載の半導体記憶
   装置。