JPS62188099A - 電気的消去・再書込み可能形半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は不揮発性半導体記憶素子を用いた不揮発性メモ
リに係り、特に電気的消去・再書込み可能形半導体メモ
リに関する。

（従来の技術） 従来のＥＥＦＲＯＭ　（エレクトリカル・イレイデブル
・プログラマブル赤リード・オンリ・メモリ、電気的消
去・再書込み可能な読出し専用メモリ）は、たとえば浮
遊ゲートおよび消去ゲートを有する１個の記憶トランジ
スタからなるメモリセルに対してその浮遊ゲートへのホ
ットエレクトロンの注入、および上記浮遊ｆｆ−）近傍
に配置した消去ゲートへの浮遊？−）からのトンネリン
グとによシ情報の書込みおよび消去を選択的に行なうこ
とが可能であシ、その−例を第２図に示している。第２
図において、１は多数のメモリセルＭＣ・・・がマトリ
クス状に配置されたメモリセルアレイであシ、同一行の
メモリセルＭＣ・・・は各制御ｆ−）が共通のワード線
Ｗｔ、・・・に接続され、同一列のメモリセルＭＣ・・
・は各ドレインが共通のビット線ＢＬ・・・に接続され
ると共に各消去ゲートが共通の消去ゲート線ＥＬ・・・
に接続されている。２は行アドレスＡｙｌが入力するア
ドレスデーコーダ（Ｙデコーダ）であり、各荷出力は対
応するワード線ＷＬ・・・Ｋ供給される。

３は列アドレス人ｘＬが入力するアドレスデコーダ（Ｘ
デコーダ）であシ、各列出力は対応するビット線選択ス
イッチ素子（ＭＯＳ　）ランジスタ）Ｑ、・・・の制御
入力となっている。上記ビット線選択トランジスタＱ、
・・・の各一端側は対応するビット線ＢＬ・・・に接続
され、各他端側はセンスアンプおよび入出力回路４に接
続されると共に書込みデータ人力Ｄｉｎに応じてスイッ
チ制御される書込み制御用ＭＯ８）ランジスタＱｗを介
して高電圧ノード（ｖＰＰ電位）に接続されている。５
は上記高電圧ノードから高電圧ｖＦＰが供給されて所定
の消去用高電圧（たとえばｖＰＰ電圧）を発生する消去
電圧発生回路でアシ、前記各消去ゲート線ＫＬ・・・に
接続されている。また、前記高電圧ｖＰＰは前記Ｙデコ
ーダ２、Ｘデコーダ３にも導かれておシ、このＹデコー
ダ２、Ｘデコーダ３、センスアンプおよび入出力回路４
の動作および消去電圧発生回路５の消去電圧発生期間は
制御回路６からの制御信号によって制御されるようにな
っている。

上記ＥＥＰＲＯＭ　において、消去に際してはＹデコー
ダ２から各ワード線ＷＬ・・・Ｋ非選択電圧（接地電位
）が与えられ、消去電圧発生回路５から消去ゲート線Ｅ
Ｌ・・・に高電圧ｖＰＰが与えられ、全メモリセルＭＣ
・・・が同時に消去状態（浮遊ゲートから電子が抜き去
られた状態）になる。書込みに際しては、外部からのア
ドレス人力Ａｘｉ。

Ａｙｔがデコードされて選択された特定のビット線ＢＬ
、ワード線ＷＬが交差する特定のメモリセルＭＣが選択
され、この選択メモリセルＭＣのドレインおよび制御ゲ
ートにそれぞれ高電圧ｖＰＰが・与えられ、そのドレイ
ンから酸化膜で絶縁分離された浮遊ゲートにホットエレ
クトロンが注入されることによって書込み状態になシ、
その他の非選択メモリセルＭＣ・・・の状態は変化しな
い。この場合、各メモリセルＭＣ・・・は、浮遊ｆｆ−
）に電子が存在するか否かで書込み状態・非書込み状態
（消去状態）が定められている。

読出しに際しては、外部からのアドレス人力Ａｗｌ　、
　Ａｙｉがデコードされて特定のビット線ＢＬおよびワ
ー）’ｌｓＷ　Ｌが選択され、この選択されたワード線
ＷＬに読出し電圧（通常はｖｃｃ電源電圧）が印加され
、選択されたメモリセルＭＣのドレイン電位が選択され
たビット線ＢＬを通じてセンスアンプに入力し、ここで
別途与えられる基準電圧との比較によシセンス増幅が行
なわれて読出しデータ＠１ｍあるいは＠Ｏ”が得られる
。

上記したよう々ＥＥＰＲＯＭにｈりては、メモリセルＭ
Ｃ・・・の各消去ゲートが消去ゲート線ＥＬ・・・を介
して直接に共通の消去電圧発生回路５に接続されている
ことによって、消去に際してメモリセルアレイ１内の全
メモリセルＭＣ・・・が同時に消去されてしまうことに
なシ、特定のメモリセルを選択して消去することができ
ない。これによって、特定メモリセルのみのデータを書
き換えるには、その他のメモリセル（書き換えを行なわ
ないもの）のデータを別の半導体記憶装置等に格納した
後に上記ＥＥＰＲＯＭのデータの消去を行ない、このの
ち上記別の半導体記憶装置等から格納データを書込まな
ければならなかった。

したがって、特定メモリセルのみのデータを書き換える
のに、非書き換えメモリセルに対するデータ転送、デー
タ格納等の処理を必要とするので書き換え時間が長くな
ると共に上記データ格納用の別の半導体記憶装置を必要
とするのでデータ書き換えシステムの構成が複雑になる
。

（発明が解決しようとする問題点） 本発明は上述したようにメモリセルアレイ内の全部のメ
モリセルのデータが同時に消去してしまうことに伴なう
問題点を除去すべくなされたもので、メモリセルアレイ
内の任意のメモリセルを選択してそのデータを消去する
ことが可能主電気的消去・再書込み可能形半導体メモリ
を提供することを目的とする。

〔発明の構成〕

（問題点を解決するための手段） 本発明の電気的消去・再書込み可能形半導体メモリは、
メモリセルアレイにおける同一列の不揮発性メモリセル
の各消去ｅ−トに共通に接続された消去ｆ−）線をアド
レス信号により選択し得るようにし、消去モードにおい
ては上記メモリセルアレイにおける選択メモリセルのデ
ータ消去を行なうように、選択ワード線および選択消去
ｆ−）線を所定の電位関係に設定するようにしたことを
特徴とするものである。

（作用） メモリセルアレイ内の任意のメモリセルのデータ書き換
えを行なう際、上記メモリセルをアドレス信号によシ選
択すると共にその制御デートおよびこのとき選択されて
いる消去ｆｆ−）を所定の電位関係に設定することによ
って上記選択メモリセルのデータ消去を行なうことが可
能になる。

（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図に示すＥＥＦＲＯＭは、第２図を参照して前述し
た従来のＥＥＦＲＯＭに比べて、（１）各消去ゲート線
ＥＬ・・・にそれぞれ直列に消去ｆｆ−）線選択スイッ
チ素子（たとえばＭＯＳ　）ランジスタ）Ｑ８・・・が
挿入され、このスイッチ素子Ｑ、・・・はビット線選択
スイッチ素子Ｑ、・・・と同様にＸデコーダ３の出力に
よシ制御される点、（２）Ｙデコーダ２の出力側とメモ
リセルアレイ１との間に制御回路６からの動作モード（
読出し、書込み、消去）制御信号に応じて出力電圧（メ
モリセルワード線電圧）が所定値になるように切換制御
するワード線電圧切換回路１０が挿入されている点、（
３）・Ｙデコーダ２／は消去モードのときに後述するよ
うなデコード動作を行なうように構成されている点が異
なり、その他は同じであるので第２図中と同一符号を付
してその説明を省略する。

ここで、Ｙデコーダ２は、読出し時には、行アドレスＡ
ｙｔをデコードしたとき特定のワード線を選択してｖｃ
ｃ電位を出力すると共にその他の非選択ワード線を接地
電位とし、書込み時および消去時には行アドレスＡｙｌ
をデコードしたとき特定のワード線を選択して高電圧ｖ
、Ｐを出力すると共にその他の非選択ワード線を接地電
位とするように構成されている。そして、ワード線電圧
切換回路１０は、読出し時および書込み時にはＹデコー
ダ２からのワード線電圧をそのまま出力し、消去時には
Ｙデコーダ２からの選択ワード線の電圧（ｖＰＰ電圧）
を接地電位に切シ換えて出力すると共にその他の非選択
ワード線の電圧（接地電位）をｖＦＰ電圧に切り換えて
出力するように構成されている。

上記ＫＥＦＲＯＭにおけるデータの読出し動作、書込み
動作は前述した従来例におけると同様であるが、データ
の消去動作は従来列における消去動作゛−とけ異なって
いるので、消去動作について以下に説明する。即ち、外
部からのアドレス入力Ａｘｌ　、　Ａｙｉがデコードさ
れると、上記アドレスによυ選択されることになる特定
のメモリセル（選択メモリセル）ＭＣに接続されている
ビット線ＢＬのスイッチ素子Ｑ、と共に消去グート線Ｅ
Ｌのスイッチ素子Ｑ、がＸデコーダ３の出力によりオン
状態に制御されるので、消去電圧発生回路５から上記ス
イッチ素子Ｑ。に接続されている選択された消去ｆｆ−
）線Ｑ８を介して選択メモリセルＭＣの消去ｆ−）に高
電圧ｖＰＰが印加される。これと共に、Ｙデコーダ２の
選択ワード線電圧ｖＰＰがワード線電圧切換回路１０に
よシ接地電位に切シ換えられ、この接地電位が選択ワー
ド線を介して選択メモリセルＭｅの制御ｆ−）に印加さ
れる。したがって、選択メモリセルＭＣは、トンネリン
グによシ浮遊ゲートから消去ゲートに電子が抜き出され
て消去が行なわれる。これに対して、選択メモリセルＭ
Ｃと同一行に属する一部の非選択メモリセルＭＣ・・・
の制御グー）Ｋは接地電位が印加されており、残シの非
選択メモリセルＭＣ・・・の制御ｆ−）にはＹデコーダ
２の非選択ワード線電圧（接地電位）がワード線電圧切
換回路１０によシ高電圧ｖｐｐに切シ換えられたのち非
選択ワード線を介して印加されており、選択メモリセル
ＭＣと同一列に属する一部の非選択メモリセルＭＣ・・
・の消去ｆ−）には前記選択された消去ｆ−）線Ｑ２か
ら高電圧ｖＰＰが印加されており、残シの非選択メモリ
セルＭＣ・・・の消去ゲートに接続されている消去？−
）線Ｑ、は浮遊状態になっている。

したがって、上記非選択メモリセルＭＣ・・・は、いず
れも消去動作が不可能であシ、たとえ消去ゲートに高電
圧ｖＰＰが印加されても制御ｆｆ−）にも高電圧ｖＰＰ
が印加されているので、制御ｒ−トと浮遊ゲートとの容
量性結合のために浮遊？−）の電位が持ち上っているこ
とによって浮遊ゲートから消去ゲートへのトンネリング
を起こすだけの電位差を確保できず、消去不能である。

即ち、上記実施例のＥＥＦＲＯＭによれば、外部からの
アドレス入力に対応したメモリセルプレイ内の任意のメ
モリセルに対して、データの続出し、書込みだけでなく
消去動作についてもモード制御に応じて実行させること
が可能である。

したがって、データ書き換えに際して、書き換え対象と
なるメモリセルのみを選択してそのデータを消去したの
ち新しいデータを書込むことが可能になり、従来例で必
要としたデータ格納用の別の半導体記憶装置等が不要に
なると共にそれとの間でのデータ転送、格納等の処理が
不要になるので、書き換え時間が短縮されることになる
。

なお、本発明は上記実施例に限られるものではなく、消
去？−）を有する１個の記憶トランジスタからなるメモ
リセルをマトリクス状に配置し、同一列のメモリセルの
各消去ゲートを共通の消去ゲート線に接続してメモリセ
ルアレイを形成し、上記消去ゲート線をアドレス信号に
よシ選択し得るようにし、消去モードにおいてはメモリ
セルアレイにおける選択ワード線および選択消去ゲート
線を所定の電位関係に設定して選択メモリセルのみデー
タ消去を行なうように種々の変形実施が可能である。

〔発明の効果〕

上述したように本発明の電気的消去・再書込の可能形半
導体メモリによれば、メモリセルアレイ内の任意のメモ
リセルを選択してそのデータを消去することが可能にな
シ、データ書き換えに際して書き換え時間を短縮できる
と共に非書き換えメモリセルデータ格納用の別の半導体
記憶装置等を必要としないで済む利点が得られる。

【図面の簡単な説明】

第１図は本発明の）ＪＰＲＯＭの一実施例を示す構成説
明図、第２図は従来のＥＥＦＲＯＭを示す構成説明図で
ある。。 ＭＣ・・・メモリセル、ＷＬ・・・ワード線、ＢＬ・・
・ビット線、Ｑ、・・・ビット線選択スイッチ素子、Ｅ
Ｌ・・・消去ゲート線、Ｑ、・・・消去ゲート線選択ス
イッチ素子、１・・・メモリセルアレイ、２′・・・Ｙ
デコーダ、３・・・Ｘデコーダ、５・・・消去電圧発生
回路、６・・・制御回路、１０・・・ワード線電圧切換
回路。 出願人代理人　　弁理士　鈴　江　武　彦第１図 第２図

Claims (3)

【特許請求の範囲】
1. （１）制御ゲート、浮遊ゲートおよび消去ゲートを有す
   る１個の記憶トランジスタからなるメモリセルをマトリ
   クス状に配置し、同一行のメモリセルトランジスタの各
   制御ゲートを共通のワード線に接続し、同一列のメモリ
   セルトランジスタの各ドレインを共通のビット線に接続
   すると共に各消去ゲートを共通の消去ゲート線に接続し
   てメモリセルアレイを形成し、上記ワード線、ビット線
   および消去ゲート線をそれぞれアドレス信号により選択
   し得るようにし、消去モードにおいては前記メモリセル
   アレイにおける選択ワード線および選択消去ゲート線を
   所定の電位関係に設定するようにしてなることを特徴と
   する電気的消去・再書込み可能形半導体メモリ。
2. （２）前記ビット線および消去ゲート線は列用のアドレ
   スデコーダの出力によりスイッチ制御されるビット線選
   択スイッチ素子および消去ゲート線選択スイッチ素子の
   各一端側がそれぞれ直列に接続されており、消去モード
   期間に上記消去ゲート線スイッチ素子の他端側に消去用
   高電圧が印加されることを特徴とする前記特許請求の範
   囲第１項記載の電気的消去・再書込み可能形半導体メモ
   リ。
3. （３）前記ワード線を選択するためのアドレスデコーダ
   の出力側に、消去モードのときにメモリセルアレイの選
   択ワード線に接地電位を与え、メモリセルアレイの非選
   択ワード線に所定の高電圧を与えるようにワード線電圧
   を切り換える回路を設けてなることを特徴とする前記特
   許請求の範囲第１項記載の電気的消去・再書込み可能形
   メモリ。