JPS6034198B2 - 不揮発性メモリ - Google Patents
不揮発性メモリInfo
- Publication number
- JPS6034198B2 JPS6034198B2 JP55166355A JP16635580A JPS6034198B2 JP S6034198 B2 JPS6034198 B2 JP S6034198B2 JP 55166355 A JP55166355 A JP 55166355A JP 16635580 A JP16635580 A JP 16635580A JP S6034198 B2 JPS6034198 B2 JP S6034198B2
- Authority
- JP
- Japan
- Prior art keywords
- write
- transistor
- erase
- diffusion region
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
本発明は、電気的に消去可能な半導体不揮発性メモ川こ
関する。
関する。
フローテイングゲートFGを持つプログラム可熊読取り
専用メモリPROMは一般に電気的書き込み、紫外線消
去型であるが、第1図aに示すようにFGの一部がドレ
ィン領域D上へ薄い絶縁膜(二酸化シリコン膜)OFを
介して対向するように変形させた形式のものは電気的消
去が可能(ェレクトリカリイレーザブル:EE)である
。
専用メモリPROMは一般に電気的書き込み、紫外線消
去型であるが、第1図aに示すようにFGの一部がドレ
ィン領域D上へ薄い絶縁膜(二酸化シリコン膜)OFを
介して対向するように変形させた形式のものは電気的消
去が可能(ェレクトリカリイレーザブル:EE)である
。
即ちこの素子ではコントロールゲートCGを高い正電圧
にすると容量結合でFGも正電圧になり、ドレィン領域
Dが養蚕位であるとFG,D間に高電圧が加わり、薄い
酸化膜OFを介してドレィンDからFGへ電子が注入さ
れる。これに反して、CGは零電位に保ち、ドレィンに
正の高電圧を与えると、FGからドレィンDへ電子が注
入される。後者が書込み、前者が消去である。なお図で
SUBは半導体基板、Sはソース領域である。この素子
は同図bに示すように2トランジスタ1セルの形式でメ
モリに組込まれる。
にすると容量結合でFGも正電圧になり、ドレィン領域
Dが養蚕位であるとFG,D間に高電圧が加わり、薄い
酸化膜OFを介してドレィンDからFGへ電子が注入さ
れる。これに反して、CGは零電位に保ち、ドレィンに
正の高電圧を与えると、FGからドレィンDへ電子が注
入される。後者が書込み、前者が消去である。なお図で
SUBは半導体基板、Sはソース領域である。この素子
は同図bに示すように2トランジスタ1セルの形式でメ
モリに組込まれる。
b図で、Q,がa図の構成の素子(トランジスタ)であ
り、Q2がその選択用のトランジスタである。これらは
直列になってコラム線Yとグランドとの間に接続され、
そしてトランジスタQ2のゲートはロー線Xに接続され
、そしてコントロールゲートCGもロー線×と平行に走
る配線に接続される。このメモリでの書込みは、コラム
線Yを正の高電圧(十18V)、ロー線Xも正の高電圧
(十20V)にしてトランジスタQ2をオン、従ってト
ランジスタQ,のドレィンDを正の高電圧にし、CGは
雫電位にしてFGからDへ電子を抜き取って行なう。メ
モリではこの選択セルの他に、Yのみ選択でXは非選択
、および×のみ選択でYは非選択の半選択セル、ならび
にX,Y共に非選択の非選択セルが発生するが、いずれ
もメモリ用のトランジスタQ,のドレィンに正の高電圧
が印加されることはないから、該トランジスタQ,に書
込みが行なわれることはない。このメモリ全体を消去ま
たはクリャする場合は全セルに対しY=0、X=日(正
の高電圧)、CG=日にし、トランジスタQ,のDから
FGへ電子を注入する。これらの書込みおよび全面消去
では格別問題ないが、ワード単位など部分消去には問題
がある。
り、Q2がその選択用のトランジスタである。これらは
直列になってコラム線Yとグランドとの間に接続され、
そしてトランジスタQ2のゲートはロー線Xに接続され
、そしてコントロールゲートCGもロー線×と平行に走
る配線に接続される。このメモリでの書込みは、コラム
線Yを正の高電圧(十18V)、ロー線Xも正の高電圧
(十20V)にしてトランジスタQ2をオン、従ってト
ランジスタQ,のドレィンDを正の高電圧にし、CGは
雫電位にしてFGからDへ電子を抜き取って行なう。メ
モリではこの選択セルの他に、Yのみ選択でXは非選択
、および×のみ選択でYは非選択の半選択セル、ならび
にX,Y共に非選択の非選択セルが発生するが、いずれ
もメモリ用のトランジスタQ,のドレィンに正の高電圧
が印加されることはないから、該トランジスタQ,に書
込みが行なわれることはない。このメモリ全体を消去ま
たはクリャする場合は全セルに対しY=0、X=日(正
の高電圧)、CG=日にし、トランジスタQ,のDから
FGへ電子を注入する。これらの書込みおよび全面消去
では格別問題ないが、ワード単位など部分消去には問題
がある。
即ちワード単位での消去は、選択したワ−ド喜こ属する
複数セルのみ、そのCG=日、Y=0、×=日にしてド
レインDからFGへ電子を注入するが、この他に半選択
セルおよび非選択セルが発生する。半選択セルのうち、
×選択、Y非選択のものは、×選択と共にCGも選択さ
れるので、X=日、従ってQ2オンでもYフローティン
グであるから、Q,のドレインはフローテイングになり
、CG=日でもDが高電位側へ引張られてFGとの間に
は高電界が発生しないことが期待されるが、実際は、C
G,FGが正の高電位になるとソースS、ドレィンD間
にチャネルが形成され、ドレィンDもソースSの電位つ
まり蓑電位になる恐れがあり、そのようになればDから
FGへの電子注入がなされ、消去が行なわれてしまう。
これを防ぐにはトランジスタQ,のソースをグランドか
ら切り離すトランジスタを追加することが考えられる。
しかし、このようにしてもドレィンの対基板容量(チャ
ネルが形成されるので、これにソース容量も加わる)は
大きいので電位が上りに〈)、上昇する迄の間に若干の
電子がDからFGへ注入され、繰り返し消去を行なうと
記憶内容が消滅する恐れがある。非選択セルおよび、X
非選択、Y選択の半選択セルでは、Xと共にCGを選択
する方式ではCGが非選択であるからDからFGへの電
子注入は行なわれていない。
複数セルのみ、そのCG=日、Y=0、×=日にしてド
レインDからFGへ電子を注入するが、この他に半選択
セルおよび非選択セルが発生する。半選択セルのうち、
×選択、Y非選択のものは、×選択と共にCGも選択さ
れるので、X=日、従ってQ2オンでもYフローティン
グであるから、Q,のドレインはフローテイングになり
、CG=日でもDが高電位側へ引張られてFGとの間に
は高電界が発生しないことが期待されるが、実際は、C
G,FGが正の高電位になるとソースS、ドレィンD間
にチャネルが形成され、ドレィンDもソースSの電位つ
まり蓑電位になる恐れがあり、そのようになればDから
FGへの電子注入がなされ、消去が行なわれてしまう。
これを防ぐにはトランジスタQ,のソースをグランドか
ら切り離すトランジスタを追加することが考えられる。
しかし、このようにしてもドレィンの対基板容量(チャ
ネルが形成されるので、これにソース容量も加わる)は
大きいので電位が上りに〈)、上昇する迄の間に若干の
電子がDからFGへ注入され、繰り返し消去を行なうと
記憶内容が消滅する恐れがある。非選択セルおよび、X
非選択、Y選択の半選択セルでは、Xと共にCGを選択
する方式ではCGが非選択であるからDからFGへの電
子注入は行なわれていない。
これに対し、消去期間は全てCGをH‘こする方式では
上記のX選択、Y非選択の場合と同機な問題が生じる。
これらの非選択、半選択セルへの誤消去を避けるには非
選択コラム線YをHレベルにすることが考えられるが、
通常は非選択でYはオープンであるのに消去時はこれを
日にするということはデコーダ回路が複雑になる。
上記のX選択、Y非選択の場合と同機な問題が生じる。
これらの非選択、半選択セルへの誤消去を避けるには非
選択コラム線YをHレベルにすることが考えられるが、
通常は非選択でYはオープンであるのに消去時はこれを
日にするということはデコーダ回路が複雑になる。
本発明はか)る問題を解決して誤消去の恐れのないEE
PROMを提供しようとするものであり、特徴とする所
は半導体基板に形成されたソース、ドレィンの間のチャ
ネル上に厚い絶縁膜を介して取付けられたフローティン
グゲートおよび更にその上に絶縁膜を介して取付けられ
たコントロールゲートを持つ議出し用のトランジスタと
、該半導体基板に形成された基板とは反対導電型の書込
み消去拡散領域上に薄い絶縁膜を介して取付けられそし
て前記フローティングゲートと接続されたフローティン
グゲートおよび更にその上に絶縁膜を介して取付けられ
たコントロールゲートを持つ書込み消去部と、該読出し
用のトランジスタ及び書込み消去部をコラム線へ接続す
る選択用のトランジスタを備え、該選択用のトランジス
タのゲートはロー線へ、また該読出し用のトランジスタ
及び書込み消去部のコントロールゲートはコラム線と平
行に走る配線に接続してなるメモリセルを備える点にあ
る。
PROMを提供しようとするものであり、特徴とする所
は半導体基板に形成されたソース、ドレィンの間のチャ
ネル上に厚い絶縁膜を介して取付けられたフローティン
グゲートおよび更にその上に絶縁膜を介して取付けられ
たコントロールゲートを持つ議出し用のトランジスタと
、該半導体基板に形成された基板とは反対導電型の書込
み消去拡散領域上に薄い絶縁膜を介して取付けられそし
て前記フローティングゲートと接続されたフローティン
グゲートおよび更にその上に絶縁膜を介して取付けられ
たコントロールゲートを持つ書込み消去部と、該読出し
用のトランジスタ及び書込み消去部をコラム線へ接続す
る選択用のトランジスタを備え、該選択用のトランジス
タのゲートはロー線へ、また該読出し用のトランジスタ
及び書込み消去部のコントロールゲートはコラム線と平
行に走る配線に接続してなるメモリセルを備える点にあ
る。
次に第2図に示す実施例を参照しながら、これを詳細に
説明する。第2図に示すように、本発明では記憶用のM
OSトランジスタQ,およびその選択用のMOSトラン
ジスタQ2を、読出し用MOSトランジスタQ,.と書
込み消去部Q,2、選択用のMOSトランジスタQ2,
とQ22に分けてある。
説明する。第2図に示すように、本発明では記憶用のM
OSトランジスタQ,およびその選択用のMOSトラン
ジスタQ2を、読出し用MOSトランジスタQ,.と書
込み消去部Q,2、選択用のMOSトランジスタQ2,
とQ22に分けてある。
コラム線Yに接続される拡散領域DFは図示の如きコ字
状になり、この部分にゲート電極が横切ってトランジス
タQ,.〜Q22が形成される。ロー線×およびQ,.
例のゲートCG,FGの下部がチャネル領域となる。Q
,2はQ22のソース拡散領域に導適する書込み消去拡
散領域WED上に形成される。トランジスタQ,,はト
ランジスタQ,のFG下の酸化膜OFが厚い部分に相当
し、Q,2は同薄い部分に相当する。ここで、このQ,
2のFG下の基板濃度は、必ずしもドレィンと同濃度で
ある必要はなく、FGに電子が注入された状態でも充分
デプリージョン状態であるような濃度でもよい。また第
1図ではCG配線はロー線Xと平行に走っているが、第
2図の回路ではコラム線Yに平行に走る。線Y′がその
CG配線であり、このCG配線にコラム方向のメモリセ
ル群のCGが接続される。CG配線Y′はコラム線Yと
同じデコーダで選択できる。このメモリセルでも書込み
、消去動作は同様である。即ち書込みは選択セルに対し
てY=日、Y′=0、X=日にしてトランジスタQ2,
,Q22をオン、Q,.のドレイン及びQ,2の書込み
消去拡散領域WEDに高電圧を与える。CGは零しベル
にするので書込み消去部Q.2のFGから書込み消去拡
散領域WEDへ電子が抽出される。つまり書込みが行な
われる。半選択または非選択セルではトランジスタQ.
,,Q,2のドレィンへ高電圧が与えられないから、書
込みは行なわれない。一斉消去の場合は全セルに対して
Y=0、X=日、Y=日とすれば、トランジスタQ,2
のFGへWEDから電子が注入される。従って消去が行
なわれる。部分消去の場合は、選択セルに対して上記全
セル消去と同様にY=0、Y′=日、×=日とし消去す
る。
状になり、この部分にゲート電極が横切ってトランジス
タQ,.〜Q22が形成される。ロー線×およびQ,.
例のゲートCG,FGの下部がチャネル領域となる。Q
,2はQ22のソース拡散領域に導適する書込み消去拡
散領域WED上に形成される。トランジスタQ,,はト
ランジスタQ,のFG下の酸化膜OFが厚い部分に相当
し、Q,2は同薄い部分に相当する。ここで、このQ,
2のFG下の基板濃度は、必ずしもドレィンと同濃度で
ある必要はなく、FGに電子が注入された状態でも充分
デプリージョン状態であるような濃度でもよい。また第
1図ではCG配線はロー線Xと平行に走っているが、第
2図の回路ではコラム線Yに平行に走る。線Y′がその
CG配線であり、このCG配線にコラム方向のメモリセ
ル群のCGが接続される。CG配線Y′はコラム線Yと
同じデコーダで選択できる。このメモリセルでも書込み
、消去動作は同様である。即ち書込みは選択セルに対し
てY=日、Y′=0、X=日にしてトランジスタQ2,
,Q22をオン、Q,.のドレイン及びQ,2の書込み
消去拡散領域WEDに高電圧を与える。CGは零しベル
にするので書込み消去部Q.2のFGから書込み消去拡
散領域WEDへ電子が抽出される。つまり書込みが行な
われる。半選択または非選択セルではトランジスタQ.
,,Q,2のドレィンへ高電圧が与えられないから、書
込みは行なわれない。一斉消去の場合は全セルに対して
Y=0、X=日、Y=日とすれば、トランジスタQ,2
のFGへWEDから電子が注入される。従って消去が行
なわれる。部分消去の場合は、選択セルに対して上記全
セル消去と同様にY=0、Y′=日、×=日とし消去す
る。
この際X選択、Y非選択の半選択セルでは、その非選択
のビット線Yと平行に走るCG配線Y′も非選択則ちオ
ープンあるいはOV状態であるから消去が行なわれるこ
とはない。X非選択、Y選択の半選択セルではCG配線
Y′もHレベルになるが、トランジスタQ2,,Q22
がオフであるから、Q,2のWEDはフローティング状
態であり、またそのサイズは小に作られているのでWE
Dの容量が小であるから、HレベルのCGに伴なつてQ
,2のWEDは電位上昇し、従ってFGへの電子流入、
流出はない。更に非選択セルではX,Yが非選択である
からFGへの電子流出入はない。このメモリセルの議取
りに当っては、選択セルのロー線Xおよびコラム線Yを
日にする。
のビット線Yと平行に走るCG配線Y′も非選択則ちオ
ープンあるいはOV状態であるから消去が行なわれるこ
とはない。X非選択、Y選択の半選択セルではCG配線
Y′もHレベルになるが、トランジスタQ2,,Q22
がオフであるから、Q,2のWEDはフローティング状
態であり、またそのサイズは小に作られているのでWE
Dの容量が小であるから、HレベルのCGに伴なつてQ
,2のWEDは電位上昇し、従ってFGへの電子流入、
流出はない。更に非選択セルではX,Yが非選択である
からFGへの電子流出入はない。このメモリセルの議取
りに当っては、選択セルのロー線Xおよびコラム線Yを
日にする。
若しセルが書込まれておれば、即ちFGから電子が抽出
されて該FGが正電位になっておればトランジスタQ,
.の閥値は下ってノーマリオンになっているので電流が
Y,Q2,,Q1,、およびグランドの経路で流れる。
消去されている、即ちFGへ電子が注入されて該FGは
負電位になり、閥値が上っているトランジスタQ,.は
ノーマリオフ型になっており、上記経路に電流は流れな
い。これにより記憶情報“1’’、“0’’の読取りが
行なわれる。議取り時のCG電位は零電位の代り‘こ書
込み、消去各状態でのセルの各関値に対して適当に定め
た正電圧としてもよい。なお下の表1は、選択セル、X
方向のみ選択のセル、Y方向のみ選択のセル、非選択の
セルについて、読み出し、書込み、部分消去、チップ全
部の消去の場合のX,Y,Y′のそれぞれのレベルを示
す表である。
されて該FGが正電位になっておればトランジスタQ,
.の閥値は下ってノーマリオンになっているので電流が
Y,Q2,,Q1,、およびグランドの経路で流れる。
消去されている、即ちFGへ電子が注入されて該FGは
負電位になり、閥値が上っているトランジスタQ,.は
ノーマリオフ型になっており、上記経路に電流は流れな
い。これにより記憶情報“1’’、“0’’の読取りが
行なわれる。議取り時のCG電位は零電位の代り‘こ書
込み、消去各状態でのセルの各関値に対して適当に定め
た正電圧としてもよい。なお下の表1は、選択セル、X
方向のみ選択のセル、Y方向のみ選択のセル、非選択の
セルについて、読み出し、書込み、部分消去、チップ全
部の消去の場合のX,Y,Y′のそれぞれのレベルを示
す表である。
表1
なお、VRG,VRDは所定の読出しレベルの電圧、V
Pは通常の電源Vccより高い正電圧である。
Pは通常の電源Vccより高い正電圧である。
この第2図のメモリセルは製作も容易である。
即ちコラム線Yに至る拡散領域DFの周囲は厚い酸化膜
のフィールド領域とし、領域DF上には厚い及び薄い酸
化膜を介してロー線X,FGおよびCGを形成し、これ
らを介して不純物をイオン注入して拡散領域DFつまり
ソースおよびドレィン領域とチャネル部を形成する(Q
,2のFG下部には予め不純物を拡散し書込み消去拡散
領域WEDを形成しておく)が、このときDF‘こ対す
るX,CG,FGの位置が上下左右(図面で)に若干ず
れてもトランジスタサイズに変化はなく、予定のフロー
ティングゲートFG−ドレィン容量等の各容量およびチ
ャネル長などを持つトランジスタが得られる。第3図は
本発明のメモリセルをマトリクス状に配列してメモリと
したその一部則ちi、i行とm、n列の交叉部分を示す
。
のフィールド領域とし、領域DF上には厚い及び薄い酸
化膜を介してロー線X,FGおよびCGを形成し、これ
らを介して不純物をイオン注入して拡散領域DFつまり
ソースおよびドレィン領域とチャネル部を形成する(Q
,2のFG下部には予め不純物を拡散し書込み消去拡散
領域WEDを形成しておく)が、このときDF‘こ対す
るX,CG,FGの位置が上下左右(図面で)に若干ず
れてもトランジスタサイズに変化はなく、予定のフロー
ティングゲートFG−ドレィン容量等の各容量およびチ
ャネル長などを持つトランジスタが得られる。第3図は
本発明のメモリセルをマトリクス状に配列してメモリと
したその一部則ちi、i行とm、n列の交叉部分を示す
。
動作等は前述の通りである。以上説明したように本発明
によれば、記憶用トランジスタQ.の書込み消去部を本
体部から分離して小容量化し、かつそのソースはフロー
ティングにし、CG線はコラム線と平行に配置したので
誤消去のない、EEPROMが得られ、また第2図に示
した如き構造をとれば製作も容易である利点がある。
によれば、記憶用トランジスタQ.の書込み消去部を本
体部から分離して小容量化し、かつそのソースはフロー
ティングにし、CG線はコラム線と平行に配置したので
誤消去のない、EEPROMが得られ、また第2図に示
した如き構造をとれば製作も容易である利点がある。
第1図a,bはEEPROMを説明する概略面図および
回路図、第2図a,bは本発明の実施例を示す概略平面
図および回路図、第3図はメモ川こ組立てた状態を示す
回路図である。 図面でSUBは半導体基板、Sはソース領域、Dはドレ
ィン領域、OFは絶縁膜、FGはフローブイングゲート
、CGはコントロールゲート、Q,.は論出し用のトラ
ンジスタ、Q,2は書込み消去部、Q,2,Q22は選
択用のトランジスタ、WEDはQ,2の書込み消去拡散
領域、Xはロー線、Yはコラム線、Y′はCG用配線、
DFは拡散領域である。 第1図第2図 第3図
回路図、第2図a,bは本発明の実施例を示す概略平面
図および回路図、第3図はメモ川こ組立てた状態を示す
回路図である。 図面でSUBは半導体基板、Sはソース領域、Dはドレ
ィン領域、OFは絶縁膜、FGはフローブイングゲート
、CGはコントロールゲート、Q,.は論出し用のトラ
ンジスタ、Q,2は書込み消去部、Q,2,Q22は選
択用のトランジスタ、WEDはQ,2の書込み消去拡散
領域、Xはロー線、Yはコラム線、Y′はCG用配線、
DFは拡散領域である。 第1図第2図 第3図
Claims (1)
- 【特許請求の範囲】 1 半導体基板に形成されたソース、ドレインの間のチ
ヤネル上に厚い絶縁膜を介して取付けられたフローテイ
ングゲートおよび更にその上に絶縁膜を介して取付けら
れたコントロールゲートを持つ読出し用のトランジスタ
と、該半導体基板に形成された基板とは反対導電型の書
込み消去拡散領域上に薄い絶縁膜を介して取付けられそ
して前記フローテイングゲートと接続されたフローテイ
ングゲートおよび更にその上に絶縁膜を介して取付けら
れたコントロールゲートを持つ書込み消去部と、該読出
し用のトランジスタ及び書込み消去部をコラム線へ接続
する選択用のトランジスタを備え、該選択用のトランジ
スタのゲートはロー線へ、また該読出し用のトランジス
タ及び書込み消去部のコントロールゲートはコラム線と
平行に走る配線に接続してなるメモリセルを備えること
を特徴とした不揮発性メモリ。 2 前記各トランジスタのソース、ドレイン及び書込み
消去拡散領域は全体としてコ字型の拡散領域を構成し、
ロー線、フローテイングゲートおよびコントロールゲー
トは該コ字型の拡散領域の対向する2辺を横断するよう
に形成されてなることを特徴とする特許請求の範囲第1
項記載の不揮発性メモリ。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP55166355A JPS6034198B2 (ja) | 1980-11-26 | 1980-11-26 | 不揮発性メモリ |
EP81401837A EP0053075B1 (en) | 1980-11-26 | 1981-11-20 | Nonvolatile memory |
DE8181401837T DE3176713D1 (en) | 1980-11-26 | 1981-11-20 | Nonvolatile memory |
IE2759/81A IE53867B1 (en) | 1980-11-26 | 1981-11-25 | Nonvolatile memory |
US06/324,686 US4402064A (en) | 1980-11-26 | 1981-11-25 | Nonvolatile memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP55166355A JPS6034198B2 (ja) | 1980-11-26 | 1980-11-26 | 不揮発性メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5792488A JPS5792488A (en) | 1982-06-09 |
JPS6034198B2 true JPS6034198B2 (ja) | 1985-08-07 |
Family
ID=15829841
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP55166355A Expired JPS6034198B2 (ja) | 1980-11-26 | 1980-11-26 | 不揮発性メモリ |
Country Status (2)
Country | Link |
---|---|
US (1) | US4402064A (ja) |
JP (1) | JPS6034198B2 (ja) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4558344A (en) * | 1982-01-29 | 1985-12-10 | Seeq Technology, Inc. | Electrically-programmable and electrically-erasable MOS memory device |
US4472791A (en) * | 1982-02-01 | 1984-09-18 | Texas Instruments Incorporated | CMOS Unipolar nonvolatile memory cell |
JPS59155968A (ja) * | 1983-02-25 | 1984-09-05 | Toshiba Corp | 半導体記憶装置 |
US4785199A (en) * | 1983-11-28 | 1988-11-15 | Stanford University | Programmable complementary transistors |
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-
1981
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