DE2918888C2 - MNOS-Speicherzelle und Verfahren zu ihrem Betrieb sowie zu ihrer Herstellung - Google Patents
MNOS-Speicherzelle und Verfahren zu ihrem Betrieb sowie zu ihrer HerstellungInfo
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- 238000000034 method Methods 0.000 title claims description 21
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 230000008569 process Effects 0.000 title description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 18
- 238000009413 insulation Methods 0.000 claims description 15
- 150000004767 nitrides Chemical class 0.000 claims description 15
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 238000005516 engineering process Methods 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- 238000003860 storage Methods 0.000 claims description 6
- 239000011159 matrix material Substances 0.000 claims description 4
- 206010010144 Completed suicide Diseases 0.000 claims description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 2
- 239000011733 molybdenum Substances 0.000 claims description 2
- 239000010936 titanium Substances 0.000 claims description 2
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 2
- 229910052750 molybdenum Inorganic materials 0.000 claims 1
- 239000010410 layer Substances 0.000 description 62
- 229920005591 polysilicon Polymers 0.000 description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 238000000151 deposition Methods 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- 238000012217 deletion Methods 0.000 description 5
- 230000037430 deletion Effects 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000012856 packing Methods 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 101150110946 gatC gene Proteins 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 1
- 238000011017 operating method Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Semiconductor Memories (AREA)
Description
a) Herstellen von strukturierten Fcldoxid-Schichten (12) aus SiOi auf einem Halbleitersubstrat
(1) zur Trennung der aktiven Transistorbcrci- μ ehe nach dem sogenannten LOCOS- oder Isoplanar-Verfahrcn.
bl Ganzflächiges Aufo/.idicrcn einer als Tunnel
oxid (4) wirkenden SiOrSchicht.
c) Herstellen einer strukturierten Siliziumnitridschicht (6) im aktiven Transistorbereich (C) und
auf dem Feldoxid (12).
d) Aufoxidieren einer Gateoxidschicht (5) unter gleichzeitiger Überführung der Siliziumnitrid-Oberfläche
(6) in eine als Sperrschicht wirkende Oxinitridschicht (16).
e) Abscheidung einer ganzflächigen ersten Polysiliziumschicht
und anschließende Strukturierung dieser Polysiliziumschicht zur Bildung der ersten
Gateelektrode (8).
Bildung eines Isolationsoxids (7) über der Speichernitridschichi
(6) und der ersten Polysiliziumschicht.
g) Abscheidung einer ganzflächigen zweiten Polysiliziumschicht und anschließende Strukturierung
dieser Polysiliziumschicht zur Bildung der zweiten Gate-Elektrode (10).
h) Erzeugung der Source- und Drain-Bereiche (2) durch eine ionenimplantation durch die Oxinitrid-/Nitridschicht
(16, 6) und die Gateoxidschicht (5).
i) Abscheidung einer als Zwischenoxid (9) wirkenden Siliziumoxidschicht.
j) Herstellen von Kontaktlöchern zu den Source-Drain-Bereichen
(2) und Hersteller, von übergroßen Kontaktlöchern (17) zu den Gate-Elektroden aus der ersten und zweiten Polysiliziumschicht,
die auf der Oxinitridschicht (16)/Nitrid (6)-Doppelschicht bzw. auf einer Nitrideinzelschicht
(6) über dem Feldoxid (12) liegen.
k) Ganzflächige Metallabscheidung und Strukturierung der Metallschicht (20).
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet,
daß nach dem Verfahrensschritt c ansteile des Verfahrensschrittes d eine SiO? Sperrschicht abgeschieden
wird und anschließen« die Gateoxidschicht
(5) aufoxidiert wird.
8. Verfahren nach Anspruch 6 oder 7. dadurch gekennzeichnet,
daß die Source-Drain-Bereiche (2) vorzugsweise durch Ionenimplantation von As^-
lonen erzeugt werden.
9. Verfahren nach einem der Ansprüche 6 bis 8. dadurch gekennzeichnet, daß die erste und zweite
Poly-Si-Schicht in einer Schichtdicke von 100 bis nm abgeschieden werden.
Die Erfindung betrifft eine MNOS-Speicherzelle mii
einem Halbleiterkörper eines ersten Leitfähigkeitstyps. in welchem ein MNOS-Bauelement einschließlich Source-
und Drain-Zonen eines zweiten, zum ersten entgegengesetzten Leitfähigkeitstyps vorgesehen ist. und mit
einer die Oberfläche des Ha'bleiterkörpers im Bereich zwischen Source- und Drain-Gebiet überdeckender,
mehrschichtiger Gätc-Isolationssehicht. auf der zwei
verschieden anstcuerbare. einander überlagernde und durch eine Isolationsschicht getrennte Gate-Elektroden
angeordnet sind. Die Erfindung betrifft ferner ein Verfahren zu ihrem Betrieb sowie ein Verfahren zu ihrer
Herstellung.
Die Wirkungsweise einer MNOS-Spcichcrzcllc (metal
niiricle-Dxide-semicondu'.'tor) beruht darauf, daß in
:inem MNOS-Feldeffekttransistor der für eine vorgesehene
Gatespannung definierte Leitungszustand bzw. lie Einsatzspannung des Transistors durch räumlich
'estsitzende Ladungen in der Gatc-Doppelisolationsichicht
bleibend verändert wird. Beim Programmieren werden in den adressierten Transistoren durch einen
Spannungsimpuls negative Ladungen an der Grenzflä- :he Nitrid-Oxid bzw. im Nitrid angelagert, die diese
Transistoren permanent sperrend machen. Die Ladungen können durch einen Impuls umgekehrter Polarität
oder andere Löschverfahren wieder abgebaut werden. Ein solches anderes Verfahren ist das »Kurzkanallöschen«,
bei dem an das Source- und Drain-Gebiet ein positiver Spannungsimpuls gelegt wird, während Substrat
und Gate auf Erdpotential liegt
Die Herstellung höchstintegrierter Schaltkreise (very large scale integration-Technologie) erfordert dünne
Gateoxide (kleiner 0,5 μπι). Als Folge dieser Forderung
erniedrigi sich die Lawinendurchbruchspannung am drainseitigen pn-Obergang. Für das Kurzkanallöschen
von Siliziumdioxid/Siliziumnitrid-Doppelisolator-
schicht-Speicherelementen (MNOS-Transistoren) wird
der Löschvorgang (punch-through-Durchbnich) erschwert,
da die Transistoren bereits vor Erreichen der Löschspannung an den pn-Übergängen des Source-Drain-Gebietes
durchbrechen.
Bei den Bauelementen niedrigen Integrationsgrades wird der frühe pn-avalanche-Durchbruch von Kurzkanal-Transistoren
zum Beispiel dadurch vermieden, daß dicke Gateoxidschichten (100 bis 200 nm) verwendet
werden oder, daß tiefdiffundierte Source/Drain-Gebiete (1 bis 1,5 μίτι) erzeugt werden. Eine weitere Möglichkeit
ist durch die sogenannte split-gate-Anordnung gegeben, welche durch ein dickes Gateoxid an der Drainkante
gekennzeichnet ist (siehe I. R. Cricci et al, Techn. Digest IEDM, Washington DC, 1973, Seite 126).
Beim Übergang auf höhere Integrationsgrade (VLSI-Technologie) ist die split-gate-Technologie nicht mehr
realisierbar. Außerdem ist eine weitere Verkürzung der Kanallänge technologisch äußerst schwierig.
Aufgabe Jer Erfindung ist es daher, eine Speicherzelle
mit einem MNOS-Transistor zu schaffen, bei dem der
Durchbruch an den Source- bzw. Drain-Kanten durch eine spezielle Elektrodenanordnung vermieden wird
und das Problem »Kurzkanallöschen« für Strukturen der VLSI-Technologie ermöglicht wird. Weiterhin ist es
Aufgabe der Erfindung, ein Verfahren zum Betrieb sowie zur Herstellung einer Speicherzelle, die diesen Anforderungen
genügt, anzugeben.
Eine Speicherzelle der eingangs genannten Art ist zum Beispiel aus der DE-OS 28 32 388 zu entnehmen.
Diese Speicherzelle wird in Silizium-Gate-Technologie mit selbsijustierendem, überlappendem Polysiliziumkontakt
hergestellt.
Aus der US-PS 41 22 543 ist ein nicht flüchtiges Speicherelement bekannt, welches aus einer Kopplung von
zwei Schottky-Dioden mit einer konventionell funktionierenden MNOS-Speicherzelle, deren Ladungszustand
von der Schaltung der Nebengebiete beeinflußt wird, besteht.
Eine weitere nicht flüchtige Speicheranordnung, bei der sich die beiden Gate-Elektroden eines MNOS-Transistors
überlappen, ist aus der US-PS 41 03 344 bekannt. Durch die Verwendung der zwei verschieden ansteuerbaren
Gate-Elektroden, von denen die eine aus Metall besteht, soll hinsichtlich der Ansteuerung und der Umschaltung
von einem stabilen Zustand in den anderen eine Verbesserung tn-eicht werden. Außerdem soll
durch die Überlappung die Packungsdichte erhöht werden.
Mit diesen Speicherzellenanordnungen ist es jedoch nicht möglich, die der Erfindung zugrundeliegende Auf ■
gäbe zu lösen und die für eine erhöhte Durchbruchspannungsfestigkeit
erforderlichen sehr flachen Source/ Drain-Anschlüsse herzustellen.
Die Aufgabe wird durch eine Speicherzelle der eingangs genannten Art dadurch gelöst, daß beide Gateelektroden
in Doppel-Poly-Siiizium-Gate-Technologie
aufgebaut sind, daß die erste Gate-Elektrode unter nur teilweiser Bedeckung der mehrschichtigen Gate-Isolationsschicht
in der Mitte zwischen Source- und Drainzone auf der mehrschichtigen Gate-Isolationsschicht ausgebildet
ist, daß die zweite Gate-Elektrode die erste Gate-Elektrode vollständig überdeckt und beiderseits
der ersten Gate-Elektrode die übrige Fläche der mehrschichtigen Gate-Isolationsschicht bedeckt, daß die
Ränder der zweiten Gate-Elektrode, bezogen auf die Ebene der Substratoberfläche, senkrecht und selbstjustierend
über den Rändern der Source- und Drain-Zone liegen und sich die Speichernitrid.· iiicht der mehrschichtigen
Gate-Isolationsschicht über ras Gebiet der Kanalzone hinaus teilweise auf die Source- und Drain-Zone
erstreckt. Für die zweifache Gate-Elektrode können anstelle von Polysilizium auch Suizide, insbesondere
Molybdän-, Titan- oder Wolframsilizide, verwendet werden. Vorzugsweise besteht der Halbleiterkörper ans
dotiertem Silizium. Ein Betriebsverfahren für die
jo MNOS-Speicherzelle ist im Patentanspruchs und ein
Herstellungsverfahren für die MNOS-3peicherzelIe ist
im Patentanspruch 6 angegeben.
Die Erfindung beruht auf folgenden Überlegungen: Durch die Teilung der üblichen Gate-Elektrode in zwei
verschieden angesteuerte, einander überlagernde Elektroden wird der ICT (inversion charge transistor)-Effekt,
wie er in R. R. Troutman, H. S. Lee, IEEE Journ. Solid State Circuits, SC 13 (1978), auf Seite 490 eingehend
beschrieben ist, zur Erzeugung eines starken Löschfeldes unter dem Speichergate von MNOL'-Transistoren
ausgenützt.
Weitere Einzelheiten der Erfindung werden anhand von Ausführungsbeispielen und der Fig. 1 bis 10 noch
näher beschrieben. Dabei zeigt die
F i g. 1 den Feldverlauf beim Kurzkanallönchen unter
einer MNOS-Speicherzelle mit Doppe'gate-Elektrode, die
Fig.2 einen Schnitt durch eine 2-Transistor-Speicherzelle
(mit Auslesetransistors rechts), die
F i g. 3 bis 8 den Prozeßverlauf zur Herstellung einer
erfindungsgemäßen Anordnung für einen n-Kanal-Polysilizium-Gate-M
NOS-Speicher-Transistor, die
F i g. 9 das Layout einer MNOS-Speicherzelle und die
Fig. 10 eine schematische Zellenanordnung einer 2 ■ 2-2-Transistor-MNOS-Speichermatrix.
In allen Figuren gelten für gleiche Tei'e gleiche Bezugszeichen.
F i g. 1: Durch die symmetrische Feldverteilung und das flache Einmünden der Äquipotentiallinien 11 unter
bo dem Speichergat- 8 (PoIy-Si-1 -Schicht) wird ein früher
punch-through-Durchbruch erreicht. Das unter dem ICT-Gate 10 (Pöly-Si-2-Schicht) belassene Speichernitrid
6 verstärkt das elektrische Feld über der Inversionsschicht 3, verglichen mit einer üblichen SKVIsolations-
bi schicht. Als weitere Folge der Nitridschicht wird sowohl
der Potentialabfai; ;m Flankenbereich des Poly-Si-2(10)
vermindert als auch der Gate-gesteuerte Lawinendurchbruch an den Source- bzw. Drainkanten (corner
breakdown) zu höheren Spannungen verschoben. Die
Durchbruchswahrscheinlicnkeit verlagert sich vom unerwünschten
Lawinendurchbruch in Richtung des gewollten punch-through-Durchbruchs. Gleichzeitig kann
durch Verkürzung des Speichergates 8 eine Verstärkung des Löscheffekts erreicht werden.
Gemäß einem Ausführungsbeispiel nach der Erfindung werden bei einem n-Kanal-Transistor zum Betrieb
einer Speicherzelle zur Erzeugung eines starken Löschfcldes unter der Speichernitridschicht an das Sourcc-
und Draingebiet gleichzeitig eine Löschspannung in einem Bereich von 10 bis 30 Volt und an die Gate-Elektrode
2 (PoIy-Si 2) eine Spannung größer 0 Volt gelegt. Vorzugsweise liegt diese Gatespannung (Gate 2) in einem
Bereich zwischen 5 bis 20 Volt und die Source/ Drainspannung bei 25 Volt. Das Substrat und die Gate-Elektrode
I liegen auf Erdpotcntial.
In Fig. 1 gelten noch folgende Bezugszeichen: 1 für
den p-dotierten (lOO)-orientierten Siliziumkristallkörper, 2 für die η *-dotierten Source- und Drainzonen, 4
für das Tunneloxid, 5 für das Gateoxid (SiO:), 16 fur die Oxinitridschicht, 7 für das Isolationsoxid und 9 für das
Zwischenoxid.
Wie aus der Fig. 1 zu entnehmen ist. mündet die Inversionszone
3 im Bereich unter dem Speichergate 8 flach ein. Da die Inversionsschicht selbstjustierend zum
Speichergate 8 gebildet wird, kann eine sehr kurze Kanallänge (1 μπι) eingestellt werden, wodurch das Durchbruchsfeld
weiter erhöht wird.
In F i g. 2 gelten für die 2-Transistor-Speicherzellc
(mit Auslesetransistor rechts) analoge Bezugszeichen wie in Fig. I. Mit dem Bezugszeichen 12 ist das zur
Trennung der aktiven Transistorbereiche vorgesehene Feldoxid bezeichnet.
In Fig.3 wird von einem p-dotierten (lOO)-orienticrten
Siliziumsubstrat 1 ausgegangen, welches durch ein Isoplanarverfahren — auch LOCOS (ioeai-oxidation of
silicon)-Verfahren genannt — mit strukturierten SiOrSchichten 12 (sogenanntes Feldoxid) zur Trennung
der aktiven Transistorbereiche versehen ist. Bei diesem Verfahren wird, wie in der Figur nicht näher dargestellt
ist, das p-dotierte Siliziumsubstrat 1 zunächst mit einer 150 nm dicken Siliziumoxidschicht und einer 100 nm dikken
Siliziumnitridschicht versehen. Nach der Sirukturierung wird auf das Siliziumsubstrat eine als Dickoxid
(Feldoxid) wirkende 700 nm dicke SiOrSchicht 12 aufoxidiert.
Im Anschluß daran wird die Siliziumnitridschicht wieder entfernt. In einem weiteren Verfahrensschritt wird dann, wie in F i g. 4 dargestellt ist, ganzflächig
eine 3 nm dicke, als Tunneloxid wirkende SiO2-Schicht 4 abgeschieden. Dann wird die sogenannte
Speichernitridschicht 6 in einer Schichtdicke von ca. 40 nm aufgebracht und mittels Maskentechnik so strukturiert,
daß sie im Bereich des Speichertransistors und an den Orten des später herzustellenden überlappenden
Polysiüzium-Metallkontakts stehenbleibt.
In Fig. 5 wird eine als Gateoxid 5 wirkende 50 nm dicke SiOrSchicht thermisch aufoxidiert, wobei der Bereich
über der Siliziumnitridschicht-Oberrläche in eine ca. 15 nm dicke Oxinitridschicht 16 übergeht. Anstelle
der Oxinitridschicht kann aber auch vor der thermischen Oxidation eine als Sperrschicht wirkende
SiO2-Schicht abgeschieden werden.
Dann erfolgt, wie in F i g. 6 dargestellt ist, die Abscheidung der Polysiliziumschicht 8 (PoIy-Si 1) in einer
Schichtdicke von ca. 500 nm und deren Strukturierung. Der besseren Übersicht wegen werden die beiden
SiOj-Schichten 4 und 5 als eine Schicht 5 dargestellt.
Ansonsten gellen in den Figuren immer die gleichen Bezugs/eichen. Der in F i g. 6 mit der strichpunktierten
Linie C'umrisscne Bereich stellt dabei den Teilbereich des Speichertransistors dar, während die Linie D den
Ί normalen Transistor der Anordnung umschließt.
Nach Abscheidung und Strukturierung des als Spcichcrgaic
wirkenden PoIy-Si 1 (8) und der Bildung des Isolationsoxids 7 in einer Schichtdicke von mehr als
50 nm (bis zu 250 nm) erfolgt die Abscheidung und
in Strukturierung des als ICT-Gate wirkenden PoIy-Si 2,
welches in Fig. 7 mit dem Bezugszeiehen 10 gekennzeichnet
ist.
Zur Erzeugung der Source-Drain-Bereiche erfolgt
nun eine Arsen-Ionenimplantation durch die Oxinitrid/
r> Nitridschicht 16, 6 bzw. des Gateoxids 5 von zum Beispiel
I ■ IOlhAsf cm-2 bei 150keV (angedeutet durch
die Pfeile 18). wodurch die η'-Bereiche 2 entstehen
(F ig. 8).
Nach erfolgter Ausheilung der impiantationsschäden wird das Zwischenoxid 9 in einer Dicke von 70 nm aufgebracht
und zur Erzeugung von Kontaktlöchern in bekannter Weise strukturiert. Die Metallisierung und die
Aufbringung einer Schutzschicht, zum Beispiel in Form von Phosphorglas, geschieht wie bei dem üblichen Doppcl-Silizium-Gate-Prozeß(nichtdargestellt).
Der Polysiliziumbereich 8 für den Polysilizium-Metall-KonUki
über dem Dickoxid 12 liegt nicht, wie üblich, auf ä'em SiOj, sondern auf der Siliziumnitridschicht
6. Eine Unterätzung des Polysiliziums 8 und 10 bei der
jo Kontaktlochätzung, der zu einem Kantenabriß der Melallbahncn
führen kann, tritt nicht mehr auf, da die Nitridschicht 6 als Ätzstop wirkt. Dadurch wird die Möglichkeil
für einen selbstjustierenden, überlappenden Polysilizium-Kontakt
mit übergroßen Kontaktlöchern ge-
J5 schaffen, der den Anschluß der Gate-Elektroden darstclli.
Der Platzbedarf für einen Kontakt wird auf weniger ais die Hälfte der üblichen Küntakifiäche vermindert
und dadurch die Packungsdichte der Zelle wesentlich erhöht. Dies ist ein weiterer Vorteil der erfindungsgemäßen
Anordnung.
F i g. 9 zeigt das Layout einer MNOS-Speicherzelle in
3-Transistor-Anordnung entlang der in Fig. 2 angegebenen Schnittlinie. Einzelheiten, die bereits im Zusammenhang
mil den Fig. 1 bis 8 beschrieben worden sind,
tragen die entsprechenden Bezugszeiehen. Der schraffierte Bereich stellt die Kontaktlöcher 17 dar, der Bereich
20 die Metallisierung und der gestrichelte Bereich 19dieMNOS-Maske.
Fig. 10 zeigt eine schematische Zellenanordnung einer 2-2-2-Transistor-MNOS-Speichermatrix. Dab~i bedeuten S1 und 52 die Source-Anschlüsse, Di, D2 die Drain-Anschlüsse, X 1 und X 2 die Wortleitungen, G1, G 2 die Bitleitungen und C die ICF (inversion charge transistor)-Gateleitung. Wie aus der Symmetrie ersichtlieh ist, kann aus der 2-2-2-Transistor-MNOS-Speichermalrix jede beliebige n-m-Matrix gebildet werden (n. m ganzzahlig).
Fig. 10 zeigt eine schematische Zellenanordnung einer 2-2-2-Transistor-MNOS-Speichermatrix. Dab~i bedeuten S1 und 52 die Source-Anschlüsse, Di, D2 die Drain-Anschlüsse, X 1 und X 2 die Wortleitungen, G1, G 2 die Bitleitungen und C die ICF (inversion charge transistor)-Gateleitung. Wie aus der Symmetrie ersichtlieh ist, kann aus der 2-2-2-Transistor-MNOS-Speichermalrix jede beliebige n-m-Matrix gebildet werden (n. m ganzzahlig).
Hierzu 5 Blatt Zeichnungen
Claims (6)
1. MNOS-Speicherzelle mit einem Halbleiterkörper
eines ersten Leitfähigkeitstyps, in welchem ein MNOS-Bauelement einschließlich Source- und
Drainzonen eines zweiten, zum ersten entgegengesetzten Leitfähigkeitstyps vorgesehen ist, und mit
einer die Oberfläche des Halbleiterkörpers im Bereich zwischen Source- und Drain-Gebiet überdekkenden,
mehrschichtigen Gate-Isolationsschicht, auf der zwei verschieden ansteuerbare, einander überlagernde
und durch eine Isolationsschicht getrennte Gate-Elektroden angeordnet sind, dadurch gekennzeichnet,
daß beide Gate-Elektroden (8, 10) in Doppei-Poly-Silizium-Gate-Technologie
aufgebaut sind,
daß die erste Gate-Elektrode (8) unter nur teilweiser
Bedeckung der mehrschichtigen Gate-Isolationsschicht in der Vt'.tte zwischen Source- und Drainzonc
(2) auf der mehrschichtigen Gate-Isolationsschicht
ausgebildet ist,
daß die zweite Gate-Elektrode (10) die erste Gate-Elektrode (8) vollständig überdeckt und beiderseits
der ersten Gate-Elektrode (8) die übrige Fläche der mehrschichtigen Gate-Isolationsschicht bedeckt,
daß die Ränder der zweiten Gate-Elektrode (10), bezogen auf die Ebene der Subtratoberfläche (1). senkrecht und selbstjustierend über den Rändern der Source- und Drainzone (2) liegen, und daß sich die S'^eichernitridschicht (6) der mehrschichtigen Gate-Isolationsschicht über das Gebiet der Kanalzone hinaus teilweise »uf das Gebiet der Source- und Drainzone (2) erstreckt (F i g. 1,2,9).
daß die Ränder der zweiten Gate-Elektrode (10), bezogen auf die Ebene der Subtratoberfläche (1). senkrecht und selbstjustierend über den Rändern der Source- und Drainzone (2) liegen, und daß sich die S'^eichernitridschicht (6) der mehrschichtigen Gate-Isolationsschicht über das Gebiet der Kanalzone hinaus teilweise »uf das Gebiet der Source- und Drainzone (2) erstreckt (F i g. 1,2,9).
2. MNOS-Speicherzelle nach Anspruch !,dadurch ;is
gekennzeichnet, daß der Halbleiterkörper (1) aus dotiertem Silizium besteht (F i g. 1,2).
3. MNOS-Speicher/.elle nach Anspruch 1 oder 2.
dadurch gekennzeichnet, daß die Gate-Elektroden (8, 10) aus Suiziden, insbesondere aus Molybdän-, «o
Titan- oder Wolframsiliziden, gebildet sind (Fig. 1.
2)
4. Speicherzellen-Anordnung mit MNOS-Speicherzeilen
nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß sie in Matrixform in den
Halbleiterkörper integriert ist (F i g. 10).
5. Verfahren zum Betrieb der MNOS-Speicherzellen
nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet,
daß zur Erzeugung eines starken Löschfeldes unter der Speichernitridschicht (6) an w
das Source- und Drain-Gebiet (2) gleichzeitig eine Löschspannung im Bereich von 10 bis 30 Volt und an
die zweite Gate-Elektrode (10) eine Spannung größer 0 Volt, vorzugsweise in einem Bereich von 5 bis
20VoIt, angelegt wird, wobei die erste Gate-Elektrode
(8) und das Substrat (1) auf Erdpotential liegt (Fig. 1).
6. Verfahren zur Herstellung einer MNOS-Speicherzelle nach einem der Ansprüche 1 bis 4 in Silizium-Technologie,
gekennzeichnet durch folgende t>o Verfahrensschritte:
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE2918888A DE2918888C2 (de) | 1979-05-10 | 1979-05-10 | MNOS-Speicherzelle und Verfahren zu ihrem Betrieb sowie zu ihrer Herstellung |
| US06/146,392 US4330850A (en) | 1979-05-10 | 1980-04-30 | MNOS Memory cell |
| GB8014750A GB2049279B (en) | 1979-05-10 | 1980-05-02 | Mnos-memory cell |
| FR8010289A FR2456368A1 (fr) | 1979-05-10 | 1980-05-08 | Cellule de memoire mnos et procede d'exploitation et de fabrication d'une telle cellule de memoire |
| CA000351670A CA1161959A (en) | 1979-05-10 | 1980-05-09 | Mnos storage cell |
| JP6164580A JPS55151368A (en) | 1979-05-10 | 1980-05-09 | Memory cell* method of driving and manufacturing same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE2918888A DE2918888C2 (de) | 1979-05-10 | 1979-05-10 | MNOS-Speicherzelle und Verfahren zu ihrem Betrieb sowie zu ihrer Herstellung |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE2918888A1 DE2918888A1 (de) | 1980-11-20 |
| DE2918888C2 true DE2918888C2 (de) | 1984-10-18 |
Family
ID=6070425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE2918888A Expired DE2918888C2 (de) | 1979-05-10 | 1979-05-10 | MNOS-Speicherzelle und Verfahren zu ihrem Betrieb sowie zu ihrer Herstellung |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4330850A (de) |
| JP (1) | JPS55151368A (de) |
| CA (1) | CA1161959A (de) |
| DE (1) | DE2918888C2 (de) |
| FR (1) | FR2456368A1 (de) |
| GB (1) | GB2049279B (de) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56116670A (en) * | 1980-02-20 | 1981-09-12 | Hitachi Ltd | Semiconductor integrated circuit device and manufacture thereof |
| JPS577162A (en) * | 1980-06-17 | 1982-01-14 | Toshiba Corp | Nonvolatile semiconductor memory and manufacture therefor |
| US4388704A (en) * | 1980-09-30 | 1983-06-14 | International Business Machines Corporation | Non-volatile RAM cell with enhanced conduction insulators |
| JPS6034198B2 (ja) * | 1980-11-26 | 1985-08-07 | 富士通株式会社 | 不揮発性メモリ |
| EP0061512B1 (de) * | 1981-04-01 | 1985-09-18 | Deutsche ITT Industries GmbH | Integrierte Schaltungsanordnung zum Schreiben, Lesen und Löschen von Speichermatrizen mit Isolierschicht-Feldeffekttransistoren nichtflüchtigen Speicherverhaltens |
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| KR0135247B1 (ko) * | 1994-07-06 | 1998-04-22 | 김주용 | 플래쉬 메모리 셀 및 그 제조 방법 |
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Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3836992A (en) * | 1973-03-16 | 1974-09-17 | Ibm | Electrically erasable floating gate fet memory cell |
| US4225945A (en) * | 1976-01-12 | 1980-09-30 | Texas Instruments Incorporated | Random access MOS memory cell using double level polysilicon |
| US4103344A (en) * | 1976-01-30 | 1978-07-25 | Westinghouse Electric Corp. | Method and apparatus for addressing a non-volatile memory array |
| US4057820A (en) * | 1976-06-29 | 1977-11-08 | Westinghouse Electric Corporation | Dual gate MNOS transistor |
| FR2365859A1 (fr) * | 1976-09-24 | 1978-04-21 | Thomson Csf | Memoire non volatile pour signaux rapides |
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| DE2832388C2 (de) * | 1978-07-24 | 1986-08-14 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren zum Herstellen von MNOS- und MOS-Transistoren in Silizium-Gate-Technologie auf einem Halbleitersubstrat |
-
1979
- 1979-05-10 DE DE2918888A patent/DE2918888C2/de not_active Expired
-
1980
- 1980-04-30 US US06/146,392 patent/US4330850A/en not_active Expired - Lifetime
- 1980-05-02 GB GB8014750A patent/GB2049279B/en not_active Expired
- 1980-05-08 FR FR8010289A patent/FR2456368A1/fr active Granted
- 1980-05-09 JP JP6164580A patent/JPS55151368A/ja active Pending
- 1980-05-09 CA CA000351670A patent/CA1161959A/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| GB2049279B (en) | 1983-08-24 |
| CA1161959A (en) | 1984-02-07 |
| GB2049279A (en) | 1980-12-17 |
| US4330850A (en) | 1982-05-18 |
| JPS55151368A (en) | 1980-11-25 |
| DE2918888A1 (de) | 1980-11-20 |
| FR2456368B1 (de) | 1985-04-19 |
| FR2456368A1 (fr) | 1980-12-05 |
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Legal Events
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