EP1399972A2 - Speicherzelle, speicherzellenanordnung und herstellungsverfahren - Google Patents

Speicherzelle, speicherzellenanordnung und herstellungsverfahren

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Publication number
EP1399972A2
EP1399972A2 EP02742805A EP02742805A EP1399972A2 EP 1399972 A2 EP1399972 A2 EP 1399972A2 EP 02742805 A EP02742805 A EP 02742805A EP 02742805 A EP02742805 A EP 02742805A EP 1399972 A2 EP1399972 A2 EP 1399972A2
Authority
EP
European Patent Office
Prior art keywords
layer
memory cell
electrically conductive
trench
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP02742805A
Other languages
English (en)
French (fr)
Inventor
Herbert Palm
Josef Willer
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1399972A2 publication Critical patent/EP1399972A2/de
Withdrawn legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors

Definitions

  • the invention relates to the field of electrically writable and erasable non-volatile flash memories. It describes a non-volatile memory cell constructed according to the SONOS (Semiconductor Oxide Nitride Oxide Semiconductor) scheme, which can be used in a virtual ground NOR architecture.
  • SONOS semiconductor Oxide Nitride Oxide Semiconductor
  • the smallest non-volatile memory cells are required for the highest integration density in multimedia applications.
  • semiconductor technology enables increasingly larger storage capacities, which will soon open up the gigabit range.
  • other parameters such as B.
  • the thickness of the tunnel oxide can no longer be scaled accordingly.
  • the decrease in channel length associated with the reduction in structure in the case of planar transistors requires an increase in the channel doping in order to avoid the occurrence of a voltage breakdown between the source and drain referred to as punch-through. This leads to an increase in the threshold voltage, which is usually compensated for by a reduction in the thickness of the gate oxide.
  • planar SONOS memory cells (see Boaz Eitan US 5,768,192, US 6,011,725, WO 99/60631) programmable by channel hot electrons and erasable with hot holes require a control dielectric with a thickness equivalent to a gate oxide.
  • this thickness cannot be reduced arbitrarily without the number of executable programming cycles ("endurance" of the memory cell) decreasing in an intolerable manner.
  • a sufficiently large channel length is therefore necessary for the dopant concentration in the channel must not be chosen too high, because otherwise the threshold voltage increases too much.
  • US Pat. No. 6,080,624 to Eiji Kamiya describes a non-volatile semiconductor memory with flash EEPROM memory cells.
  • the gate dielectric, a floating gate electrode provided as a storage medium, an ONO film as the intermediate dielectric, a control gate electrode and a nitride film as the cover layer are applied and structured on a substrate.
  • the source regions and the drain regions are formed by an introduced diffusion.
  • Another nitride layer is applied over the entire surface, and an electrical insulator is inserted into the spaces between the webs of the gate electrodes.
  • the insulating strips formed in this way run in the direction of the word lines, while the bit lines are formed by electrical conductor tracks applied on the upper side.
  • DE 195 45 903 AI describes a read-only memory cell arrangement in which planar MOS transistors are arranged in rows running parallel to one another. Adjacent lines run alternately on the bottom of longitudinal trenches and on webs between adjacent longitudinal trenches. Accordingly, lower source / drain regions are formed on the bottoms of the longitudinal trenches and upper source / drain regions are formed on the upper sides of the webs present between the trenches. Dielectric layers are arranged as gate dielectric on the source / drain regions and are supplemented by spacers made of SiO 2 on the walls of the longitudinal trenches. An ONO layer sequence can be provided as the gate dielectric. The bit lines run transversely and the word lines run parallel to the longitudinal trenches.
  • the object of the present invention is to specify a memory cell for a memory cell arrangement with an extremely small area requirement and an associated production method.
  • the memory cell according to the invention is based on the finding that a further reduction in the dimensions of the memory cells while at the same time keeping the access time for writing and reading sufficiently short is only possible if the bit lines are sufficiently low-resistance.
  • bit lines The purpose of the bit lines is to arrange a separate layer or layer sequence, which is structured in strip form in accordance with the bit lines and is arranged on the doped source / drain regions of memory transistors
  • Source / drain regions is connected and reduces the ohmic resistance of the bit lines. It is entirely generally around a layer or layer sequence which is strip-shaped and comprises at least one layer layer which has a sufficiently low ohmic resistance for the stated purpose, regardless of whether this layer or layer sequence is complete or only in one proportion
  • Layer layer is formed from electrically conductive material.
  • electrically conductive layer such a layer or sequence of layers which is sufficiently electrically conductive at least in one layer is referred to as an electrically conductive layer.
  • At least one material from the group of doped polysilicon, tungsten, tungsten silicide, cobalt, cobalt silicide, titanium and titanium silicide is particularly suitable for this.
  • the metallization can preferably be a siliconized metal layer which is produced by the process known under the name "Salicide” as an abbreviation of self-aligned silicide.
  • a layer sequence of polysilicon and WSi or WN / W applied as metallization and a covering and electrically insulating layer made of a material suitable for a hard mask, for example an oxide or nitride, are applied to the source / Drain areas of the memory transistors available.
  • the metallizations of the bit line structures are structured directly on the substrate and, if necessary, partially over oxide-covered areas.
  • the source / drain regions of the individual memory transistors are covered with a high dose source / drain implantation or by an out-diffusion of dopant from a suitable layer, e.g. B. made of polysilicon.
  • the bit lines which have a particularly low ohmic resistance due to the good conductivity of the metallizations are formed with the strip-shaped metallizations applied to the source / drain regions. Under a metallization there is a metal-containing layer or at least one understand metal-like conductor track.
  • the source / drain regions of the same bit line do not need to be electrically conductively connected to one another in the semiconductor material.
  • the bit lines are preferably designed as buried bit lines with strip-shaped doped regions in the semiconductor material, which are additionally provided with the metallizations.
  • the bit line structures are preferably encapsulated on the upper side facing away from the semiconductor material in nitride layers, which are designed as strips and are used in the production process as an etching mask to produce self-aligned channel regions of the transistors.
  • a memory layer which preferably consists of a layer sequence formed from a boundary layer, a memory layer and a further boundary layer, which is designed in the manner of an ONO layer
  • a layer sequence for producing word lines is deposited and is preferably structured in a strip-like manner by dry etching.
  • the boundary layers are material of a higher energy band gap than the energy band gap of the storage layer, so that the charge carriers that are trapped in the storage layer remain localized there.
  • a nitride is preferably used as the material for the storage layer; an oxide is primarily suitable as the surrounding material.
  • the memory layer in the example of an ONO layer sequence is silicon nitride with an energy band gap of approximately 5 eV; the surrounding boundary layers are silicon oxide with a
  • the storage layer can be another material, the energy band gap of which is smaller than the energy band gap of the boundary layers, the difference of the energy band gaps being as large as possible for good electrical confinement of the charge carriers (confinement).
  • silicon oxide as boundary layers z.
  • Electrical insulation can be created between the channel regions of the transistors of adjacent memory cells by implanting dopant with a variable angle of incidence in order to isolate the transistors from one another, a so-called anti-punch implantation.
  • An alternative embodiment provides for this insulation to be implemented using cutouts which are filled with oxide; this is done in the manner of an STI (shallow trench isolation).
  • the respective memory cell With such a memory cell, it is possible, despite a sufficiently large gate length of the memory transistors, to implement the respective memory cell as a minimally possible crosspoint cell on the scale of the photolithography used.
  • the structure according to the invention allows large cell blocks with minimal control periphery, which results in high cell efficiency.
  • bit line structures arranged specifically via STI structures can also be implemented.
  • FIG. 0 shows a schematic arrangement of the word lines and bit lines in supervision.
  • Figures 1, 2a, 2b, 3, 4a, 4b and 4c show cross sections through intermediate products of the memory cell after various steps of a preferred manufacturing method.
  • Figures 4.1 and 4.11 show the view of Figure 4a for an alternative embodiment.
  • Figures 4.2b and 4.2c show the views of Figures 4b and 4c for an alternative embodiment.
  • FIGS. 3.3a, 3.3b and 3.3c show intermediate products of method steps of an alternative exemplary embodiment instead of FIG. 3.
  • Figures 4.3a to 4.3c correspond to Figures 4a to 4c for another embodiment.
  • Figures 5a and 5b show diagrams for model calculations.
  • FIG. 0 shows an arrangement of word lines WL n _ ! , WL n , WL n + i and bit lines BLi-i, BLi, BLi + i shown in a plan in the diagram.
  • the bit lines are present here as buried bit lines and are drawn with hidden lines as hidden contours.
  • the word lines are attached as preferably metallic conductor tracks on the top of the arrangement.
  • a memory cell of the memory is arranged in a respective crossing position of an intermediate bit line region and a word line. Hence the term crosspoint cell, which is common for the smallest usable memory cell.
  • a memory cell according to the invention is located at such an intersection of a memory cell arrangement.
  • the memory cell to be read out or programmed is addressed via the bit lines and word lines in a manner known per se.
  • the entirety of the memory cells with the connections shown by bit lines and word lines form a memory in virtual ground NOR architecture.
  • the memory cell according to the invention can also be used in other memory architectures.
  • the structure of the memory cell in the memory cell arrangement of the memory is described below using preferred manufacturing methods.
  • a first intermediate product is shown in cross section in FIG. 1 to explain the memory cell structure according to the invention and its arrangement in a memory cell array using a preferred production method. The production is preferably carried out as part of a CMOS process, with which the control electronics are also produced.
  • trenches are etched in a semiconductor body or in a semiconductor layer or semiconductor layer sequence grown on a substrate, which trenches are filled with an oxide as STI (shallow trench isolation). It is customary to first cover the top of the semiconductor material with a so-called pad oxide (scatter oxide) and pad nitride, which is known per se.
  • the STI trench etching is carried out using a suitable photo technique. After introducing the oxide filling, the top is planarized, which, for. B. can be done in a conventional manner by means of CMP (chemical mechanical polishing). The pad nitride is then removed by etching.
  • CMP chemical mechanical polishing
  • p-wells and n-wells, ie doped regions, which extend deep into the semiconductor material and are provided for the control periphery and the memory cells, are preferably used by masked boron implantations and phosphorus implantations with subsequent use of silicon as semiconductor material The implants healed.
  • Figure 1 are in a semiconductor body 1, z. B. a substrate made of silicon, a trained p-well 10 and a z. B. shown with an oxide edge insulation 12 shown in cross section.
  • an oxide layer 13 of suitable thickness is grown, which later serves as an etching stop layer outside the memory cell array.
  • an implantation for example phosphorus
  • an area 11 (n + area) doped with a high n conductivity is formed in an upper portion of the p-well 10 who is here for the later to be supplied source / drain regions is provided.
  • the signs of the doping can also be interchanged (p + area in an n-well).
  • the oxide layer 13, which is not required to form the memory cell is preferably removed by wet chemical means using the same photomask.
  • FIG. 2a shows the cross section shown in FIG. 1 after the application and structuring of a further layer sequence.
  • This layer sequence serves to form the electrically conductive layer 8 of the bit line structures which is structured in the form of a strip.
  • a polysilicon layer 14 of the associated sign of the conductivity type is first used for contacting the source / drain regions, then a metal-containing layer 15, here tungsten silicide (WSi), as the actual low-resistance Bit line and then a material of a hard mask 16 (e.g. an oxide) applied for electrical insulation and structured in the form of a strip.
  • a layer sequence of tungsten nitride and tungsten can be applied.
  • the electrically conductive layer can also have titanium and / or titanium silicide.
  • the strip-like structuring of the electrically conductive layer 8 is preferably carried out by means of a photo technique and anisotropic etching, it being immaterial whether the semiconductor material of the semiconductor body or the semiconductor layer of the implanted region is slightly etched.
  • the strip-shaped portions of the electrically conductive layer 8 are insulated laterally by spacers 17, preferably made of an oxide.
  • FIG. 2b shows the section designated in FIG. 2a.
  • the electrically conductive layer 8 which in this exemplary embodiment consists of a polysilicon layer 14 and a metal-containing layer 15, which can optionally also have multiple layers, is extended laterally beyond the edge insulation 12.
  • the etching to the streak fen-shaped structuring of these layers is limited at the edge of the cell field by the oxide of the edge insulation 12.
  • the bit lines, which end with their buried portion of the edge insulation 12, are extended beyond the edge insulation 12 by the structured portions of the electrically conductive layer and can thus be contacted outside the actual memory cell array.
  • trenches 28 are etched in a self-adjusted manner (for example by means of reactive ion etching, RIE), which are used for the active areas, in particular the individual memory cells , are provided.
  • RIE reactive ion etching
  • the source / drain regions 3, 4 are formed in between.
  • the charge carrier concentration present at a certain gate voltage in a portion 23 of the channel region of the memory transistor provided at the bottom of the trench must be sufficiently high; for a p-well, this is the electron concentration.
  • the implantation in the portion 23 of the channel region provided at the bottom of the trench changes the dopant concentration of the channel region in the middle more than by implantation in the lateral outer areas.
  • a sacrificial layer is preferably first applied (for example sacrificial oxide, typically about 6 nm thick, thermally generated). Then the intended dopant is implanted; in the given example of a p-doped tub arsenic as a dopant with an energy of typically 20 keV, for example, in a dose of 10 12 cm -2 to 10 14 cm "2.
  • the sacrificial layer is removed; in the case of an oxide, this can be done with ver - thinner HF happen.
  • a layer sequence consisting of a lower boundary layer 5, a storage layer 6 and an upper boundary layer 7 is applied over the entire surface.
  • This layer sequence is provided as the actual storage medium and can, as described at the outset, for. B. be a known ONO layer sequence.
  • the lower boundary layer 5 can be, for example, an approximately 2.5 nm to 8 nm thick oxide (bottom oxide, preferably thermally generated), the storage layer 6 an approximately 1 nm to 5 nm thick nitride (preferably by means of LPCVD, low pressure chemical vapor deposition , deposited) and the upper boundary layer 7 also an oxide, about 3 nm to 12 nm thick.
  • the memory layer including the boundary layers can be removed in the area of the periphery.
  • the storage layer can also be removed in the area of the storage on the bottoms of the trenches 28 provided for the gate electrodes and / or between the trenches 28, so that the storage layer between the walls of a respective trench and / or between two trenches adjacent to one another is interrupted.
  • the gate oxide for high-voltage transistors is then grown first and then possibly a thinner gate oxide for low-voltage transistors.
  • the threshold voltages can be adjusted with additional masks and implants.
  • the structure is shown after the deposition of a conductively doped polysilicon layer 18 provided for the gate electrodes 2 as well as a metal-containing layer 19 (here WSi) and a hard mask layer 20 provided for the word line.
  • the polysilicon is deposited with a thickness of typically 80 nm and is preferably doped in situ and is provided for the gate electrodes.
  • the actual word lines are characterized by the low-resistance, metallic or metal-containing material rial of the metal-containing layer 19 is formed. Instead of tungsten silicide, a silicide of another metal or a multi-layer metal-containing layer can be present.
  • the material of the hard mask layer 20 is e.g. B. a compressed oxide.
  • FIG. 4b and 4c show the sectional views shown in FIG. 4a.
  • the layer sequence of the storage layer 6 is located between the boundary layers 5, 7 above the strip-shaped electrically conductive layer 8 provided for the bit lines, which is formed in this example from the polysilicon layer 14 and the metal-containing layer 15 and is insulated therefrom through the hard mask 16.
  • the memory layer 6 runs at the bottom of the trenches provided for the gate electrodes.
  • the applied layer sequence of the polysilicon layer 18, the metal-containing layer 19 and the hard mask layer 20 is structured as a strip, as can be seen in FIGS.
  • spacers 21 are formed in the manner known per se in that a layer consisting of the material of the spacers, preferably an oxide, is applied over the entire surface isotropically and anisotropically etched back in such a way that essentially only the high vertical portions of the spacers 21 on the Flanks of the word lines etched in the form of strips remain.
  • Word lines can instead be left completely or partially filled with the material of the spacers.
  • the gate electrodes of the transistors of the drive periphery can be structured at the same time.
  • the etching of the gate electrodes on the upper boundary layer stops in the region of the memory cell array 7 or the ONO layer sequence.
  • gate reoxidation can be carried out and, if required, an anti-punch implantation 22 can be introduced to isolate adjacent transistors.
  • FIG. 4.1 An alternative embodiment is shown in FIG. 4.1, in which the bit line implantation for forming the buried bit lines is completely or partially replaced by an out-diffusion from the material applied thereon.
  • the implantation for producing the doped region 11, which is provided for the source and drain can also be omitted.
  • the electrically conductive layer 8 is then applied such that at least from a lowermost layer portion, in the example described the doped polysilicon layer 14, a dopant can diffuse into the semiconductor material of the semiconductor body 1 or the semiconductor layer.
  • the source / drain regions 110 shown in FIG. 4.1 with dashed borders are formed.
  • the trough of the memory cell is modified by an implantation in the portion 23 of the channel region of the memory transistor arranged at the bottom of the trench in such a way that the dopant concentration of the channel region is changed more in the middle than in the lateral outer regions. chen. This takes place in a corresponding manner, as has already been described above for FIG. 3.
  • FIG. 4.11 A further exemplary embodiment is shown in FIG. 4.11, in which an implantation of dopant for the sign of the conductivity type of source and drain is introduced before the spacer 17 is produced, in order in this example to predominantly adjoin the layer sequence from the storage layer 6 and the boundary layers 5, 7 in separate portions of source / drain regions 3a,
  • diffusion of dopant from the polysilicon layer 14 to form the doped regions 111 in addition to the source / drain regions can be provided in one of the subsequent tempering steps.
  • the portion 23 of the channel region of the memory transistor arranged at the bottom of the trench is also modified in this exemplary embodiment preferably by an implantation in the manner described above.
  • FIGS. 4.2b and 4.2c show cross sections corresponding to FIGS. 4b and 4c for a further exemplary embodiment, in which there are additional insulation regions in the semiconductor material to delimit the memory cells from one another.
  • the extremely close movement of the channel areas can lead to isolation problems between adjacent memory transistors.
  • the process concept disclosed here can be modified such that adjacent memory cells with STI structures are separated from one another. For this purpose, narrow, deep trenches are etched into the semiconductor material between the word lines in the manner of the trenches provided for shallow trench isolation.
  • FIGS. 4.2b and 4.2c show cross sections of exemplary embodiments with such insulation regions 24, preferably an oxide which, for. B. can be produced by a combination of oxidation of silicon and deposition of Si0 2 can, Figure 4.2b shows an area along a bit line and Figure 4.2c shows an area between two bit lines.
  • the etching of the trenches provided for the gate electrodes stops in this case on the insulation areas 24, so that in the direction transverse to the word lines, the memory layer 6 essentially in the manner shown in FIG. 4.2c at two layer levels and on the flanks the insulation areas 24 is applied. Because the etching of the trenches provided for the gate electrodes on the material of the insulation regions 24 stops, the trenches are formed only in the spaces between the insulation regions 24.
  • Such an isolation region 24, which separates these channel regions from one another, has therefore remained between the channel regions of the memory transistors. This does not result in any modifications to the remaining layer structure and the other structuring compared to the other exemplary embodiments.
  • the strip-like structured electrically conductive layer 8 for reducing the ohmic resistance of the bit lines can also be produced by metallizing the bit lines using a salicide method (soap-aligned silicide). This is explained on the basis of the cross sections of FIGS. 3.3a to 3.3c.
  • FIG. 3.3a shows the cross section that corresponds to FIG. 3.
  • the electrically conductive layer is not applied directly to the region 11 doped for source and drain, but rather only a structuring layer 25 made of a material suitable for a hard mask is initially applied to this doped region 11 applied and structured in stripes.
  • This structuring layer is preferably provided by spacers 26, e.g. B. made of oxide, limited laterally.
  • the memory layer sequence after etching the trenches 28 provided for the gate electrodes in the manner described above, applied across the board.
  • the memory layer sequence can be removed and replaced by at least one gate oxide for the control transistors.
  • the trenches 28 are filled with the material, preferably doped polysilicon, provided for the gate electrode 2.
  • the top of the arrangement is partially removed and planarized, preferably by means of CMP. So that this method step ends as evenly as possible on the material of the structuring layer 25, the structuring layer is preferably formed from nitride.
  • the storage layer 6 and the boundary layers 5, 7 are removed on the upper side of the structuring layer 25. This ensures that the structuring layer is accessible again from above.
  • FIG. 3.3b shows the semiconductor body 1 with the p-well 10 formed therein, the region 11 doped for source and drain and the trenches filled with the material of the gate electrodes 2 between strip-shaped portions of the structuring layer 25 laterally delimited by spacers 26 , The tops 27 of the structuring layer are exposed.
  • the implantation of the doped region 11 can initially be omitted if the source / drain regions are subsequently produced from the material of the electrically conductive layer by diffusion of dopant.
  • a thermal oxidation of the polysilicon of the gate electrodes then preferably takes place, so that the thin oxidized regions 29 are formed on the upper side thereof in accordance with FIG. 3.3c, but the nitride of the structuring layer is only insignificantly oxidized. In this way, later siliconization of the gate electrodes is prevented. It the structuring layer can then be removed, but the spacers 26 remain. If the structuring layer is made of nitride and the spacers are made of oxide, the nitride of the structuring layer can easily be selectively removed from the oxide of the spacers. The semiconductor material is then exposed on the upper side, in this example the doped region 11 in the semiconductor body.
  • the source / drain region it is also possible in this exemplary embodiment to carry out the implantation for source and drain only in one method step after the structuring layer 25 has been removed. Since the application of the boundary layers and the storage layer, especially in the embodiment as an ONO layer sequence, requires a high-temperature process, otherwise diffusions of the already implanted dopant can occur, which is present locally in high concentration after the implantation. However, if the implantation is only carried out after the ONO layer structure has been applied and after the structuring layer has been removed, this temperature-induced diffusion occurs at most to a very small extent.
  • silicon is used as the semiconductor body and the metal is converted into a silicide, here preferably cobalt silicide, by annealing.
  • FIG. 4.3a shows a cross section parallel to the word lines 32 and perpendicular to the bit lines and the strip-shaped portions of the electrically conductive layer 8 on the buried bit lines shown. It can be seen in FIG. 4.3a that first the metal layer 30, which is provided here as an electrically conductive layer 8, is covered with an electrically insulating layer 31, preferably an oxide. A layer sequence for the word lines 32 is then applied to the planar surface. B.
  • the polysilicon layer comprises a polysilicon layer 33, a metal-containing layer 34, in particular made of a metal silicide, and a hard mask layer 35.
  • the polysilicon layer can also be omitted.
  • the metal-containing layer 34 can in particular be tungsten silicide or a double layer made of tungsten nitride and metallic tungsten applied thereon. It is also possible to use only one polysilicon layer 33 as the word line, on which the hard mask layer 35 is applied directly.
  • the last embodiment with polysilicon and hard mask without metal can be advantageous if a salicide process, e.g. B. in the transistors of the control periphery to be used.
  • the positions of the cuts shown in FIGS. 4.3b and 4.3c are designated in FIG. 4.3a.
  • the layer sequence 33, 34, 35 provided for the word lines is structured in the form of a strip and is isolated on the flanks by spacers 36.
  • the ONO layer sequence is removed in this area of the component.
  • the layer sequence of the word lines structured into strips is applied to the material of the gate electrodes 2.
  • the spacers 36 can completely or partially fill up the space between the word lines.
  • the anti-punch implantation 22 previously described with reference to FIG. 4c is also introduced in the example in FIG. 4.3c.
  • the structuring of the gate electrodes 2 along the word lines is preferably carried out together with the structuring of the layer sequence provided for the word lines 32.
  • the further layer structure is produced analogously to the previously described exemplary embodiments.
  • the transistors of the control peripherals are completed in accordance with the CMOS processes known per se.
  • FIG. 5a shows a diagram for a model calculation, in which the lateral dimension in the plane of the drawing in FIGS. 3 and 4.1 is shown on the abscissa and the distance d from the top of the semiconductor body or a specific layer position within the semiconductor body in ⁇ m on the ordinate is worn. Lines of the same dopant concentration for a typical exemplary embodiment are entered in the region of the semiconductor material of the trench bottom.
  • the graphs for the dopant concentrations of arsenic and boron are solid
  • the boron concentration is constant 10 17 cm “3 , ideally constant at 2" 10 17 cm “3 , can also be 3" 10 17 cm “3 ; however, it is somewhat weakened by diffusion of boron atoms into the dielectric of the boundary layer 5 in the region of the abscissa value by approximately 0.3 ⁇ m.
  • a dopant concentration of the arsenic of 5 '10 17 cm “" 3 to 5 "10 18 cm “ 3 set This can be done in particular by an arsenic implantation with a dose of typically about 2 "10 12 cm -2 at one
  • the specified limits for the arsenic concentration are to be multiplied by this factor. It is thus in the portion 23 of the channel region which is located at the portion of the bottom of the trench which projects the most into the semiconductor material or in the middle of a bottom of the trench and 20 nm vertically with respect to the bottom of the trench into the semiconductor material is sufficient to set a dopant concentration, the value of which lies in a range, the limits of which are 5 "10 17 cm “ 3 and 5 "10 18 cm “ 3 , each multiplied by a quotient of a concentration of a dopant which is in this range Basic doping or well doping is introduced into the semiconductor material, measured in cm “3 , and the value 10 17 cm “ 3 are determined. Other possible dopants than those specified are that the conductivity types produced have the appropriate sign.

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Abstract

Auf den Source-/Drain-Bereichen (3, 4) von Speichertransistoren mit in Gräben angeordneten Gate-Elektroden (2) und ONO-Speicherschichtfolge (5, 6, 7) ist eine entsprechend den Bitleitungen streifenförmig strukturierte elektrisch leitende Schicht (8) oder Schichtfolge angeordnet, insbesondere ein Metallsilicid oder eine Polysiliziumschicht (14) mit darauf aufgebrachter metallhaltiger Schicht (15), die den ohmschen Widerstand der vergrabenen Bitleitungen reduziert. Das Metallsilicid ist bevorzugt Kobaltsilicid; die metallhaltige Schicht bevorzugt Wolframsilicid oder WN/W.

Description

Beschreibung
Speicherzelle, Speicherzellenanordnung und Herstellungsverfahren
Die Erfindung betrifft den Bereich der elektrisch beschreib- und löschbaren Non-volatile-Flash-Memories . Sie beschreibt eine nach dem SONOS-Schema (Semiconductor-Oxide-Nitride- Oxide-Semiconductor) aufgebaute nichtflüchtige Speicherzelle, die in einer Virtual-Ground-NOR-Architektur eingesetzt werden kann.
Kleinste nichtflüchtige Speicherzellen werden für höchste Integrationsdichte bei Multimedia-Anwendungen benötigt . Die Weiterentwicklung der Halbleitertechnik ermöglicht zunehmend größere Speicherkapazitäten, die sehr bald den Gigabitbereich erschließen werden. Während jedoch die von der Lithographie bestimmte minimale Strukturgrδße weiterhin abnimmt, können andere Parameter, wie z. B. die Dicke des Tunneloxids nicht mehr entsprechend skaliert werden. Die bei planaren Transistoren mit der Strukturverkleinerung einhergehende Abnahme der Kanallänge erfordert eine Erhöhung der Kanaldotierung, um das Auftreten eines als Punch-through bezeichneten Spannungsdurchbruchs zwischen Source und Drain zu vermeiden. Das führt zu einer Erhöhung der Einsatzspannung, die üblicherweise mit einer Reduktion der Dicke des Gateoxids kompensiert wird.
Durch Channel-hot-Electrons programmierbare, mit Hot-Holes löschbare planare SONOS-Speicherzellen (s. Boaz Eitan US 5,768,192, US 6,011,725, WO 99/60631) erfordern jedoch ein Steuer-Dielektrikum mit einer einem Gate-Oxid gleichwertigen Dicke. Diese Dicke kann aber nicht beliebig vermindert werden, ohne dass die Anzahl der ausführbaren Programmierzyklen ("Endurance" der Speicherzelle) in nicht zu tolerierender Weise abnimmt. Erforderlich ist deshalb eine hinreichend große Kanallänge, damit die Dotierstoffkonzentration im Kanal nicht zu hoch gewählt werden muss, weil sonst die Einsatzspannung zu sehr ansteigt .
In der Veröffentlichung von J. Tanaka et al . : "A Sub-O.l-μm Grooved Gate MOSFET with High Immunity to Short-Channel Ef- fects" in IEDM 93, S. 537 - 540 (1993) ist ein Transistor auf einem p+-Substrat beschrieben, bei dem die Gate-Elektrode in einem Graben zwischen dem n+-Source-Bereich und dem n+-Drain- Bereich angeordnet ist und so ein gekrümmter Kanal-Bereich in dem Substrat ausgebildet ist.
In der Veröffentlichung von K. Nakagawa et al . : "A Flash EEPROM Cell with Self-Aligned Trench Transistor & Isolation Structure" in 2000 IEEE Symposium on VLSI Technology Digest of Technical Papers ist ein Transistor als Speicherzelle mit einer Floating-gate-Elektrode beschrieben, die zwischen dem n+-Source-Bereich und dem n+-Drain-Bereich bis in eine p- Wanne des Substrates reichend angeordnet ist. Zwischen der Floating-gate-Elektrode und der Kontroll-gate-Elektrode be- findet sich eine Dielektrikumschicht aus einer Oxid-Nitrid-
Oxid-Schichtfolge .
In der US 6,080, 624 von Eiji Kamiya ist ein nichtflüchtiger Halbleiterspeicher mit Flash-EEPROM-Speicherzellen beschrie- ben. Auf einem Substrat sind das Gate-Dielektrikum, eine als Speichermedium vorgesehene Floating-Gate-Elektrode, ein ONO- Film als Zwischendielektrikum, eine Kontroll-Gate-Elektrode und ein Nitridfilm als Deckschicht aufgebracht und strukturiert. Die Source-Bereiche und die Drain-Bereiche sind durch eine eingebrachte Diffusion ausgebildet. Eine weitere Nitridschicht ist ganzflächig aufgebracht, und ein elektrischer Isolator ist in die vorhandenen Zwischenräume zwischen den Stegen der Gate-Elektroden eingebracht. Die dadurch gebildeten isolierenden Streifen verlaufen in der Richtung der Wort- leitungen, während die Bitleitungen durch auf der Oberseite aufgebrachte elektrische Leiterbahnen gebildet sind. In der DE 195 45 903 AI ist eine Festwertspeicherzellenanordnung beschrieben, bei der planare MOS-Transistoren in parallel zueinander verlaufenden Zeilen angeordnet sind. Benachbarte Zeilen verlaufen abwechselnd am Boden von Längsgräben und auf zwischen benachbarten Längsgräben vorhandenen Stegen. ,Es sind dementsprechend an den Böden der Längsgräben untere Source-/Drain-Gebiete und an den Oberseiten der zwischen den Gräben vorhandenen Stege obere Source-/Drain-Gebiete ausgebildet. Auf den Source-/Drain-Gebieten sind dielektrische Schichten als Gate-Dielektrikum angeordnet, die an den Wänden der Längsgräben durch Spacer aus Si02 ergänzt werden. Als Gate-Dielektrikum kann eine ONO-Schichtfolge vorgesehen sein. Die Bitleitungen verlaufen quer und die Wortleitungen parallel zu den Längsgräben.
Aufgabe der vorliegenden Erfindung ist es, eine Speicherzelle für eine Speicherzellenanordnung mit extrem geringem Flächenbedarf und ein zugehöriges Herstellungsverfahren anzugeben.
Diese Aufgabe wird mit der Speicherzelle mit den Merkmalen des Anspruches 1, mit der Anordnung aus Speicherzellen mit den Merkmalen des Anspruches 6 bzw. mit dem Verfahren mit den Merkmalen des Anspruches 9 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.
Der erfindungsgemäßen Speicherzelle liegt die Erkenntnis zugrunde, dass eine weitere Verringerung der Abmessungen der Speicherzellen bei gleichzeitig ausreichend niedrig gehaltener Zugriffszeit zum Schreiben und Lesen nur möglich ist, wenn die Bitleitungen ausreichend niederohmig sind. Zu diesem
Zweck sind die Bitleitungen ausgebildet, indem auf dotierten Source-/Drain-Bereichen von Speichertransistoren eine entsprechend den Bitleitungen streifenförmig strukturierte gesonderte Schicht oder Schichtfolge angeordnet ist, die, ins- besondere als Metallisierung, elektrisch leitend mit den
Source-/Drain-Bereichen verbunden ist und den ohmschen Widerstand der Bitleitungen reduziert . Dabei handelt es sich ganz allgemein um eine Schicht oder Schichtfolge, die streifenför- mig ausgebildet ist und mindestens eine Schichtlage umfasst, die für den angegebenen Zweck ausreichend geringen ohmschen Widerstand aufweist, unabhängig davon, ob diese Schicht oder Schichtfolge vollständig oder nur in einer anteiligen
Schichtlage aus elektrisch leitendem Material gebildet ist. In der folgenden Beschreibung und in den Ansprüchen ist eine solche zumindest in einer Schichtlage hinreichend elektrisch leitfähige Schicht oder Schichtfolge jeweils als elektrisch leitende Schicht bezeichnet. Dafür ist insbesondere mindestens ein Material aus der Gruppe von dotiertem Polysilizium, Wolfram, Wolframsilicid, Kobalt, Kobaltsilicid, Titan und Ti- tansilicid geeignet.
Wenn die Source-/Drain-Bereiche in Silizium ausgebildet werden, kann die Metallisierung vorzugsweise eine silizierte Metallschicht sein, die nach dem Verfahren hergestellt wird, das unter der Bezeichnung "Salicide" als Abkürzung von Self- Aligned-Silicide bekannt ist. Bei anderen Ausführungsformen, bevorzugt ebenfalls auf Silizium, ist eine als Metallisierung aufgebrachte Schichtfolge aus Polysilizium und WSi bzw. WN/W sowie eine abdeckende und elektrisch isolierende Schicht aus einem für eine Hartmaske geeigneten Material, zum Beispiel einem Oxid oder Nitrid, auf den Source-/Drain-Bereichen der Speichertransistoren vorhanden. Die Metallisierungen der Bitleitungsstrukturen sind direkt auf dem Substrat und nach Bedarf teilweise über oxidbedeckten Bereichen strukturiert.
Die Source-/Drain-Bereiche der einzelnen Speichertransistoren werden mit einer Source-/Drain-Implantation hoher Dosis oder durch eine Ausdiffusion von Dotierstoff aus einer geeigneten Schicht, z. B. aus Polysilizium, hergestellt. Mit den auf den Source-/Drain-Bereichen aufgebrachten streifenförmigen Metallisierungen sind die Bitleitungen gebildet, die wegen der gu- ten Leitfähigkeit der Metallisierungen einen besonders niedrigen ohmschen Widerstand aufweisen. Unter einer Metallisierung ist hier eine metallhaltige Schicht oder eine zumindest metallartige Eigenschaften aufweisende Leiterbahn zu verstehen. Die Source-/Drain-Bereiche derselben Bitleitung brauchen nicht bereits im Halbleitermaterial elektrisch leitend miteinander verbunden zu sein. Vorzugsweise jedoch sind die Bit- leitungen als vergrabene Bitleitungen mit streifenförmigen dotierten Bereichen im Halbleitermaterial ausgebildet, die zusätzlich mit den Metallisierungen versehen sind.
Die Bitleitungsstrukturen sind auf der von dem Halbleiterma- terial abgewandten Oberseite vorzugsweise in Nitridschichten gekapselt, die als Streifen ausgeführt werden und im Herstellungsverfahren als Ätzmaske zur Erzeugung dazu selbstjustierter Kanalbereiche der Transistoren dienen. Nach dem Aufbringen einer Speicherschicht, die vorzugsweise eine aus einer Begrenzungsschicht, einer Speicherschicht und einer weiteren Begrenzungsschicht gebildeten Schichtfolge besteht, die nach Art einer ONO-Schicht ausgebildet ist, wird eine Schichtfolge zur Herstellung von Wortleitungen abgeschieden und vorzugsweise durch eine Trockenätzung streifenfδrmig strukturiert.
Die Begrenzungsschichten sind Material einer höheren Energiebandlücke als die Energiebandlücke der Speicherschicht, so dass die Ladungsträger, die in der Speicherschicht eingefangen sind, dort lokalisiert bleiben. Als Material für die Speicherschicht kommt vorzugsweise ein Nitrid in Frage; als umgebendes Material ist vorrangig ein Oxid geeignet. Bei einer Speicherzelle im Materialsystem von Silizium ist die Speicherschicht in dem Beispiel einer ONO-Schichtfolge Siliziumnitrid mit einer Energiebandlücke von etwa 5 eV; die um- gebenden Begrenzungsschichten sind Siliziumoxid mit einer
Energiebandlücke von etwa 9 eV. Die Speicherschicht kann ein anderes Material sein, dessen Energiebandlücke kleiner als die Energiebandlücke der Begrenzungsschichten ist, wobei die Differenz der Energiebandlücken für einen guten elektrischen Einschluss der Ladungsträger (confinement) möglichst groß sein soll. In Verbindung mit Siliziumoxid als Begrenzungsschichten kann z. B. Tantaloxid, Hafniumsilicat, Titanoxid (im Fall stöchiometrischer Zusammensetzung Ti02) , Zirkonoxid (im Fall stöchiometrischer Zusammensetzung Zr02) , Aluminiumoxid (im Fall stöchiometrischer Zusammensetzung Al203) oder intrinsisch leitendes (undotiertes) Silizium als Material der Speicherschicht eingesetzt werden.
Zwischen den Kanalbereichen der Transistoren benachbarter Speicherzellen kann durch eine Implantation von Dotierstoff mit variablem Einfallswinkel eine elektrische Isolation er- zeugt werden, um die Transistoren voneinander zu isolieren, eine so genannte Anti-Punch-Implantation. Eine alternative Ausgestaltung sieht vor, diese Isolation durch Aussparungen, die mit Oxid gefüllt sind, zu realisieren; das geschieht nach Art einer STI (shallow trench isolation) .
Mit einer solchen Speicherzelle ist es möglich, trotz ausreichend großer Gatelänge der Speichertransistoren die jeweilige Speicherzelle als eine im Maßstab der eingesetzten Fotolithographie minimal mögliche Crosspoint-Zelle zu realisieren. Die erfindungsgemäße Struktur erlaubt große Zellblöcke mit minimaler Ansteuerperipherie, woraus sich eine hohe Cell-Effi- ciency ergibt. Mit der erfindungsgemäß ausgebildeten Speicherzellenstruktur sind auch speziell über STI -Strukturen angeordnete Bitleitungsstrukturen realisierbar.
Es folgt eine genauere Beschreibung der erfindungsgemäßen Speicherzelle und zugehöriger Herstellungsverfahren anhand der in den beigefügten Figuren dargestellten Beispiele.
Die Figur 0 zeigt eine schematische Anordnung der Wortleitungen und Bitleitungen in Aufsicht.
Die Figuren 1, 2a, 2b, 3, 4a, 4b und 4c zeigen Querschnitte durch Zwischenprodukte der Speicherzelle nach verschiedenen Schritten eines bevorzugten Herstellungsverfahrens. Die Figuren 4.1 und 4.11 zeigen die Ansicht der Figur 4a für je ein alternatives Ausführungsbeispiel.
Die Figuren 4.2b und 4.2c zeigen die Ansichten der Figuren 4b und 4c für ein alternatives Ausführungsbeispiel .
Die Figuren 3.3a, 3.3b und 3.3c zeigen Zwischenprodukte von Verfahrensschritten eines alternativen Ausführungsbeispiels anstelle der Figur 3.
Die Figuren 4.3a bis 4.3c entsprechen den Figuren 4a bis 4c für ein weiteres Ausführungsbeispiel .
Die Figuren 5a und 5b zeigen Diagramme zu Modellrechnungen.
In der Figur 0 ist eine Anordnung aus Wortleitungen WLn_!, WLn, WLn+i und Bitleitungen BLi-i, BLi, BLi+i in einer Aufsicht im Schema dargestellt. Die Bitleitungen sind hier als vergrabene Bitleitungen vorhanden und mit gestrichelten Linien als verdeckte Konturen eingezeichnet. Die Wortleitungen sind als vorzugsweise metallische Leiterbahnen auf der Oberseite der Anordnung angebracht. In einer jeweiligen Kreuzungsposition eines Bitleitungszwischengebiets und einer Wortleitung ist eine Speicherzelle des Speichers angeordnet. Daher rührt die für die kleinste einsetzbare Speicherzelle gebräuchliche Bezeichnung Crosspoint-Zelle . An einer solchen Kreuzungsposition einer Speicherzellenanordnung befindet sich jeweils eine erfindungsgemäße Speicherzelle. Die jeweils auszulesende oder zu programmierende Speicherzelle wird über die Bitleitungen und Wortleitungen in der an sich bekannten Weise adressiert. Die Gesamtheit der Speicherzellen mit den dargestellten Verbindungen durch Bitleitungen und Wortleitungen bilden einen Speicher in Virtual-Ground-NOR-Architektur. Im Prinzip ist die erfindungsgemäße Speicherzelle aber auch in anderen Spei- cherarchitekturen einsetzbar. Der Aufbau der Speicherzelle in der Speicherzellenanordnung des Speichers wird nachfolgend anhand bevorzugter Herstellungsverfahren beschrieben. In der Figur 1 ist zur Erläuterung der erfindungsgemäßen Speicherzellenstruktur und deren Anordnung in einem Speicherzellenfeld anhand eines bevorzugten Herstellungsverfahrens ein erstes Zwischenprodukt in einem Querschnitt dargestellt. Die Herstellung erfolgt vorzugsweise im Rahmen eines CMOS- Prozesses, mit dem auch die Ansteuerelektronik hergestellt wird. Zu diesem Zweck werden in einem Halbleiterkörper oder in einer auf einem Substrat aufgewachsenen Halbleiterschicht oder Halbleiterschichtfolge Gräben geätzt, die mit einem Oxid als STI (shallow trench isolation) aufgefüllt werden. Es ist üblich, die Oberseite des Halbleitermateriales zunächst mit einem an sich bekannten so genannten Pad-Oxid (Streuoxid) und Pad-Nitrid zu bedecken. Die STI-Grabenätzung erfolgt mittels einer geeigneten Fototechnik. Nach dem Einbringen der Oxid- Füllung wird die Oberseite planarisiert , was z. B. in an sich bekannter Weise mittels CMP (chemical mechanical polishing) geschehen kann. Das Pad-Nitrid wird anschließend durch eine Ätzung entfernt. p-Wannen und n-Wannen, d. h. dotierte Berei- ehe, die tief in das Halbleitermaterial hinein reichen und für die Ansteuerperipherie und die Speicherzellen vorgesehen sind, werden bei Verwendung von Silizium als Halbleitermaterial vorzugsweise durch maskierte Bor-Implantationen und Phosphor-Implantationen mit anschließender Ausheilung der Im- plantate hergestellt. In der Figur 1 sind in einem Halbleiterkörper 1, z. B. einem Substrat aus Silizium, eine ausgebildete p-Wanne 10 und eine z. B. mit einem Oxid hergestellte Randisolation 12 im Querschnitt dargestellt.
Nach dem Entfernen des anfänglich aufgebrachten Pad-Oxids wird eine Oxidschicht 13 geeigneter Dicke aufgewachsen, die später außerhalb des Speicherzellenfeldes als Ätzstoppschicht dient. Bei diesem Ausführungsbeispiel des Herstellungsprozesses wird dann mittels einer geeigneten Fototechnik eine Im- plantation (z. B. Phosphor) eingebracht, mit der ein hoch n- leitend dotierter Bereich 11 (n+-Bereich) in einem oberen Anteil der p-Wanne 10 ausgebildet wird, der für die später her- zustellenden Source-/Drain-Bereiche vorgesehen ist. Die Vorzeichen der Dotierungen können auch vertauscht sein (p+-Be- reich in einer n-Wanne) . Im Bereich des Speicherzellenfeldes wird vorzugsweise mit derselben Fotomaske die Oxidschicht 13, die zur Ausbildung der Speicherzelle nicht erforderlich ist, nasschemisch entfernt .
In der Figur 2a ist der in der Figur 1 dargestellte Querschnitt nach dem Aufbringen und Strukturieren einer weiteren Schichtfolge gezeigt. Diese Schichtfolge dient dazu, die erfindungswesentliche streifenformig strukturierte elektrisch leitende Schicht 8 der Bitleitungsstrukturen auszubilden. Bei dem in der Figur 2a dargestellten Ausführungsbeispiel werden dazu in einer bevorzugten Ausführung zunächst zur Kontaktie- rung der Source-/Drain-Bereiche eine Polysiliziumschicht 14 des zugehörigen Vorzeichens des Leitfähigkeitstyps, danach eine metallhaltige Schicht 15, hier Wolframsilicid (WSi) , als eigentliche niederohmige Bitleitung und anschließend ein Material einer Hartmaske 16 (z. B. ein Oxid) zur elektrischen Isolation aufgebracht und streifenformig strukturiert. Statt des WSi kann eine Schichtfolge aus Wolframnitrid und Wolfram aufgebracht werden. Die elektrisch leitende Schicht kann auch Titan und/oder Titansilicid aufweisen. Die streifenförmige Strukturierung der elektrisch leitenden Schicht 8 geschieht vorzugsweise durch eine Fototechnik und anisotrope Ätzung, wobei es unwesentlich ist, ob das Halbleitermaterial des Halbleiterkörpers oder der Halbleiterschicht des implantierten Bereiches leicht angeätzt wird. Die streifenförmigen Anteile der elektrisch leitenden Schicht 8 werden seitlich durch Spacer 17, vorzugsweise aus einem Oxid, isoliert.
In der Figur 2b ist der in der Figur 2a bezeichnete Schnitt dargestellt. Es ist dort erkennbar, dass die elektrisch leitende Schicht 8, die bei diesem Ausführungsbeispiel aus einer Polysiliziumschicht 14 und einer metallhaltigen Schicht 15, die ggf. auch mehrlagig sein kann, besteht, seitlich über die Randisolation 12 hinaus verlängert ist. Die Ätzung zur strei- fenförmigen Strukturierung dieser Schichten wird am Rand des Zellenfeldes durch das Oxid der Randisolation 12 begrenzt. Die Bitleitungen, die mit ihrem vergrabenen Anteil an der Randisolation 12 enden, werden durch die streifenformig strukturierten Anteile der elektrisch leitenden Schicht über die Randisolation 12 hinaus verlängert und können so außerhalb des eigentlichen Speicherzellenfeldes kontaktiert werden.
Mit den Bitleitungsstrukturen auf der Oberseite und den oxidbedeckten Bereichen als Maske werden, wie in der Figur 3 dargestellt, selbstjustiert Gräben 28 geätzt (z. B. mittels re- active ion etching, RIE) , die für die aktiven Bereiche, insbesondere die einzelnen Speicherzellen, vorgesehen sind. Da- zwischen werden die Source-/Drain-Bereiche 3, 4 ausgebildet. Außerdem ist zu berücksichtigen, dass für eine gute Funktionsweise (Performance) die jeweils bei einer bestimmten Gate- Spannung vorhandene Ladungsträgerkonzentration in einem an dem Boden des Grabens vorgesehenen Anteil 23 des Kanalberei- ches des Speichertransistors ausreichend hoch sein muss; bei einer p-Wanne ist das die Elektronenkonzentration. Bei einer vorteilhaften Ausgestaltung, bei der die Wanne 10 der Speicherzelle eine typische Dotierstoffkonzentration von 1017 cm-3 aufweist, wird deshalb durch eine Implantation in den an dem Boden des Grabens vorgesehenen Anteil 23 des Kanalbereiches die Dotierstoffkonzentration des Kanalbereiches in der Mitte stärker verändert als in den seitlichen äußeren Bereichen. Dazu wird vorzugsweise zunächst eine Opferschicht aufgebracht (z. B. sacrificial oxide, typisch etwa 6 nm dick, thermisch erzeugt) . Dann wird der vorgesehene Dotierstoff implantiert; das ist in dem angegebenen Beispiel einer p-dotierten Wanne Arsen als Dotierstoff mit einer Energie von beispielsweise typisch 20 keV in einer Dosis von 1012 cm-2 bis 1014 cm"2. Die Opferschicht wird entfernt; bei einem Oxid kann das mit ver- dünnter HF geschehen. Es wird ganzflächig eine Schichtfolge aus einer unteren Begrenzungsschicht 5, einer Speicherschicht 6 und einer oberen Begrenzungsschicht 7 aufgebracht. Diese Schichtfolge ist als eigentliches Speichermedium vorgesehen und kann wie eingangs beschrieben z. B. eine an sich bekannte ONO-Schichtfolge sein. Dabei kann die untere Begrenzungsschicht 5 beispielsweise ein etwa 2 , 5 nm bis 8 nm dickes Oxid (bottom oxide, vorzugsweise thermisch erzeugt) sein, die Speicherschicht 6 ein etwa 1 nm bis 5 nm dickes Nitrid (vorzugsweise mittels LPCVD, low pressure chemical vapor deposition, abgeschieden) und die obere Begrenzungsschicht 7 ebenfalls ein Oxid, etwa 3 nm bis 12 nm dick.
Die damit erreichte Struktur ist in der Figur 3 im Quer- schnitt dargestellt. Mit geeigneter Fototechnik wird das
Speicherzellenfeld abgedeckt, so dass im Bereich der Peripherie die Speicherschicht einschließlich der Begrenzungsschichten entfernt werden kann. Die Speicherschicht kann auch im Bereich des Speichers auf den Böden der für die Gate-Elektro- den vorgesehenen Gräben 28 und/oder zwischen den Gräben 28 entfernt werden, so dass die Speicherschicht zwischen den Wänden eines jeweiligen Grabens und/oder zwischen zwei zueinander benachbarten Gräben unterbrochen ist . Für die Ansteuerperipherie wird dann zunächst das Gateoxid für Hochvolttran- sistoren und danach eventuell ein dünneres Gateoxid für Niedervolttransistoren aufgewachsen. Mit weiteren Masken und Implantationen können die Einsatzspannungen .eingestellt werden.
In dem in der Figur 4a dargestellten Querschnitt ist die Struktur nach dem Abscheiden einer für die Gate-Elektroden 2 vorgesehenen leitend dotierten Polysiliziumschicht 18 sowie einer für die Wortleitung vorgesehenen metallhaltigen Schicht 19 (hier WSi) und einer Hartmaskenschicht 20 dargestellt. Das Polysilizium wird in einer Dicke von typisch 80 nm abgeschie- den und vorzugsweise in situ dotiert und ist für die Gate- Elektroden vorgesehen. Die eigentlichen Wortleitungen werden durch das niederohmige, metallische oder metallhaltige Mate- rial der metallhaltigen Schicht 19 gebildet. Statt Wolfram- silicid kann ein Silicid eines anderen Metalles oder eine mehrlagige metallhaltige Schicht vorhanden sein. Das Material der Hartmaskenschicht 20 ist z. B. ein verdichtetes Oxid.
In der Figur 4b und der Figur 4c sind die in der Figur 4a eingezeichneten Schnittansichten dargestellt. In dem Querschnitt der Figur 4b befindet sich die Schichtfolge der Speicherschicht 6 zwischen den Begrenzungsschichten 5, 7 oberhalb der für die Bitleitungen vorgesehenen streifenformigen elektrisch leitenden Schicht 8, die in diesem Beispiel aus der Polysiliziumschicht 14 und der metallhaltigen Schicht 15 gebildet ist, und davon isoliert durch die Hartmaske 16. In der Position des in der Figur 4c erkennbaren Schnittes durch die Gate-Elektroden 2 zwischen zwei streifenformigen Anteilen der elektrisch leitenden Schicht der Bitleitungen verläuft die Speicherschicht 6 am Boden der für die Gate-Elektroden vorgesehenen Gräben. Die aufgebrachte Schichtfolge aus der Polysiliziumschicht 18, der metallhaltigen Schicht 19 und der Hart- maskenschicht 20 wird, wie in den Figuren 4b und 4c zu erkennen ist, streifenformig strukturiert, so dass quer zu den Bitleitungen verlaufende Wortleitungen ausgebildet werden. Die Flanken der Wortleitungen sind durch Spacer 21 isoliert. Die Spacer werden in der an sich bekannten Weise dadurch aus- gebildet, dass eine aus dem Material der Spacer, vorzugsweise einem Oxid, bestehende Schicht isotrop ganzflächig aufgebracht und anisotrop so rückgeätzt wird, dass im Wesentlichen nur die hohen vertikalen Anteile der Spacer 21 an den Flanken der streifenformig geätzten Wortleitungen stehen bleiben. Die Zwischenräume zwischen den Gate-Elektroden unterhalb der
Wortleitungen können statt dessen ganz oder teilweise mit dem Material der Spacer gefüllt gelassen werden.
In diesem Verfahrensschritt können gleichzeitig die Gate- Elektroden der Transistoren der Ansteuerperipherie strukturiert werden. Im Bereich des Speicherzellenfeldes stoppt die Ätzung der Gate-Elektroden auf der oberen Begrenzungsschicht 7 bzw. der ONO-Schichtfolge . Es kann ergänzend eine Gate- Reoxidation erfolgen und je nach Bedarf eine Anti-Punch- Implantation 22 zur Isolation benachbarter Transistoren eingebracht werden.
Weitere übliche und an sich bekannte Verfahrensschritte zur Herstellung der Transistoren können gleichermaßen vorgesehen werden, wie z. B. LDD-Implantationen (lightly doped drain) und HDD-Implantationen oder eine Abscheidung einer Passivie- rung aus Nitrid und einer Planarisierung mittels BPSG (Bor- phosphorsilicatglas) und CMP . Weitere Schritte zur Vervollständigung bestehen in der Herstellung und Füllung von Kon- taktlδchern (via holes) sowie der Herstellung von Metallisierungen und Passivierungen. Diese Herstellungsschritte sind von der Herstellung von Speicherbauelementen an sich bekannt.
In der Figur 4.1 ist eine alternative Ausgestaltung dargestellt, bei der die Bitleitungsimplantation zur Ausbildung der vergrabenen Bitleitungen ganz oder teilweise durch eine Ausdiffusion aus dem darauf aufgebrachten Material ersetzt ist. Das bedeutet, dass bei dieser Art der Herstellung die Implantation zur Herstellung des dotierten Bereiches 11, der für Source und Drain vorgesehen ist, auch weggelassen werden kann. Es wird dann die elektrisch leitende Schicht 8 so auf- gebracht, dass zumindest aus einem untersten Schichtanteil, in dem beschriebenen Beispiel der dotierten Polysiliziumschicht 14, ein Dotierstoff in das Halbleitermaterial des Halbleiterkörpers 1 oder der Halbleiterschicht ausdiffundieren kann. Dadurch werden die in der Figur 4.1 mit gestrichel- ten Berandungen eingezeichneten Source-/Drain-Bereiche 110 ausgebildet. Außerdem wird bei einer bevorzugten Ausgestaltung die Wanne der Speicherzelle durch eine Implantation in den an dem Boden des Grabens angeordneten Anteil 23 des Kanalbereiches des Speichertransistors so modifiziert, dass die Dotierstoffkonzentration des Kanalbereiches in der Mitte stärker verändert ist als in den seitlichen äußeren Berei- chen. Das geschieht in entsprechender Weise, wie es bereits oben zur Figur 3 beschrieben wurde.
In der Figur 4.11 ist ein weiteres Ausführungsbeispiel ge- zeigt, bei dem vor der Herstellung der Spacer 17 eine Implantation von Dotierstoff für das Vorzeichen des Leitfähigkeitstyps von Source und Drain eingebracht wird, um die in diesem Beispiel vorwiegend angrenzend an die Schichtfolge aus der Speicherschicht 6 und den Begrenzungsschichten 5, 7 in ge- trennten Anteilen ausgebildeten Source-/Drain-Bereiche 3a,
3b, 4a, 4b herzustellen. Auch hier kann eine Ausdiffusion von Dotierstoff aus der Polysiliziumschicht 14 zur Ausbildung der dotierten Bereiche 111 in Ergänzung der Source-/Drain-Berei- che in einem der nachfolgenden Temperschritte vorgesehen sein. Der an dem Boden des Grabens angeordnete Anteil 23 des Kanalbereiches des Speichertransistors ist auch bei diesem Ausführungsbeispiel vorzugsweise durch eine Implantation in der oben beschriebenen Weise modifiziert.
In den Figuren 4.2b und 4.2c sind Querschnitte entsprechend den Figuren 4b und 4c für ein weiteres Ausführungsbeispiel dargestellt, bei dem zusätzliche Isolationsbereiche im Halbleitermaterial zur Abgrenzung der Speicherzellen voneinander vorhanden sind. Das äußerst enge Aneinanderrücken der Kanal- gebiete kann nämlich zu Isolationsproblemen zwischen benachbarten Speichertransistoren führen. Das hier offenbarte Prozesskonzept kann so modifiziert werden, dass benachbarte Speicherzellen mit STI-Strukturen voneinander getrennt werden. Zu diesem Zweck werden zwischen den Wortleitungen schma- le, tiefe Gräben nach Art der für eine Shallow-Trench-Isolation vorgesehenen Gräben in das Halbleitermaterial hinein ausgeätzt .
Die Figuren 4.2b und 4.2c zeigen Querschnitte von Ausfüh- rungsbeispielen mit solchen Isolationsbereichen 24, vorzugsweise einem Oxid, das z. B. durch eine Kombination von Oxida- tion von Silizium und Abscheidung von Si02 hergestellt werden kann, wobei die Figur 4.2b einen Bereich längs einer Bitleitung und die Figur 4.2c einen Bereich zwischen zwei Bitleitungen wiedergibt. Das Ausätzen der für die Gate-Elektroden vorgesehenen Gräben stoppt in diesem Fall auf den Isolations- bereichen 24, so dass in Richtung quer zu den Wortleitungen die Speicherschicht 6 in der in der Figur 4.2c dargestellten Weise im Wesentlichen auf zwei Schichtniveaus sowie an den Flanken der Isolationsbereiche 24 aufgebracht wird. Dadurch, dass die Ätzung der für die Gate-Elektroden vorgesehenen Grä- ben auf dem Material der Isolationsbereiche 24 stoppt, werden die Gräben nur in den Zwischenräumen zwischen den Isolationsbereichen 24 ausgebildet. Zwischen den Kanalbereichen der Speichertransistoren ist daher jeweils ein solcher Isolationsbereich 24 stehen geblieben, der diese Kanalbereiche von- einander trennt. Modifikationen des übrigen Schichtaufbaus und der übrigen Strukturierung gegenüber den anderen Ausführungsbeispielen ergeben sich dadurch nicht.
Die streifenförmig strukturierte elektrisch leitende Schicht 8 zur Reduktion des ohmschen Widerstandes der Bitleitungen kann auch durch eine Metallisierung der Bitleitungen mittels eines Salicide-Verfahrens (seif-aligned silicide) hergestellt werden. Das wird anhand der Querschnitte der Figuren 3.3a bis 3.3c erläutert. In der Figur 3.3a ist der Querschnitt darge- stellt, der der Figur 3 entspricht. Im Unterschied zu dem Ausführungsbeispiel gemäß der Figur 3 wird aber die elektrisch leitende Schicht nicht direkt auf dem für Source und Drain dotierten Bereich 11 aufgebracht, sondern es wird auf diesem dotierten Bereich 11 zunächst nur eine Strukturie- rungsschicht 25 aus einem für eine Hartmaske geeigneten Material aufgebracht und streifenförmig strukturiert. Vorzugsweise wird diese Strukturierungsschicht durch Spacer 26, z. B. aus Oxid, seitlich begrenzt. Die für die Speicherung vorgesehene Schichtfolge aus Begrenzungsschichten 5, 7 und einer da- zwischen angeordneten Speicherschicht 6, z. B. eine ONO-
Schichtfolge, wird nach dem Ätzen der für die Gate-Elektroden vorgesehenen Gräben 28 in der zuvor beschriebenen Weise ganz- flächig aufgebracht . Im Bereich der für die Ansteuerung vorgesehenen Transistoren in der Peripherie des Speicherzellenfeldes kann die Speicherschichtfolge entfernt und durch mindestens ein Gateoxid für die Ansteuertransistoren ersetzt werden.
Die Gr ben 28 werden, wie die Figur 3.3b zeigt, mit dem für die Gate-Elektrode 2 vorgesehenen Material, vorzugsweise dotiertem Polysilizium gefüllt. Danach erfolgt ein Verfahrens- schritt, in dem vorzugsweise mittels CMP die Oberseite der Anordnung teilweise abgetragen und planarisiert wird. Damit dieser Verfahrensschritt möglichst gleichmäßig auf dem Material der Strukturierungsschicht 25 endet, wird die Struktu- rierungsschicht vorzugsweise aus Nitrid ausgebildet. Die Speicherschicht 6 und die Begrenzungsschichten 5, 7 werden auf der Oberseite der Strukturierungsschicht 25 entfernt. Dadurch wird erreicht, dass die Strukturierungsschicht wieder von oben zugänglich ist.
In der Figur 3.3b sind der Halbleiterkörper 1 mit der darin ausgebildeten p-Wanne 10, dem für Source und Drain dotierten Bereich 11 und den mit dem Material der Gate-Elektroden 2 gefüllten Gräben zwischen streifenformigen Anteilen der seitlich durch Spacer 26 begrenzten Strukturierungsschicht 25 dargestellt. Die Oberseiten 27 der Strukturierungsschicht sind freigelegt . Auch hier kann die Implantation des dotierten Bereiches 11 zunächst weggelassen werden, wenn nachträglich durch eine Ausdiffusion von Dotierstoff aus dem Material der elektrisch leitenden Schicht die Source-/Drain-Bereiche hergestellt werden.
Es erfolgt dann vorzugsweise eine thermische Oxidation des Polysiliziums der Gate-Elektroden, so dass die dünnen oxi- dierten Bereiche 29 entsprechend der Figur 3.3c auf dessen Oberseite entstehen, jedoch das Nitrid der Strukturierungsschicht nur unwesentlich oxidiert wird. Auf diese Weise wird eine spätere Silizierung der Gate-Elektroden verhindert. Es kann dann die Strukturierungsschicht entfernt werden, wobei allerdings die Spacer 26 stehen bleiben. Wenn die Strukturierungsschicht aus Nitrid und die Spacer aus Oxid ausgebildet worden sind, lässt sich das Nitrid der Strukturierungsschicht problemlos selektiv gegenüber dem Oxid der Spacer entfernen. Danach liegt das Halbleitermaterial oberseitig frei, in diesem Beispiel der dotierte Bereich 11 in dem Halbleiterkörper.
Als dritte Variante zur Herstellung der Source-/Drain-Berei- ehe ist es in diesem Ausführungsbeispiel auch möglich, die Implantation für Source und Drain erst in einem Verfahrens- schritt nach dem Entfernen der Strukturierungsschicht 25 vorzunehmen. Da das Aufbringen der Begrenzungsschichten und der Speicherschicht, insbesondere in der Ausführungsform als ONO- Schichtfolge, einen Hochtemperaturprozess erforderlich macht, können andernfalls noch Diffusionen des bereits implantierten Dotierstoffes auftreten, der nach der Implantation lokal in hoher Konzentration vorhanden ist. Wenn die Implantation aber erst nach dem Aufbringen der ONO-SchichtStruktur und nach dem Entfernen der Strukturierungsschicht vorgenommen wird, tritt diese temperaturbedingte Diffusion allenfalls in sehr geringem Umfang auf .
An die Stelle der streifenformigen Anteile der Strukturie- rungsschicht wird dann eine Metallschicht 30, beispielsweise Kobalt, als elektrisch leitende Schicht 8 aufgebracht. In einer bevorzugten Ausführungsform wird Silizium als Halbleiterkörper verwendet und das Metall durch Tempern in ein Silicid, hier bevorzugt Kobaltsilicid, umgewandelt.
Die weiteren Schritte des Herstellungsverfahrens dieses Ausführungsbeispiels werden anhand der Figuren 4.3a bis 4.3c beschrieben, die den Figuren 4a bis 4c des zuvor beschriebenen Ausführungsbeispiels entsprechen. In der Figur 4.3a ist ein Querschnitt parallel zu den Wortleitungen 32 und senkrecht zu den Bitleitungen und den streifenformigen Anteilen der elektrisch leitenden Schicht 8 auf den vergrabenen Bitleitungen dargestellt. Es ist in dieser Figur 4.3a erkennbar, dass zunächst die Metallschicht 30, die hier als elektrisch leitende Schicht 8 vorgesehen ist, mit einer elektrisch isolierenden Schicht 31, vorzugsweise einem Oxid, bedeckt wird. Auf die planare Oberfläche wird dann eine Schichtfolge für die Wort- leitungen 32 aufgebracht, die typisch z. B. eine Polysiliziumschicht 33, eine metallhaltige Schicht 34, insbesondere aus einem Metallsilicid, und eine Hartmaskenschicht 35 umfasst. Die Polysiliziumschicht kann auch weggelassen sein. Die me- tallhaltige Schicht 34 kann insbesondere Wolframsilicid oder eine DoppelSchicht aus Wolframnitrid und darauf aufgebrachtem metallischem Wolfram sein. Ebenso ist es möglich, als Wortleitung nur eine Polysiliziumschicht 33 zu verwenden, auf der unmittelbar die Hartmaskenschicht 35 aufgebracht ist. Die letzte Ausführungsform mit Polysilizium und Hartmaske ohne Metall kann von Vorteil sein, wenn wiederholt ein Salicide- Verfahren, z. B. bei den Transistoren der Ansteuerperipherie, zur Anwendung gelangen soll. In der Figur 4.3a sind die Positionen der in den Figuren 4.3b und 4.3c dargestellten Schnit- te bezeichnet.
In der Figur 4.3c ist erkennbar, dass die für die Wortleitungen vorgesehene Schichtfolge 33, 34, 35 streifenförmig strukturiert ist und an den Flanken durch Spacer 36 isoliert ist. Die ONO-Schichtfolge ist in diesem Bereich des Bauelementes entfernt. Außerdem ist erkennbar, wie die zu Streifen strukturierte Schichtfolge der Wortleitungen auf dem Material der Gate-Elektroden 2 aufgebracht ist. Die Spacer 36 können auch bei diesem Ausführungsbeispiel den Zwischenraum zwischen den Wortleitungen ganz oder teilweise auffüllen. Die bereits zuvor anhand der Figur 4c beschriebene Anti-Punch-Implantation 22 ist auch in dem Beispiel der Figur 4.3c eingebracht. Die Strukturierung der Gate-Elektroden 2 längs der Wortleitungen erfolgt vorzugsweise zusammen mit der Strukturierung der für die Wortleitungen 32 vorgesehenen Schichtfolge . Der weitere Schichtaufbau wird analog zu den zuvor beschriebenen Ausführungsbeispielen hergestellt. Die Transistoren der Ansteuerpe- ripherie werden entsprechend den an sich bekannten CMOS-Pro- zessen fertiggestellt.
In den bevorzugten Ausführungsbeispielen ist wie oben angege- ben eine bestimmte Dotierstoffkonzentration, insbesondere durch eine Implantation, im Boden des Grabens eingestellt. In der Figur 5a ist ein Diagramm zu einer Modellrechnung dargestellt, in dem auf der Abszisse die laterale Abmessung in der Zeichenebene der Figur 3 bzw. 4.1 und auf der Ordinate der Abstand d von der Oberseite des Halbleiterkorpers oder einer bestimmten Schichtlage innerhalb des Halbleiterkorpers in μm abgetragen ist. Es sind im Bereich des Halbleitermaterials des Grabenbodens Linien gleicher Dotierstoffkonzentration für ein typisches Ausführungsbeispiel eingetragen.
In der zugehörigen Figur 5b ist auf der Abszisse der jeweilige Ordinatenwert d/μm aus Figur 5a übertragen. Auf der Ordinate ist die Dotierstoffkonzentration D in cm"3 (Anzahl Dotierstoffatome pro Kubikzentimeter) aufgetragen. Die senk- rechten gestrichelten Linien markieren die Grenzen zwischen den Begrenzungsschichten 5, 7 und der Speicherschicht 6. Die Graphen für die Dotierstoffkonzentrationen von Arsen und Bor sind durchgezogen bzw. gestrichelt eingetragen. Die Borkonzentration ist in diesem Beispiel konstant 1017 cm"3, idealer- weise konstant bei 2"1017 cm"3, kann auch 3"1017 cm"3 betragen; sie wird allerdings durch Diffusion von Boratomen in das Dielektrikum der Begrenzungsschicht 5 im Bereich des Abszissenwertes um etwa 0 , 3 μm etwas abgeschwächt. Unterhalb der unteren Begrenzungsschicht 5 wird bei den bevorzugten Ausfüh- rungsbeispielen in einem Bereich unterhalb der tiefsten Stelle des Grabenbodens, der bis 20 nm tief in das Halbleitermaterial hinein reicht, (Abmessung Rx in der Figur 5b) eine Do- tierstoffkonzentration des Arsens von 5'1017 cm""3 bis 5"1018 cm"3 eingestellt. Das kann insbesondere durch eine Arsenimplanta- tion mit einer Dosis von typisch etwa 2"1012 cm-2 bei einer
Energie von 20 keV geschehen (wie bereits oben angegeben unter Verwendung eines anschließend zu entfernenden Streuoxids von etwa 6 nm Dicke) . Der Bereich R der so eingestellten Dotierstoffkonzentrationen ist in der Figur 5b an der Ordinate markiert .
Bei einer um einen bestimmten Faktor höheren Borkonzentration als Grunddotierung des Halbleitermateriales oder als Wannendotierung sind die angegebenen Grenzen für die Arsenkonzentration mit diesem Faktor zu multiplizieren. Es wird so in dem Anteil 23 des Kanalbereiches, der sich an dem am weite- sten in das Halbleitermaterial hineinragend ausgebildeten Anteil des Bodens des Grabens oder in der Mitte eines Bodens des Grabens befindet und 20 nm vertikal bezüglich des Bodens des Grabens in das Halbleitermaterial hinein reicht, eine Dotierstoffkonzentration eingestellt, deren Wert in einem Be- reich liegt, dessen Grenzen durch 5"1017 cm"3 und 5"1018 cm"3, jeweils multipliziert mit einem Quotienten aus einer Konzentration eines Dotierstoffes, der in diesem Bereich als Grunddotierung oder Wannendotierung in das Halbleitermaterial eingebracht ist, gemessen in cm"3, und dem Wert 1017 cm"3, be- stimmt sind. Als Dotierstoffe kommen auch andere als die angegebenen in Frage unter der Maßgabe, dass die damit erzeugten Leitfähigkeitstypen das jeweils passende Vorzeichen besitzen.
Bezugszeichenliste
1 Halbleiterkörper
2 Gate-Elektrode 3, 3a, 3b, 4, 4a, 4b, 110, 111 Source-/Drain-Bereiche
5 Begrenzungsschicht
6 Speicherschicht
7 Begrenzungsschicht
8 elektrisch leitende Schicht 10 p-Wanne
11 dotierter Bereich
12 Randisolation
13 Oxidschicht
14 Polysiliziumschicht 15 metallhaltige Schicht
16 Hartmaske
17 Spacer
18 Polysiliziumschicht
19 metallhaltige Schicht 20 Hartmaskenschicht
21 Spacer
22 Anti-Punch- Implantation
23 Anteil des Kanalbereiches
24 Isolationsbereich 25 Strukturierungsschicht
26 Spacer
27 Oberseite der Strukturierungsschicht
28 Graben
29 dünner oxidierter Bereich 30 Metallschicht
31 elektrisch isolierende Schicht
32 Wortleitung
33 Polysiliziumschicht
34 metallhaltige Schicht 35 Hartmaskenschicht
36 Spacer

Claims

Patentansprüche
1. Speicherzelle mit einem Speichertransistor, mit einer Gate-Elektrode (2) , die an einer Oberseite eines Halbleiterkorpers (1) oder einer Halbleiterschicht angeordnet und von dem Halbleitermaterial durch dielektrisches Material getrennt ist, und mit einem Source-Bereich (3) und einem Drain-Bereich (4) , die in dem Halbleitermaterial ausgebildet sind, wobei die Gate-Elektrode in einem in dem Halbleitermaterial ausgebildeten Graben zwischen dem Source-Bereich (3) und dem Drain-Bereich (4) angeordnet ist, d a d u r c h g e k e n n z e i c h n e t , dass zumindest zwischen dem Source-Bereich (3) und der Gate- Elektrode (2) und zwischen dem Drain-Bereich (4) und der Gate-Elektrode (2) eine Schichtfolge vorhanden ist, die eine Speicherschicht (6) zwischen Begrenzungsschichten (5, 7) um- fasst, und eine jeweils als Anteil einer jeweiligen Bitleitung vorgesehene und streifenförmig strukturierte elektrisch leitende Schicht (8) auf dem Source-Bereich (3) und auf dem Drain- Bereich (4) aufgebracht ist.
2. Speicherzelle nach Anspruch 1, bei der die auf dem Source-Bereich (3) und auf dem Drain-Bereich (4) vorhandene elektrisch leitende Schicht (8) mindestens ein Material aus der Gruppe von dotiertem Polysilizium, Wolfram, Wolframsilicid, Kobalt, Kobaltsilicid, Titan und Titansilicid aufweist.
3. Speicherzelle nach Anspruch 1 oder 2, bei der die Begrenzungsschichten (5, 7) Oxid sind.
4. Speicherzelle nach Anspruch 3, bei der die Speicherschicht (6) ein Material aus der Gruppe von undo- tiertem Silizium, Tantaloxid, Hafniumsilicat , Titanoxid, Zir- konoxid, und Aluminiumoxid ist.
5. Speicherzelle nach einem der Ansprüche 1 bis 4, bei der in einem Anteil (23) eines Kanalbereiches, der sich an einem am weitesten in das Halbleitermaterial hineinragend ausgebildeten Anteil eines Bodens des Grabens oder in der Mitte eines Bodens des Grabens befindet und 20 nm vertikal bezüglich des Bodens des Grabens in das Halbleitermaterial hinein reicht, eine Dotierstoffkonzentration eingestellt ist, deren Wert in einem Bereich liegt, dessen Grenzen durch 5'1017 cm"3 und 5"1018 cm"3, jeweils multipliziert mit einem Quotienten aus einer Konzentration eines Dotierstoffes, der als Grunddotierung oder Wannendotierung in das Halbleitermaterial eingebracht ist, gemessen in cm"3, und dem Wert 1017 cm"3, bestimmt sind.
6. Anordnung aus Speicherzellen nach einem der Ansprüche 1 bis 5, die als Speicher vorgesehen ist, bei der die Gate-Elektroden (2) jeweils mit einer als Wortleitung vorgesehenen metallhaltigen Schicht oder Schichtfolge (19; 33, 34) elektrisch leitend verbunden sind und in der der Source-Bereich (3) und der Drain-Bereich (4) einer Speicherzelle gleichzeitig als Drain-Bereich bzw. als Source- Bereich einer benachbarten Speicherzelle vorgesehen ist.
7. Anordnung nach Anspruch 6, bei der die die Speicherschicht (6) umfassende Schichtfolge auf dem Halbleitermaterial ganzflächig zwischen den Gate-Elektroden (2) und dem Halbleitermaterial und zwischen den Wortleitungen und dem Halbleitermaterial aufgebracht ist .
8. Anordnung nach Anspruch 6, bei der die Speicherschicht (6) zwischen den Wänden eines in dem Halbleitermaterial vorhandenen Grabens, in dem mindestens eine Gate-Elektrode (2) angeordnet ist, und/oder zwischen zwei zueinander benachbarten Gräben unterbrochen ist .
9. Verfahren zur Herstellung einer Speicherzelle bzw. einer Anordnung nach einem der Ansprüche 1 bis 8, bei dem in einem ersten Schritt mindestens eine Lage einer in strei- fenförmigen Anteilen strukturierten elektrisch leitenden
Schicht (8) auf einem Halbleiterkörper (1) oder einer Halbleiterschicht hergestellt wird, wobei vor dem ersten Schritt durch eine Implantation oder nach dem ersten Schritt durch eine Ausdiffusion von Dotierstoff aus einem Material der elektrisch leitenden Schicht (8) dotierte Bereiche (10; 110) für Source und Drain ausgebildet werden, in einem zweiten Schritt zwischen den streifenformigen Anteilen der elektrisch leitenden Schicht ein Graben oder eine Mehrzahl von parallel zueinander verlaufenden Gräben herge- stellt wird bzw. werden, so dass seitlich dazu Bereiche des Halbleitermaterials jeweils für einen Source-Bereich (3) und einen Drain-Bereich (4) stehen bleiben, in einem dritten Schritt ganzflächig übereinander eine Begrenzungsschicht (5) , eine Speicherschicht (6) und eine Be- grenzungsschicht (7) aufgebracht werden und in einem vierten Schritt ein für eine jeweilige Gate-Elektrode (2) vorgesehenes elektrisch leitfähiges Material in den Graben bzw. die Gräben eingebracht und zu mindestens einer als Wortleitung vorgesehenen Leiterbahn strukturiert wird.
10. Verfahren nach Anspruch 9, bei dem in dem ersten Schritt als elektrisch leitende Schicht (8) eine Schichtfolge aus einer Polysiliziumschicht (14) und einer metallhaltigen Schicht (15) aufgebracht wird.
11. Verfahren nach Anspruch 10, bei dem die metallhaltige Schicht (15) mindestens eine Schichtläge aus einem Material aus der Gruppe von WSi, WN und W umfasst.
12. Verfahren zur Herstellung einer Speicherzelle bzw. einer Anordnung nach einem der Ansprüche 1 bis 8, bei dem in einem ersten Schritt mindestens eine Lage einer in strei- fenförmigen Anteilen ausgebildeten Strukturierungsschicht (25) auf einem Halbleiterkörper (1) oder einer Halbleiterschicht hergestellt wird, in einem zweiten Schritt zwischen den streifenformigen Anteilen der Strukturierungsschicht ein Graben (28) oder eine Mehrzahl von parallel zueinander verlaufenden Gräben hergestellt wird bzw. werden, so dass seitlich dazu Bereiche des Halbleitermaterials jeweils für einen Source-Bereich (3) und einen Drain-Bereich (4) stehen bleiben, in einem dritten Schritt ganzflächig übereinander eine Begrenzungsschicht (5) , eine Speicherschicht (6) und eine Begrenzungsschicht (7) aufgebracht werden, in einem vierten Schritt ein für eine jeweilige Gate-Elektro- de (2) vorgesehenes elektrisch leitfähiges Material in den Graben bzw. die Gräben eingebracht wird, in einem fünften Schritt die streifenformigen Anteile der Strukturierungsschicht durch streifenförmige Anteile einer elektrisch leitenden Schicht (8) ersetzt werden, in einem sechsten Schritt mindestens eine als Wortleitung
(32) vorgesehene Leiterbahn in elektrischem Kontakt mit dem in einem Graben eingebrachten elektrisch leitfähigen Material und elektrisch isoliert von den streifenförmigen Anteilen der elektrisch leitenden Schicht aufgebracht wird und vor dem ersten Schritt durch eine Implantation (11) oder nach dem fünften Schritt durch eine Ausdiffusion (110) von Dotierstoff aus einem Material der elektrisch leitenden Schicht dotierte Bereiche für Source und Drain ausgebildet werden.
13. Verfahren nach Anspruch 12, bei dem ein Halbleiterkörper oder eine Halbleiterschicht aus Silizium verwendet wird und in dem fünften Schritt als elektrisch leitende Schicht mindestens eine Lage eines silicierten Metalles ausgebildet wird.
14. Verfahren nach Anspruch 13, bei dem in dem fünften Schritt eine Lage aus Kobaltsilicid ausgebildet wird.
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