TW567612B - Memory cell, memory cell arrangement and fabrication method - Google Patents
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Description
567612 A7
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裝
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内，因而在基板内形成一曲線通道區。 K · Nakagawa等在2000年美國電機與電子工程師學會超大 規模積體電路技術文摘座談會技術文件「具有自行對準溝 渠之電晶體及隔離結構之快閃電可抹除程式化唯讀記憶體 單元」中說明一種具有置於伸入基板p井内n +源極區與n+沒 極區間一浮動閘極電極之記憶體單元。在浮動閘極電極與 控制閘極電極間有一氧化物-氮化物_氧化物層順序之介質層。 在授給Eiji Kamiya之美國第6,080,624號專利中曾說明一 種具有快閃電可抹除程式化唯讀記憶體單元之非依電性半 導體記憶體。將一閘介質、一用為儲存媒體之浮動閘極電 極、一用為中間介質之氧化物-氮化物_氧化物（ΟΝΟ)膜、一 控制閘極電極及一用為覆蓋層之氮化膜施加至基板並加以 圖案化。源極區及汲極區是由引起之擴散而形成。在整個 表面施加另一氮化物層並有一電絕緣體置入閘極電極散熱 片間之空間中。以此方式形成之絕緣條朝著字線方向延伸 ’位元線則是由施加至頂部邊之電導體軌道形成。 DE 195 45 903 A1曾揭露一種唯讀記憶體單元裝置，其中 之平面金氧半導體電晶體安排成相互平行之列。相鄰之列 交互沿著縱向溝渠之基底部及相鄰縱向溝渠間之散熱片上 延伸。如此，下方源極/汲極區形成於縱向溝渠之基底上而 上方源極/汲極區則形成於溝渠間之散熱片上。介質層被安 置在源極/汲極區上做為閘介質，且在縱向溝渠之壁處以含 有一氧化矽之墊片加以補充。可提供一氧化物-氮化物-氧化 物（ΟΝΟ)層順序做為閘介質。位元線橫向延伸至縱向溝渠而 -5- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公袭：) 裝 訂
線 567612 五、發明説明（, 字線則平行於縱向溝渠。 本：明之-個目的是說明一種需有極小表面 憶體單元袭置之記憶體單元及相關之製造方法。 N己 記:體I!之藉利範圍第1項所述特性之 s有申清專利範圍第6項所述特性之 :申:專利範圍第9項所述特性之方法。從 利： 各項中即可看出各種構態。 軌圍之 本發明之記憶體單元是根據下述之發現，即若位元 足夠低之電阻始能進—步減小記憶體單元之尺寸且同、日 保持足夠低之寫、讀存取時間。為此目的，由於按^ _ 線製成條狀之個別層或層順序而形成之位元線以導= U以金屬噴鑛’連接至源極及極區並減小 體電晶體經摻雜源助及極區上位元線之電阻。此—層2 順序通常是設計成條狀且含有至少—㈣於既定目的^ 夠低電阻之層膜’無論此層或層順序是完整形 Π導電材料層膜皆然。在下面之說明及申請專利= 中，至>、延伸於-個層膜中之此一類型導電層或層順 稱為導電層。尤其是選自包括經摻雜之聚矽、^、矽化鎢 二的:夕化始、欽及石夕化欽材料中之至少-種均適用於此 若源極/沒極區是以石夕形成時，金屬噴鑛最好為以稱為 行對準石夕化」方法所製之石夕化金屬層。在其他實例中 好也是在石夕上施加做為金屬噴鑛之含有聚石夕與石夕化 化鶴/鎢以及以適於硬掩膜之材料，諸如氧化物或氮物. 567612
在δ己憶體電晶體之源極/汲極區上製成覆蓋及電絕緣層之層 順序。位元線結構之金屬噴鍍直接製作於基板上，若有必 要時’特別是在被氧化物所蓋之區域上。 個別記憶體電晶體之源極/汲極區是用高劑量源極/汲極植 入或以從一適當之層，例如聚矽層，擴散出之摻雜劑來製 作。施加至源極/汲極區之條狀金屬噴鍍形成位元線，由於 金屬喷錄之良好導電性，位元線有特低之電阻。在本文中 金屬喷鑛一詞係指至少有如同金屬特性之含金屬層或一導 體軌道。相同位元線之源極/汲極區不一定如早期之半導體 材料互相以導電方式連接。但位元線最好設計成在半導體 材料中有條狀摻雜區之埋入位元線且附加提供有金屬噴鍍。 在離半導體材料遠處之頂部邊，位元線結構最好包入設 計為條狀且在製造方法中用做生產與它自行對準電晶體通 道區之蝕刻掩模中。在已經施加上最好含有由一邊界層、 一記憶體層及另一邊界層以氧化物_氮化物_氧化物（〇N〇)層 之方式所形成之圮憶體層後，澱積製造字線之層順序且最 好以乾蝕刻將之製為條狀。 邊界層最好以其能帶隙大於記憶體層能帶隙之材料製成 而使拘陷於記憶體層中之電荷載子仍留在該處。最適於記 憶體層之材料為氮化物；氧化物特別適於週圍材料。若為 使用矽材料糸統之記憶體單元時，在所舉例中之氧化物_氮 化物-氧化物（ΟΝΟ)層順序之記憶體層為具有大約5 eV能帶 隙之氮化矽；週圍邊界層則為具有大約9 eV能帶隙之氧化 矽。忑憶體層可為其能帶隙小於邊界層能帶隙之不同材料 本纸張尺度適财S目家標牟((JNS) A4規格(210X297公爱) 五、發明説明（5 ,若如此時能帶隙之差要足夠大俾保證對電荷載子之良好 約束。與氧化矽組合成邊界層時，記憶體層所用之材料可 為氧化鈕、矽化铪、氧化鈦（若為化學計量成分時為二氧化 鈦）、氧化锆（若為化學計量成分時為二氧化鍅）、氧化鋁（若 為化學計量成分時為三氧化二鋁）或本質導電（末摻雜）之矽。 以各種入射角植入摻雜劑在相鄰記憶體單元電晶體之通 道區間可產生電隔離以便將電晶體互相隔開，這稱為防穿 透植入。提供此一隔離之另一方式是藉以氧化物填起之凹 部產生隔離；此為淺溝渠隔離方式。 此一類型之記憶體單元即使記憶體電晶體之閘極長度夠 長仍可產生在所用光微影術比例尺上儘可能小交叉點之各 記憶體單元。本發明之結構可允許具有最小驅動外圍之大 單元方塊，因而有高單元效率。按照本發明所形成之記憶 體單元結構亦可用來產生特別是置於淺溝渠隔離結構上之 位元線結構。 下面參考附圖所示之舉例對本發明之記憶體單元及相關 製造方法加以更徹底之說明。 圖0為在一計劃圖中字線與位元線之安排。 圖1 , 2a，2b，3，4a，4b及4c所示為在一較佳製造方法各 步驟後記憶體單元中間產品之斷面圖。 圖4.1與4.11為圖4a中所示圖之另一實例。 圖4.2b與4.2c為圖4b與4c所示圖之另一實例。 圖3.3a，3.3b與3.3c為取代圖3之另一實例製造方法步驟之 中間產品圖。 567612
圖4.3 a至4· 3 c相當於圖4a至4c之又一實例。 圖5a與5b為模型計算圖。 圖〇為計劃圖中字線WLn-1, WLn，WLn+i及位元線61^一1 ，BLi，BLi+1之安排。在此情形下之位元線為埋入位元線 形式且以被覆蓋輪廓之虛線表示。字線安排在裝置之頂部 邊上，最好為金屬導電體執道。記憶體之各記憶體單元均 置於一位元線中間區與一字線之交叉點。此為通常用來稱 最小可用圮憶體單元為交叉點單元一詞之來源。在任一情 形下本發明記憶體單元均位於記憶體單元裝置之這種交又 點。被讀或程式化之記憶體單元都是以位元線及字線之已 知方式定位。全部記憶體單元連同透過圖示位元線及字線 之連接形成一虛接地反或（N〇R)結構。但在原則上本發明記 憶體單元亦可用於其他記憶體結構。下面參考較佳製造方 法說明記憶體之記憶體單元裝置中記憶體單元之結構。 圖1所示為用以說明本發明記憶體單元結構及其根據較佳 製U方法之5己憶體單元場中裝置之第一中間產品之斷面圖 。製造最好成為也被用來產生驅動電子之互補金氧半導體 加工之 °卩为。為此目的，於生成在一基板上之半導體主 體或半導體層或半導體層順序中蝕刻出之溝渠並填以氧化 物而做為淺溝渠隔離。通常所知者為先以氧化墊及氮化墊 蓋上半導體材料之頂部邊。當使用矽做為半導體材料時，p 井與η井，亦即深入半導體材料且用於驅動週邊及記憶體單 元之摻雜區，最好以經掩蔽之硼植入離子及磷植入離子製 作且隨後對植入物加以退火。圖丨也示出在一半導體主體1
裝 訂
567612 五、 發明説明（7 例如矽基板中，用氧化物在橫斷面中形成一 p井1〇並 產生一邊緣隔離12。 、除去起初施加之氧化墊後，在記憶體單元場外面生長一 適田厚度且隨後用做姓刻停止層之氧化層13。在此一製造 加工之說明實例中，隨後使用適當之照相技術引入植入（例 如^)，藉此在P井10上段形成摻雜有高度n導電之區域 +區），此區是用為隨後製造之源極/汲極區。摻雜符號亦可 倒換為（在-η井中之ρ+區）。在記憶體單元場區域内最好使 用相同之光掩模以濕化學方法除去形成記憶體單元不需要 之氧化層13·。 圖2a為在進-步層順序之施加與圖形形成後圖卜斤示之斷 面圖。此-層順序是用來形成與本發明有關位元線結構之 條狀導電層8。在圖23所示較佳實例中，為此目的首先施加 相關導電類型符號之聚碎層14，接著為含金屬層Η，此處 為用做實際低電阻位元線之石夕化鶴，隨後為用於電隔離之 一種硬掩模材料16(例如-種氧化物）被施加上以便與源極/ 沒極區接觸且製為條狀。若不用石夕化鎢亦可施加氮化嫣鱼 鶴之層順序。導電層亦可包括欽與/切化鈦。最好用昭相 術及各向異性㈣將導電層8製成條狀；半導體本體或植入 區半導體層之半導趙材料是否要輕微加以钱刻則無關重要 。導電層8之條狀段最好以氧化物所製之墊片17在旁加以隔 離。 圖2b說明圖2a所示之區段。從圖中可看出在本實例中 括一聚石夕層14及—含金屬層15 ’必要時亦可為多層之導電 本纸張尺度適用中國國豕標準(CNS) A4規格(210 X 297公袭) 裝 訂 -10- 567612 五 、發明説明（8 橫向伸過邊緣隔離12。為將這些層製成條狀之㈣是藉 ,緣隔離12之氧化物而以單元場之邊緣為定界。其埋入段 結ί於邊緣隔離12處之位元線藉這些段已製成條狀因而可 二實際圯憶體單兀場外之位元線接觸之導電層區段而伸過 邊緣隔離12，。 以在頂部邊上之位元線結構及氧化物覆蓋區做為掩模， 如圖3所示以自行對準方式_出（例如以反應離子姓刻）-一冓:8知·些溝渠疋為作用區，特別是為個別記憶體單 疋所，供<*在彼等之間形成源極Λ及極區3，4。此外，應考 慮的是為達到良好性能，在置於溝渠底記憶體電晶體通道 ::t二中於一限定閘電壓上所出現之電荷載子濃度必 、"门右為ρ井時，此—濃度為電子濃度。在一有利構態 中’其中記憶體單元之井_1G"em.3之典型摻雜劑濃度， 所以通道區之摻雜劑濃度藉著對置於溝渠底通道區之區段 而在中央較之杈向外部區有大幅度之改變。為 此目的’最好先施加-犧牲層（例如約6咖厚而以熱產生 :犧牲|±氧化物)。然後植入指定之摻雜劑；在所舉p摻雜 之例中，k疋旎量為20 keV，數量為1〇丨2 cm-2s 1〇14 cm-2 之神化物摻雜劑。將犧牲層移除；若為氧化物時可用稀釋 之氟化氫。 一個包括-下方邊界層5、-記憶體層6及一上方邊界層7 序破施加至整個表面。此—層順序是用為實際健存 媒趙且如前言中所述可為一氧化物-氮化物-氧化物㈣〇)層 順序。若如此時，下方邊界層5可為約2 5咖至8咖厚之 567612 A7 B7 五 發明説明（9 氧化物（取好為熱產生之氧化物底），記憶體層6可為約i nm 至5 nm厚之氮化物（最好以低壓化學汔相澱積而成）且上方邊 界層7亦可為約3 11111至12 nm厚之氧化物。 以此一方式達成之結構斷面圖如圖3所示。記憶體單元場 以適當照相技術加以遮蓋而使得週邊區中包括邊界層之記 憶體層可加以移除。在為閘極電極所提供溝渠28基底與/或 溝渠28間記憶體區中之記憶體層亦可加以移除而使各溝渠 壁間與/或兩個相鄰溝渠間之記憶體層中斷。然後在驅動週 邊上首先生成用於高壓電晶體之氧化閘，若適當時再生成 用於低壓電晶體之較薄氧化閘。可用進一步之植入來調整 ^界電壓。 圖4a之斷面圖示出在澱積為閘極電極2提供之導電性摻雜 ♦矽層18及為子線提供之含金屬層丨9(在此情形下為矽化鎢） 以及硬掩模層20後之結構。聚矽澱積之厚度通常為8〇 11爪且 最好就地摻雜並提供於閘極電極。實際字線是以含金屬層 19之低電阻金屬或含金屬之材料形成。若不用石夕化嫣亦可 用不同金屬或多層含金屬層矽化物。硬掩模層2〇之材料為 經壓縮之氧化物。 圖4a所示之斷面圖說明於圖扑與补中。在圖仆所示斷面 圖中，邊界層5，7間記憶體層6之層順序位於為位元線所提 供條狀導電層8之上方且在本例中是由聚石夕層14與含金屬層 15所形成並透過硬掩模16與此隔雜。可從圖扑看出在位元 線導電層兩個條狀段間透過閘極電極2區段之位置中，記惊 體層6延伸於為閘極電極所提供溝渠之底部。從圖朴與牝可 •12· 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公董)
裝 訂
567612 A7 B7 五、發明説明（1〇 看出施加上包括聚梦層18、含金屬層19與硬掩模層2〇之層 順序被製成條狀而形成對位元線橫向延伸之字線。字線之 側面由塾片21隔開。墊片之形成是對整個表面以各向同性 方式施加-含有與墊片相同材料，最好為氧化物之層並 以各向異性方式將之蝕刻回去而使得實質上僅有墊片21高 度垂直之段留在已#刻成條狀之字線側面上。閘極電極間 及字線下方之塾片可完全保留或-部分以塾片之材料填起。 在此一製造方法步驟中，驅動週邊電晶體之閘極電極可 同時形成圖案。在記憶趙單元場區域中，閘極電極之蝕刻 停止於上方邊界層7或ΟΝΟ層順序處。此外亦可進行閘之再 氧化且視需要而引入抗穿透植入來隔離鄰接之電晶體。 亦可提供製造電晶體其他傳統方法之步驟，諸如氣化物 鈍化層之輕度摻雜汲極（LDD)植入與重度摻雜汲極（hdd)植 入或澱積並藉硼磷矽酸玻璃（BpsG)及以化學、機械磨光 (CMP)加以平面化。其他完成之步驟包括通孔製造與填起及 金屬噴塗與鈍化層之製造。這些製造步驟均為製造記憶體 組件已知者。 圖4.1示出另一種組態，其中用於形成埋入字線之字線植 入全部或部分由從已施加於其上材料之擴散來取代。亦即 、這種製1^方式為源極與汲極所提供摻雜區11之製造所用 之植入亦可省去。然後施加導電層8而使摻雜劑至少從底層 段擴散出來，在所述例中摻雜之聚矽層14擴散入半導體本 體1或半導體層之半導體材料中。如此即形成圖41中虛線 邊界所示之源極/沒極區110。此外，在一較佳構態中，記 裝 訂
線 -13·
567612 A7 B7 五、發明説明（11 ) 憶體單元之井藉著植入而將置於溝渠底部記憶體電晶體通 道區之區段23修改成使得通道區摻雜劑濃度在中心較在橫 向外部區域有大幅度之改變。此一做法與上面參考圖3之說 明類似。 圖4· 11所示為又一模範實例，其中在製造墊片17前引入源 極與汲極導電類型符號摻雜劑之植入以便製造在本例中主 要形成於鄰近包括個別區段中之記憶體層6與邊界層5，7層 順序之源極/沒極區3a，3b，4a，4b。在此情形中也可能在 下述熱處理步驟之一中為形成除源極/汲極區外並形成摻雜 區U1提供來自聚矽層14之摻雜劑擴散。在本實例中也是一 樣置於溝渠底部記憶體電晶體通道區之區段23最好以上述 方式藉植入而加以修改。 圖4.2b與4.2c為相當於圖4b與4c斷面圖之另一實例，其中 在半導體材料中有額外之隔離區俾對記憶體單元互相定界 。這是因為通道區安排太接近時會導致鄰接記憶體電晶體 間隔離之問題。本文中所述之加工設計可修改成使用淺溝 渠隔離結構而將相鄰記憶體單元互相隔開。為此目的，以 製造隔離所用提供溝渠之方式將字線間半導體材料蝕刻成 窄而深之溝渠。 圖4.2b與4.2c所示為具有這種隔離區24實例之斷面圖，該 區最好為以矽之氧化及二氧化矽澱積之組合所製之氧化物 。圖4.2b顯示沿著一位元線之區域而圖4仏顯示兩個位元線 間之區域。在此情形下，對為閘極電極所提供溝渠之蝕刻 停止於隔離區24而朝著字線橫向以圖4 2c所示方式且實質θ 五、發明説明（12 ) 在兩個層水平上及隔離區24之側面施加記憶體層6。對為閘 極電極所提供溝渠之餘刻停止於隔離區2 4材料處之事實係 指溝渠僅形成於隔離區24間之空間内。所以在記憶體電晶 體f道區間仍保留該隔離區24將通道區互相隔開。這與其 他實例相較不會造成對其餘層結構及其餘圖案形成之任何 修改。 已製成條狀俾減小位元線電阻之導電層8亦可藉石夕化物（自 行對準石夕化物)方法而以位元線之金屬噴塗製成。這在參考 圖3.3a至3.3c所示之斷面圖中有所說日月。圖33&顯示相當於 圖3所不之斷面。但與圖3所示實例不同者是導電層並未直 接施加至源極與及極摻雜之區域η而是起初僅將適於硬掩 模之材料所製之圖案形成層25施加至此—經摻雜區u，缺 後將此層形成為條狀。此一圖案形成層最好以墊片％，例 如乳化物’橫向加以界定。將提供來用於儲存之邊界層5， :及置於二者間之記憶體層6之層順序，例如氧化物_氮化物_ 氧·物（ΟΝΟ)層順序，在為閘極電極提供之溝渠μ姓刻後以 表面。在為驅動記憶體單元場週邊所 供電日a體Q域内之記憶體層順序可以除去並至少以—個 用於驅動電晶體之氧化閘取代。 如圖3 · 3 b所示，溝渠2 8以用於閘極電極2 :雜…，填起。在接下來之方法步驟;材:置= 部分被磨去並平面化，最好用化學機械磨光法進行。 為保證此-方法步驟結束時圖案形成層25之材料能儘量一 致’圖案形成層最好以氛化物製成。將圖案形成層25頂部 567612 A7
如此使圖案形成層又 邊上之記憶體層6及邊界層5，7移除 可從頂部接達。 圖3.3b顯示其中形成有M1G之半導體本體ι、用於源極盘 沒極之經摻雜HU及在由塾片26橫向界^之圖案形成層Μ 條狀段間以閘極電極2材料填起之溝渠。圖案形成層之^ 邊27被露出。在此情形下，若源極/汲極區是隨後：從導電 層材料摻雜劑之擴散而製成時，亦可省去開始 11之植入。 / 然後最好進行對閘極電極聚矽之熱氧化而如圖33c所示在 其頂部邊形成薄氧化區29，圖案形成層之氮僅氧化；;輕 微之幅度。這可防止閘極電極之後續矽化。於是墊片 保留在原處但仍可移除圖案形成層。S已以氮化物形成圖 案形成層且以氧化物形成墊片時，可視墊片之氧化物而選 擇性地移除圖案形成層之氮化物，此點毫無問題。於是半 導體材料在頂部邊上露出，在本例中係指半導體本體中之 摻雜區11。 在本實例中製造源極/汲極區之第三種變化是亦可僅在圖 案形成層25移除後之方法步驟中進行用於源極與汲極之植 入。因施加邊界層與記憶體層，尤其是在〇N〇層順序實例 中’需要1¾溫處理，已經植入且在局部有高濃度植入之摻 雜劑也可忐會擴散。但若植入僅在施加〇N〇層結構及除去 圖案形成層後進行時，此一因熱所引起擴散之幅度極為有 限0 於是在圖案形成層條狀區段位置處施加一金屬層3〇，例 •16-
567612
如始層，作為導雷層8。在—較佳實例中，使用石夕做為半導 體本體且金屬被熱處理轉換為矽化物，在此情形下最好為 石夕化始。 _ ,兹參考相當於上述圖4&至4。實例之圖43a至4上對本實例 衣&方法之一些其他步驟加以說明。圖4.3a顯示之橫斷面平 行於子線32且垂直於位元線及在埋人位元線上導電層8之條 狀段之橫斷面。可從圖4 3&看出’起初被提供用為導電層8 之金屬層3G被-最好為氧化物之電隔離層31覆蓋'然後典 型上包括例如一聚矽層33、含金屬層34,尤其是含有矽化 金屬者’及一硬掩模層35之用於字線32之層順序被施加至 平，表面$石夕層亦可省去。含金屬層34特別可用石夕化嫣 =氮化鶴與施加有金屬鎢之雙層。亦可在原為聚碎層^之 字線上直接；加硬掩模層35。具有聚石夕與硬掩模而無金屬 之後者實例若為例如驅動週邊之電晶體重複使用碎化物方 法時有其優點’在圖4.3a中顯示出圖4.3咕4上中所示區段 之位置。 從圖4.3c可看出，為子線提供之層順序，34, %是製成 條狀且在側面以墊片36隔開。在裝置此一區中之〇n〇層順 序已被除去1圖中亦可看出製成條狀字線之層順序被施 加至問極電極2材料之方式。在本實例中，塾片啊將字線 間之空間完全或部分填起。參考圖4。所述之防穿透植入22 也被納入圖4.3e所舉之例中。沿著字線閘極電㈤之圖案形 成最好與為字線32所提供層順序之圖案形成—同進行。其 他層結構之產生與上述實例中所述者類似。驅動週邊之電 ____ -17- 本紙張尺度逋財H g家料(CNS) A4^(21qχ 297公&-------- 五、發明説明（15 ) 晶體是按照已知之互補金氧半導體加工產生。 ，ΐ=Π:Β:在溝渠底設定-限定之摻雜劑濃度 ，並中在£13141:〗圖5&所不為與模型計算有關之圖 二中在所示时面之橫向大小❹座 =標出，從半導體本體或半導體本體内—層: 中：Π4雜劑浪度之線顯示於溝渠底之半導體材料區内。 關之圖5:中，來自圖5a之各縱座標值一被標在橫 丄 以Cm為單位之摻雜劑濃度D(每立方公分之摻雜 劑原子數）標在縱座標上。垂直虛線標示出邊界層5,7^ 憶體層6間之邊界。钟與硼之摻雜濃度曲線分別以連續線與 虛線顯不。在本實例中，硼之濃度恒定保持在1〇” cm-3，理 想上是恒定保持在2 . 1〇17 cm-3，或者亦可為3 . 1〇17⑽3 ; 但由於蝴原子擴散至橫座標值區域中邊界層5之介質内，删 濃度輕微減弱約G.3 μηι。在較佳模範實例中，在下方邊界 層5下面深人半導體材料直達2G nm溝渠底最深點（圖％中之 尺寸Ri)下面區域内之砷摻雜劑濃度設定為5 · cm-3至5 • 10 cm 。攻可藉大約2 · 1〇丨2 cm-2之劑量及2〇匕乂能量 ^砷植入來達成（使用上述隨後將被移除之厚度約為6 nm之 氧化墊）。以此方式所設定摻雜劑濃度之範圍r標示在圖扑 中之縱座標上。 以高於半導體材料基底摻雜或井摻雜一限定因數之硼濃 度，所顯示砷濃度之限度要乘以此一因數。所以在位於最 突入半導體材料溝渠基底區段處或在溝渠基底中心且對著 -18 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公爱) 567612 A7 B7 五、發明説明（16 ) 溝渠基底垂直伸入半導體材料20 nm之通道區之區段23中建 立一摻雜劑濃度，其限度是由5 · 1017 cm·3與5 · 1018 cm-3 乘以來自在本區内被引入半導體材料做為基底摻雜或井摻 雜且以cm·3為量度及值為1〇17 cm·3之摻雜劑濃度之商來決定 。除所顯示者外之摻雜劑也適用，但以此方式所產生之導 電類型要有適當之符號。 訂
線 -19- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 567612 A7 B7 五、發明説明（17 ) 元件符號對照表 1 半導體本體 2 閘極電極 3，3a， 3b ， 4 ， 4a ， 4b ， 110，111 源極/汲極區 5 邊界層 6 記憶體層 7 邊界層 8 導電層 10 P-井 11 摻雜區 12 邊緣隔離 13 氧化層 14 聚矽層 15 含金屬層 16 硬掩模 17 墊片 18 聚矽層 19 含金屬層 20 硬掩模層 21 墊片 22 防穿透植入 23 通道區段 24 隔離區 25 圖案形成層 -20- 本紙張尺度適用中國國家標準(CNS) A4規格(210 x 297公釐) 567612 A7 B7 五 、發明説明（18 26 墊片 27 圖案形成層頂部邊 28 溝渠 29 薄氧化區 30 金屬層 31 電隔離層 32 字線 33 聚矽層 34 含金屬層 35 硬掩模層 36 墊片 -21 -本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
Claims (1)
- 567612 。月 A8 條正/更i/補舞第091113148號專利申請案 中文申請專利範圍替換本(92年月） 1. 一種記憶體單元，具有 一記憶體電晶體， 一閘極電極（2)，安裝在一半導體本體（1)或一半導體 層之頂部邊上且藉介質材料與半導體材料隔開，及 具有一形成於半導體材料中之源極區（3)及一汲極區 (4)， 名閘極電極安裝在形成於源極區（3)及汲極區（4)間之 半導體材料内之溝渠中； 其特徵為 至少在源極區（3)與閘極電極（2)間及汲極區（4)與閘極 電極（2)間有一包括位於邊界層（5，7)間一記憶體層（6)之 層順序；及 提供做為對應位元線之一部分且製成條狀之導電層 (8)被施加至源極區（3)及汲極區（4)。 2. 如申請專利範圍第1項之記憶體單元，其中該置於源極 區（3)與汲極區（4)上之導電層（8)包括至少一種選自經摻 雜之♦矽、鎢、矽化鎢、鈷、矽化鈷、鈦及矽化鈦一組 之材料。 3·如申凊專利範圍第1或2項之記憶體單元，其中該邊界層 (5，7)為氧化物。 4·如申靖專利範圍第3項之記憶體單元，其中該記憶體層 (6)之材料為選自包括未摻雜之矽、氧化鈕、矽化铪、氧 化鈦、氧化錯及氧化鋁一組材料中者。 5.如申凊專利範圍第1或2項之記憶體單元，其中在位於 O:\78\78887-921024.DOC567612六、申請專利範圍 最突入半導體材料溝渠底區段處或在溝渠底中心處且對 著溝渠底垂直伸入半導體材料2〇 nm之通道區之區段（23) 中建立一摻雜劑濃度，其限度由5 · 1〇i7 cm-3與5 · 1〇18 Cm乘以來自被引入半導體材料做為基底摻雜或井摻雜 且以cm為量度及值為1〇i7 cm-3之摻雜劑濃度之商來決 定。 ’ 6. 8. 9. 一種包括如申請專利範圍第丨或2項記憶體單元之裝置， 該裝置係被用做一記憶體， 其中該等閘極電極（2)均以導電方式連接至含金屬層或 用做字線之層順序（19, 33，34)，且其中一記憶體單元 之源極區（3)及汲極區（4)同時分別被用做鄰接記憶體單 元之汲極區及源極區。 如申咕專利範圍第6項之裝置，其中該包括位於半導體 材料上記憶體層（6)之層順序被施加至閘極電極（2)與半 導體材料間及字線與半導體材料間之整個表面。 如申請專利範圍第6項之裝置，其中在丨導體材料中溝 渠壁間之該記憶體層（6)被置於至少一個閘極電極中 ，與/或在兩個相鄰溝渠間中斷。 一種製造一記憶體單元之方法，其中， 在第-步驟中於-半導體本體⑴或一半導體層上製造 至少-個條狀導電層⑻之膜，用做源極與沒極之推雜區 (10 ’110)是在第一步驟前以植入而形成或在第一步驟後 以從導電層（8)之材料擴散出摻雜劑而形成， 在第二步驟中，於導電層之條狀區段間製造一溝渠或 -23- 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 六、申請專利範圍 互相平行之多條溝渠而使用於源極區（3)及汲極區（4)之 半導體材料區保持在這些溝渠之側邊， 在第一步驟中，將一邊界層、一記憶體層（6)及一 邊界層（7)以堆疊方式施加至整個表面上，及 在第四步驟中，將為各閘極電極（2)提供之導電材料引 ==渠中並加以圖案化而形成至少一個用做字線之導體 以如申請專利範圍第9項之方法，其中，在第一步驟中施 加包括-W層（14)及_含金屬層（15)之層順序用做導 電層（8)。 11·如中請專利範圍第H)項之方法，其中該含金屬層（15)包 括至少一個選自矽化鎢、氮化鎢及鎢等材料所製之層獏。 12. —種製造一記憶體單元之方法，其中在第一步驟a中於半 導體本體⑴或-半導體層上製造至少一個形成為條狀區 段之圖案形成層（25)之膜， 在第二步驟中於圖案形成層條狀區段間製造一溝渠 (28)或互相平行之多條溝渠而使用於源極區㈠）及汲極區 (4)之半導體材料區保持在這些溝渠之側， 在第三步驟中將-邊界層(5)、-記憶體層(6)及一邊 界層（7)以相互堆疊方式施加至整個表面上， 在第四步驟中將為各閘極電極（2)提供之導電材料引入 溝渠中， 在第五步驟中以導電層（8)之條狀區段取代圖案形成層 之條狀區段， -24- 本紙張尺度適财國a家料(CNS) A4規格(21G χ 297公& 567612 A8 B8 C8 D8條狀區段電隔離，及 個用做字線（32)之導體軌道 ®材料電接觸且與導電層之 用於源極及汲極之摻雜區在第一步驟前以植入（11)來 形成或在第五步驟後以從導電層材料摻雜劑之擴散（1 1〇) 來形成。 13.如申請專利範圍第12項之方法，其中使用一半導體本體 或一矽半導體層，及 在第五步驟中，形成至少一種矽化金屬膜用做導電層。 14·如申請專利範圍第13項之方法，其中在第五步驟中形成 一矽化鈷膜。 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
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