JP3223885B2 - 電界効果型半導体メモリ装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電界効果型半導体
メモリ装置およびその製造方法に関し、特に、強誘電体
容量素子を有する電界効果型不揮発性メモリ装置および
その製造方法に関する。

【０００２】

【従来の技術】これまでに半導体メモリ装置、特に“強
誘電体を利用した不揮発性メモリ装置”が提案されてい
るが、その情報保持方式としては、大きく分けて、次の
(Ａ)および(Ｂ)に分けられる。 (Ａ)信号経路ゲ−トとなるスイッチング素子と容量素子
とを組み合わせて、情報を容量素子電極に電荷として保
持する方法(特開昭63-201998号公報参照)。 (Ｂ)電界効果型トランジスタのゲ−ト絶縁膜に強誘電体
を使用し、その強誘電性により、しきい値電圧を変化さ
せることで情報を得る方法(特開昭48−91983号公報，特
開昭50-15446号公報，特開平8-55918号公報参照)。

【０００３】本発明は、上記(Ｂ)の方法に関連してい
る。そこで、上記(Ｂ)の「前掲の特開昭48-91983号公報
に記載されている電界効果型半導体メモリ装置(強誘電
体をゲ−ト絶縁膜として用いた電界効果型トランジス
タ)」を従来例として挙げ、これを図４に基づいて説明
する。なお、図４は、従来技術の一例を説明する図であ
って、上記公報に記載の電界効果型半導体メモリ装置の
断面図である。

【０００４】従来の電界効果型半導体メモリ装置40(強
誘電体をゲ−ト絶縁膜として用いた電界効果型トランジ
スタ)は、図４に示すように、素子分離されたｐ型の半
導体基板41，この半導体基板41の表面に形成されたｎ型
の伝導型のソ−ス・ドレイン領域42，自発分極特性を有
する強誘電体43からなるゲ−ト絶縁膜，ゲ−ト電極45，
ソ−ス・ドレイン電極46により構成されている。

【０００５】上記半導体メモリ装置40において、ゲ−ト
電極45に“正”の電圧を、強誘電体43が分極するに足る
程度に印加すると、強誘電体43の下のｐ型半導体領域
(半導体基板41)にチャネルが形成され、その後、ゲ−ト
電極45への電圧印加を停止しても、強誘電体43の分極特
性のために、そのチャネルは、形成された状態で保持さ
れるか、または、弱反転状態のような低抵抗状態に保持
される。次に、ゲ−ト電極45に、強誘電体43の分極を反
転させるに足る“負”の電圧を印加すると、チャネルは
閉ざされる。しきい値電圧は“正”の値になる。

【０００６】上記した電界効果型半導体メモリ装置40
(強誘電体をゲ−ト絶縁膜として用いた電界効果型トラ
ンジスタ)を改良した電界効果型半導体メモリ装置が特
開平8−55918号公報に開示されている。その構造につい
て図５を参照して説明する。なお、図５は、従来技術の
他の例を説明する図であって、上記公報に記載の電界効
果型半導体メモリ装置の断面図である。

【０００７】図５に示す電界効果型半導体メモリ装置50
では、強誘電体53は、半導体基板51の表面に設けられた
溝57に埋め込まれている。そして、ソ−ス・ドレイン領
域52は、この溝57を挟んで両側に配置されている。ま
た、強誘電体53と半導体基板51との界面には、誘電体
(低誘電率絶縁膜)54が配置されている。そして、上記強
誘電体53にゲ−ト電極55が、ソ−ス・ドレイン領域52に
ソ−ス・ドレイン電極56が、それぞれ接続されている。

【０００８】上記構造の電界効果型半導体メモリ装置50
を形成する場合に、まず、半導体基板51に溝57を形成
し、ソ−ス・ドレイン領域52を形成した後、この溝57に
強誘電体53を埋めることで、強誘電体53，ソ−ス・ドレ
インがそれぞれ自己整合的に形成される。

【０００９】

【発明が解決しようとする課題】前記した特開平8−559
18号公報（前掲の図５に示した電界効果型半導体メモリ
装置50が開示されている公報）には、強誘電体53と半導
体基板51との界面に配置された誘電体(低誘電率絶縁膜)
54の“膜厚”に関して特段の規定がなされていない。こ
の“膜厚”については、次のような問題点を有してい
る。

【００１０】すなわち、電界効果型半導体メモリ装置50
において、強誘電体53と半導体基板51との界面に配置さ
れた誘電体(低誘電率絶縁膜)54の“膜厚”が一様である
と、つまり、図５に示すように、誘電体54が同一膜厚に
成膜されている場合、ゲ−ト電極55に“正”の電圧を印
加し、半導体基板51のソ−ス・ドレインのドレインに
“正”の電圧を印加し、ソ−スを“０Ｖ”とすると、ゲ
−ト電極55とソ−スとの間に寄生容量が形成される。

【００１１】この寄生容量について、図５を参照して更
に説明すると、図中の「Ａ」点をソ−ス側とすると、その
「Ａ」点が基板表面近傍となるほど、その寄生容量は大き
くなる。そして、この寄生容量が大きいと、それを充電
するためにゲ−ト電極55の電荷が消費されてしまい、動
作速度の低下を招くことに加えて、消費電力を増大させ
る、という問題が生じる。

【００１２】本発明は、上記問題点に鑑みなされたもの
であって、その目的とするところは、ゲ−ト電極とソ−
スとの間に形成される寄生容量を小さくすることがで
き、そのため、ゲ−ト電極の電荷の消費量を低減させ、
動作速度の低下を防止し、消費電力の低減をはかること
ができる電界効果型半導体メモリ装置及びその製造方法
を提供することにある。

【００１３】

【課題を解決するための手段】（第１の特徴）本発明の
第１の特徴は、「電界効果型半導体メモリ装置の構造」
に係り、これは、半導体基板に強誘電体を埋め込むため
に設けられた溝内における”誘電体の膜厚”、つまり、
強誘電体と半導体基板との界面に配置される”誘電体の
膜厚”に関して、・強誘電体膜が前記ソース・ドレイン
領域間の前記半導体基板内に形成された溝内に埋め込ま
れ、溝底面での誘電体の膜厚を、溝側面の膜厚より薄く
する構造、とすることを特徴とし（請求項１）、これに
よって、前記目的を達成したものである。

【００１４】即ち、本発明に係る電界効果型半導体メモ
リ装置は、「ソ−ス・ドレイン領域間に強誘電体膜を配
置し、該強誘電体膜を介して半導体基板と接続されるゲ
−ト電極を有し、かつ、前記強誘電体膜と前記半導体基
板との界面が、前記ソ−ス・ドレイン領域の表面より下
方に位置する構成からなる電界効果型半導体メモリ装置
において、前記強誘電体膜の下面および側面に誘電体膜
が配置されており、該誘電体膜の膜厚が、強誘電体膜の
下面で薄く、強誘電体膜の側面で厚くしたことを特徴と
する電界効果型半導体メモリ装置。」(請求項１)を特徴
(発明を特定する事項)とする。

【００１５】（第２の特徴）本発明の第２の特徴は、
「前記第１の特徴である電界効果型半導体メモリ装置を
製造する方法」であって、半導体基板として“表面の結
晶面方位が<100>のシリコン基板”を使用する場合の製
造方法に関し、 ・上記シリコン基板に強誘電体を埋め込むための溝を形
成する際、この溝の底面を<100>方位の面にし、側面を<
110>方位の面にして溝を形成する工程、 ・ソ−ス・ドレイン領域を形成した後、上記溝の表面を
酸化する工程、を特徴とし(請求項２)、これにより、溝
の底面および側面に形成される酸化膜(誘電体)の膜厚を
制御することができ、容易に溝側面の酸化膜(誘電体)の
膜厚を底面の膜厚より厚く形成することができる。

【００１６】即ち、本発明に係る電界効果型半導体メモ
リ装置の製造方法は、「請求項１に記載の電界効果型半
導体メモリ装置を製造する方法として、特に、表面の結
晶面方位が<100>のシリコン基板を使用するものであっ
て、(1) 表面の結晶面方位が<100>のシリコン半導体基
板に、底面の結晶面方位が<100>で側面の結晶面方位が<
110>の溝を形成する工程と、(2) 前記溝に犠牲絶縁体を
埋め込む工程と、(3) 前記犠牲絶縁体が埋め込まれた溝
の両側に、 ソ−ス・ドレイン領域を形成する工程と、
(4) 前記溝内の前記犠牲絶縁体を除去した後、酸化処理
し、 該溝の表面（溝の底面および側面）にシリコン酸
化膜を形成する工程と、(5) 前記シリコン酸化膜が形成
された溝内に強誘電体を埋め込む工程と、(6) 前記強誘
電体上にゲ−ト電極を、 前記ソ−ス・ドレイン領域上
にソ−ス・ドレイン電極を、それぞれ形成する工程と、
を含むことを特徴とする電界効果型半導体メモリ装置の
製造方法。」（請求項２)を特徴(発明を特定する事項)
とする。

【００１７】（第３の特徴）本発明の第３の特徴は、
「前記第１の特徴である電界効果型半導体メモリ装置を
製造する方法」であって、前記第２の特徴である製造方
法と異なる他の製造方法に関し、 ・半導体基板に強誘電体を埋め込む溝とソ−ス・ドレイ
ン領域を形成した後、溝の側面に選択的に誘電膜を形成
し、次に、溝の底面に、その側面を含めて更に誘電膜を
形成する、ことを特徴とし(請求項３)、これによって
も、溝の底面および側面に形成される誘電体の膜厚を制
御することができ、容易に溝側面の誘電体膜厚を底面の
膜厚より厚く形成することができる。

【００１８】即ち、本発明に係る電界効果型半導体メモ
リ装置の他の製造方法は、「請求項１に記載の電界効果
型半導体メモリ装置を製造する方法として、(1) 半導体
基板に溝を形成する工程と、(2) 前記溝に犠牲絶縁体を
埋め込む工程と、(3) 前記犠牲絶縁体が埋め込まれた溝
の両側に、 ソ−ス・ドレイン領域を形成する工程と、
(4) 前記溝内の前記犠牲絶縁体を除去した後、 該溝の
側面に選択的に誘電体膜を形成する工程と、(5) 前記溝
の側面および底部に誘電体膜を更に形成する工程と、
(6) 前記誘電体膜が形成された溝内に強誘電体を埋め込
む工程と、(7) 前記強誘電体上にゲ−ト電極を、 前記
ソ−ス・ドレイン領域上にソ−ス・ドレイン電極を、そ
れぞれ形成する工程と、を含むことを特徴とする電界効
果型半導体メモリ装置の製造方法。」（請求項３)を特
徴(発明を特定する事項)とする。

【００１９】なお、本発明において、次の“本発明の実
施の形態”で記載するとおり、溝内に埋め込む強誘電体
としては、SrBi₂Ta₂O₉，PZT，PLAZT，Bi₄Ti₃O₁₂などを
使用することができ、また、強誘電体の下面および側面
に配置する誘電体としては、強誘電体よりも誘電率の小
さい材料、例えばTa₂O₅，TaO，シリコン酸化膜，シリコ
ン窒化物などを使用するものである。

【００２０】

【発明の実施の形態】以下、本発明に係る電界効果型半
導体メモリ装置の実施形態(実施例１)およびその製造方
法の実施形態(実施例２，３)について、図面を参照して
説明する。

【００２１】（実施例１：本発明に係る電界効果型半導
体メモリ装置の実施形態）図１は、本発明に係る電界効
果型半導体メモリ装置の一実施形態(実施例１)を説明す
る図であって、その断面図である。本実施例の電界効果
型半導体メモリ装置10は、図１に示すように、半導体基
板11，ソ−ス・ドレイン領域12，溝17に形成された強誘
電体13および誘電体14，ゲ−ト電極15，ソ−ス・ドレイ
ン電極16を配置した構造からなり、そして、誘電体14の
膜厚が、溝17の底面で薄く、側面で厚くした構造からな
る。つまり、溝17の底面の膜厚“ｄ₁”と側面の膜厚
“ｄ₂”との関係を「ｄ₁＜ｄ₂」としたものである。
（なお、図１中の18は、層間絶縁膜である。）

【００２２】この電界効果型半導体メモリ装置10につい
て、図１を参照して更に具体的に説明すと、電界効果型
半導体メモリ装置10は、ソ−ス・ドレイン領域12，12
（半導体基板10と反対の導電型の高濃度不純物領域）に
挟まれて、半導体基板11に100ｎｍの深さの溝17が設け
られている。そして、この溝17の底面および側面に、誘
電体14の膜としてＴａ₂Ｏ₅が成膜されている。誘電体14
の膜厚は、底面の膜厚ｄ₁が５ｎｍで、側面の膜厚ｄ₂の
３０ｎｍより小さくなっている。

【００２３】一方、強誘電体13としてSrBi₂Ta₂O₉を使用
し、これを、誘電体14の膜が形成されている上記溝17内
に埋め込まれている。そして、この強誘電体13に接し
て、その上にゲ−ト電極15が配置されている。（なお、
ゲ−ト電極15としては、Ｒｕ，Ｒｕ酸化物，Ｉｒ，Ｉｒ
酸化物，Ｐｔなどを使用することができる。）また、ソ
−ス・ドレイン領域12(高濃度の不純物を注入した層)の
上には、ソ−ス・ドレイン電極16が配置されている。

【００２４】以上の構成からなる電界効果型半導体メモ
リ装置10について、その動作を説明すると、まず、半導
体基板11には、ウェルまたは埋め込み電極などを用いて
適当な電位が与えられる(例えば“０Ｖ”)。ゲ−ト電極
15に“正”の電圧を、強誘電体13が分極するに足る程度
に印加すると、強誘電体13の下の半導体領域(半導体基
板11)にチャネルが形成され、その後、ゲ−ト電極15へ
の電圧印加を停止しても、強誘電体13の分極特性のため
に、そのチャネルは、形成された状態で保持されるか、
または、弱反転状態のような低抵抗状態になる。次に、
分極を反転させ得るだけの“負”の電圧を印加すると、
チャネルは閉ざされ、電圧印加を止めても、チャネルは
閉ざされたままである。しきい値の電圧は“正”の値に
なり、エンハンスメント型のトランジスタとなる。

【００２５】本発明に係る電界効果型半導体メモリ装置
10によれば、溝17の側面における半導体基板11に接する
誘電体14の膜厚が厚いため、ゲ−ト電圧印加時に、ゲ−
ト電極15の端部で寄生容量が小さくなる。そのため、こ
の寄生容量に消費される電荷量が少なく、チャネルを形
成するために電荷が消費されることとなり、その結果と
して、電源電圧を低下させることができ、消費電力を低
減することが可能になる、という作用効果が生じる。

【００２６】（実施例２：本発明に係る製造方法の一実
施形態）図２は、本発明に係る電界効果型半導体メモリ
装置の製造方法の一実施形態(実施例２)を説明する図で
あって、[工程Ａ]〜[工程Ｆ]よりなる製造工程順断面図
である。

【００２７】本実施例２では、半導体基板21として、<1
00>面方位が表面となるシリコンウェハ−を使用して、
前記図１に示した電界効果型半導体メモリ装置10を製造
する例である。まず、図２[工程Ａ]に示すように、上記
半導体基板21の所定位置に100ｎｍ深さの溝27を形成す
る。溝27の成形加工手段としては、溝27の底面が<100>
面方位で、その側面が<110>面方位となるように(→[工
程Ａ]の矢印参照)、マスクとエッチング技術を用いて加
工する。続いて、溝27内に犠牲絶縁膜29(シリコンと選
択的に除去することが容易な材料、例えばシリコン酸化
膜，シリコン窒化膜など)を埋め込む(→[工程Ａ])。

【００２８】次に、図２[工程Ｂ]に示すように、溝27の
両側に、この溝27を挟んで、半導体基板21と反対の導電
型のソ−ス・ドレイン領域22を形成する。この形成手段
としては、イオン注入と熱拡散とを組み合わせて行う。
ソ−ス・ドレイン領域22の形成後、前記[工程Ａ]で溝27
に埋め込んだ犠牲絶縁膜29を選択的に除去する(→[工程
Ｂ])。この除去手段としては、犠牲絶縁膜29として、
“シリコン酸化膜”を用いた場合には、弗化水素水溶液
などによるウェットエッチングが、また、“シリコン窒
化膜”を用いた場合には、燐酸水溶液などによるウェッ
トエッチングが好ましい。

【００２９】その後、図２[工程Ｃ]に示すように、酸化
雰囲気中で熱処理(熱酸化)して、溝27の底面および側面
にシリコン酸化膜からなる誘電体24を形成する。この熱
処理により、シリコン酸化膜からなる誘電体24の膜厚
は、溝27の底面では数ｎｍ，側面では底面の1.4倍程度
となる。熱酸化手段としては、急速加熱法(ＲＴＡ：Rap
id Thermal Anneal)で行う。これにより、シリコン酸化
膜(誘電体24)の膜厚を制御することができる。

【００３０】次に、図２[工程Ｄ]に示すように、溝27内
に、強誘電体23としてSrBi ₂ Ta ₂ O ₉ を用いて成膜する。こ
の成膜手段としては、原料溶液をスピン塗布し、焼成す
る法(ＭＯＤ法：Metal Organic Deposition、MOD法，So
l-Gel法)，ＣＶＤ法(Chemical Vapor Deposition)，ス
パッタ法などが挙げられる。（なお、強誘電体23として
は、上記したSrBi ₂ Ta ₂ O ₉ の他に、PZT，PLAZT，Bi ₄ Ti ₃ O
₁₂ なども使用することができる。）成膜後、溝27以外の
領域の強誘電体23をエッチバックまたはＣＭＰ法などで
除去する(→[工程Ｄ])。

【００３１】続いて、図２[工程Ｅ]に示すように、強誘
電体23の上(溝27の上部)にゲ−ト電極25を形成する。
（なお、この電極25の材料としては、Ｒｕ，Ｒｕ酸化
物，Ｉｒ，Ｉｒ酸化物，Ｐｔ，Ａｕなどが挙げられ
る。）その後、図２[工程Ｆ]に示すように、層間絶縁膜
28を形成し、ソ−ス・ドレイン電極26を形成する。

【００３２】本実施例２の上記[工程Ａ]〜[工程Ｆ]によ
り、前掲の図１に示した前記実施例１と同構造を具備す
る電界効果型半導体メモリ装置10(エンハンスメント型
の電界効果型トランジスタ)が得られる。そして、本実
施例２による製造方法によれば、溝27内で半導体基板21
と接する誘電体24(シリコン酸化膜からなる誘電体)の膜
厚を、基板面方位とパタ−ンの配置方向により制御する
ことができる作用効果が生じる。

【００３３】（実施例３：本発明に係る製造方法の他の
実施形態）図３は、本発明に係る電界効果型半導体メモ
リ装置の製造方法の他の実施形態(実施例３)を説明する
図であって、[工程Ａ]〜[工程Ｄ]よりなる製造工程順断
面図である。

【００３４】本実施例３では、まず、図３[工程Ａ]に示
すように、半導体基板31に溝37を形成し、次いで、前記
実施例２と同じようにしてソ−ス・ドレイン領域32(高
濃度不純物層)を形成する。次に、図３[工程Ｂ]に示す
ように、溝37の側面のみに、半導体基板31と接して第１
の誘電体34ａの膜を形成する。例えば、誘電体としてＴ
ａＯを用い、３ｎｍ程度に成膜した後、これを異方性ド
ライエッチングでエッチバックすることにより、溝37の
側面のみに膜(第１の誘電体34ａ)を残す(→[工程Ｂ])。
その後、再度ＴａＯを１ｎｍ程度成膜し、第２の誘電体
34ｂを形成する(→[工程Ｃ])。これにより、溝37の底面
に比べて、側面のＴａＯ膜厚(誘電体の膜厚)が厚く形成
することができ、溝37の底面の膜厚が１ｎｍ程度，側面
の膜厚が３ｎｍ程度にすることができる。

【００３５】次に、図３[工程Ｄ]に示すように、溝37内
に、強誘電体33としてSrBi₂Ta₂O₉を用いて成膜する。そ
の後は、前掲の図２の[工程Ｅ]〜[工程Ｆ]に示した前記
実施例２と同様であるので、その説明を省略する。な
お、本実施例３において、上記第１，第２の誘電体(34
ａ，34ｂ)として、上記ＴａＯの他に、シリコン窒化
物，Ｔａ₂Ｏ₅など、強誘電体33よりも誘電率の小さい材
料を使用することができる。

【００３６】本実施例３によっても、前掲の図１に示し
た前記実施例１と同構造を具備する電界効果型半導体メ
モリ装置10(エンハンスメント型の電界効果型トランジ
スタ)が得られる。そして、本実施例３による製造方法
によれば、前記したとおり、まず、エッチバックにより
溝37の側面のみに第１の誘電体34ａを形成する工程を採
用し(→前記図３[工程Ｂ]参照)、次いで、この第１の誘
電体34ａが形成された側面を含めて溝37の底面に第２の
誘電体34ｂを成膜する工程を採用するので(→前記図３
[工程Ｃ]参照)、溝37の底面の膜厚と側面の膜厚とを独
立に設定することができるという作用効果が生じる。

【００３７】なお、前記実施例１〜３において、ｐ型の
半導体基板を使用した場合は、ｎ型のソ−ス・ドレイン
領域を形成し、ｎ型の半導体基板を使用した場合は、ｐ
型のソ−ス・ドレイン領域を形成すれば良く、いずれも
本発明に包含される。

【００３８】

【発明の効果】以上、詳記したとおり、本発明に係る電
界効果型半導体メモリ装置は、半導体基板に強誘電体を
埋めるために設けられた溝内で、強誘電体と半導体基板
との界面に配置される“誘電体の膜厚”に関して、 ・溝底面での誘電体の膜厚を、溝側面の膜厚より薄くす
る構造、とすることを特徴とし、これによって、 ・ゲ−ト電極とソ−スとの間に形成される寄生容量を小
さくすることができ、そのため、ゲ−ト電極の電荷の消
費量を低減させ、動作速度の低下を防止し、消費電力の
低減をはかることができる、という効果を奏する。

【００３９】また、本発明に係る電界効果型半導体メモ
リ装置の製造方法は、 ・半導体基板として、表面の結晶面方位が<100>のシリ
コン基板を使用し、そして、強強誘電体を埋め込む溝の
底面を<100>方位の面にし、側面を<110>方位の面になる
ように溝を形成し、この溝表面を酸化する、ことを特徴
とし、また、 ・まず、溝の側面に選択的に誘電膜を形成し、次いで、
この側面を含めて溝の底面に誘電膜を更に形成する、こ
とを特徴とし、これによって、 ・溝の底面と側面に形成される誘電体の膜厚を制御する
ことができ、容易に溝側面の誘電体の膜厚を底面の膜厚
より厚く形成することができる、という効果を奏する。

【図面の簡単な説明】

【図１】本発明に係る電界効果型半導体メモリ装置の一
実施形態(実施例１)を説明する図であって、その断面図
である。

【図２】図１に示す電界効果型半導体メモリ装置の製造
方法の一実施形態(実施例２)を説明する図であって、工
程Ａ〜Ｆからなる製造工程順断面図である。

【図３】図１に示す電界効果型半導体メモリ装置の製造
方法の他の実施形態(実施例３)を説明する図であって、
工程Ａ〜Ｄからなる製造工程順断面図である。

【図４】従来の電界効果型半導体メモリ装置の一例を説
明する図であって、その断面図である。

【図５】従来の電界効果型半導体メモリ装置の他の例を
説明する図であって、その断面図である。

【符号の説明】

１０ − − ４０，５０ 電界効果型半導体メモ
リ装置 １１，２１，３１，４１，５１ 半導体基板 １２，２２，３２，４２，５２ ソ−ス・ドレイン領域 １３，２３，３３，４３，５３ 強誘電体 １４，２４ − − ５４ 誘電体 − − ３４ａ − − 第１の誘電体 − − ３４ｂ − − 第２の誘電体 １５，２５ − ４５，５５ ゲ−ト電極 １６，２６ − ４６，５６ ソ−ス・ドレイン電極 １７，２７，３７ − ５７ 溝 １８，２８ − − − 層間絶縁膜

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板表面上に形成されたソース・ド
   レイン領域間に強誘電体膜を配置し、該強誘電体膜を介
   してゲート電極を有し、かつ、前記強誘電体膜と前記半
   導体基板との界面が、前記ソース・ドレイン領域の表面
   より下方に位置する構成からなる電界効果型半導体メモ
   リ装置において、前記強誘電体膜が前記ソース・ドレイン領域間の前記半
   導体基板内に形成された溝内に埋め込まれ、 前記強誘電体膜の下面および側面に誘電体膜が配置され
   ており、 該誘電体膜の膜厚が、前記側面側に比べ下面側を薄くし
   たことを特徴とする電界効果型半導体メモリ装置。
2. 【請求項２】 請求項１に記載の電界効果型半導体メモ
   リ装置を製造する方法として、(1) 表面の結晶面方位が
   <100>のシリコン半導体基板に、底面の結晶面方位が<10
   0>で側面の結晶面方位が<110>の溝を形成する工程と、
   (2) 前記溝に犠牲絶縁体を埋め込む工程と、(3) 前記犠
   牲絶縁体が埋め込まれた溝の両側に、ソ−ス・ドレイン
   領域を形成する工程と、(4) 前記溝内の前記犠牲絶縁体
   を除去した後、酸化処理し、該溝の表面にシリコン酸化
   膜を形成する工程と、(5) 前記シリコン酸化膜が形成さ
   れた溝内に強誘電体を埋め込む工程と、(6) 前記強誘電
   体上にゲ−ト電極を、前記ソ−ス・ドレイン領域上にソ
   −ス・ドレイン電極を、それぞれ形成する工程と、を含
   むことを特徴とする電界効果型半導体メモリ装置の製造
   方法。
3. 【請求項３】 請求項１に記載の電界効果型半導体メモ
   リ装置を製造する方法として、(1) 半導体基板に溝を形
   成する工程と、(2) 前記溝に犠牲絶縁体を埋め込む工程
   と、(3) 前記犠牲絶縁体が埋め込まれた溝の両側に、ソ
   −ス・ドレイン領域を形成する工程と、(4) 前記溝内の
   前記犠牲絶縁体を除去した後、該溝の側面に選択的に誘
   電体膜を形成する工程と、(5) 前記溝の側面および底部
   に誘電体膜を更に形成する工程と、(6) 前記誘電体膜が
   形成された溝内に強誘電体を埋め込む工程と、(7) 前記
   強誘電体上にゲ−ト電極を、前記ソ−ス・ドレイン領域
   上にソ−ス・ドレイン電極を、それぞれ形成する工程
   と、を含むことを特徴とする電界効果型半導体メモリ装
   置の製造方法。