JPH10135418A - 強誘電体容量およびメモリセル構造 - Google Patents
強誘電体容量およびメモリセル構造Info
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- JPH10135418A JPH10135418A JP9274202A JP27420297A JPH10135418A JP H10135418 A JPH10135418 A JP H10135418A JP 9274202 A JP9274202 A JP 9274202A JP 27420297 A JP27420297 A JP 27420297A JP H10135418 A JPH10135418 A JP H10135418A
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Abstract
(57)【要約】
【課題】 酸化されやすいが微細加工が可能な材料を下
部電極として使えるようにする。また下部電極と絶縁膜
の界面状態を良好にする。 【解決手段】 下部電極１上にシリコン窒化酸化膜等
の、強誘電体膜からの金属の拡散を防げる絶縁膜２を形
成する。その上にＳｒＢｉ2 Ｔａ2 Ｏ9 等の強誘電体膜
４を形成する。予め絶縁膜２を設けてから強誘電体膜４
を堆積するので、下部電極１の酸化を防ぐことができ
る。次に上部電極層５を形成する。その結果下部電極１
と絶縁膜２の界面状態が良くなり、リーク電流が低減
し、絶縁膜厚の制御もできる。また下部電極材料に酸化
されやすいが微細加工が可能なポリシリコン、チタン、
タングステン等も使えるようになる。
部電極として使えるようにする。また下部電極と絶縁膜
の界面状態を良好にする。 【解決手段】 下部電極１上にシリコン窒化酸化膜等
の、強誘電体膜からの金属の拡散を防げる絶縁膜２を形
成する。その上にＳｒＢｉ2 Ｔａ2 Ｏ9 等の強誘電体膜
４を形成する。予め絶縁膜２を設けてから強誘電体膜４
を堆積するので、下部電極１の酸化を防ぐことができ
る。次に上部電極層５を形成する。その結果下部電極１
と絶縁膜２の界面状態が良くなり、リーク電流が低減
し、絶縁膜厚の制御もできる。また下部電極材料に酸化
されやすいが微細加工が可能なポリシリコン、チタン、
タングステン等も使えるようになる。
Description
【０００１】
【発明が属する技術分野】本発明は強誘電体容量構造お
よびメモリセル構造に関し、特に強誘電体の残留分極を
利用する不揮発性メモリのメモリセル構造およびそれに
用いる強誘電体容量構造に関する。
よびメモリセル構造に関し、特に強誘電体の残留分極を
利用する不揮発性メモリのメモリセル構造およびそれに
用いる強誘電体容量構造に関する。
【０００２】
【従来の技術】不揮発性メモリに使用される強誘電体容
量は、強誘電体膜を高温・酸素雰囲気中で成膜したり、
あるいは強誘電体膜成膜後に酸素雰囲気中で熱処理を行
ったりする必要があるため、耐酸化性に優れたＰｔある
いはＰｄを電極として用いなければならない（特開平４
−３４９６５７号公報）（図１２）。
量は、強誘電体膜を高温・酸素雰囲気中で成膜したり、
あるいは強誘電体膜成膜後に酸素雰囲気中で熱処理を行
ったりする必要があるため、耐酸化性に優れたＰｔある
いはＰｄを電極として用いなければならない（特開平４
−３４９６５７号公報）（図１２）。
【０００３】
【発明が解決しようとする課題】一方、メモリの集積度
を高くするためには、メモリセル面積を縮小しなければ
ならず、そのためにはメモリセルトランジスタと強誘電
体容量を埋め込み性の良い例えばポリシリコンプラグ等
で接続し、かつその際に強誘電体容量の下部電極を微細
加工可能な例えばポリシリコン等を用いて形成すること
が望ましい。ただし、強誘電体成膜時に高温の熱処理を
行うので、耐熱性が必要である。ここで他のプラグ材
料、電極材料としては、タングステン、チタンおよびシ
リコンも含めてそれらが混在する物質等が考えられる。
を高くするためには、メモリセル面積を縮小しなければ
ならず、そのためにはメモリセルトランジスタと強誘電
体容量を埋め込み性の良い例えばポリシリコンプラグ等
で接続し、かつその際に強誘電体容量の下部電極を微細
加工可能な例えばポリシリコン等を用いて形成すること
が望ましい。ただし、強誘電体成膜時に高温の熱処理を
行うので、耐熱性が必要である。ここで他のプラグ材
料、電極材料としては、タングステン、チタンおよびシ
リコンも含めてそれらが混在する物質等が考えられる。
【０００４】しかしながら、これらの電極上に強誘電体
膜を形成すると、電極が酸化され、前記酸化によって形
成される絶縁膜と電極との界面状態が悪いためにリーク
電流が増加する、あるいは前記酸化によって形成される
絶縁膜厚の制御性が悪く、電気特性ばらつきの原因にな
る等の問題が生じる（図１３）。
膜を形成すると、電極が酸化され、前記酸化によって形
成される絶縁膜と電極との界面状態が悪いためにリーク
電流が増加する、あるいは前記酸化によって形成される
絶縁膜厚の制御性が悪く、電気特性ばらつきの原因にな
る等の問題が生じる（図１３）。
【０００５】本発明の目的は、メモリセルトランジスタ
と強誘電体容量をコンタクトプラグで接続するメモリセ
ル構造を用いることによりメモリセル面積の縮小を可能
にするために、微細加工可能な電極を用いることができ
る強誘電体容量、およびそれを用いた不揮発性メモリ用
メモリセルを提供することにある。
と強誘電体容量をコンタクトプラグで接続するメモリセ
ル構造を用いることによりメモリセル面積の縮小を可能
にするために、微細加工可能な電極を用いることができ
る強誘電体容量、およびそれを用いた不揮発性メモリ用
メモリセルを提供することにある。
【０００６】
【課題を解決するための手段】本発明に係る強誘電体容
量は、下部電極上にあらかじめ制御性良く形成された強
誘電体からの金属拡散を防ぐ絶縁膜と、前記絶縁膜上に
形成された強誘電体膜と上部電極とによって構成されて
いる。その際、絶縁膜と強誘電体との間に、強誘電体か
らの金属拡散を防ぐためのバリアメタルが形成されてい
ても良い。
量は、下部電極上にあらかじめ制御性良く形成された強
誘電体からの金属拡散を防ぐ絶縁膜と、前記絶縁膜上に
形成された強誘電体膜と上部電極とによって構成されて
いる。その際、絶縁膜と強誘電体との間に、強誘電体か
らの金属拡散を防ぐためのバリアメタルが形成されてい
ても良い。
【０００７】下部電極と強誘電体膜との間に制御性良く
絶縁膜を形成することにより、下部電極と絶縁膜との界
面状態が良好で、電気特性ばらつきの少ない強誘電体容
量を形成できる。
絶縁膜を形成することにより、下部電極と絶縁膜との界
面状態が良好で、電気特性ばらつきの少ない強誘電体容
量を形成できる。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。
て図面を用いて説明する。
【０００９】（実施例１）図１に示すように、微細加工
可能な下部電極１上に絶縁膜２が形成されている。ここ
で、下部電極１の材料としては、ポリシリコン、チタ
ン、チタンシリサイド、窒化チタン、タングステン、タ
ングステンシリサイド、チタンタングステン等の、Ｐｔ
やＰｄに比べてより微細加工（ＲＩＥ）可能な材料を使
うことができる。絶縁膜２の材料としては、シリコン窒
化酸化膜、シリコン窒化膜、酸化チタン膜、酸化タンタ
ル膜、シリコン酸化膜等を用いる。絶縁膜２は熱酸化、
ＣＶＤ等で形成する。ここで、あらかじめ下部電極１上
に絶縁膜が形成されていることにより、下部電極１と絶
縁膜２との界面状態を良好にすることができる。上述の
下部電極の材料は酸化されやすいものが多いが、絶縁膜
２を設けることで酸化を防ぐことができる。そのため上
述のような微細加工のできる材料が使えるわけである。
可能な下部電極１上に絶縁膜２が形成されている。ここ
で、下部電極１の材料としては、ポリシリコン、チタ
ン、チタンシリサイド、窒化チタン、タングステン、タ
ングステンシリサイド、チタンタングステン等の、Ｐｔ
やＰｄに比べてより微細加工（ＲＩＥ）可能な材料を使
うことができる。絶縁膜２の材料としては、シリコン窒
化酸化膜、シリコン窒化膜、酸化チタン膜、酸化タンタ
ル膜、シリコン酸化膜等を用いる。絶縁膜２は熱酸化、
ＣＶＤ等で形成する。ここで、あらかじめ下部電極１上
に絶縁膜が形成されていることにより、下部電極１と絶
縁膜２との界面状態を良好にすることができる。上述の
下部電極の材料は酸化されやすいものが多いが、絶縁膜
２を設けることで酸化を防ぐことができる。そのため上
述のような微細加工のできる材料が使えるわけである。
【００１０】絶縁膜２上には、強誘電体膜４が形成され
ている。この場合、強誘電体膜４中の金属が絶縁膜２あ
るいは下部電極１へと拡散するのを防ぐためのバリアメ
タル層が形成されていないので、絶縁膜２として、例え
ばシリコン窒化酸化膜のような、金属拡散を防ぐ膜を用
いる必要がある。
ている。この場合、強誘電体膜４中の金属が絶縁膜２あ
るいは下部電極１へと拡散するのを防ぐためのバリアメ
タル層が形成されていないので、絶縁膜２として、例え
ばシリコン窒化酸化膜のような、金属拡散を防ぐ膜を用
いる必要がある。
【００１１】この構造ではバリアメタル層を用いないた
め、バリアメタル層が酸化することにより絶縁膜が新た
に形成されることがないので、下部電極１と強誘電体膜
４との間に存在するのは、絶縁膜２のみになる。従っ
て、本構造においては、絶縁膜２によって図１０の等価
回路に示した常誘電体容量２２の容量値が決定され、強
誘電体膜４によって強誘電体容量２４の容量値が決定さ
れる。また、絶縁膜２は制御性よく形成することができ
るので、強誘電体容量２４に実効的にかかる電圧を制御
することができる。
め、バリアメタル層が酸化することにより絶縁膜が新た
に形成されることがないので、下部電極１と強誘電体膜
４との間に存在するのは、絶縁膜２のみになる。従っ
て、本構造においては、絶縁膜２によって図１０の等価
回路に示した常誘電体容量２２の容量値が決定され、強
誘電体膜４によって強誘電体容量２４の容量値が決定さ
れる。また、絶縁膜２は制御性よく形成することができ
るので、強誘電体容量２４に実効的にかかる電圧を制御
することができる。
【００１２】強誘電体膜４上には、上部電極層５が形成
され、全体として強誘電体容量を構成している。
され、全体として強誘電体容量を構成している。
【００１３】図１１に、強誘電体膜４としてＳｒＢｉ2
Ｔａ2 Ｏ9 を用いた場合に、強誘電体容量２４にかかる
電圧の容量全体にかかる電圧に対する割合の強誘電体膜
４の膜厚依存性を、絶縁膜２のシリコン酸化膜の膜厚を
パラメータとして実線で示す。点線で示されているの
は、図中に記した電圧を容量全体にかけた場合に、メモ
リ動作を行うために強誘電体容量２４にかけなければな
らない必要最小限の電圧である。例えば、１００nm厚の
ＳｒＢｉ2 Ｔａ2 Ｏ9 を強誘電体膜４として用いると、
絶縁膜２の膜厚をシリコン酸化膜換算で２．５nmにすれ
ば、２．５Ｖを容量全体にかければメモリ動作を行うこ
とができる。例えば、絶縁膜２としてタンタル酸化膜を
用いれば、この膜厚を実現することができる。また、容
量全体にかける電圧を３．３Ｖにすれば、絶縁膜２の膜
厚をシリコン酸化膜換算で５nmにすることにより、メモ
リ動作を行うことができる。例えば、絶縁膜２としてシ
リコン窒化酸化膜を用いれば、この膜厚を実現すること
ができる。
Ｔａ2 Ｏ9 を用いた場合に、強誘電体容量２４にかかる
電圧の容量全体にかかる電圧に対する割合の強誘電体膜
４の膜厚依存性を、絶縁膜２のシリコン酸化膜の膜厚を
パラメータとして実線で示す。点線で示されているの
は、図中に記した電圧を容量全体にかけた場合に、メモ
リ動作を行うために強誘電体容量２４にかけなければな
らない必要最小限の電圧である。例えば、１００nm厚の
ＳｒＢｉ2 Ｔａ2 Ｏ9 を強誘電体膜４として用いると、
絶縁膜２の膜厚をシリコン酸化膜換算で２．５nmにすれ
ば、２．５Ｖを容量全体にかければメモリ動作を行うこ
とができる。例えば、絶縁膜２としてタンタル酸化膜を
用いれば、この膜厚を実現することができる。また、容
量全体にかける電圧を３．３Ｖにすれば、絶縁膜２の膜
厚をシリコン酸化膜換算で５nmにすることにより、メモ
リ動作を行うことができる。例えば、絶縁膜２としてシ
リコン窒化酸化膜を用いれば、この膜厚を実現すること
ができる。
【００１４】（実施例２）図２に示すように、実施例１
に示したものと同様に、微細加工可能な下部電極１と絶
縁膜２との界面状態が良好になるように絶縁膜２が下部
電極１上に形成されている。絶縁膜２としては実施例１
と同様の材料を使うことができる。
に示したものと同様に、微細加工可能な下部電極１と絶
縁膜２との界面状態が良好になるように絶縁膜２が下部
電極１上に形成されている。絶縁膜２としては実施例１
と同様の材料を使うことができる。
【００１５】絶縁膜２上には、バリアメタル層３が形成
されている。これは、強誘電体膜４中の金属が絶縁膜２
あるいは下部電極１へと拡散するのを防ぐためである。
されている。これは、強誘電体膜４中の金属が絶縁膜２
あるいは下部電極１へと拡散するのを防ぐためである。
【００１６】バリアメタル層３上には、強誘電体膜４が
形成されている。バリアメタル層３が耐酸化性の低い物
質、例えばチタン、ポリシリコン、タングステン等であ
る場合、強誘電体膜４成膜時にバリアメタル層３が酸化
される可能性があるが、絶縁膜２があらかじめ形成され
ているため、下部電極１と絶縁膜２との良好な界面状態
を保つことができる。バリアメタル層３として耐酸化性
の高いＰｔ、あるいは酸化しても導電体であるＲｕ等を
用いると、強誘電体膜４を成膜する際に新たに絶縁膜が
形成されないので、下部電極１、絶縁膜２、バリアメタ
ル３によって構成される容量の容量値は最初に形成した
絶縁膜２によって決定される。従って、容量値の制御性
が高くなる。
形成されている。バリアメタル層３が耐酸化性の低い物
質、例えばチタン、ポリシリコン、タングステン等であ
る場合、強誘電体膜４成膜時にバリアメタル層３が酸化
される可能性があるが、絶縁膜２があらかじめ形成され
ているため、下部電極１と絶縁膜２との良好な界面状態
を保つことができる。バリアメタル層３として耐酸化性
の高いＰｔ、あるいは酸化しても導電体であるＲｕ等を
用いると、強誘電体膜４を成膜する際に新たに絶縁膜が
形成されないので、下部電極１、絶縁膜２、バリアメタ
ル３によって構成される容量の容量値は最初に形成した
絶縁膜２によって決定される。従って、容量値の制御性
が高くなる。
【００１７】本構造を用いる場合、図１０の等価回路に
示すように強誘電体容量２４と常誘電体容量２２が直列
に接続しているため、強誘電体容量２４の容量値と常誘
電体容量２２の容量値との比によって、容量全体にかか
る電圧に対するそれぞれの容量にかかる電圧の比が決定
される。従って、強誘電体容量２４の容量値が決まって
いる場合、常誘電体容量２２の容量値を制御することに
より、強誘電体容量にかかる電圧を制御することができ
る。本構造では、下部電極１、絶縁膜２、バリアメタル
３によって常誘電体容量２２が形成され、バリアメタル
３、強誘電体膜４、上部電極層５によって強誘電体容量
２４が形成されている。
示すように強誘電体容量２４と常誘電体容量２２が直列
に接続しているため、強誘電体容量２４の容量値と常誘
電体容量２２の容量値との比によって、容量全体にかか
る電圧に対するそれぞれの容量にかかる電圧の比が決定
される。従って、強誘電体容量２４の容量値が決まって
いる場合、常誘電体容量２２の容量値を制御することに
より、強誘電体容量にかかる電圧を制御することができ
る。本構造では、下部電極１、絶縁膜２、バリアメタル
３によって常誘電体容量２２が形成され、バリアメタル
３、強誘電体膜４、上部電極層５によって強誘電体容量
２４が形成されている。
【００１８】強誘電体膜４上には、上部電極層５が形成
され、全体として強誘電体容量を構成している。
され、全体として強誘電体容量を構成している。
【００１９】（実施例３）図３に示すように、表面に小
さな凹凸を有するポリシリコン下部電極１１上に、実施
例１に示したものと同様に、界面状態の良好な絶縁膜２
が形成されている。
さな凹凸を有するポリシリコン下部電極１１上に、実施
例１に示したものと同様に、界面状態の良好な絶縁膜２
が形成されている。
【００２０】絶縁膜２上には、耐酸化性金属層１３が形
成されている。ここで、耐酸化性金属の代わりに、酸化
されても導電性を持つ金属を使用しても良い。
成されている。ここで、耐酸化性金属の代わりに、酸化
されても導電性を持つ金属を使用しても良い。
【００２１】耐酸化性金属層１３上には、強誘電体膜４
が形成されている。強誘電体膜４の直下層が耐酸化性金
属あるいは酸化されても導電性の金属であるため、強誘
電体膜４の成膜時に新たに絶縁層が生じることはない。
が形成されている。強誘電体膜４の直下層が耐酸化性金
属あるいは酸化されても導電性の金属であるため、強誘
電体膜４の成膜時に新たに絶縁層が生じることはない。
【００２２】本構造を用いる場合、小さな凹凸を有する
ポリシリコン下部電極１１を用いているため、図１０の
等価回路に示す強誘電体容量２４と常誘電体容量２２と
の直列接続のうち、常誘電体容量２２の容量値を、平坦
なポリシリコン下部電極を用いる場合に比べて大きくす
ることができる。したがって、容量全体にかかる電圧の
うち、実効的に強誘電体容量２４に対してかかる電圧が
高くなり、強誘電体の分極反転を起こしやすくすること
ができる。具体的には、図１１に示したグラフにおい
て、絶縁膜２の酸化膜換算の膜厚を薄くするのと同じ効
果が得られる。すなわち、例えば、小さな凹凸を有する
ポリシリコン下部電極１１を用いることにより、下部電
極の表面積を２倍にすることができれば、常誘電体容量
２２の容量値が２倍になり、絶縁膜２のシリコン酸化膜
換算の膜厚を２分の１にするのと同じ効果が得られる。
ポリシリコン下部電極１１を用いているため、図１０の
等価回路に示す強誘電体容量２４と常誘電体容量２２と
の直列接続のうち、常誘電体容量２２の容量値を、平坦
なポリシリコン下部電極を用いる場合に比べて大きくす
ることができる。したがって、容量全体にかかる電圧の
うち、実効的に強誘電体容量２４に対してかかる電圧が
高くなり、強誘電体の分極反転を起こしやすくすること
ができる。具体的には、図１１に示したグラフにおい
て、絶縁膜２の酸化膜換算の膜厚を薄くするのと同じ効
果が得られる。すなわち、例えば、小さな凹凸を有する
ポリシリコン下部電極１１を用いることにより、下部電
極の表面積を２倍にすることができれば、常誘電体容量
２２の容量値が２倍になり、絶縁膜２のシリコン酸化膜
換算の膜厚を２分の１にするのと同じ効果が得られる。
【００２３】強誘電体膜４上には、上部電極層５が形成
され、全体として強誘電体容量を構成している。
され、全体として強誘電体容量を構成している。
【００２４】（実施例４）図４に示すように、あらかじ
め基板上に形成された層間絶縁膜１７の溝部に微細加工
可能な下部電極１を埋め込みその上に絶縁膜２、強誘電
体膜４、上部電極層５が形成されている。
め基板上に形成された層間絶縁膜１７の溝部に微細加工
可能な下部電極１を埋め込みその上に絶縁膜２、強誘電
体膜４、上部電極層５が形成されている。
【００２５】この構造を用いると、強誘電体膜４をゾル
ーゲル法等により形成する際に、下部電極端部で強誘電
体膜の膜厚が薄くなることと、電極形状から生じる電界
集中との相乗効果による、下部電極端部でのリーク電流
増大、絶縁破壊を防ぐことができる。
ーゲル法等により形成する際に、下部電極端部で強誘電
体膜の膜厚が薄くなることと、電極形状から生じる電界
集中との相乗効果による、下部電極端部でのリーク電流
増大、絶縁破壊を防ぐことができる。
【００２６】図４では、実施例１に示した構造に対し
て、下部電極を層間絶縁膜中に埋め込んだ構造を示して
いるが、同様に実施例２〜３に示した構造に対して、下
部電極を層間絶縁膜中に埋め込んだ構造にしても良い。
て、下部電極を層間絶縁膜中に埋め込んだ構造を示して
いるが、同様に実施例２〜３に示した構造に対して、下
部電極を層間絶縁膜中に埋め込んだ構造にしても良い。
【００２７】（実施例５）図５に示すように、電界効果
トランジスタ１６のソース・ドレインの一方と、ビット
線２０とが接続されている。また、ソース・ドレインの
他方は、強誘電体容量３４の上部電極または下部電極の
一方に接続されている。そして、電界効果トランジスタ
１６のゲート電極がワード線２６に接続され、メタルセ
ルを構成している。ここで、強誘電体容量３４として
は、実施例１〜４に記した構造を用いる。
トランジスタ１６のソース・ドレインの一方と、ビット
線２０とが接続されている。また、ソース・ドレインの
他方は、強誘電体容量３４の上部電極または下部電極の
一方に接続されている。そして、電界効果トランジスタ
１６のゲート電極がワード線２６に接続され、メタルセ
ルを構成している。ここで、強誘電体容量３４として
は、実施例１〜４に記した構造を用いる。
【００２８】このメモリセル構成を用いることにより、
メモリセル面積が小さい、高集積化に適した不揮発性メ
モリセルを形成することができる。
メモリセル面積が小さい、高集積化に適した不揮発性メ
モリセルを形成することができる。
【００２９】（実施例６）図６に示すように、基板上に
電界効果トランジスタ６、およびフィールド酸化膜７が
形成され、前記フィールド酸化膜７上に実施例１〜４に
示した強誘電体容量３４が形成されている。また、電界
効果トランジスタ６のソース・ドレインの一方と強誘電
体容量３４の上部電極とが接続されるように金属配線層
８が形成されている。そして、ソース・ドレインの他方
にビット線１０が接続され、不揮発性メモリ用メモリセ
ルを構成している。
電界効果トランジスタ６、およびフィールド酸化膜７が
形成され、前記フィールド酸化膜７上に実施例１〜４に
示した強誘電体容量３４が形成されている。また、電界
効果トランジスタ６のソース・ドレインの一方と強誘電
体容量３４の上部電極とが接続されるように金属配線層
８が形成されている。そして、ソース・ドレインの他方
にビット線１０が接続され、不揮発性メモリ用メモリセ
ルを構成している。
【００３０】図６では、ビット線１０は強誘電体容量３
４の下側を通っているが、上側を通るようにしてもよ
い。
４の下側を通っているが、上側を通るようにしてもよ
い。
【００３１】この構造を用いると、強誘電体容量の下部
電極として微細加工可能な材料を用いているので、従来
の耐酸化性金属を下部電極に使用するものに比べて、メ
モリセル全体の微細化にも有利である。
電極として微細加工可能な材料を用いているので、従来
の耐酸化性金属を下部電極に使用するものに比べて、メ
モリセル全体の微細化にも有利である。
【００３２】（実施例７）図７に示すように、基板上に
電界効果トランジスタ６、およびフィールド酸化膜７が
形成され、トランジスタ６上に実施例１〜４に示した強
誘電体容量３４が形成されている点が実施例６と異なっ
ている。トランジスタ６のソース・ドレインの一方と強
誘電体容量３４の上部電極とが接続されるように金属配
線層８が形成されている。そして、電界効果トランジス
タ６のソース・ドレインの他方にビット線１０が接続さ
れ、不揮発性メモリ用メモリセルを構成している。な
お、強誘電体容量３４は、トランジスタ６上とフィール
ド酸化膜７上にまたがって形成されても良い。また図７
では、ビット線１０は強誘電体容量３４の下側を通って
いるが、上側を通るようにしてもよい。
電界効果トランジスタ６、およびフィールド酸化膜７が
形成され、トランジスタ６上に実施例１〜４に示した強
誘電体容量３４が形成されている点が実施例６と異なっ
ている。トランジスタ６のソース・ドレインの一方と強
誘電体容量３４の上部電極とが接続されるように金属配
線層８が形成されている。そして、電界効果トランジス
タ６のソース・ドレインの他方にビット線１０が接続さ
れ、不揮発性メモリ用メモリセルを構成している。な
お、強誘電体容量３４は、トランジスタ６上とフィール
ド酸化膜７上にまたがって形成されても良い。また図７
では、ビット線１０は強誘電体容量３４の下側を通って
いるが、上側を通るようにしてもよい。
【００３３】この構造を用いると、実施例６に示した構
造と同様に、強誘電体容量の下部電極として微細加工可
能な材料を用いているので、従来の耐酸化性金属を下部
電極に使用するものに比べて、メモリセル全体の微細化
にも有利である。
造と同様に、強誘電体容量の下部電極として微細加工可
能な材料を用いているので、従来の耐酸化性金属を下部
電極に使用するものに比べて、メモリセル全体の微細化
にも有利である。
【００３４】（実施例８）図８に示すように、基板上に
電界効果トランジスタ６、およびフィールド酸化膜７が
形成され、ソース・ドレインの一方と強誘電体容量３４
の下部電極とがコンタクト電極９で接続されるように実
施例１〜４に示した強誘電体容量３４が形成されてい
る。そして、ソース・ドレインの他方にビット線１０が
接続され、かつビット線１０と強誘電体容量３４とが短
絡しないように強誘電体容量３４上にビット線１０が形
成され、不揮発性メモリ用メモリセルを構成している。
電界効果トランジスタ６、およびフィールド酸化膜７が
形成され、ソース・ドレインの一方と強誘電体容量３４
の下部電極とがコンタクト電極９で接続されるように実
施例１〜４に示した強誘電体容量３４が形成されてい
る。そして、ソース・ドレインの他方にビット線１０が
接続され、かつビット線１０と強誘電体容量３４とが短
絡しないように強誘電体容量３４上にビット線１０が形
成され、不揮発性メモリ用メモリセルを構成している。
【００３５】図８では、強誘電体容量３４の上部電極お
よび強誘電体膜が下部電極と同様に加工されているが、
上部電極および強誘電体膜を隣接するセルアレイと共通
にしてもよい。下部電極に微細加工可能な材料を用いて
いるので、上部電極および強誘電体膜は微細加工をしな
くても、小さなメモリセルを形成することができる。
よび強誘電体膜が下部電極と同様に加工されているが、
上部電極および強誘電体膜を隣接するセルアレイと共通
にしてもよい。下部電極に微細加工可能な材料を用いて
いるので、上部電極および強誘電体膜は微細加工をしな
くても、小さなメモリセルを形成することができる。
【００３６】ただしこの場合は、上部電極と他の配線層
との寄生容量が大きくなるため、上部電極を駆動させる
方式でメモリを動作させると、データの読み出し、書き
込みにかかる時間が長くなり、メモリの動作速度が遅く
なってしまう。従って、上部電極を駆動させない方式で
メモリを動作させる必要があるが、そのためには、電源
電圧の２分の１の電圧で、強誘電体が分極反転する必要
がある。そこで、例えば実施例１に示したように、図１
に示した強誘電体容量で、１００nm厚のＳｒＢｉ2 Ｔａ
2 Ｏ9 を強誘電体膜４として用い、絶縁膜２の膜厚をシ
リコン酸化膜換算で２．５nmにすれば、２．５Ｖを容量
全体にかければメモリ動作を行うことができるので、５
Ｖの電源電圧ならば動作可能である。
との寄生容量が大きくなるため、上部電極を駆動させる
方式でメモリを動作させると、データの読み出し、書き
込みにかかる時間が長くなり、メモリの動作速度が遅く
なってしまう。従って、上部電極を駆動させない方式で
メモリを動作させる必要があるが、そのためには、電源
電圧の２分の１の電圧で、強誘電体が分極反転する必要
がある。そこで、例えば実施例１に示したように、図１
に示した強誘電体容量で、１００nm厚のＳｒＢｉ2 Ｔａ
2 Ｏ9 を強誘電体膜４として用い、絶縁膜２の膜厚をシ
リコン酸化膜換算で２．５nmにすれば、２．５Ｖを容量
全体にかければメモリ動作を行うことができるので、５
Ｖの電源電圧ならば動作可能である。
【００３７】（実施例９）図９に示すように、基板上に
電界効果トランジスタ６、およびフィールド酸化膜７が
形成され、ソース・ドレインの一方と強誘電体容量３４
とがコンタクト電極９で接続されるように実施例１〜４
に示した強誘電体容量３４が形成されている。そして、
ソース・ドレインの他方にビット線１０が接続され、か
つビット線１０と強誘電体容量３４とが短絡しないよう
にビット線１０上に強誘電体容量３４が形成され、不揮
発性メモリ用メモリセルを構成している。
電界効果トランジスタ６、およびフィールド酸化膜７が
形成され、ソース・ドレインの一方と強誘電体容量３４
とがコンタクト電極９で接続されるように実施例１〜４
に示した強誘電体容量３４が形成されている。そして、
ソース・ドレインの他方にビット線１０が接続され、か
つビット線１０と強誘電体容量３４とが短絡しないよう
にビット線１０上に強誘電体容量３４が形成され、不揮
発性メモリ用メモリセルを構成している。
【００３８】図９では、強誘電体容量３４の上部電極お
よび強誘電体が下部電極と同様に加工されているが、実
施例８に示したものと同様に、上部電極および強誘電体
膜をセルアレイ内部では加工しない方法も考えられる。
すると、下部電極に微細加工可能な材料を用いているの
で、上部電極および強誘電体膜は微細加工をしなくて
も、小さなメモリセルを形成することができる。また、
上部電極と他の配線層との寄生容量が大きくなる問題に
関しても実施例８と同様である。
よび強誘電体が下部電極と同様に加工されているが、実
施例８に示したものと同様に、上部電極および強誘電体
膜をセルアレイ内部では加工しない方法も考えられる。
すると、下部電極に微細加工可能な材料を用いているの
で、上部電極および強誘電体膜は微細加工をしなくて
も、小さなメモリセルを形成することができる。また、
上部電極と他の配線層との寄生容量が大きくなる問題に
関しても実施例８と同様である。
【００３９】
【発明の効果】以上説明したように、下部電極と強誘電
体との間に、強誘電体膜からの金属拡散を防ぐ絶縁膜を
挿入することにより、下部電極に酸化されやすい材料を
使ったとしても絶縁膜との界面状態が良好で、電気特性
ばらつきの少ない強誘電体容量を形成することができ、
その結果、メモリセルトランジスタと強誘電体容量とを
コンタクト電極で接続するタイプのメモリセル構造が実
現可能になり、メモリセル面積を縮小することができ
る。また、メモリセルトランジスタと強誘電体容量をコ
ンタクト電極で接続しないメモリセル構造を用いる場合
にも、下部電極にＰｔ等に比べて微細加工可能な材料を
用いることができるため、メモリセル面積の縮小に対し
て有利になっている。
体との間に、強誘電体膜からの金属拡散を防ぐ絶縁膜を
挿入することにより、下部電極に酸化されやすい材料を
使ったとしても絶縁膜との界面状態が良好で、電気特性
ばらつきの少ない強誘電体容量を形成することができ、
その結果、メモリセルトランジスタと強誘電体容量とを
コンタクト電極で接続するタイプのメモリセル構造が実
現可能になり、メモリセル面積を縮小することができ
る。また、メモリセルトランジスタと強誘電体容量をコ
ンタクト電極で接続しないメモリセル構造を用いる場合
にも、下部電極にＰｔ等に比べて微細加工可能な材料を
用いることができるため、メモリセル面積の縮小に対し
て有利になっている。
【図１】本発明の第１の実施例を示す断面図である。
【図２】本発明の第２の実施例を示す断面図である。
【図３】本発明の第３の実施例を示す断面図である。
【図４】本発明の第４の実施例を示す断面図である。
【図５】本発明の第５の実施例を示す断面図である。
【図６】本発明の第６の実施例を示す断面図である。
【図７】本発明の第７の実施例を示す断面図である。
【図８】本発明の第８の実施例を示す断面図である。
【図９】本発明の第９の実施例を示す断面図である。
【図１０】本発明の実施例１〜３の等価回路を説明する
図である。
図である。
【図１１】強誘電体容量に実効的にかかる電圧値、およ
びメモリ動作に必要な電圧値を説明するグラフである。
びメモリ動作に必要な電圧値を説明するグラフである。
【図１２】従来技術の断面構造を説明する断面図であ
る。
る。
【図１３】従来技術の断面構造を説明する断面図であ
る。
る。
１ 微細加工可能な下部電極 ２ 絶縁膜 ３ バリアメタル層 ４ 強誘電体膜層 ５ 上部電極層 ６ 電界効果トランジスタ ７ フィールド酸化膜 ８ 金属配線層 ９ コンタクト電極 １０ ビット線 １１ 小さな凹凸を有するポリシリコン下部電極 １２ ポリシリコン酸化層 １３ 耐酸化性金属層 １６ 電界効果トランジスタ １７ 層間絶縁膜 ２０ ビット線 ２２ 常誘電体容量 ２４ 強誘電体容量 ２６ ワード線 ３４ 強誘電体容量
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8247 29/788 29/792 (72)発明者 前島 幸彦 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 林 喜宏 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 國尾 武光 東京都港区芝五丁目７番１号 日本電気株 式会社内
Claims (10)
- 【請求項１】微細加工が容易な材料よりなる下部電極
と、この電極上に形成された強誘電体膜からの金属拡散
及び下部電極の酸化を防止するための絶縁膜と、この絶
縁膜上に形成された強誘電体膜と、この強誘電体膜上に
形成された上部電極とによって構成され、前記絶縁膜の
膜厚を前記下部電極と前記上部電極との間に所定の電圧
を印加した際に前記強誘電体膜に分極反転に必要な電圧
が印加されるような膜厚としたことを特徴とする強誘電
体容量。 - 【請求項２】前記絶縁膜がシリコン酸化膜、シリコン窒
化膜、またはシリコン窒化酸化膜のいずれかであること
を特徴とする請求項１に記載の強誘電体容量。 - 【請求項３】下部電極が表面に微細な凹凸を有すること
を特徴とする請求項１または２に記載の強誘電体容量。 - 【請求項４】下部電極が基板上に形成された絶縁膜の溝
部に埋め込まれている請求項１から請求項３のいずれか
に記載の強誘電体容量。 - 【請求項５】前記下部電極がポリシリコン、チタン、チ
タンシリサイド、窒化チタン、タングステン、タングス
テンシリサイド、チタンタングステンのいずれかよりな
ることを特徴とする請求項１から請求項４のいずれかに
記載の強誘電体容量。 - 【請求項６】請求項１から請求項５のいずれかに示した
強誘電体容量の下部電極あるいは上部電極のいずれかと
電界効果トランジスタのソース・ドレインのいずれかと
を接続し、このソース・ドレインのうち、強誘電体容量
に接続されていない側をビット線に接続し、前記電界効
果トランジスタのゲート電極をワード線に接続すること
によって構成されることを特徴とする不揮発性メモリ用
メモリセル構造。 - 【請求項７】基板上に形成された電界効果トランジスタ
と、前記電界効果トランジスタを電気的に分離するため
のフィールド酸化膜と、前記フィールド酸化膜上に形成
された請求項１から請求項５のいずれかに示した強誘電
体容量と、前記電界効果トランジスタと前記強誘電体容
量とを接続する金属配線層とで構成されることを特徴と
する不揮発性メモリ用メモリセル構造。 - 【請求項８】基板上に形成された電界効果トランジスタ
と、前記電界効果トランジスタを電気的に分離するため
のフィールド酸化膜と、少なくともその一部が前記電界
効果トランジスタ上に層間絶縁膜をはさんで形成された
請求項１から請求項５のいずれかに示した強誘電体容量
と、前記電界効果トランジスタと前記強誘電体容量とを
接続する金属配線層とで構成されることを特徴とする不
揮発性メモリ用メモリセル構造。 - 【請求項９】基板上に形成された電界効果トランジスタ
と、前記電界効果トランジスタ上に層間絶縁膜をはさん
で形成され、かつ前記電界効果トランジスタのソース・
ドレインの一方とコンタクト電極によって接続された請
求項１から請求項５のいずれかに示した強誘電体容量
と、前記強誘電体容量の上部に層間絶縁膜をはさんで形
成され、かつ前記電界効果トランジスタのソース・ドレ
インの他方に接続されたビット線とによって構成される
不揮発性メモリ用メモリセル構造。 - 【請求項１０】基板上に形成された電界効果トランジス
タと、前記電界効果トランジスタ上に層間絶縁膜をはさ
んで形成され、かつ前記電界効果トランジスタのソース
・ドレインの一方とコンタクト電極によって接続された
ビット線と、前記ビット線の上部に層間絶縁膜をはさん
で形成され、かつ前記電界効果トランジスタのソース・
ドレインの他方に接続された請求項１から請求項５のい
ずれかに示した強誘電体容量とによって構成される不揮
発性メモリ用メモリセル構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9274202A JPH10135418A (ja) | 1997-10-07 | 1997-10-07 | 強誘電体容量およびメモリセル構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9274202A JPH10135418A (ja) | 1997-10-07 | 1997-10-07 | 強誘電体容量およびメモリセル構造 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6138826A Division JP2755174B2 (ja) | 1994-06-21 | 1994-06-21 | 強誘電体容量及びメモリセル構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10135418A true JPH10135418A (ja) | 1998-05-22 |
Family
ID=17538466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9274202A Pending JPH10135418A (ja) | 1997-10-07 | 1997-10-07 | 強誘電体容量およびメモリセル構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10135418A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100319462B1 (ko) * | 1999-05-20 | 2002-01-12 | 대한민국(관리청:특허청장, 승계청:충남대학교총장) | 반도체 기억소자구조 및 그 제조방법 |
| KR100388465B1 (ko) * | 2001-06-30 | 2003-06-25 | 주식회사 하이닉스반도체 | 루테늄 하부전극을 갖는 강유전체 캐패시터 및 그 형성방법 |
| KR100388466B1 (ko) * | 2001-06-30 | 2003-06-25 | 주식회사 하이닉스반도체 | 루테늄 하부전극을 갖는 강유전체 캐패시터 및 그 형성방법 |
| KR100505611B1 (ko) * | 1998-07-09 | 2006-04-21 | 삼성전자주식회사 | 반도체장치의 커패시터의 제조방법 |
| KR100518518B1 (ko) * | 1998-07-16 | 2006-04-28 | 삼성전자주식회사 | 반도체장치의 커패시터 및 그 제조방법 |
| KR100624946B1 (ko) * | 1999-11-03 | 2006-09-19 | 주식회사 하이닉스반도체 | 반도체 소자의 커패시터 제조 방법 |
| US7208787B2 (en) | 1999-08-31 | 2007-04-24 | Nec Corporation | Semiconductor device and a process for manufacturing a complex oxide film |
-
1997
- 1997-10-07 JP JP9274202A patent/JPH10135418A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100505611B1 (ko) * | 1998-07-09 | 2006-04-21 | 삼성전자주식회사 | 반도체장치의 커패시터의 제조방법 |
| KR100518518B1 (ko) * | 1998-07-16 | 2006-04-28 | 삼성전자주식회사 | 반도체장치의 커패시터 및 그 제조방법 |
| KR100319462B1 (ko) * | 1999-05-20 | 2002-01-12 | 대한민국(관리청:특허청장, 승계청:충남대학교총장) | 반도체 기억소자구조 및 그 제조방법 |
| US7208787B2 (en) | 1999-08-31 | 2007-04-24 | Nec Corporation | Semiconductor device and a process for manufacturing a complex oxide film |
| KR100624946B1 (ko) * | 1999-11-03 | 2006-09-19 | 주식회사 하이닉스반도체 | 반도체 소자의 커패시터 제조 방법 |
| KR100388465B1 (ko) * | 2001-06-30 | 2003-06-25 | 주식회사 하이닉스반도체 | 루테늄 하부전극을 갖는 강유전체 캐패시터 및 그 형성방법 |
| KR100388466B1 (ko) * | 2001-06-30 | 2003-06-25 | 주식회사 하이닉스반도체 | 루테늄 하부전극을 갖는 강유전체 캐패시터 및 그 형성방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000718 |