JPH10341004A - 強誘電体メモリ - Google Patents
強誘電体メモリInfo
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- JPH10341004A JPH10341004A JP9152439A JP15243997A JPH10341004A JP H10341004 A JPH10341004 A JP H10341004A JP 9152439 A JP9152439 A JP 9152439A JP 15243997 A JP15243997 A JP 15243997A JP H10341004 A JPH10341004 A JP H10341004A
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-
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B—ELECTRONIC MEMORY DEVICES
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- H01L28/40—Capacitors
- H01L28/60—Electrodes
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Abstract
(57)【要約】
【課題】 加熱工程における強誘電体容量素子の残留分
極値の低下を抑制する。これによりメモリセルの記憶保
持特性や、書き換え疲労耐性の点で、製品の信頼性を向
上させる。 【解決手段】 保護膜９に上部電極１５に通じるコンタ
クトホールを設ける。上部電極１５上に上部電極１５と
実質的に同じ材料からなる導電体１３を、コンタクトホ
ールの外部にまで形成し、この導電体１３と前記メモリ
セルトランジスタとを配線材１４により電気的に接続す
る。
極値の低下を抑制する。これによりメモリセルの記憶保
持特性や、書き換え疲労耐性の点で、製品の信頼性を向
上させる。 【解決手段】 保護膜９に上部電極１５に通じるコンタ
クトホールを設ける。上部電極１５上に上部電極１５と
実質的に同じ材料からなる導電体１３を、コンタクトホ
ールの外部にまで形成し、この導電体１３と前記メモリ
セルトランジスタとを配線材１４により電気的に接続す
る。
Description
【０００１】
【発明の属する技術分野】本発明は強誘電体メモリに関
し、特に半導体基板上に形成された記憶を保持するため
の強誘電体容量素子とメモリセルトランジスタとを備え
た強誘電体メモリに関する。
し、特に半導体基板上に形成された記憶を保持するため
の強誘電体容量素子とメモリセルトランジスタとを備え
た強誘電体メモリに関する。
【０００２】
【従来の技術】近年、自発分極特性を有する強誘電体膜
を容量絶縁膜とする強誘電体メモリの技術開発が活発に
行われている。強誘電体メモリは、半導体基板上に形成
された強誘電体素子の分極状態を利用することで情報を
記憶することを特徴とするものである。図４は強誘電体
メモリを構成する単位メモリセルの一例の断面図であ
る。同図に示すように、ｐ型シリコン基板１の表面領域
内にソース・ドレインｎ+拡散層８が形成され、ｐ型シ
リコン基板上にゲート絶縁膜を介してゲート電極７が形
成され、これによりセルトランジスタである電界効果ト
ランジスタが構成されている。Ａｌで構成されたビット
線１０は電界効果トランジスタの一方のソース・ドレイ
ン拡散層８に接続されている。電界効果トランジスタ上
には層間絶縁膜をはさんで、下部電極３、強誘電体膜
４、上部電極５によって構成される強誘電体容量素子が
形成され、上部電極５は配線層６によって電界効果トラ
ンジスタの他方のソース・ドレイン拡散層８に接続され
ている。強誘電体膜はＰＺＴ（ＰｂＺｒxＴｉ
1-xＯ3）、ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）等を用いて形
成される。強誘電体容量素子形成後に強誘電体薄膜安定
化のために酸化雰囲気下のアニールが必要となることが
多いため、下部電極および上部電極としては、耐酸化性
の貴金属（たとえばＰｔ）、あるいは導電性酸化物（た
とえばＲｕＯ2）が用いられる。配線層６としては微細
加工の容易さや、ＳｉやＳｉＯ2との密着性に優れるこ
と、低抵抗率であることなどが求められ、たとえばＴ
ｉ、ＴｉＮ、Ａｌの多層膜が用いられる。
を容量絶縁膜とする強誘電体メモリの技術開発が活発に
行われている。強誘電体メモリは、半導体基板上に形成
された強誘電体素子の分極状態を利用することで情報を
記憶することを特徴とするものである。図４は強誘電体
メモリを構成する単位メモリセルの一例の断面図であ
る。同図に示すように、ｐ型シリコン基板１の表面領域
内にソース・ドレインｎ+拡散層８が形成され、ｐ型シ
リコン基板上にゲート絶縁膜を介してゲート電極７が形
成され、これによりセルトランジスタである電界効果ト
ランジスタが構成されている。Ａｌで構成されたビット
線１０は電界効果トランジスタの一方のソース・ドレイ
ン拡散層８に接続されている。電界効果トランジスタ上
には層間絶縁膜をはさんで、下部電極３、強誘電体膜
４、上部電極５によって構成される強誘電体容量素子が
形成され、上部電極５は配線層６によって電界効果トラ
ンジスタの他方のソース・ドレイン拡散層８に接続され
ている。強誘電体膜はＰＺＴ（ＰｂＺｒxＴｉ
1-xＯ3）、ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）等を用いて形
成される。強誘電体容量素子形成後に強誘電体薄膜安定
化のために酸化雰囲気下のアニールが必要となることが
多いため、下部電極および上部電極としては、耐酸化性
の貴金属（たとえばＰｔ）、あるいは導電性酸化物（た
とえばＲｕＯ2）が用いられる。配線層６としては微細
加工の容易さや、ＳｉやＳｉＯ2との密着性に優れるこ
と、低抵抗率であることなどが求められ、たとえばＴ
ｉ、ＴｉＮ、Ａｌの多層膜が用いられる。
【０００３】このメモリセルの等価回路を図５に示す。
電界効果トランジスタＴｒと強誘電体容量素子Ｃｆとの
直列接続によってメモリセルＭＣが構成されている。電
界効果トランジスタＴｒのゲート電極はワード線ＷＬ
に、ソース・ドレインの一方はビット線ＢＬに、ソース
・ドレインの他方は強誘電体容量素子Ｃｆの一方の電極
に接続されている．強誘電体容量素子Ｃｆの他方の電極
はプレート線ＰＬに接続されている．なお、通常、ワー
ド線ＷＬは電界効果トランジスタのゲート電極を兼ねて
おり、プレート線ＰＬは、強誘電体容量素子の下部電極
を兼ねている。
電界効果トランジスタＴｒと強誘電体容量素子Ｃｆとの
直列接続によってメモリセルＭＣが構成されている。電
界効果トランジスタＴｒのゲート電極はワード線ＷＬ
に、ソース・ドレインの一方はビット線ＢＬに、ソース
・ドレインの他方は強誘電体容量素子Ｃｆの一方の電極
に接続されている．強誘電体容量素子Ｃｆの他方の電極
はプレート線ＰＬに接続されている．なお、通常、ワー
ド線ＷＬは電界効果トランジスタのゲート電極を兼ねて
おり、プレート線ＰＬは、強誘電体容量素子の下部電極
を兼ねている。
【０００４】図５に示すメモリセルＭＣはマトリックス
状に配列され、大規模不揮発性メモリを構成する。
状に配列され、大規模不揮発性メモリを構成する。
【０００５】以下、図４に示す従来例のメモリセルの製
造方法を図面を参照しながら説明する。図６（ａ）〜
（ｃ）は従来のメモリセルの製造工程における断面図で
ある。メモリセルトランジスタ等の半導体集積回路を埋
め込んだシリコン基板上に形成された層間絶縁膜上に下
部電極３および上部電極５、強誘電体膜４とする強誘電
体容量素子を形成し、この上に保護膜を形成する（図６
（ａ））。図６（ｂ）に示すように、容量素子の上部電
極、電界効果トランジスタの拡散層に通じるコンタクト
ホールを形成する，次に図６（ｃ）に示すように電界効
果トランジスタの一方の拡散層と容量素子の半部電極を
電気的に接続するため、およびビット線を形成するた
め、配線層６を形成する。その後、３００℃を越える温
度で熱処理を行う。この熱処理は、トランジスタのコン
タクト抵抗の低減およびしきい値電圧の安定化、強誘電
体容量に対するプロセスダメージの除去等のために必須
のプロセスである。
造方法を図面を参照しながら説明する。図６（ａ）〜
（ｃ）は従来のメモリセルの製造工程における断面図で
ある。メモリセルトランジスタ等の半導体集積回路を埋
め込んだシリコン基板上に形成された層間絶縁膜上に下
部電極３および上部電極５、強誘電体膜４とする強誘電
体容量素子を形成し、この上に保護膜を形成する（図６
（ａ））。図６（ｂ）に示すように、容量素子の上部電
極、電界効果トランジスタの拡散層に通じるコンタクト
ホールを形成する，次に図６（ｃ）に示すように電界効
果トランジスタの一方の拡散層と容量素子の半部電極を
電気的に接続するため、およびビット線を形成するた
め、配線層６を形成する。その後、３００℃を越える温
度で熱処理を行う。この熱処理は、トランジスタのコン
タクト抵抗の低減およびしきい値電圧の安定化、強誘電
体容量に対するプロセスダメージの除去等のために必須
のプロセスである。
【０００６】
【発明が解決しようとする課題】ところが、従来のメモ
リセルでは、上記熱処理を行うと強誘電体の残留分極値
が著しく減少し、不揮発性メモリとしての記憶保持特
性、データ書き換え寿命を著しく劣化させるという問題
があった。この原因は、配線材を構成するチタン等の物
質が容量素子の上部電極中を上部電極の多結晶粒界に沿
って拡散し、強誘電体容量膜と化学的に反応するためで
ある。
リセルでは、上記熱処理を行うと強誘電体の残留分極値
が著しく減少し、不揮発性メモリとしての記憶保持特
性、データ書き換え寿命を著しく劣化させるという問題
があった。この原因は、配線材を構成するチタン等の物
質が容量素子の上部電極中を上部電極の多結晶粒界に沿
って拡散し、強誘電体容量膜と化学的に反応するためで
ある。
【０００７】また、図４に示す構造のメモリセルの上に
保護膜を形成する際にも同様の問題が発生する。すなわ
ち、従来行われているような基板温度を３００℃から４
００℃程度とするプラズマＣＶＤ法による窒化珪素膜
（Ｓｉ3Ｎ4）の形成を行う際に、強誘電体容量素子の劣
化が生じ、強誘電体メモリとしての信頼性が著しく低下
する。
保護膜を形成する際にも同様の問題が発生する。すなわ
ち、従来行われているような基板温度を３００℃から４
００℃程度とするプラズマＣＶＤ法による窒化珪素膜
（Ｓｉ3Ｎ4）の形成を行う際に、強誘電体容量素子の劣
化が生じ、強誘電体メモリとしての信頼性が著しく低下
する。
【０００８】本発明は、配線層形成後の加熱による強誘
電体容量素子の劣化を抑制し、強誘電体メモリのデータ
書き換え寿命、記憶保持特性の信頼性を向上することを
目的とする。
電体容量素子の劣化を抑制し、強誘電体メモリのデータ
書き換え寿命、記憶保持特性の信頼性を向上することを
目的とする。
【０００９】
【課題を解決するための手段】配線層形成後の熱処理に
よる強誘電体容量素子の劣化は、配線材、例えばチタン
等が強誘電体上部電極材料の多結晶粒界を拡散して強誘
電体膜と化学反応を生じるためであるので、これを回避
するためには、配線材を上部電極材料と同じにすること
が考えられる。しかし、前記のように強誘電体容量素子
の上部電極材料と配線層の材料とは求められる性質が異
なる。すなわち、上部電極材料は、上部電極形成後の強
誘電体容量素子の特性安定化のために行う酸化雰囲気で
の熱処理やＬＳＩプロセスによって引き起こされる強誘
電体容量素子に対するプロセスダメージ除去のための酸
化雰囲気での熱処理によって酸化されて絶縁物になるこ
とのない物質、すなわちＰｔ、Ａｕなどの貴金属やＲｕ
Ｏ2などの導電性酸化物であることが求められる。一
方、配線層の材料は、微細加工性、ＳｉＯ2膜との密着
性、低抵抗率であること等が求められる。このため、配
線材を上部電極材料とを同一材料とすることは不適当で
ある。
よる強誘電体容量素子の劣化は、配線材、例えばチタン
等が強誘電体上部電極材料の多結晶粒界を拡散して強誘
電体膜と化学反応を生じるためであるので、これを回避
するためには、配線材を上部電極材料と同じにすること
が考えられる。しかし、前記のように強誘電体容量素子
の上部電極材料と配線層の材料とは求められる性質が異
なる。すなわち、上部電極材料は、上部電極形成後の強
誘電体容量素子の特性安定化のために行う酸化雰囲気で
の熱処理やＬＳＩプロセスによって引き起こされる強誘
電体容量素子に対するプロセスダメージ除去のための酸
化雰囲気での熱処理によって酸化されて絶縁物になるこ
とのない物質、すなわちＰｔ、Ａｕなどの貴金属やＲｕ
Ｏ2などの導電性酸化物であることが求められる。一
方、配線層の材料は、微細加工性、ＳｉＯ2膜との密着
性、低抵抗率であること等が求められる。このため、配
線材を上部電極材料とを同一材料とすることは不適当で
ある。
【００１０】また、上部電極の厚膜化により、配線材と
強誘電体膜の距離を離すことで、上部電極中を拡散する
配線材の強誘電体膜に対する影響を低減することが考え
られるが、上部電極を厚膜化すると、その加工の点で困
難を増すとともに、強誘電体容量素子によって形成され
る段差が大きくなることから、強誘電体容量素子上を通
る配線の断線が生じる等のために、強誘電体容量素子上
を通る不良のない配線形成が困難となる。
強誘電体膜の距離を離すことで、上部電極中を拡散する
配線材の強誘電体膜に対する影響を低減することが考え
られるが、上部電極を厚膜化すると、その加工の点で困
難を増すとともに、強誘電体容量素子によって形成され
る段差が大きくなることから、強誘電体容量素子上を通
る配線の断線が生じる等のために、強誘電体容量素子上
を通る不良のない配線形成が困難となる。
【００１１】これに対し、本発明のように、強誘電体容
量素子の上部電極と電界効果トランジスタ拡散層との電
気的接続を、上部電極コンタクトホール外部における上
部電極材料と配線材の積層構造を形成することにより行
えば、配線材と上部電極との距離を少なくともコンタク
トホールの深さに相当する値以上に離すことができ、配
線材が上部電極中を拡散することによって引き起こされ
る悪影響を低減できる。
量素子の上部電極と電界効果トランジスタ拡散層との電
気的接続を、上部電極コンタクトホール外部における上
部電極材料と配線材の積層構造を形成することにより行
えば、配線材と上部電極との距離を少なくともコンタク
トホールの深さに相当する値以上に離すことができ、配
線材が上部電極中を拡散することによって引き起こされ
る悪影響を低減できる。
【００１２】すなわち、本発明の強誘電体メモリは、半
導体基板と該半導体基板上に設けられた強誘電体容量素
子とを有し、前記強誘電体容量素子は、下部電極と、上
部電極と、該上部電極および該下部電極の間に挟まれた
強誘電体膜を含む強誘電体メモリにおいて、前記上部電
極上に前記上部電極と接する導電体を有し、該導電体と
前記メモリセルトランジスタとが配線材により電気的に
接続されたことを特徴とする。
導体基板と該半導体基板上に設けられた強誘電体容量素
子とを有し、前記強誘電体容量素子は、下部電極と、上
部電極と、該上部電極および該下部電極の間に挟まれた
強誘電体膜を含む強誘電体メモリにおいて、前記上部電
極上に前記上部電極と接する導電体を有し、該導電体と
前記メモリセルトランジスタとが配線材により電気的に
接続されたことを特徴とする。
【００１３】また本発明の強誘電体メモリは、半導体基
板と、該半導体基板上に設けられた強誘電体容量素子お
よびメモリセルトランジスタと、前記強誘電体容量素子
上に設けられた保護膜とを有し、前記強誘電体容量素子
は、下部電極と、上部電極と、該上部電極および該下部
電極の間に挟まれた強誘電体膜を含み、前記保護膜には
前記上部電極に通じるコンタクトホールが設けられ、前
記コンタクトホールを通して前記強誘電体容量素子と前
記メモリセルトランジスタとが電気的に接続された強誘
電体メモリにおいて、前記上部電極上に、前記上部電極
と接し前記コンタクトホールの外部にまで形成された導
電体を有し、該導電体と前記メモリセルトランジスタと
が配線材により電気的に接続されたことを特徴とする。
板と、該半導体基板上に設けられた強誘電体容量素子お
よびメモリセルトランジスタと、前記強誘電体容量素子
上に設けられた保護膜とを有し、前記強誘電体容量素子
は、下部電極と、上部電極と、該上部電極および該下部
電極の間に挟まれた強誘電体膜を含み、前記保護膜には
前記上部電極に通じるコンタクトホールが設けられ、前
記コンタクトホールを通して前記強誘電体容量素子と前
記メモリセルトランジスタとが電気的に接続された強誘
電体メモリにおいて、前記上部電極上に、前記上部電極
と接し前記コンタクトホールの外部にまで形成された導
電体を有し、該導電体と前記メモリセルトランジスタと
が配線材により電気的に接続されたことを特徴とする。
【００１４】また本発明の強誘電体メモリは、半導体基
板と、該半導体基板上に設けられた強誘電体容量素子お
よびメモリセルトランジスタと、前記強誘電体容量素子
上に設けられた保護膜とを有し、前記強誘電体容量素子
は、下部電極と、上部電極と、該上部電極および該下部
電極の間に挟まれた強誘電体膜を含み、前記保護膜には
前記強誘電体容量素子に通じるコンタクトホールが設け
られ、前記コンタクトホールを通して前記強誘電体容量
素子と前記メモリセルトランジスタとが電気的に接続さ
れた強誘電体メモリにおいて、前記上部電極が、前記コ
ンタクトホールの外部にまで形成され、前記上部電極と
前記メモリセルトランジスタとが配線材により電気的に
接続されたことを特徴とする。
板と、該半導体基板上に設けられた強誘電体容量素子お
よびメモリセルトランジスタと、前記強誘電体容量素子
上に設けられた保護膜とを有し、前記強誘電体容量素子
は、下部電極と、上部電極と、該上部電極および該下部
電極の間に挟まれた強誘電体膜を含み、前記保護膜には
前記強誘電体容量素子に通じるコンタクトホールが設け
られ、前記コンタクトホールを通して前記強誘電体容量
素子と前記メモリセルトランジスタとが電気的に接続さ
れた強誘電体メモリにおいて、前記上部電極が、前記コ
ンタクトホールの外部にまで形成され、前記上部電極と
前記メモリセルトランジスタとが配線材により電気的に
接続されたことを特徴とする。
【００１５】また本発明の強誘電体メモリの製造方法
は、半導体基板上にメモリセルトランジスタを形成した
後、下部電極、上部電極および該上部電極と該下部電極
の間に挟まれた強誘電体膜とを含む強誘電体容量素子と
を形成する工程と、該強誘電体容量素子上に保護膜を形
成する工程と、該保護膜に前記上部電極に通じるコンタ
クトホールを設ける工程と、前記上部電極上に、前記上
部電極と接し前記コンタクトホールの外部にまで引き出
された導電体を形成する工程と、該導電体と前記メモリ
セルトランジスタとを配線材により電気的に接続する工
程とを有することを特徴とする。
は、半導体基板上にメモリセルトランジスタを形成した
後、下部電極、上部電極および該上部電極と該下部電極
の間に挟まれた強誘電体膜とを含む強誘電体容量素子と
を形成する工程と、該強誘電体容量素子上に保護膜を形
成する工程と、該保護膜に前記上部電極に通じるコンタ
クトホールを設ける工程と、前記上部電極上に、前記上
部電極と接し前記コンタクトホールの外部にまで引き出
された導電体を形成する工程と、該導電体と前記メモリ
セルトランジスタとを配線材により電気的に接続する工
程とを有することを特徴とする。
【００１６】また本発明の強誘電体メモリの製造方法
は、半導体基板上にメモリセルトランジスタを形成した
後、強誘電体容量素子の下部電極、強誘電体膜をこの順
に形成し、その上に保護膜を形成する工程と、該保護膜
に前記強誘電体膜に通じるコンタクトホールを設ける工
程と、前記強誘電体膜上に前記コンタクトホールの外部
にまで引き出された上部電極を形成する工程と、該上部
電極と前記メモリセルトランジスタとを配線材により電
気的に接続する工程とを含むことを特徴とする。
は、半導体基板上にメモリセルトランジスタを形成した
後、強誘電体容量素子の下部電極、強誘電体膜をこの順
に形成し、その上に保護膜を形成する工程と、該保護膜
に前記強誘電体膜に通じるコンタクトホールを設ける工
程と、前記強誘電体膜上に前記コンタクトホールの外部
にまで引き出された上部電極を形成する工程と、該上部
電極と前記メモリセルトランジスタとを配線材により電
気的に接続する工程とを含むことを特徴とする。
【００１７】
【発明の実施の形態】本発明の強誘電体メモリの一例を
図１に示す。この強誘電体メモリは、半導体基板１と、
該半導体基板上に設けられた強誘電体容量素子およびメ
モリセルトランジスタと、前記強誘電体容量素子上に設
けられた保護膜９とを有し、前記強誘電体容量素子は、
下部電極１１、上部電極１５、およびこれらに挟まれた
強誘電体膜１２を含んでいる。保護膜９には上部電極１
５に通じるコンタクトホールが設けられ、このコンタク
トホールを通して前記強誘電体容量素子と前記メモリセ
ルトランジスタとが電気的に接続されている。上部電極
１５上には上部電極１５と実質的に同じ材料からなる導
電体１３が、コンタクトホールの外部にまで形成され、
導電体１３と前記メモリセルトランジスタとが配線材１
４により電気的に接続されている。
図１に示す。この強誘電体メモリは、半導体基板１と、
該半導体基板上に設けられた強誘電体容量素子およびメ
モリセルトランジスタと、前記強誘電体容量素子上に設
けられた保護膜９とを有し、前記強誘電体容量素子は、
下部電極１１、上部電極１５、およびこれらに挟まれた
強誘電体膜１２を含んでいる。保護膜９には上部電極１
５に通じるコンタクトホールが設けられ、このコンタク
トホールを通して前記強誘電体容量素子と前記メモリセ
ルトランジスタとが電気的に接続されている。上部電極
１５上には上部電極１５と実質的に同じ材料からなる導
電体１３が、コンタクトホールの外部にまで形成され、
導電体１３と前記メモリセルトランジスタとが配線材１
４により電気的に接続されている。
【００１８】本発明における上部電極および下部電極に
用いられる材料としては、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｕ
Ｏ2、Ａｕ等が挙げられ、これらの材料を主体として構
成される。このうち、強誘電体膜との密着性が良好な点
等からＰｔが好ましく用いられる。
用いられる材料としては、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｕ
Ｏ2、Ａｕ等が挙げられ、これらの材料を主体として構
成される。このうち、強誘電体膜との密着性が良好な点
等からＰｔが好ましく用いられる。
【００１９】本発明における導電体は、図１のように上
部電極からコンタクトホールの外部にまで形成されるこ
とが好ましい。このようにすることにより、配線材と上
部電極とを少なくともコンタクトホールの深さ以上の距
離を離すことができる。コンタクトホールの深さ、すな
わち保護膜の厚みは、通常２００〜５００ｎｍとするこ
とから、この程度の距離が保たれれば、配線材を構成す
る物質が強誘電体膜に拡散することを十分に防止できる
からである。
部電極からコンタクトホールの外部にまで形成されるこ
とが好ましい。このようにすることにより、配線材と上
部電極とを少なくともコンタクトホールの深さ以上の距
離を離すことができる。コンタクトホールの深さ、すな
わち保護膜の厚みは、通常２００〜５００ｎｍとするこ
とから、この程度の距離が保たれれば、配線材を構成す
る物質が強誘電体膜に拡散することを十分に防止できる
からである。
【００２０】導電体の厚みはコンタクトホール側壁で断
線を生じないように決める必要がある。導電体はスパッ
タ等により成膜されるが、この場合、コンタクトホール
側壁、すなわちウエハに垂直な面の膜厚はウエハ面内の
膜厚よりも薄くなるが、どの程度薄くなるかはコンタク
トホールの大きさ、深さ等に依存し、一意的には決まら
ない。代表例として、コンタクトホールの寸法を直径１
μｍ程度、深さ４００ｎｍ程度とした場合には、導電体
の厚みは５０ｎｍ以上５００ｎｍ以下、さらに好ましく
は１００ｎｍ以上３００ｎｍ以下とする。５０ｎｍ以上
とすれば断線の問題は生じない。一方、導電体を厚くす
ると加工時間が長くなる点が問題となり、また必要以上
に厚みを増しても断線を防止する効果は変わらないた
め、５００ｎｍ以下とすることが好ましい。
線を生じないように決める必要がある。導電体はスパッ
タ等により成膜されるが、この場合、コンタクトホール
側壁、すなわちウエハに垂直な面の膜厚はウエハ面内の
膜厚よりも薄くなるが、どの程度薄くなるかはコンタク
トホールの大きさ、深さ等に依存し、一意的には決まら
ない。代表例として、コンタクトホールの寸法を直径１
μｍ程度、深さ４００ｎｍ程度とした場合には、導電体
の厚みは５０ｎｍ以上５００ｎｍ以下、さらに好ましく
は１００ｎｍ以上３００ｎｍ以下とする。５０ｎｍ以上
とすれば断線の問題は生じない。一方、導電体を厚くす
ると加工時間が長くなる点が問題となり、また必要以上
に厚みを増しても断線を防止する効果は変わらないた
め、５００ｎｍ以下とすることが好ましい。
【００２１】本発明における導電体としては、配線材の
構成材料であるチタン等の拡散を抑える性質を有する材
料が用いられる。例えば、上部電極材料として用いられ
るＰｔ、Ｉｒ、Ｒｕ、ＲｕＯ2、Ａｕや、あるいはＴｉ
Ｎを用いることができる。
構成材料であるチタン等の拡散を抑える性質を有する材
料が用いられる。例えば、上部電極材料として用いられ
るＰｔ、Ｉｒ、Ｒｕ、ＲｕＯ2、Ａｕや、あるいはＴｉ
Ｎを用いることができる。
【００２２】本発明における配線材は、チタンまたはチ
タン化合物を含む材料が好ましい。配線材としては、微
細加工性、耐腐食性、低抵抗率であること等が求めら
れ、Ａｌが広く用いられるが、拡散層においてＡｌとＳ
ｉが接触していると、熱処理時にＳｉがＡｌ中に拡散
し、拡散層と半導体基板とのｐｎ接合を破壊する場合が
ある。そこで、 ＡｌとＳｉの相互拡散を防ぐバリア膜
としてチタンまたはチタン化合物を含む材料を用いるこ
とが好ましい。 また、ＴｉＮの下にはＴｉを形成し、
例えば下層から順にＴｉ、ＴｉＮ、Ａｌを積層した多層
膜とすることが好ましい。ＴｉＮはＳｉとの密着性に劣
り、Ｓｉとの接触抵抗が高いからである。
タン化合物を含む材料が好ましい。配線材としては、微
細加工性、耐腐食性、低抵抗率であること等が求めら
れ、Ａｌが広く用いられるが、拡散層においてＡｌとＳ
ｉが接触していると、熱処理時にＳｉがＡｌ中に拡散
し、拡散層と半導体基板とのｐｎ接合を破壊する場合が
ある。そこで、 ＡｌとＳｉの相互拡散を防ぐバリア膜
としてチタンまたはチタン化合物を含む材料を用いるこ
とが好ましい。 また、ＴｉＮの下にはＴｉを形成し、
例えば下層から順にＴｉ、ＴｉＮ、Ａｌを積層した多層
膜とすることが好ましい。ＴｉＮはＳｉとの密着性に劣
り、Ｓｉとの接触抵抗が高いからである。
【００２３】本発明における強誘電体膜は、 ＰｂＺｒx
Ｔ1-xＯ3またはＳｒＢｉ2Ｔａ2Ｏ9が好ましく用いられ
る。常温で、強誘電体メモリに応用するために望ましい
ヒステリシスカーブが得られるからである。
Ｔ1-xＯ3またはＳｒＢｉ2Ｔａ2Ｏ9が好ましく用いられ
る。常温で、強誘電体メモリに応用するために望ましい
ヒステリシスカーブが得られるからである。
【００２４】本発明における保護膜は、ＳｉＯ2膜等を
用いる。膜厚は通常２００〜５００ｎｍとする。２００
ｎｍ未満とすると、保護膜上の配線とゲート電極等の下
層の配線とで短絡を生じる場合がある。一方、５００ｎ
ｍを越えるとコンタクトホール内で断線が生じることが
ある。
用いる。膜厚は通常２００〜５００ｎｍとする。２００
ｎｍ未満とすると、保護膜上の配線とゲート電極等の下
層の配線とで短絡を生じる場合がある。一方、５００ｎ
ｍを越えるとコンタクトホール内で断線が生じることが
ある。
【００２５】本発明の強誘電体メモリは、半導体基板上
に形成された１つの電界効果トランジスタに強誘電体容
量素子を接続した構造を単位メモリセルとしたものであ
る。あるいは電界効果トランジスタと強誘電体容量素子
を複数個ずつ組み合わせたものを単位メモリセルとして
もよい。
に形成された１つの電界効果トランジスタに強誘電体容
量素子を接続した構造を単位メモリセルとしたものであ
る。あるいは電界効果トランジスタと強誘電体容量素子
を複数個ずつ組み合わせたものを単位メモリセルとして
もよい。
【００２６】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００２７】図１は本発明の第１の実施例を示す断面図
である。半導体基板上に作り込まれた電界効果トランジ
スタ上に形成された層間膜の上に下部電極１１としてＰ
ｔ、強誘電体膜１２としてＰＺＴ、上部電極１５として
Ｐｔを有する強誘電体容量素子が形成されている。電界
効果トランジスタと強誘電体容量を電気的に接続するた
め、電界効果トランジスタの一方の拡散層と強誘電体容
量素子の上部電極に通じるコンタクトホールが形成され
ている。上部電極と同じＰｔからなる導電体１３は上部
電極へ通じるコンタクトホール６の外部にまで引き出さ
れている。配線材１４は下層から順にＴｉ、ＴｉＮ、Ａ
ｌ、ＴｉＮが用いられ、電界効果トランジスタの一方の
拡散層に通じるコンタクトホール上に形成され、コンタ
クトホール外部で導電体１３と電気的に接続している。
である。半導体基板上に作り込まれた電界効果トランジ
スタ上に形成された層間膜の上に下部電極１１としてＰ
ｔ、強誘電体膜１２としてＰＺＴ、上部電極１５として
Ｐｔを有する強誘電体容量素子が形成されている。電界
効果トランジスタと強誘電体容量を電気的に接続するた
め、電界効果トランジスタの一方の拡散層と強誘電体容
量素子の上部電極に通じるコンタクトホールが形成され
ている。上部電極と同じＰｔからなる導電体１３は上部
電極へ通じるコンタクトホール６の外部にまで引き出さ
れている。配線材１４は下層から順にＴｉ、ＴｉＮ、Ａ
ｌ、ＴｉＮが用いられ、電界効果トランジスタの一方の
拡散層に通じるコンタクトホール上に形成され、コンタ
クトホール外部で導電体１３と電気的に接続している。
【００２８】この強誘電体メモリの製造方法を図２を参
照しながら説明する。強誘電体容量素子を形成後、その
上に保護膜９としてＳｉＯ2膜を形成したあと、強誘電
体容量素子の上部電極の上に通じるコンタクトホールを
形成する（図２（ａ）））次に上部電極材料であるＰｔ
をコンタクトホール外部に引き出すための導電体１３を
形成する（図２（ｂ））。さらに電界効果トランジスタ
の拡散層に通じるコンタクトホールを形成し、その上に
配線材１４として、下層から順に、Ｔｉ、ＴｉＮ、Ａ
ｌ、ＴｉＮを堆積させた後、Ｐｔの引き出し線と積層構
造を形成するように配線を加工する（図２（ｃ））。
照しながら説明する。強誘電体容量素子を形成後、その
上に保護膜９としてＳｉＯ2膜を形成したあと、強誘電
体容量素子の上部電極の上に通じるコンタクトホールを
形成する（図２（ａ）））次に上部電極材料であるＰｔ
をコンタクトホール外部に引き出すための導電体１３を
形成する（図２（ｂ））。さらに電界効果トランジスタ
の拡散層に通じるコンタクトホールを形成し、その上に
配線材１４として、下層から順に、Ｔｉ、ＴｉＮ、Ａ
ｌ、ＴｉＮを堆積させた後、Ｐｔの引き出し線と積層構
造を形成するように配線を加工する（図２（ｃ））。
【００２９】上記の第１の実施例では上部電極１５の上
に導電体１３が形成されているが、これらを一体に形成
し、図３に示す第２の実施例のように上部電極１５がコ
ンタクトホールの外部にまで引き出された構造とするこ
ともできる。この場合、強誘電体膜１２、保護膜を順に
形成し、コンタクトホールを形成した後、コンタクトホ
ール外部への引き出し線の役割を兼ねた上部電極１３を
形成する。
に導電体１３が形成されているが、これらを一体に形成
し、図３に示す第２の実施例のように上部電極１５がコ
ンタクトホールの外部にまで引き出された構造とするこ
ともできる。この場合、強誘電体膜１２、保護膜を順に
形成し、コンタクトホールを形成した後、コンタクトホ
ール外部への引き出し線の役割を兼ねた上部電極１３を
形成する。
【００３０】
【発明の効果】本発明によれば、強誘電体容量素子の上
部電極上に該上部電極と実質的に同じ材料からなる導電
体が設けられているため、配線層形成後に電界効果トラ
ンジスタのしきい値ばらつき低減のための熱処理や、保
護膜形成のための熱処理を行う際に、強誘電体容量素子
の残留分極値の低下を効果的に防止できる。このため、
強誘電体メモリのデータ書き換え寿命、記憶保持特性の
信頼性を向上することができる。
部電極上に該上部電極と実質的に同じ材料からなる導電
体が設けられているため、配線層形成後に電界効果トラ
ンジスタのしきい値ばらつき低減のための熱処理や、保
護膜形成のための熱処理を行う際に、強誘電体容量素子
の残留分極値の低下を効果的に防止できる。このため、
強誘電体メモリのデータ書き換え寿命、記憶保持特性の
信頼性を向上することができる。
【図１】本発明の強誘電体メモリの構造を示す断面図で
ある。
ある。
【図２】本発明の強誘電体メモリの製造方法を示す工程
断面図である。
断面図である。
【図３】本発明の強誘電体メモリの構造を示す断面図で
ある。
ある。
【図４】従来の強誘電体メモリの構造を示す断面図であ
る。
る。
【図５】従来の強誘電体メモリの等価回路図である。
【図６】従来の強誘電体メモリの製造工程を説明する工
程断面図である。
程断面図である。
Ｔｒ セルトランジスタ ＢＬ ビット線 ＰＬ プレート線 ＷＬ ワード線 ＭＣ メモリセル Ｃｆ 強誘電体容量 １ 半導体基板 ２ フィールドＳｉＯ2 ３ 下部電極 ４ 強誘電体膜 ５ 上部電極 ６ 配線材 ７ ゲート電極 ８ ｎ+拡散層 ９ 保護膜 １０ ビット線 １１ 下部電極 １２ 強誘電体膜 １３ 導電体 １４ 配線層 １５ 上部電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (13)
- 【請求項１】 半導体基板と該半導体基板上に設けられ
た強誘電体容量素子とを有し、前記強誘電体容量素子
は、下部電極と、上部電極と、該上部電極および該下部
電極の間に挟まれた強誘電体膜を含む強誘電体メモリに
おいて、前記上部電極上に前記上部電極と接する導電体
を有し、該導電体と前記メモリセルトランジスタとが配
線材により電気的に接続されたことを特徴とする強誘電
体メモリ。 - 【請求項２】 半導体基板と、該半導体基板上に設けら
れた強誘電体容量素子およびメモリセルトランジスタ
と、前記強誘電体容量素子上に設けられた保護膜とを有
し、前記強誘電体容量素子は、下部電極と、上部電極
と、該上部電極および該下部電極の間に挟まれた強誘電
体膜を含み、前記保護膜には前記上部電極に通じるコン
タクトホールが設けられ、前記コンタクトホールを通し
て前記強誘電体容量素子と前記メモリセルトランジスタ
とが電気的に接続された強誘電体メモリにおいて、前記
上部電極上に、前記上部電極と接し前記コンタクトホー
ルの外部にまで形成された導電体を有し、該導電体と前
記メモリセルトランジスタとが配線材により電気的に接
続されたことを特徴とする強誘電体メモリ。 - 【請求項３】 前記導電体が、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｕ
Ｏ2、Ａｕ、またはＴｉＮを主体としてなる請求項１ま
たは２に記載の強誘電体メモリ。 - 【請求項４】 半導体基板と、該半導体基板上に設けら
れた強誘電体容量素子およびメモリセルトランジスタ
と、前記強誘電体容量素子上に設けられた保護膜とを有
し、前記強誘電体容量素子は、下部電極と、上部電極
と、該上部電極および該下部電極の間に挟まれた強誘電
体膜を含み、前記保護膜には前記強誘電体容量素子に通
じるコンタクトホールが設けられ、前記コンタクトホー
ルを通して前記強誘電体容量素子と前記メモリセルトラ
ンジスタとが電気的に接続された強誘電体メモリにおい
て、前記上部電極が、前記コンタクトホールの外部にま
で形成され、前記上部電極と前記メモリセルトランジス
タとが配線材により電気的に接続されたことを特徴とす
る強誘電体メモリ。 - 【請求項５】 前記上部電極がＰｔ、Ｉｒ、Ｒｕ、Ｒｕ
Ｏ2、またはＡｕを主体としてなる請求項１乃至４いず
れかに記載の強誘電体メモリ。 - 【請求項６】 前記配線材がチタンまたはチタン化合物
を含む請求項１乃至５いずれかに記載の強誘電体メモ
リ。 - 【請求項７】 前記強誘電体膜がＰｂＺｒxＴ1-xＯ3ま
たはＳｒＢｉ2Ｔａ2Ｏ9である請求項１乃至６いずれか
に記載の強誘電体メモリ。 - 【請求項８】 半導体基板上にメモリセルトランジスタ
を形成した後、下部電極、上部電極および該上部電極と
該下部電極の間に挟まれた強誘電体膜とを含む強誘電体
容量素子とを形成する工程と、該強誘電体容量素子上に
保護膜を形成する工程と、該保護膜に前記上部電極に通
じるコンタクトホールを設ける工程と、前記上部電極上
に、前記上部電極と接し前記コンタクトホールの外部に
まで引き出された導電体を形成する工程と、該導電体と
前記メモリセルトランジスタとを配線材により電気的に
接続する工程とを有することを特徴とする強誘電体メモ
リの製造方法。 - 【請求項９】 前記導電体が、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｕ
Ｏ2、Ａｕ、またはＴｉＮを主体としてなる請求項８に
記載の強誘電体メモリの製造方法。 - 【請求項１０】 半導体基板上にメモリセルトランジス
タを形成した後、強誘電体容量素子の下部電極、強誘電
体膜をこの順に形成し、その上に保護膜を形成する工程
と、該保護膜に前記強誘電体膜に通じるコンタクトホー
ルを設ける工程と、前記強誘電体膜上に前記コンタクト
ホールの外部にまで引き出された上部電極を形成する工
程と、該上部電極と前記メモリセルトランジスタとを配
線材により電気的に接続する工程とを含むことを特徴と
する強誘電体メモリの製造方法。 - 【請求項１１】 前記上部電極がＰｔ、Ｉｒ、Ｒｕ、Ｒ
ｕＯ2、またはＡｕを主体としてなる請求項８乃至１０
いずれかに記載の強誘電体メモリの製造方法。 - 【請求項１２】 前記配線材がチタンまたはチタン化合
物を含む請求項８乃至１１いずれかに記載の強誘電体メ
モリの製造方法。 - 【請求項１３】 前記強誘電体膜がＰｂＺｒxＴ1-xＯ3
またはＳｒＢｉ2Ｔａ 2Ｏ9である請求項８乃至１２いず
れかに記載の強誘電体メモリの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9152439A JP3055494B2 (ja) | 1997-06-10 | 1997-06-10 | 強誘電体メモリ及びその製造方法 |
| CN98102156A CN1202011A (zh) | 1997-06-10 | 1998-05-19 | 铁电存储器及其制作方法 |
| KR1019980019505A KR100304673B1 (ko) | 1997-06-10 | 1998-05-28 | 강유전체메모리및그제조방법 |
| US09/095,055 US5990508A (en) | 1997-06-10 | 1998-06-10 | Ferroelectric memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9152439A JP3055494B2 (ja) | 1997-06-10 | 1997-06-10 | 強誘電体メモリ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10341004A true JPH10341004A (ja) | 1998-12-22 |
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