JP2000164812A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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Abstract
(57)【要約】 （修正有）
【課題】 高精度な容量素子を、より微細加工工程に
適した構造として備える半導体装置及びその製造方法を
提供する。 【解決手段】 半導体基板上に形成され、その底面が該
半導体基板に到達しない溝１４を有する第１絶縁膜１２
と、前記溝内に埋め込み形成された第１金属層からなる
下部電極１５ａと、前記下部電極上に形成された第２絶
縁膜からなる容量絶縁膜１６ａと、前記下部電極上であ
って、かつ容量絶縁膜上に形成された第２金属層からな
る上部電極１８ａによって構成される容量素子を有する
半導体装置。
適した構造として備える半導体装置及びその製造方法を
提供する。 【解決手段】 半導体基板上に形成され、その底面が該
半導体基板に到達しない溝１４を有する第１絶縁膜１２
と、前記溝内に埋め込み形成された第１金属層からなる
下部電極１５ａと、前記下部電極上に形成された第２絶
縁膜からなる容量絶縁膜１６ａと、前記下部電極上であ
って、かつ容量絶縁膜上に形成された第２金属層からな
る上部電極１８ａによって構成される容量素子を有する
半導体装置。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、特に高精度の容量素子を含む半導体装
置及びその製造方法を提供するものである。
製造方法に関し、特に高精度の容量素子を含む半導体装
置及びその製造方法を提供するものである。
【０００２】
【従来の技術及び発明が解決しようとする課題】電子機
器の小型軽量化、高性能化あるいは多機能化に伴い、Ａ
Ｖ機器や通信機器等に不可欠なリニア回路あるいはアナ
ログ回路を、デジタル回路と共に同一の半導体装置（Ｌ
ＳＩ）に１チップ化する傾向が急速に進んでいる。これ
ら回路には高精度な容量素子が不可欠であり、従来から
２層のポリシリコン層で容量絶縁膜を挟むＤＰＣ（Doub
le Poly Capacitor）タイプの容量素子や、２層金属層
で容量絶縁膜を挟むＭＩＭ（Metal-Insulator-Metal）
タイプの容量素子が使用されてきた。
器の小型軽量化、高性能化あるいは多機能化に伴い、Ａ
Ｖ機器や通信機器等に不可欠なリニア回路あるいはアナ
ログ回路を、デジタル回路と共に同一の半導体装置（Ｌ
ＳＩ）に１チップ化する傾向が急速に進んでいる。これ
ら回路には高精度な容量素子が不可欠であり、従来から
２層のポリシリコン層で容量絶縁膜を挟むＤＰＣ（Doub
le Poly Capacitor）タイプの容量素子や、２層金属層
で容量絶縁膜を挟むＭＩＭ（Metal-Insulator-Metal）
タイプの容量素子が使用されてきた。
【０００３】ＤＰＣタイプの容量素子として、例えば、
特開平９−３６３１３号公報等に提案されたものが挙げ
られるが、このＤＰＣタイプの容量素子では、容量電極
が半導体層であるポリシリコン層により構成されるた
め、ポリシリコンにいかに高濃度に不純物を添加して
も、僅かながらの容量電極自体に空乏層が発生する。こ
の空乏層の発生は、容量電極間に与えられる電位差によ
りその幅を変動させ、結果としてその容量値が変動する
という問題を有しており、非常に高い精度が要求される
回路には適さない。
特開平９−３６３１３号公報等に提案されたものが挙げ
られるが、このＤＰＣタイプの容量素子では、容量電極
が半導体層であるポリシリコン層により構成されるた
め、ポリシリコンにいかに高濃度に不純物を添加して
も、僅かながらの容量電極自体に空乏層が発生する。こ
の空乏層の発生は、容量電極間に与えられる電位差によ
りその幅を変動させ、結果としてその容量値が変動する
という問題を有しており、非常に高い精度が要求される
回路には適さない。
【０００４】これに対し、ＭＩＭタイプの容量素子で
は、容量電極は金属で構成されているため空乏層の発生
はなく、電極間の電位差にかかわらず、一定した容量値
が得られるという利点がある。このため、一般に、高精
度が要求されるアナログ回路にはＭＩＭタイプの容量素
子が用いられている。例えば、特開平８−１８１２８２
号公報には、以下のようなＭＩＭタイプの容量素子及び
その製造方法が提案されている。
は、容量電極は金属で構成されているため空乏層の発生
はなく、電極間の電位差にかかわらず、一定した容量値
が得られるという利点がある。このため、一般に、高精
度が要求されるアナログ回路にはＭＩＭタイプの容量素
子が用いられている。例えば、特開平８−１８１２８２
号公報には、以下のようなＭＩＭタイプの容量素子及び
その製造方法が提案されている。
【０００５】まず、図５（ａ）に示したように、半導体
基板４１上に堆積したシリコン酸化膜４２上に、第１金
属層４３を堆積し、フォトリソグラフィ工程により形成
されたレジストパターン（図示せず）をマスクとして、
第１金属層４３をパターニングして、下部電極４３ａ及
び配線４３ｂを形成する。
基板４１上に堆積したシリコン酸化膜４２上に、第１金
属層４３を堆積し、フォトリソグラフィ工程により形成
されたレジストパターン（図示せず）をマスクとして、
第１金属層４３をパターニングして、下部電極４３ａ及
び配線４３ｂを形成する。
【０００６】次に、図５（ｂ）に示したように、得られ
た半導体基板４１上にプラズマＣＶＤ法を用いて酸化膜
４４を堆積し、その上に回転塗布法によりＳＯＧ（Spin
OnGlass）膜４５を塗布する。その後、ＲＩＥ（反応性
イオンエッチング）法により、下地の酸化膜４４が露出
するまで全面エッチバックする。この結果、第１金属層
４３の垂直段差部にＳＯＧ４５が残り、段差の傾斜角が
緩和される。さらに、プラズマＣＶＤ法を用いて得られ
た半導体基板４１上に酸化膜４６を堆積する。
た半導体基板４１上にプラズマＣＶＤ法を用いて酸化膜
４４を堆積し、その上に回転塗布法によりＳＯＧ（Spin
OnGlass）膜４５を塗布する。その後、ＲＩＥ（反応性
イオンエッチング）法により、下地の酸化膜４４が露出
するまで全面エッチバックする。この結果、第１金属層
４３の垂直段差部にＳＯＧ４５が残り、段差の傾斜角が
緩和される。さらに、プラズマＣＶＤ法を用いて得られ
た半導体基板４１上に酸化膜４６を堆積する。
【０００７】続いて、図５（ｃ）に示したように、下部
電極４３ａ上に開口を有するレジストパターン（図示せ
ず）をフォトリソグラフィ工程により形成し、これをマ
スクとして、酸化膜４４、４６をＲＩＥ法によりエッチ
ングして、下部電極４３ａ表面が露出する開口４７を形
成する。次に、容量絶縁膜となるプラズマ窒化膜４８を
得られた半導体基板４１上に堆積する。
電極４３ａ上に開口を有するレジストパターン（図示せ
ず）をフォトリソグラフィ工程により形成し、これをマ
スクとして、酸化膜４４、４６をＲＩＥ法によりエッチ
ングして、下部電極４３ａ表面が露出する開口４７を形
成する。次に、容量絶縁膜となるプラズマ窒化膜４８を
得られた半導体基板４１上に堆積する。
【０００８】その後、図５（ｄ）に示したように、配線
４３ｂ上で開口を有するレジストパターン（図示せず）
をフォトリソグラフィ工程により形成し、これをマスク
として、酸化膜４４、４６及びプラズマ窒化膜４８をＲ
ＩＥ法によりエッチングして、配線４３ｂ表面が露出す
る開口４９を形成する。
４３ｂ上で開口を有するレジストパターン（図示せず）
をフォトリソグラフィ工程により形成し、これをマスク
として、酸化膜４４、４６及びプラズマ窒化膜４８をＲ
ＩＥ法によりエッチングして、配線４３ｂ表面が露出す
る開口４９を形成する。
【０００９】さらに、同図に示したように、得られた半
導体基板４１上に第２金属層を堆積し、フォトリソグラ
フィ工程により形成したレジストパターン（図示せず）
をマスクとして第２金属層をパターニングして、下部電
極４３ａ上に上部電極５０ａを、配線４３ｂ上に配線５
０ｂを形成する。これにより、下部電極４３ａ、容量絶
縁膜４６及び上部電極５０ａからなるＭＩＭ構造の容量
素子５２と、配線４３ｂと配線５０ｂとからなる積層構
造の配線５１が形成される。また、特開平９−９２７８
６号公報には、以下のようなＭＩＭタイプの容量素子及
びその製造方法が提案されている。
導体基板４１上に第２金属層を堆積し、フォトリソグラ
フィ工程により形成したレジストパターン（図示せず）
をマスクとして第２金属層をパターニングして、下部電
極４３ａ上に上部電極５０ａを、配線４３ｂ上に配線５
０ｂを形成する。これにより、下部電極４３ａ、容量絶
縁膜４６及び上部電極５０ａからなるＭＩＭ構造の容量
素子５２と、配線４３ｂと配線５０ｂとからなる積層構
造の配線５１が形成される。また、特開平９−９２７８
６号公報には、以下のようなＭＩＭタイプの容量素子及
びその製造方法が提案されている。
【００１０】まず、図６（ａ）に示したように、半導体
基板６０上に第１金属層６１を堆積し、所望の形状にパ
ターニングする。次いで、得られた半導体基板６０上に
絶縁体層６２を堆積し、その表面をＣＭＰ（Chemical M
echanical Polish）法等で平坦化する。
基板６０上に第１金属層６１を堆積し、所望の形状にパ
ターニングする。次いで、得られた半導体基板６０上に
絶縁体層６２を堆積し、その表面をＣＭＰ（Chemical M
echanical Polish）法等で平坦化する。
【００１１】続いて、図６（ｂ）に示したように、フォ
トリソグラフィ工程で形成したレジストパターン（図示
せず）をマスクとして、第１金属層５１が露出するまで
絶縁体層６２をエッチングし、開口６３ａ、６３ｂを形
成する。次に、図６（ｃ）に示したように、得られた半
導体基板６０上全面に、後に容量絶縁膜となる薄い誘電
体膜６４を堆積し、その上に、金属配線層の接続部とな
る開口６３ｂ部の上に開口を有するレジストパターン６
５をフォトリソグラフィ工程で形成する。
トリソグラフィ工程で形成したレジストパターン（図示
せず）をマスクとして、第１金属層５１が露出するまで
絶縁体層６２をエッチングし、開口６３ａ、６３ｂを形
成する。次に、図６（ｃ）に示したように、得られた半
導体基板６０上全面に、後に容量絶縁膜となる薄い誘電
体膜６４を堆積し、その上に、金属配線層の接続部とな
る開口６３ｂ部の上に開口を有するレジストパターン６
５をフォトリソグラフィ工程で形成する。
【００１２】続いて、図６（ｄ）に示したように、レジ
ストパターン６５をマスクとして、誘電体膜６４をエッ
チングして、開口６３ｂ底部において第１金属層６１を
露出させる。その後、図６（ｅ）に示したように、得ら
れた半導体基板６０上全面に第２金属層６５を堆積す
る。
ストパターン６５をマスクとして、誘電体膜６４をエッ
チングして、開口６３ｂ底部において第１金属層６１を
露出させる。その後、図６（ｅ）に示したように、得ら
れた半導体基板６０上全面に第２金属層６５を堆積す
る。
【００１３】さらに、図６（ｆ）に示したように、第２
金属層６５をフォトリソグラフィ工程で形成したレジス
トパターン（図示せず）をマスクとして所望の形状にパ
ターニングし、上部電極６５ａ及び配線６５ｂを形成す
る。これにより、下部電極６１、誘電体膜６４及び上部
電極６５ａからなるＭＩＭ構造の容量素子６６と、下部
電極６１に接続される配線６５ｂが形成される。
金属層６５をフォトリソグラフィ工程で形成したレジス
トパターン（図示せず）をマスクとして所望の形状にパ
ターニングし、上部電極６５ａ及び配線６５ｂを形成す
る。これにより、下部電極６１、誘電体膜６４及び上部
電極６５ａからなるＭＩＭ構造の容量素子６６と、下部
電極６１に接続される配線６５ｂが形成される。
【００１４】しかし、上記のような従来のＭＩＭ構造の
容量素子は、より半導体装置の微細化及び高速化が要求
される近年において、以下に示す課題をかかえている。
つまり、半導体装置の微細化、高速化の進行とともに金
属配線の多層配線化が進み、容量等のアナログ素子を含
む回路においても、３層〜６層の配線層が必要となって
いる。
容量素子は、より半導体装置の微細化及び高速化が要求
される近年において、以下に示す課題をかかえている。
つまり、半導体装置の微細化、高速化の進行とともに金
属配線の多層配線化が進み、容量等のアナログ素子を含
む回路においても、３層〜６層の配線層が必要となって
いる。
【００１５】一般に、多層配線の形成工程では、各層に
おける平坦化が不十分であると、その上層に形成される
金属層の微細なパターニングや層間絶縁膜の微細な開口
形成が、残留する凹凸の上で行われることになる。しか
し、このような凹凸上でのフォトリソグラフィー工程で
は、フォーカスマージンが減少する傾向にあるため、よ
り微細かつ高精度のパターニングや開口の形成が困難と
なる。よって、多層配線の形成工程においては、いかに
各層を平坦に形成するかが重要な鍵となっており、その
ために、金属配線層間の絶縁膜を、ＣＭＰ法を用いて平
坦化することが行われている。
おける平坦化が不十分であると、その上層に形成される
金属層の微細なパターニングや層間絶縁膜の微細な開口
形成が、残留する凹凸の上で行われることになる。しか
し、このような凹凸上でのフォトリソグラフィー工程で
は、フォーカスマージンが減少する傾向にあるため、よ
り微細かつ高精度のパターニングや開口の形成が困難と
なる。よって、多層配線の形成工程においては、いかに
各層を平坦に形成するかが重要な鍵となっており、その
ために、金属配線層間の絶縁膜を、ＣＭＰ法を用いて平
坦化することが行われている。
【００１６】しかし、上記のような従来の容量素子の製
造方法では、容量素子が形成される開口４７、６３ａに
おいて、上部電極５０ａ、６５ａの表面に下層の層間絶
縁膜の段差がそのまま凹凸として残っている。このため
上部電極５０ａ、６５ａの微細なパターニングが困難と
なるのみならず、さらにこの上に形成される第3層目以
上の配線層のパターニングも困難とするという課題があ
る。本発明は上記課題に鑑みなされたものであり、高精
度な容量素子を、より微細加工工程に適した構造として
備える半導体装置及びその製造方法を提供することを目
的とする。
造方法では、容量素子が形成される開口４７、６３ａに
おいて、上部電極５０ａ、６５ａの表面に下層の層間絶
縁膜の段差がそのまま凹凸として残っている。このため
上部電極５０ａ、６５ａの微細なパターニングが困難と
なるのみならず、さらにこの上に形成される第3層目以
上の配線層のパターニングも困難とするという課題があ
る。本発明は上記課題に鑑みなされたものであり、高精
度な容量素子を、より微細加工工程に適した構造として
備える半導体装置及びその製造方法を提供することを目
的とする。
【００１７】
【課題を解決するための手段】本発明によれば、半導体
基板上に形成され、その底面が該半導体基板に到達しな
い溝を有する第１絶縁膜と、前記溝内に埋め込み形成さ
れた第１金属層からなる下部電極と、前記下部電極上に
形成された第２絶縁膜からなる容量絶縁膜と、前記下部
電極上であって、かつ容量絶縁膜上に形成された第２金
属層からなる上部電極によって構成される容量素子を有
する半導体装置が提供される。
基板上に形成され、その底面が該半導体基板に到達しな
い溝を有する第１絶縁膜と、前記溝内に埋め込み形成さ
れた第１金属層からなる下部電極と、前記下部電極上に
形成された第２絶縁膜からなる容量絶縁膜と、前記下部
電極上であって、かつ容量絶縁膜上に形成された第２金
属層からなる上部電極によって構成される容量素子を有
する半導体装置が提供される。
【００１８】また、半導体基板上に形成された素子と、
該素子を含む半導体基板上に形成され、その底面が前記
素子に到達する少なくとも１つの開口と前記素子に到達
しない少なくとも１つの溝とを有する第１絶縁膜と、前
記開口内に埋め込み形成された第１金属層からなるコン
タクトプラグと、前記溝内に埋め込み形成された第１金
属層からなる下部電極又は配線層と、前記下部電極上に
形成された第２絶縁膜からなる容量絶縁膜と、前記下部
電極上であって、かつ容量絶縁膜上に形成された第２金
属層からなる上部電極と、前記コンタクトプラグ上に形
成された第２金属層からなる金属配線とを有する半導体
装置が提供される。
該素子を含む半導体基板上に形成され、その底面が前記
素子に到達する少なくとも１つの開口と前記素子に到達
しない少なくとも１つの溝とを有する第１絶縁膜と、前
記開口内に埋め込み形成された第１金属層からなるコン
タクトプラグと、前記溝内に埋め込み形成された第１金
属層からなる下部電極又は配線層と、前記下部電極上に
形成された第２絶縁膜からなる容量絶縁膜と、前記下部
電極上であって、かつ容量絶縁膜上に形成された第２金
属層からなる上部電極と、前記コンタクトプラグ上に形
成された第２金属層からなる金属配線とを有する半導体
装置が提供される。
【００１９】さらに、本発明によれば、半導体基板上に
第１絶縁膜を堆積する工程と、該第１絶縁膜に、その底
面が前記半導体基板に到達しない溝を形成する工程と、
該溝を含む第１絶縁膜上に第１金属層を堆積する工程
と、該第１金属層を選択的にエッチングして前記溝内部
にのみ下部電極を形成する工程と、前記下部電極を含む
第１絶縁膜上に第２絶縁膜を堆積する工程と、該第２絶
縁膜をパターニングして前記下部電極上に容量絶縁膜を
形成する工程と、該容量絶縁膜上に第２金属層を堆積す
る工程と、前記第２金属層を選択的にエッチングして前
記下部電極上であって、かつ容量絶縁膜上に上部電極を
形成する工程とを含む半導体装置の製造方法が提供され
る。
第１絶縁膜を堆積する工程と、該第１絶縁膜に、その底
面が前記半導体基板に到達しない溝を形成する工程と、
該溝を含む第１絶縁膜上に第１金属層を堆積する工程
と、該第１金属層を選択的にエッチングして前記溝内部
にのみ下部電極を形成する工程と、前記下部電極を含む
第１絶縁膜上に第２絶縁膜を堆積する工程と、該第２絶
縁膜をパターニングして前記下部電極上に容量絶縁膜を
形成する工程と、該容量絶縁膜上に第２金属層を堆積す
る工程と、前記第２金属層を選択的にエッチングして前
記下部電極上であって、かつ容量絶縁膜上に上部電極を
形成する工程とを含む半導体装置の製造方法が提供され
る。
【００２０】また、半導体基板上に素子を形成する工程
と、該素子上に第１絶縁膜を堆積する工程と、該第１絶
縁膜に、その底面が前記素子に到達する少なくとも１つ
の開口を形成する工程と、該第１絶縁膜に、その底面が
前記素子に到達しない少なくとも1つの溝を形成する工
程と、前記開口と前記溝とを含む第１絶縁膜上に第１金
属層を堆積する工程と、該第１金属層を選択的にエッチ
ングして前記開口内にコンタクトプラグ、前記溝内に下
部電極又は配線層を形成する工程と、前記コンタクトプ
ラグ、下部電極及び配線層を含む第１絶縁膜上に第２絶
縁膜を堆積する工程と、前記第２絶縁膜をパターニング
して前記下部電極上に容量絶縁膜を形成する工程と、該
容量絶縁膜上に第２金属層を堆積する工程と、前記第２
金属層を選択的にエッチングして前記下部電極上であっ
て、かつ容量絶縁膜上に上部電極、前記コンタクト層上
に金属配線を形成する工程とを含む半導体装置の製造方
法が提供される。
と、該素子上に第１絶縁膜を堆積する工程と、該第１絶
縁膜に、その底面が前記素子に到達する少なくとも１つ
の開口を形成する工程と、該第１絶縁膜に、その底面が
前記素子に到達しない少なくとも1つの溝を形成する工
程と、前記開口と前記溝とを含む第１絶縁膜上に第１金
属層を堆積する工程と、該第１金属層を選択的にエッチ
ングして前記開口内にコンタクトプラグ、前記溝内に下
部電極又は配線層を形成する工程と、前記コンタクトプ
ラグ、下部電極及び配線層を含む第１絶縁膜上に第２絶
縁膜を堆積する工程と、前記第２絶縁膜をパターニング
して前記下部電極上に容量絶縁膜を形成する工程と、該
容量絶縁膜上に第２金属層を堆積する工程と、前記第２
金属層を選択的にエッチングして前記下部電極上であっ
て、かつ容量絶縁膜上に上部電極、前記コンタクト層上
に金属配線を形成する工程とを含む半導体装置の製造方
法が提供される。
【００２１】
【発明の実施の形態】本発明の半導体装置は、主とし
て、半導体基板と、半導体基板上に形成された第1絶縁
膜と、下部電極、容量絶縁膜及び上部電極からなる容量
素子とを備えて構成される。
て、半導体基板と、半導体基板上に形成された第1絶縁
膜と、下部電極、容量絶縁膜及び上部電極からなる容量
素子とを備えて構成される。
【００２２】この発明における半導体基板は、通常半導
体装置を形成するために使用される基板であれば特に限
定されるものではなく、シリコン、ゲルマニウム等の半
導体、ＧａＡｓ、ＩｎＧａＡｓ等の化合物半導体等から
なる基板を使用することができる。なかでも、シリコン
基板が好ましい。この半導体基板は、ロコス法やトレン
チ素子分離法による素子分離膜が形成されていてもよい
し、トランジスタ、キャパシタ又は抵抗等の素子、配
線、絶縁膜等が単独又は組み合わせられて形成されてい
てもよい。
体装置を形成するために使用される基板であれば特に限
定されるものではなく、シリコン、ゲルマニウム等の半
導体、ＧａＡｓ、ＩｎＧａＡｓ等の化合物半導体等から
なる基板を使用することができる。なかでも、シリコン
基板が好ましい。この半導体基板は、ロコス法やトレン
チ素子分離法による素子分離膜が形成されていてもよい
し、トランジスタ、キャパシタ又は抵抗等の素子、配
線、絶縁膜等が単独又は組み合わせられて形成されてい
てもよい。
【００２３】また、上記の半導体基板上に、底面が半導
体基板に到達しない溝を少なくとも１つ有する第１絶縁
膜が形成されている。第1絶縁膜は、絶縁性を有する膜
であれば、その材料は特に限定されるものではなく、例
えば、シリコン酸化膜、シリコン窒化膜、ＰＳＧ、ＢＰ
ＳＧ等の単層又は多層からなる絶縁膜が挙げられる。こ
れらの絶縁膜は、公知の方法にしたがって形成すること
ができる。第1絶縁膜の膜厚は、通常層間絶縁膜として
機能する膜厚であればよく、例えば、７００〜１０００
ｎｍ程度が挙げられる。
体基板に到達しない溝を少なくとも１つ有する第１絶縁
膜が形成されている。第1絶縁膜は、絶縁性を有する膜
であれば、その材料は特に限定されるものではなく、例
えば、シリコン酸化膜、シリコン窒化膜、ＰＳＧ、ＢＰ
ＳＧ等の単層又は多層からなる絶縁膜が挙げられる。こ
れらの絶縁膜は、公知の方法にしたがって形成すること
ができる。第1絶縁膜の膜厚は、通常層間絶縁膜として
機能する膜厚であればよく、例えば、７００〜１０００
ｎｍ程度が挙げられる。
【００２４】第1絶縁膜は、その表面に、底面が半導体
基板に到達しない溝を１個又は複数個有している。つま
り、溝は、第1絶縁膜の膜厚よりも薄い深さを有してお
り、後述する容量素子の下部電極や配線層の膜厚に相当
する深さで形成されていることが好ましい。具体的に
は、第1絶縁膜の膜厚が、７００〜１０００ｎｍ程度の
場合には、溝の深さは１００〜４００ｎｍ程度が挙げら
れる。溝の形状は、特に限定されるものではなく、後述
する容量素子の下部電極や配線層の形状に対応する形状
とすることが好ましい。
基板に到達しない溝を１個又は複数個有している。つま
り、溝は、第1絶縁膜の膜厚よりも薄い深さを有してお
り、後述する容量素子の下部電極や配線層の膜厚に相当
する深さで形成されていることが好ましい。具体的に
は、第1絶縁膜の膜厚が、７００〜１０００ｎｍ程度の
場合には、溝の深さは１００〜４００ｎｍ程度が挙げら
れる。溝の形状は、特に限定されるものではなく、後述
する容量素子の下部電極や配線層の形状に対応する形状
とすることが好ましい。
【００２５】なお、第1絶縁膜が素子を含む半導体基板
上に形成されている場合には、さらに、底面が素子に到
達する開口を少なくとも１つ有している。つまり、素子
がトランジスタである場合には、開口は、トランジスタ
のゲート電極表面にまで、あるいはソース／ドレイン領
域表面（半導体基板表面）にまで到達する深さを有して
おり、容量素子、抵抗、配線等の場合には、開口は、そ
れらの電極の表面にまで到達する深さを有している。ま
た、開口は、上記した溝の中に形成されていてもよく、
この場合には、開口は、溝の底面から素子に到達する深
さを有している。開口の形状は、上層の導電層と下層の
導電層との接続を確保できる程度の大きであればよく、
例えば、０．１５〜０．６μｍ程度の径が挙げられる。
上に形成されている場合には、さらに、底面が素子に到
達する開口を少なくとも１つ有している。つまり、素子
がトランジスタである場合には、開口は、トランジスタ
のゲート電極表面にまで、あるいはソース／ドレイン領
域表面（半導体基板表面）にまで到達する深さを有して
おり、容量素子、抵抗、配線等の場合には、開口は、そ
れらの電極の表面にまで到達する深さを有している。ま
た、開口は、上記した溝の中に形成されていてもよく、
この場合には、開口は、溝の底面から素子に到達する深
さを有している。開口の形状は、上層の導電層と下層の
導電層との接続を確保できる程度の大きであればよく、
例えば、０．１５〜０．６μｍ程度の径が挙げられる。
【００２６】さらに、第1絶縁膜に形成された溝内に、
埋め込み形成された第1金属層からなる下部電極が形成
されている。第1金属層は、通常電極として使用される
導電材料からなるものであれば、特にその材料は限定さ
れるものではなく、例えば、Ａｌ、Ｃｕ、Ｐｔ等の金属
やＷ、Ｔａ、Ｔｉ等の高融点金属を主材料とする単層、
これら金属の金属化合物（合金、シリサイド等）の単
層、これら金属又は金属化合物を含む積層層等が挙げら
れる。第1金属層により構成される下部電極は、第1絶縁
膜に形成された溝内にその全部又は一部が埋め込み形成
されていればよいが、完全に埋め込まれて、つまり、下
部電極の表面が1絶縁膜の表面と同一平面を構成するよ
うに形成されていることがもっとも好ましい。このよう
に下部電極が第1絶縁膜の溝に埋め込み形成されている
場合には、下部電極を形成した後であっても、半導体基
板表面の平坦化が十分に確保され、後工程のフォトリソ
グラフィ工程やエッチング工程が容易となる。下部電極
の膜厚は、第1絶縁膜に形成された溝の深さで規定さ
れ、１００〜４００ｎｍ程度となる。なお、第1金属層
は、下部電極を構成するのみならず、容量素子が形成さ
れる領域以外の領域において、下部電極と同様に第1絶
縁膜の溝内に埋め込み形成されて配線層を構成してもよ
い。また、第1金属層が開口内に埋め込み形成されてい
る場合には、コンタクトプラグを構成してもよい。
埋め込み形成された第1金属層からなる下部電極が形成
されている。第1金属層は、通常電極として使用される
導電材料からなるものであれば、特にその材料は限定さ
れるものではなく、例えば、Ａｌ、Ｃｕ、Ｐｔ等の金属
やＷ、Ｔａ、Ｔｉ等の高融点金属を主材料とする単層、
これら金属の金属化合物（合金、シリサイド等）の単
層、これら金属又は金属化合物を含む積層層等が挙げら
れる。第1金属層により構成される下部電極は、第1絶縁
膜に形成された溝内にその全部又は一部が埋め込み形成
されていればよいが、完全に埋め込まれて、つまり、下
部電極の表面が1絶縁膜の表面と同一平面を構成するよ
うに形成されていることがもっとも好ましい。このよう
に下部電極が第1絶縁膜の溝に埋め込み形成されている
場合には、下部電極を形成した後であっても、半導体基
板表面の平坦化が十分に確保され、後工程のフォトリソ
グラフィ工程やエッチング工程が容易となる。下部電極
の膜厚は、第1絶縁膜に形成された溝の深さで規定さ
れ、１００〜４００ｎｍ程度となる。なお、第1金属層
は、下部電極を構成するのみならず、容量素子が形成さ
れる領域以外の領域において、下部電極と同様に第1絶
縁膜の溝内に埋め込み形成されて配線層を構成してもよ
い。また、第1金属層が開口内に埋め込み形成されてい
る場合には、コンタクトプラグを構成してもよい。
【００２７】また、下部電極上には第2絶縁膜からなる
容量絶縁膜が形成されている。第2絶縁膜は、通常容量
素子の誘電体として使用されるものであれば、特にその
材料は限定されるものではなく、例えば、シリコン酸化
膜、シリコン窒化膜、タンタル酸化膜、チタン酸化膜等
を主材料とする単層膜又はこれらの単層膜を含む積層
膜、ＰＺＴ、ＳＢＴ等の強誘電体膜等の単層膜又はこれ
らの単層膜を含む積層膜からなる絶縁膜が挙げられる。
これらの絶縁膜は、公知の方法にしたがって形成するこ
とができる。第２絶縁膜の膜厚は、容量素子の誘電体と
して機能する膜厚であればよく、例えば、酸化膜に換算
して１０〜１００ｎｍ程度が挙げられる。容量絶縁膜
は、下部電極上に形成されている限り、下部電極の一部
の上にのみ形成されていてもよいし、下部電極周辺に存
在する第1絶縁膜上にまで延設されていてもよいし、下
部電極として機能しない第1金属層上にまで延設されて
いてもよい。
容量絶縁膜が形成されている。第2絶縁膜は、通常容量
素子の誘電体として使用されるものであれば、特にその
材料は限定されるものではなく、例えば、シリコン酸化
膜、シリコン窒化膜、タンタル酸化膜、チタン酸化膜等
を主材料とする単層膜又はこれらの単層膜を含む積層
膜、ＰＺＴ、ＳＢＴ等の強誘電体膜等の単層膜又はこれ
らの単層膜を含む積層膜からなる絶縁膜が挙げられる。
これらの絶縁膜は、公知の方法にしたがって形成するこ
とができる。第２絶縁膜の膜厚は、容量素子の誘電体と
して機能する膜厚であればよく、例えば、酸化膜に換算
して１０〜１００ｎｍ程度が挙げられる。容量絶縁膜
は、下部電極上に形成されている限り、下部電極の一部
の上にのみ形成されていてもよいし、下部電極周辺に存
在する第1絶縁膜上にまで延設されていてもよいし、下
部電極として機能しない第1金属層上にまで延設されて
いてもよい。
【００２８】さらに、下部電極上であって、かつ容量絶
縁膜上に第２金属層からなる上部電極が形成されてい
る。第2金属層は、第1金属層と同様の導伝材料から形成
することができる。ただし、第1金属層と同じ導電材料
を組み合わせて用いなくてもよい。第２金属層により構
成される上部電極は、少なくとも、下部電極と容量絶縁
膜との両方が積層されてなる領域の上に形成されている
限り、下部電極等の周辺に存在する第1絶縁膜の上にま
で延設されていてもよいし、下部電極がその下に配置し
ない容量絶縁膜の上にまで延設されていてもよいし、下
部電極として機能せず、下部電極に直接接続しない第1
金属層上にまで延設されていてもよい。上部電極の膜厚
は、例えば、３００〜６００ｎｍ程度が挙げられる。な
お、第２金属層は、上部電極を構成するのみならず、容
量素子が形成される領域以外の領域において金属配線、
例えば、コンタクトプラグ上に金属配線として形成され
てもよい。
縁膜上に第２金属層からなる上部電極が形成されてい
る。第2金属層は、第1金属層と同様の導伝材料から形成
することができる。ただし、第1金属層と同じ導電材料
を組み合わせて用いなくてもよい。第２金属層により構
成される上部電極は、少なくとも、下部電極と容量絶縁
膜との両方が積層されてなる領域の上に形成されている
限り、下部電極等の周辺に存在する第1絶縁膜の上にま
で延設されていてもよいし、下部電極がその下に配置し
ない容量絶縁膜の上にまで延設されていてもよいし、下
部電極として機能せず、下部電極に直接接続しない第1
金属層上にまで延設されていてもよい。上部電極の膜厚
は、例えば、３００〜６００ｎｍ程度が挙げられる。な
お、第２金属層は、上部電極を構成するのみならず、容
量素子が形成される領域以外の領域において金属配線、
例えば、コンタクトプラグ上に金属配線として形成され
てもよい。
【００２９】本発明においては、第1絶縁膜が形成され
た半導体基板上に、上記の下部電極、容量絶縁膜及び上
部電極とからなる容量素子が形成されることにより、特
に下部電極形成後の基板表面をより平坦化することがで
き、後工程の凹凸に起因する困難性を解消することがで
きる。また、本発明の半導体装置の製造方法における半
導体基板上への第１絶縁膜の堆積は、絶縁膜の材料に応
じて、公知の方法にしたがって形成することができる。
例えば、ＣＶＤ法、スパッタリング法等が挙げられる。
なお、第1絶縁膜の堆積の前に、半導体基板上に素子を
形成する場合には、トランジスタ、配線、キャパシタ、
抵抗、絶縁膜等を、公知の方法にしたがって形成するこ
とができる。
た半導体基板上に、上記の下部電極、容量絶縁膜及び上
部電極とからなる容量素子が形成されることにより、特
に下部電極形成後の基板表面をより平坦化することがで
き、後工程の凹凸に起因する困難性を解消することがで
きる。また、本発明の半導体装置の製造方法における半
導体基板上への第１絶縁膜の堆積は、絶縁膜の材料に応
じて、公知の方法にしたがって形成することができる。
例えば、ＣＶＤ法、スパッタリング法等が挙げられる。
なお、第1絶縁膜の堆積の前に、半導体基板上に素子を
形成する場合には、トランジスタ、配線、キャパシタ、
抵抗、絶縁膜等を、公知の方法にしたがって形成するこ
とができる。
【００３０】また、第１絶縁膜に溝を形成する方法は、
公知の方法、例えば、フォトリソグラフィ工程及びエッ
チング工程により、所望形状のレジストマスクを形成
し、このレジストマスクを用いて第1絶縁膜を、エッチ
ングする方法が挙げられる。なお、第1絶縁膜に開口を
形成する場合にも、溝を形成する方法と同様に行うこと
ができる。
公知の方法、例えば、フォトリソグラフィ工程及びエッ
チング工程により、所望形状のレジストマスクを形成
し、このレジストマスクを用いて第1絶縁膜を、エッチ
ングする方法が挙げられる。なお、第1絶縁膜に開口を
形成する場合にも、溝を形成する方法と同様に行うこと
ができる。
【００３１】溝を含む第１絶縁膜上に第１金属層を堆積
する方法は、第1金属層の材料に応じて、公知の方法に
したがって形成することができる。例えば、ＣＶＤ法、
スパッタリング法等が挙げられる。ここで形成する第1
金属層は、先に形成した溝の深さより厚く堆積すること
が好ましい。これにより、第1絶縁膜と同一平面にその
表面を有する下部電極等を形成することができる。な
お、第1絶縁膜に溝と開口との両方が形成されている場
合には、さらに、第１金属層を、第１絶縁膜に形成され
た溝の深さより厚く、かつ開口の幅の２分の１よりも厚
く堆積することが好ましい。これにより、開口内に形成
されるコンタクトプラグが断線することなく、上層の導
電材と下層の導電材とを確実に接続させることができ
る。
する方法は、第1金属層の材料に応じて、公知の方法に
したがって形成することができる。例えば、ＣＶＤ法、
スパッタリング法等が挙げられる。ここで形成する第1
金属層は、先に形成した溝の深さより厚く堆積すること
が好ましい。これにより、第1絶縁膜と同一平面にその
表面を有する下部電極等を形成することができる。な
お、第1絶縁膜に溝と開口との両方が形成されている場
合には、さらに、第１金属層を、第１絶縁膜に形成され
た溝の深さより厚く、かつ開口の幅の２分の１よりも厚
く堆積することが好ましい。これにより、開口内に形成
されるコンタクトプラグが断線することなく、上層の導
電材と下層の導電材とを確実に接続させることができ
る。
【００３２】第１金属層を選択的にエッチングして溝内
部にのみ下部電極を形成する方法は、公知のエッチング
方法であるＣＭＰ法が挙げられる。これにより、凹部で
ある溝内にのみ第1金属層が残存し、第1絶縁膜表面に存
在する第1金属層を除去することができる。なお、第1絶
縁膜に開口が形成されている場合には、開口内のみにコ
ンタクトプラグを形成する方法は、実質的に溝内のみに
下部電極を形成する方法と同様であり、また、配線層を
形成する場合にも、同様である。
部にのみ下部電極を形成する方法は、公知のエッチング
方法であるＣＭＰ法が挙げられる。これにより、凹部で
ある溝内にのみ第1金属層が残存し、第1絶縁膜表面に存
在する第1金属層を除去することができる。なお、第1絶
縁膜に開口が形成されている場合には、開口内のみにコ
ンタクトプラグを形成する方法は、実質的に溝内のみに
下部電極を形成する方法と同様であり、また、配線層を
形成する場合にも、同様である。
【００３３】下部電極を含む第１絶縁膜上に第２絶縁膜
を堆積する方法は、第２絶縁膜の材料に応じて、公知の
方法にしたがって形成することができる。例えば、ＣＶ
Ｄ法、スパッタリング法等が挙げられる。第２絶縁膜を
パターニングして下部電極上に容量絶縁膜を形成する方
法は、公知の方法、例えば、フォトリソグラフィ工程及
びエッチング工程により、所望形状のレジストマスクを
形成し、このレジストマスクを用いて第２絶縁膜を、パ
ターニングする方法が挙げられる。
を堆積する方法は、第２絶縁膜の材料に応じて、公知の
方法にしたがって形成することができる。例えば、ＣＶ
Ｄ法、スパッタリング法等が挙げられる。第２絶縁膜を
パターニングして下部電極上に容量絶縁膜を形成する方
法は、公知の方法、例えば、フォトリソグラフィ工程及
びエッチング工程により、所望形状のレジストマスクを
形成し、このレジストマスクを用いて第２絶縁膜を、パ
ターニングする方法が挙げられる。
【００３４】容量絶縁膜上に第２金属層を堆積する方法
は、第1金属層を堆積する方法と同様に行うことができ
る。第２金属層を選択的にエッチングして上部電極を形
成する方法は、第２絶縁膜のパターニングと実質的に同
様の方法により行うことができる。
は、第1金属層を堆積する方法と同様に行うことができ
る。第２金属層を選択的にエッチングして上部電極を形
成する方法は、第２絶縁膜のパターニングと実質的に同
様の方法により行うことができる。
【００３５】本発明の半導体装置の製造方法において
は、各工程は、必ずしも上記の順序で行うことは必要で
なく、例えば、第1絶縁膜に溝と開口との双方を形成す
る場合には、溝を形成した後に開口を形成してもよい
し、開口を形成した後に溝を形成してもよい。また、容
量素子を形成する場合に、第1金属層をエッチングして
下部電極を形成した後、第2絶縁膜を堆積し、続いて第2
金属層を堆積し、その後、第2絶縁膜と第2金属層を同時
にパターニングして容量絶縁膜及び上部電極を形成して
もよいし、下部電極を形成した後、第2絶縁膜を堆積
し、第2絶縁膜をパターニングして容量絶縁膜を形成
し、その後、第2金属層を堆積し、第2金属層をパターニ
ングして上部電極を形成してもよい。以下に本発明の半
導体装置及びその製造方法の実施例を図面に基づいて説
明する。
は、各工程は、必ずしも上記の順序で行うことは必要で
なく、例えば、第1絶縁膜に溝と開口との双方を形成す
る場合には、溝を形成した後に開口を形成してもよい
し、開口を形成した後に溝を形成してもよい。また、容
量素子を形成する場合に、第1金属層をエッチングして
下部電極を形成した後、第2絶縁膜を堆積し、続いて第2
金属層を堆積し、その後、第2絶縁膜と第2金属層を同時
にパターニングして容量絶縁膜及び上部電極を形成して
もよいし、下部電極を形成した後、第2絶縁膜を堆積
し、第2絶縁膜をパターニングして容量絶縁膜を形成
し、その後、第2金属層を堆積し、第2金属層をパターニ
ングして上部電極を形成してもよい。以下に本発明の半
導体装置及びその製造方法の実施例を図面に基づいて説
明する。
【００３６】実施の形態１ まず、図１（ａ）に示したように、シリコン基板１１上
に、通常の工程にしたがってＭＯＳトランジスタ及び／
又はダイオード等の素子（図示せず）を形成した後、そ
の上に、ＣＶＤ法を用いてＳｉＯ2 、ＰＳＧ、ＢＰＳＧ
等の単層又は多層膜からなる絶縁膜１２を７００〜１０
００ｎｍ堆積し、ＣＭＰ（Chemical Mechanical Polis
h）法を用いて絶縁膜１２の表面を平坦化する。
に、通常の工程にしたがってＭＯＳトランジスタ及び／
又はダイオード等の素子（図示せず）を形成した後、そ
の上に、ＣＶＤ法を用いてＳｉＯ2 、ＰＳＧ、ＢＰＳＧ
等の単層又は多層膜からなる絶縁膜１２を７００〜１０
００ｎｍ堆積し、ＣＭＰ（Chemical Mechanical Polis
h）法を用いて絶縁膜１２の表面を平坦化する。
【００３７】次に、図１（ｂ）に示したように、フォト
リソグラフィ工程を用いて、後に容量素子の下部電極が
形成される領域に開口を有するレジストパターン１３を
形成する。このレジストパターン１３をマスクとして、
絶縁膜１２の表面を掘り下げ、深さＤ１が３００ｎｍの
溝１４を形成する。
リソグラフィ工程を用いて、後に容量素子の下部電極が
形成される領域に開口を有するレジストパターン１３を
形成する。このレジストパターン１３をマスクとして、
絶縁膜１２の表面を掘り下げ、深さＤ１が３００ｎｍの
溝１４を形成する。
【００３８】続いて、図１（ｃ）に示したように、レジ
ストパターン１３を除去した後、溝１４を含む絶縁膜１
２上の全面に、スパッタ法を用いてタングステン膜１５
を堆積する。ここで、堆積するタングステン膜１５の膜
厚は、溝１４を完全に埋め込むことができるようにＤ１
以上であることが好ましく、この実施例では４００ｎｍ
とする。
ストパターン１３を除去した後、溝１４を含む絶縁膜１
２上の全面に、スパッタ法を用いてタングステン膜１５
を堆積する。ここで、堆積するタングステン膜１５の膜
厚は、溝１４を完全に埋め込むことができるようにＤ１
以上であることが好ましく、この実施例では４００ｎｍ
とする。
【００３９】さらに、図１（ｄ）に示したように、ＣＭ
Ｐ法を用いて絶縁膜１２の表面が露出するまで、タング
ステン膜１５を研磨する。これにより、その表面が絶縁
膜１２の表面と一致した平坦な面を有する下部電極１５
ａが、溝１４内にのみ形成される。次いで、図１（ｅ）
に示したように、得られたシリコン基板１１上に、ＣＶ
Ｄ法によりシリコン酸化膜２０ｎｍとシリコン窒化膜２
０ｎｍとからなる絶縁膜１６を形成する。
Ｐ法を用いて絶縁膜１２の表面が露出するまで、タング
ステン膜１５を研磨する。これにより、その表面が絶縁
膜１２の表面と一致した平坦な面を有する下部電極１５
ａが、溝１４内にのみ形成される。次いで、図１（ｅ）
に示したように、得られたシリコン基板１１上に、ＣＶ
Ｄ法によりシリコン酸化膜２０ｎｍとシリコン窒化膜２
０ｎｍとからなる絶縁膜１６を形成する。
【００４０】続いて、図２（ｆ）に示したように、フォ
トリソグラフィ工程により形成したレジストパターン１
７をマスクとして用いて、絶縁膜１６をパターニング
し、容量絶縁膜１６ａを形成する。次に、図２（ｇ）に
示したように、レジストパターン１７を除去し、得られ
たシリコン基板１１上全面に、ＡｌＣｕ膜１８を膜厚４
００ｎｍ堆積する。
トリソグラフィ工程により形成したレジストパターン１
７をマスクとして用いて、絶縁膜１６をパターニング
し、容量絶縁膜１６ａを形成する。次に、図２（ｇ）に
示したように、レジストパターン１７を除去し、得られ
たシリコン基板１１上全面に、ＡｌＣｕ膜１８を膜厚４
００ｎｍ堆積する。
【００４１】さらに、図２（ｈ）に示したように、フォ
トリソグラフィ工程により形成したレジストパターン１
９をマスクとしてＡｌＣｕ膜１８をパターニングし、上
部電極１８ａと金属配線１８ｂを形成する。なお、Ａｌ
Ｃｕ膜１８のパターニングは、非常に平坦なシリコン基
板１１の表面の上での加工となるため、フォトリソグラ
フィ工程及びエッチング工程が容易である。
トリソグラフィ工程により形成したレジストパターン１
９をマスクとしてＡｌＣｕ膜１８をパターニングし、上
部電極１８ａと金属配線１８ｂを形成する。なお、Ａｌ
Ｃｕ膜１８のパターニングは、非常に平坦なシリコン基
板１１の表面の上での加工となるため、フォトリソグラ
フィ工程及びエッチング工程が容易である。
【００４２】続いて、図２（ｉ）に示したように、レジ
ストパターン１９を除去し、通常の工程にしたがって、
配線、保護膜形成工程等を行うことにより（図示せ
ず）、下部電極１５ａ、容量絶縁膜１６ａ及び上部電極
１８ａとからなるＭＩＭタイプの容量素子２０を有する
半導体装置が形成される。
ストパターン１９を除去し、通常の工程にしたがって、
配線、保護膜形成工程等を行うことにより（図示せ
ず）、下部電極１５ａ、容量絶縁膜１６ａ及び上部電極
１８ａとからなるＭＩＭタイプの容量素子２０を有する
半導体装置が形成される。
【００４３】なお、上記半導体装置においては、容量素
子２０の下部電極１５ａが金属配線１８ｂと接続されて
おり、この金属配線１８ｂを通じて下部電極との信号授
受を行うことができる。また、図１及び図2には表され
てないが、金属配線１８ｂは容量素子２０が形成された
領域以外の領域で、半導体装置における他の回路の配線
として形成されている。
子２０の下部電極１５ａが金属配線１８ｂと接続されて
おり、この金属配線１８ｂを通じて下部電極との信号授
受を行うことができる。また、図１及び図2には表され
てないが、金属配線１８ｂは容量素子２０が形成された
領域以外の領域で、半導体装置における他の回路の配線
として形成されている。
【００４４】実施の形態２ まず、図３（ａ）に示したように、シリコン基板２１の
表面に通常の工程にしたがって、ＳｉＯ2 膜からなる素
子分離膜２２と、ポリシリコン膜からなるゲート電極２
３ａ及びソース／ドレイン領域２４によって構成される
ＭＯＳトランジスタと、ポリシリコン膜からなる配線２
３ｂ、２３ｃとを形成し、それらの上に、ＳｉＯ2 、Ｐ
ＳＧ、ＢＰＳＧ等の単層膜又は多層膜からなる絶縁膜２
５を７００〜１０００ｎｍ堆積し、その後、ＣＭＰ法を
用いて絶縁膜２５の表面を平坦化する。続いて、フォト
リソグラフィ工程により形成したレジストパターン２６
をマスクとして用いてエッチングし、絶縁膜２５に、幅
約０．３μｍ程度で、ソース／ドレイン領域２４又は配
線２３ｂ、２３ｃに至る開口２７ａ〜２７ｄを形成す
る。
表面に通常の工程にしたがって、ＳｉＯ2 膜からなる素
子分離膜２２と、ポリシリコン膜からなるゲート電極２
３ａ及びソース／ドレイン領域２４によって構成される
ＭＯＳトランジスタと、ポリシリコン膜からなる配線２
３ｂ、２３ｃとを形成し、それらの上に、ＳｉＯ2 、Ｐ
ＳＧ、ＢＰＳＧ等の単層膜又は多層膜からなる絶縁膜２
５を７００〜１０００ｎｍ堆積し、その後、ＣＭＰ法を
用いて絶縁膜２５の表面を平坦化する。続いて、フォト
リソグラフィ工程により形成したレジストパターン２６
をマスクとして用いてエッチングし、絶縁膜２５に、幅
約０．３μｍ程度で、ソース／ドレイン領域２４又は配
線２３ｂ、２３ｃに至る開口２７ａ〜２７ｄを形成す
る。
【００４５】次に、図３（ｂ）に示したように、レジス
トパターン２６を除去し、その後、改めてフォトリソグ
ラフィ工程により、後に容量素子の下部電極が形成され
る領域に開口を有するレジストパターン２８を形成す
る。続いて、このレジストパターン２８をマスクとして
用いて、絶縁膜２５の表面を掘り下げ、開口２７ｂ、２
７ｃの上方に、深さＤ１が３００ｎｍの溝２９ａ、２９
ｂを形成する。
トパターン２６を除去し、その後、改めてフォトリソグ
ラフィ工程により、後に容量素子の下部電極が形成され
る領域に開口を有するレジストパターン２８を形成す
る。続いて、このレジストパターン２８をマスクとして
用いて、絶縁膜２５の表面を掘り下げ、開口２７ｂ、２
７ｃの上方に、深さＤ１が３００ｎｍの溝２９ａ、２９
ｂを形成する。
【００４６】次いで、図３（ｃ）に示したように、レジ
ストパターン２８を除去し、溝２９ａ、２９ｂ及び開口
２７ａ、２７ｂ、２７ｃ、２７ｄを埋め込むように絶縁
膜２５の表面に、スパッタ法を用いてタングステン膜３
０を堆積した。ここで、タングステン膜３０の膜厚は、
溝２９ａ、２９ｂを完全に埋め込むことができるように
Ｄ１よりも厚く、さらに、開口２７ａ、２７ｂ、２７
ｃ、２７ｄを完全に埋め込むことができるように開口幅
の２分の１以上であることが好ましく、この実施例では
４００ｎｍとした。
ストパターン２８を除去し、溝２９ａ、２９ｂ及び開口
２７ａ、２７ｂ、２７ｃ、２７ｄを埋め込むように絶縁
膜２５の表面に、スパッタ法を用いてタングステン膜３
０を堆積した。ここで、タングステン膜３０の膜厚は、
溝２９ａ、２９ｂを完全に埋め込むことができるように
Ｄ１よりも厚く、さらに、開口２７ａ、２７ｂ、２７
ｃ、２７ｄを完全に埋め込むことができるように開口幅
の２分の１以上であることが好ましく、この実施例では
４００ｎｍとした。
【００４７】続いて、図３（ｄ）に示したように、ＣＭ
Ｐ法を用いて絶縁膜２５の表面が露出するまで、タング
ステン膜３０を研磨する。これにより、開口２７ａ、２
７ｄ内に、その表面が絶縁膜２５の表面と一致した平坦
な面を有するコンタクトプラグ３０ａ、３０ｄが形成さ
れるとともに、開口２７ｂ、２７ｃ内及び溝２９ａ、２
９ｂ内に、その表面が絶縁膜２５の表面と一致した平坦
な面を有し、コンタクトプラグとつながった下部電極３
０ｂ、３０ｃとが形成される。
Ｐ法を用いて絶縁膜２５の表面が露出するまで、タング
ステン膜３０を研磨する。これにより、開口２７ａ、２
７ｄ内に、その表面が絶縁膜２５の表面と一致した平坦
な面を有するコンタクトプラグ３０ａ、３０ｄが形成さ
れるとともに、開口２７ｂ、２７ｃ内及び溝２９ａ、２
９ｂ内に、その表面が絶縁膜２５の表面と一致した平坦
な面を有し、コンタクトプラグとつながった下部電極３
０ｂ、３０ｃとが形成される。
【００４８】次いで、図４（ｅ）に示したように、得ら
れたシリコン基板２１上に、ＣＶＤ法によりシリコン酸
化膜２０ｎｍとシリコン窒化膜２０ｎｍからなる絶縁膜
を形成する。続いて、フォトリソグラフィ工程により形
成したレジストパターン３２をマスクとして用いて、絶
縁膜をパターニングし、共通容量絶縁膜３１を形成す
る。これにより、開口２７ａ、２７ｄ内のコンタクトプ
ラグ３０ａ、３０ｄの表面は露出し、溝２９ａ、２９ｂ
内の下部電極３０ｂ、３０ｃの表面は共通容量絶縁膜３
１で覆われることになる。
れたシリコン基板２１上に、ＣＶＤ法によりシリコン酸
化膜２０ｎｍとシリコン窒化膜２０ｎｍからなる絶縁膜
を形成する。続いて、フォトリソグラフィ工程により形
成したレジストパターン３２をマスクとして用いて、絶
縁膜をパターニングし、共通容量絶縁膜３１を形成す
る。これにより、開口２７ａ、２７ｄ内のコンタクトプ
ラグ３０ａ、３０ｄの表面は露出し、溝２９ａ、２９ｂ
内の下部電極３０ｂ、３０ｃの表面は共通容量絶縁膜３
１で覆われることになる。
【００４９】次に、図４（ｆ）に示したように、レジス
トパターン３２を除去し、得られたシリコン基板２１上
全面に、ＡｌＣｕ膜３３を膜厚４００ｎｍ堆積する。Ａ
ｌＣｕ膜３３上に、フォトリソグラフィ工程によりレジ
ストパターン３４を形成する。次いで、図４（ｇ）に示
したように、レジストパターン３４をマスクとして用い
て、ＡｌＣｕ膜３３をパターニングし、共通上部電極３
３ｂと金属配線３３ａ、３３ｃとを形成する。なお、Ａ
ｌＣｕ膜３３のパターニングは、非常に平坦なシリコン
基板２１の表面の上での加工となるため、フォトリソグ
ラフィ工程及びエッチング工程が容易である。
トパターン３２を除去し、得られたシリコン基板２１上
全面に、ＡｌＣｕ膜３３を膜厚４００ｎｍ堆積する。Ａ
ｌＣｕ膜３３上に、フォトリソグラフィ工程によりレジ
ストパターン３４を形成する。次いで、図４（ｇ）に示
したように、レジストパターン３４をマスクとして用い
て、ＡｌＣｕ膜３３をパターニングし、共通上部電極３
３ｂと金属配線３３ａ、３３ｃとを形成する。なお、Ａ
ｌＣｕ膜３３のパターニングは、非常に平坦なシリコン
基板２１の表面の上での加工となるため、フォトリソグ
ラフィ工程及びエッチング工程が容易である。
【００５０】続いて、レジストパターン３４を除去し、
通常の工程にしたがって、配線、保護膜形成工程等を行
うことにより、配線２３ｂに接続された下部電極３０
ｂ、共通容量絶縁膜３１及び共通上部電極３３ｂとから
なるＭＩＭタイプの容量素子３７と、配線２３ｃに接続
された下部電極３０ｃ、共通容量絶縁膜３１及び共通上
部電極３３ｂとからなるＭＩＭタイプの容量素子３８
と、ソース／ドレイン領域２４と接続されたコンタクト
プラグ３０ａと金属配線３３ａとの２層構造配線３５
と、配線２３ｃと接続されたコンタクトプラグ３０ｄと
金属配線３３ｃとの２層構造配線３６とを有する半導体
装置が形成される。この結果、ＭＩＭタイプの容量素子
３８は、下部電極３０ｃ、配線２３ｃ、コンタクトプラ
グ３０ｄ及び金属配線３３ｃを通じて制御回路との間で
信号授受を行うことができる。
通常の工程にしたがって、配線、保護膜形成工程等を行
うことにより、配線２３ｂに接続された下部電極３０
ｂ、共通容量絶縁膜３１及び共通上部電極３３ｂとから
なるＭＩＭタイプの容量素子３７と、配線２３ｃに接続
された下部電極３０ｃ、共通容量絶縁膜３１及び共通上
部電極３３ｂとからなるＭＩＭタイプの容量素子３８
と、ソース／ドレイン領域２４と接続されたコンタクト
プラグ３０ａと金属配線３３ａとの２層構造配線３５
と、配線２３ｃと接続されたコンタクトプラグ３０ｄと
金属配線３３ｃとの２層構造配線３６とを有する半導体
装置が形成される。この結果、ＭＩＭタイプの容量素子
３８は、下部電極３０ｃ、配線２３ｃ、コンタクトプラ
グ３０ｄ及び金属配線３３ｃを通じて制御回路との間で
信号授受を行うことができる。
【００５１】また、図３及び図４には表されてないが、
金属配線３３ｃは容量素子３７、３８が形成された領域
以外の領域で、半導体装置における他の回路の配線とし
て形成されている。なお、容量素子３８と制御回路との
間の信号授受は配線やコンタクトプラグを通して行うこ
とについて説明しているが、実施の形態１と同様に、容
量素子３８の下部電極３０ｃを延設させて直接金属配線
３３ｃと接続させてもよい。
金属配線３３ｃは容量素子３７、３８が形成された領域
以外の領域で、半導体装置における他の回路の配線とし
て形成されている。なお、容量素子３８と制御回路との
間の信号授受は配線やコンタクトプラグを通して行うこ
とについて説明しているが、実施の形態１と同様に、容
量素子３８の下部電極３０ｃを延設させて直接金属配線
３３ｃと接続させてもよい。
【００５２】
【発明の効果】本発明によれば、下部電極が第1絶縁膜
の溝内に埋め込み形成されて形成されているため、下部
電極の表面を第1絶縁膜の表面に対してほぼ平坦にする
ことができる。よって、その後の容量絶縁膜や上部電極
等の微細加工が容易かつ高精度で行うことができるのみ
ならず、容量絶縁膜が平坦な電極面では挟持された構造
となるため、電界集中もおこらず、信頼性の高い容量素
子、ひいては信頼性の高い半導体装置を容易に製造する
ことができる。
の溝内に埋め込み形成されて形成されているため、下部
電極の表面を第1絶縁膜の表面に対してほぼ平坦にする
ことができる。よって、その後の容量絶縁膜や上部電極
等の微細加工が容易かつ高精度で行うことができるのみ
ならず、容量絶縁膜が平坦な電極面では挟持された構造
となるため、電界集中もおこらず、信頼性の高い容量素
子、ひいては信頼性の高い半導体装置を容易に製造する
ことができる。
【００５３】また、下部電極及び上部電極を構成する金
属層が、それぞれ、容量素子が形成される領域以外の領
域において、半導体回路を構成する配線層として用いる
ことができることとなり、別途配線層の製造工程を追加
することなく多層配線構造を実現することができるた
め、製造コストの上昇を抑制し、安価な半導体装置を提
供することもできる。
属層が、それぞれ、容量素子が形成される領域以外の領
域において、半導体回路を構成する配線層として用いる
ことができることとなり、別途配線層の製造工程を追加
することなく多層配線構造を実現することができるた
め、製造コストの上昇を抑制し、安価な半導体装置を提
供することもできる。
【図１】本発明の半導体装置の製造方法を説明するため
の概略工程断面図である。
の概略工程断面図である。
【図２】本発明の半導体装置の製造方法を説明するため
の概略工程断面図である。
の概略工程断面図である。
【図３】本発明の半導体装置の別の製造方法を説明する
ための概略工程断面図である。
ための概略工程断面図である。
【図４】本発明の半導体装置の別の製造方法を説明する
ための概略工程断面図である。
ための概略工程断面図である。
【図５】従来のＭＩＭ容量素子を含む半導体装置の製造
方法を説明するための概略工程断面図である。
方法を説明するための概略工程断面図である。
【図６】従来の別のＭＩＭ容量素子を含む半導体装置の
製造方法を説明するための概略工程断面図である。
製造方法を説明するための概略工程断面図である。
１１、２１ シリコン基板 １２、１６、２５絶縁膜 １３、１７、１９、２６、２８、３２、３４ レジスト
パターン １４、２９ａ、２９ｂ 溝 １５、３０ タングステン膜 １５ａ、３０ｂ、３０ｃ 下部電極 １６ａ 容量絶縁膜 １８、３３ ＡｌＣｕ膜 １８ａ 上部電極 １８ｂ、３３ａ、３３ｃ 金属配線 ２０、３７、３８ 容量素子 ２２ 素子分離膜 ２３ａ ゲート電極 ２３ｂ、２３ｃ 配線 ２４ ソース／ドレイン領域 ２７ａ〜２７ｄ 開口 ３０ａ、３０ｄ コンタクトプラグ ３１ 共通容量絶縁膜 ３３ｂ 共通上部電極 ３５、３６ ２層構造配線
パターン １４、２９ａ、２９ｂ 溝 １５、３０ タングステン膜 １５ａ、３０ｂ、３０ｃ 下部電極 １６ａ 容量絶縁膜 １８、３３ ＡｌＣｕ膜 １８ａ 上部電極 １８ｂ、３３ａ、３３ｃ 金属配線 ２０、３７、３８ 容量素子 ２２ 素子分離膜 ２３ａ ゲート電極 ２３ｂ、２３ｃ 配線 ２４ ソース／ドレイン領域 ２７ａ〜２７ｄ 開口 ３０ａ、３０ｄ コンタクトプラグ ３１ 共通容量絶縁膜 ３３ｂ 共通上部電極 ３５、３６ ２層構造配線
フロントページの続き Ｆターム(参考） 5F004 AA11 DB03 DB04 DB06 DB09 DB10 DB12 EB02 EB08 5F038 AC05 AC10 AC15 AC16 AC18 EZ11 EZ14 EZ15 EZ20
Claims (7)
- 【請求項１】 半導体基板上に形成され、その底面が該
半導体基板に到達しない溝を有する第１絶縁膜と、 前記溝内に埋め込み形成された第１金属層からなる下部
電極と、 前記下部電極上に形成された第２絶縁膜からなる容量絶
縁膜と、 前記下部電極上であって、かつ容量絶縁膜上に形成され
た第２金属層からなる上部電極によって構成される容量
素子を有することを特徴とする半導体装置。 - 【請求項２】 第２金属層が金属配線をも構成する請求
項１記載の半導体装置。 - 【請求項３】 半導体基板上に形成された素子と、 該素子を含む半導体基板上に形成され、その底面が前記
素子に到達する少なくとも１つの開口と前記素子に到達
しない少なくとも１つの溝とを有する第１絶縁膜と、 前記開口内に埋め込み形成された第１金属層からなるコ
ンタクトプラグと、 前記溝内に埋め込み形成された第１金属層からなる下部
電極又は配線層と、 前記下部電極上に形成された第２絶縁膜からなる容量絶
縁膜と、 前記下部電極上であって、かつ容量絶縁膜上に形成され
た第２金属層からなる上部電極と、 前記コンタクトプラグ上に形成された第２金属層からな
る金属配線とを有することを特徴とする半導体装置。 - 【請求項４】 半導体基板上に第１絶縁膜を堆積する工
程と、 該第１絶縁膜に、その底面が前記半導体基板に到達しな
い溝を形成する工程と、 該溝を含む第１絶縁膜上に第１金属層を堆積する工程
と、 該第１金属層を選択的にエッチングして前記溝内部にの
み下部電極を形成する工程と、 前記下部電極を含む第１絶縁膜上に第２絶縁膜を堆積す
る工程と、 該第２絶縁膜をパターニングして前記下部電極上に容量
絶縁膜を形成する工程と、 該容量絶縁膜上に第２金属層を堆積する工程と、 前記第２金属層を選択的にエッチングして前記下部電極
上であって、かつ容量絶縁膜上に上部電極を形成する工
程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項５】 半導体基板上に素子を形成する工程と、 該素子上に第１絶縁膜を堆積する工程と、 該第１絶縁膜に、その底面が前記素子に到達する少なく
とも１つの開口を形成する工程と、 該第１絶縁膜に、その底面が前記素子に到達しない少な
くとも1つの溝を形成する工程と、 前記開口と前記溝とを含む第１絶縁膜上に第１金属層を
堆積する工程と、 該第１金属層を選択的にエッチングして前記開口内にコ
ンタクトプラグ、前記溝内に下部電極又は配線層を形成
する工程と、 前記コンタクトプラグ、下部電極及び配線層を含む第１
絶縁膜上に第２絶縁膜を堆積する工程と、 前記第２絶縁膜をパターニングして前記下部電極上に容
量絶縁膜を形成する工程と、 該容量絶縁膜上に第２金属層を堆積する工程と、 前記第２金属層を選択的にエッチングして前記下部電極
上であって、かつ容量絶縁膜上に上部電極、前記コンタ
クト層上に金属配線を形成する工程とを含むことを特徴
とする半導体装置の製造方法。 - 【請求項６】 第１金属層を、第１絶縁膜に形成された
溝の深さより厚く堆積する請求項４又は５に記載の半導
体装置の製造方法。 - 【請求項７】 第１金属層を、第１絶縁膜に形成された
溝の深さより厚く、かつ開口の幅の２分の１よりも厚く
堆積する請求項５に記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10337660A JP2000164812A (ja) | 1998-11-27 | 1998-11-27 | 半導体装置及びその製造方法 |
| TW088120162A TW429600B (en) | 1998-11-27 | 1999-11-18 | Semiconductor device and production process thereof |
| US09/443,007 US6495874B1 (en) | 1998-11-27 | 1999-11-18 | Semiconductor device and production process thereof |
| KR10-1999-0052479A KR100372047B1 (ko) | 1998-11-27 | 1999-11-24 | 반도체장치 및 그의 제조 방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10337660A JP2000164812A (ja) | 1998-11-27 | 1998-11-27 | 半導体装置及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
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ID=18310757
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| Country | Link |
|---|---|
| US (1) | US6495874B1 (ja) |
| JP (1) | JP2000164812A (ja) |
| KR (1) | KR100372047B1 (ja) |
| TW (1) | TW429600B (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002184953A (ja) * | 2000-12-15 | 2002-06-28 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2007221161A (ja) * | 2000-01-21 | 2007-08-30 | Lucent Technol Inc | 半導体デバイスで用いられるキャパシタとその製造方法 |
| JP2007294514A (ja) * | 2006-04-21 | 2007-11-08 | Renesas Technology Corp | 半導体装置 |
| JP2010199584A (ja) * | 2009-02-25 | 2010-09-09 | Taiwan Semiconductor Manufacturing Co Ltd | システムオンチップアプリケーション用二重誘電体ｍｉｍコンデンサ |
| JP2011055015A (ja) * | 2010-12-16 | 2011-03-17 | Renesas Electronics Corp | 半導体装置 |
| US7923843B2 (en) | 2006-05-31 | 2011-04-12 | Nec Electronics Corporation | Semiconductor device with a contact plug connected to multiple interconnects formed within |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19959711A1 (de) * | 1999-12-10 | 2001-06-21 | Infineon Technologies Ag | Verfahren zur Herstellung einer strukturierten Metallschicht |
| US6368953B1 (en) * | 2000-05-09 | 2002-04-09 | International Business Machines Corporation | Encapsulated metal structures for semiconductor devices and MIM capacitors including the same |
| EP1425782A2 (en) * | 2001-03-21 | 2004-06-09 | Koninklijke Philips Electronics N.V. | Electronic device having dielectric material of high dielectric constant |
| JP4094904B2 (ja) * | 2002-07-22 | 2008-06-04 | 三菱電機株式会社 | 半導体装置 |
| US7112504B2 (en) * | 2003-10-28 | 2006-09-26 | Taiwan Semiconductor Manufacturing Company | Method of forming metal-insulator-metal (MIM) capacitors at copper process |
| US7468525B2 (en) * | 2006-12-05 | 2008-12-23 | Spansion Llc | Test structures for development of metal-insulator-metal (MIM) devices |
| US20120211866A1 (en) * | 2011-02-17 | 2012-08-23 | Systems On Silicon Manufacturing Co. Pte. Ltd. | Metal-insulator-metal capacitor and a method of fabricating the same |
| CN117293123A (zh) * | 2022-06-20 | 2023-12-26 | 屹世半导体(上海)有限公司 | 高压隔离器件及其制作方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07115171A (ja) | 1993-10-15 | 1995-05-02 | Murata Mfg Co Ltd | Ｍｉｍキャパシタ |
| JP2759631B2 (ja) * | 1995-09-04 | 1998-05-28 | エルジイ・セミコン・カンパニイ・リミテッド | 半導体メモリセル及びその製造方法 |
| JP3055494B2 (ja) * | 1997-06-10 | 2000-06-26 | 日本電気株式会社 | 強誘電体メモリ及びその製造方法 |
| US6180976B1 (en) * | 1999-02-02 | 2001-01-30 | Conexant Systems, Inc. | Thin-film capacitors and methods for forming the same |
-
1998
- 1998-11-27 JP JP10337660A patent/JP2000164812A/ja active Pending
-
1999
- 1999-11-18 TW TW088120162A patent/TW429600B/zh not_active IP Right Cessation
- 1999-11-18 US US09/443,007 patent/US6495874B1/en not_active Expired - Lifetime
- 1999-11-24 KR KR10-1999-0052479A patent/KR100372047B1/ko not_active IP Right Cessation
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007221161A (ja) * | 2000-01-21 | 2007-08-30 | Lucent Technol Inc | 半導体デバイスで用いられるキャパシタとその製造方法 |
| JP2002184953A (ja) * | 2000-12-15 | 2002-06-28 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP4671497B2 (ja) * | 2000-12-15 | 2011-04-20 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP2007294514A (ja) * | 2006-04-21 | 2007-11-08 | Renesas Technology Corp | 半導体装置 |
| US7923843B2 (en) | 2006-05-31 | 2011-04-12 | Nec Electronics Corporation | Semiconductor device with a contact plug connected to multiple interconnects formed within |
| JP2010199584A (ja) * | 2009-02-25 | 2010-09-09 | Taiwan Semiconductor Manufacturing Co Ltd | システムオンチップアプリケーション用二重誘電体ｍｉｍコンデンサ |
| JP2011055015A (ja) * | 2010-12-16 | 2011-03-17 | Renesas Electronics Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
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| US6495874B1 (en) | 2002-12-17 |
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