KR100429726B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 이중 다마신 상호 접속과 같은, 반도체 웨이퍼의 기판 위에 형성된 다마신 상호 접속 구조체를 갖는 반도체 디바이스에 사용되는 캐패시터를 제공한다. 바람직한 일실시예에서, 캐패시터는 다마신 상호 접속 구조체의 일부를 포함하는, 구리와 같은 제 1 캐패시터 전극과, 다마신 상호 접속 구조체 위에 형성된, 실리콘 질화물과 같은 절연체층을 포함하며, 여기서, 절연체층은 패시베이션층이다. 패시베이션층은 최외측 또는 최종 패시베이션층이거나, 레벨간 패시베이션층일 수 있다. 캐패시터는 절연체층의 적어도 일부 위에 형성된 알루미늄과 같은 도전층으로 구성된 제 2 캐패시터 전극을 더 포함하고 있다.
Description
전반적으로, 본 발명은 반도체 디바이스에 사용되는 캐패시터의 제조에 관한 것으로서, 보다 상세하게는, 구리의 다마신(damascene) 공정을 이용하여 집적화한 캐패시터 및 그 캐패시터의 제조 방법에 관한 것이다.
캐패시터는 최근의 집적 회로 기술에서 폭넓게 이용되고 있다. 잘 알려진 바와 같이, 일반적인 캐패시터는 절연체에 의해 분리되어 있는 두 개의 도전성 플레이트를 필수적으로 포함하고 있다. 이 도전성 플레이트는 알루미늄으로 구성되고, 절연체는 실리콘 이산화물(SiO2)과 같은 유전체 재료로 구성되는 것이 일반적이다.
본래, 캐패시터는 집적 회로(IC) 기판 위에 배치되고, 설계상의 필요에 따라서는, 접점(contact) 또는 비아 구조체(via structure)에 전기적으로 접속된다. 이들 구조는 상당히 효과적이었지만, 이러한 구조로 인해 상부의 유전체 재료에 지형적인 이탈이 발생되어, 캐패시터의 구조가 유전체층의 표면에 반영되게 된다. 결과적으로, 후속의 포토리소그래피 공정이 악영향을 받지 않도록, 특수한 평탄화 기술을 실행하여 그 이탈을 제거해야 한다. 포토리소그래피 공정에서의 캐패시터의 이탈 영향은 디바이스의 크기가 감소됨에 따라 보다 현저해진다.
초기의 캐패시터 구조와 연관된 평탄화 문제가 주어졌을 때, 반도체 제조 산업은 상부 유전체층의 지형에 영향을 적게 주면서 캐패시터를 형성하는 방법을 추구하였다. 한 가지 방안은 접점 또는 비아 개구내에 캐패시터를 형성하는 것이다. 이러한 방안은 보다 큰 서브미크론 기술에 매우 잘 적용되었다. 캐패시터가 접점 개구 또는 비아내에 형성되기 때문에, 그 구조는 상부 유전체층에 심각한 영향을 주지 않았다. 이와 같이, 이전의 캐패시터 구조에서 발생되는 평탄화 문제는 상당히 감소되었다.
그러나, 설계 규칙이 계속해서 감소함에 따라서, 이들 구조내에 캐패시터를 형성하는 것이 어려워진다. 보다 소형의 디바이스는 에칭 공정에서 보다 큰 정밀도가 요구되기 때문에, 산업계에서는 다마신 공정으로 알려진 에칭 공정으로 진행하는 추세이다. 완성된 다마신 구조체는 하부 공동(lower cavity)보다 큰 폭을 갖는 상부 공동을 갖고 있기 때문에, 계단식 지형(stair step topography)이 다마신 개구내에 형성된다. 이러한 다마신 공정은 트레이스(trace) 개구를 형성할 때 보다 많은 제어를 제공하므로, 서브미크론 범위에서 IC를 제조할 수 있게 한다.
트레이스 개구를 형성하는 본 발명의 다마신 공정 방법으로 서브미크론 범위에서 IC를 제조할 수 있다. 그러나, 다마신의 계단식 지형으로 인해, 이러한 다마신 개구내에 캐패시터를 형성하는 것이 보다 어렵게 된다. 그 이유 중 하나는, 캐패시터에 필요한 여러 층(various layers)을 계단식 지형상에 증착하는 것에 의해 발생되는 증착 문제이다. 증가된 지형으로 인해, 캐패시터를 형성하는 층의 두께는 다마신 구조체내에서 크게 변할 수 있다. 이러한 재료 두께의 변화는 제어하기 어렵고, 원하는 커패시턴스를 얻는 것을 매우 어렵게 한다. 더욱이, 다마신 구조체의 보다 작은 부분내에 증착되어야 하는 층의 수로 인해, 원하는 전도도를 얻는데 필요한 재료가 다마신 구조체내에 적당히 증착되지 않을 수 있다. 또한, 간극(void)이 형성될 수도 있다. 이러한 불확실성으로 인해, 캐패시터는 원하는 레벨로 쉽게 그리고 안정되게 제조될 수 없다.
따라서, 이 분야에서는 종래의 구조 및 공정과 관련된 단점을 피하는 캐패시터 구조와, 그 캐패시터 구조를 형성하는 공정이 필요하다.
상술한 종래 기술의 단점을 해결하기 위해서, 본 발명은 이중 다마신 상호 접속과 같은, 반도체 웨이퍼의 기판 위에 형성된 다마신 상호 접속 구조체를 갖는 반도체 디바이스에 사용되는 캐패시터를 제공한다. 하나의 특정 실시예에서, 금속-절연체-금속(MIM) 캐패시터와 같은 캐패시터는 다마신 상호 접속 구조체의 일부를 포함하는, 구리와 같은 제 1 캐패시터 전극을 포함하고 있다. 캐패시터는 다마신 상호 접속 구조체상에 형성된 절연체층을 더 포함하며, 이 절연체층은 실리콘 질화물과 같은 패시베이션층이다. 패시베이션층은 최외측 또는 최종 패시베이션층이거나, 또는 집적 회로내의 레벨간 패시베이션층일 수 있다. 캐패시터는 절연체층의 적어도 일부 위에 형성되는, 알루미늄과 같은 도전층으로 구성된 제 2 캐패시터 전극을 더 포함하고 있다.
캐패시터용으로 선택된 재료는 다양할 수 있다. 예를 들어, 일실시예에서, 절연체는 실리콘 질화물일 수 있다. 그러나, 대안적인 실시예에서, 절연체는 5산화 탄탈일 수 있다. 구리를 함유한 5산화 탄탈과 같은 대안적인 실시예를 이용할 때, 구리가 주변의 유전체로 마이그레이션(migration)하는 것을 방지하기 위해, 적당한 베리어층(barrier layer)을 포함하는 것이 필요할 수 있다.
본 발명의 다른 양상에서, 반도체 디바이스는 유전체 재료에 의해 서로 전기적으로 절연된 복수의 다마신 상호 접속 구조체를 포함하고 있다. 캐패시터가 형성될 임의의 주어진 층 위에서, 패시베이션층은 복수의 상호 접속 구조체 각각의 위에 형성된다.
특정 실시예에서, 도전층은 적어도 두 개의 상호 접속 구조체상에 형성된다. 다른 실시예에서, 다마신 상호 접속은 최외측 또는 최종 다마신 상호 접속 구조체이며, 절연체층은 최외측 캡핑층(capping layer)이고, 제 2 캐패시터 전극은 절연층의 적어도 일부 위에 형성된 최외측 도전층의 일부를 포함하고 있다. 이러한 특정 실시예는, 캐패시터가 반도체 웨이퍼의 최외측층 위에 형성되어, 종래의 기술이 갖고 있는 평탄화 문제를 피할 수 있기 때문에, 특히 바람직하다. 이러한 실시예에서, 최외측층은 반도체 디바이스용의 본드 패드를 형성하는데 또한 사용될 수 있다.
다른 양상에서, 본 발명은 반도체 웨이퍼의 기판 위에 형성된 반도체 디바이스를 제공한다. 이러한 특정 실시예는, 기판 위에 형성된 트랜지스터와, 그 트랜지스터 위에 형성되어 그 트랜지스터에 전기적으로 접속되는 다마신 상호 접속 구조체와, 다마신 상호 접속 구조체들 중 하나의 구조체 위에 형성된 절연체 패시베이션층과, 다마신 상호 접속 구조체들 중 하나의 구조체 위에 형성된 도전층과, 상술한 캐패시터를 포함하며, 또한 다양한 실시예를 포함한다.
반도체 웨이퍼의 기판 위에 형성된 다마신 상호 접속 구조체를 갖는 반도체 디바이스에 사용되는 캐패시터를 제조하는 방법이 또한 제공된다. 이러한 실시예에서, 본 방법은 다마신 상호 접속 구조체의 일부로 구성된 제 1 캐패시터 전극을 형성하는 단계와, 다마신 상호 접속 구조체 위에 형성되며, 패시베이션층인 절연체층을 형성하는 단계와, 절연체층의 적어도 일부 위에 형성된 도전층으로 구성된 제 2 캐패시터 전극을 형성하는 단계를 포함한다.
또한 본 방법의 실시예는 캐패시터에 대하여 상술한 디바이스의 변형물을 형성하는 단계를 포함한다. 그러나, 캐패시터가 최외측 유전체 레벨이 아닌, 레벨간의 유전체 위에 형성되는 실시예에서, 본 방법은 절연체 재료를 증착하기 전에 다마신 상호 접속 구조체를 평탄화하는 단계를 더 포함하며, 화학/기계적 평탄화 기술과 같은 평탄화 공정을 이용하여 형성될 때 캐패시터 위에 증착되는 유전체를 평탄화하는 단계를 더 포함한다.
당업자가 다음의 발명의 상세한 설명을 보다 잘 이해할 수 있도록 본 발명의 바람직한 특징 및 대안적인 특징을 다소 광범위하게 개략적으로 설명한다. 본 발명의 특허 청구 범위의 주제를 형성하는 본 발명의 추가적인 특징이 이하에 설명될 것이다. 당업자는 본 발명의 동일 목적을 수행하기 위한 다른 구조를 설계 또는 변경하기 위한 기초로서, 개시된 개념과 특정 실시예를 쉽게 이용할 수 있다는 것을 알아야 한다. 또한 당업자는 이러한 등가의 구조가 광범위한 형태에 있어서 본 발명의 사상과 범위에서 벗어나지 않음을 알아야 한다.
도 1은 본 발명에 따른 반도체 디바이스의 일실시예의 부분 단면도,
도 2는 다마신 상호 접속 구조체 위에 형성된 절연체층을 포함하는, 도 1에 도시된 다마신 상호 접속 구조체의 부분 단면도,
도 3은 절연체층의 패터닝 및 에칭을 수반하는, 도 2에 도시된 반도체 디바이스의 부분도,
도 4는 절연체층의 적어도 일부 위에 위치하며 바람직하게 도전층으로 구성된 제 2 캐패시터와 함께, 도 3에 도시된 절연체층의 부분들에 의해 커버되는 다마신 상호 접속 구조체를 도시하는 도면,
도 5는 반도체 디바이스내의 중간 레벨에 위치한 다마신 상호 접속 구조체의 부분 단면도.
먼저, 도 1을 참조하면, 본 발명에 따른 반도체 디바이스(100)의 일실시예의 단면이 도시되어 있다. 반도체 디바이스(100)는 상보형 금속 산화물 반도체(CMOS) 디바이스와 같은 종래의 방법으로 형성된 집적 회로(IC)(110)의 일부를 도시하고 있다. 당업자라면, IC(110)의 일부가 소망의 반도체 디바이스(100)를 형성하도록, 임의 수의 상호 접속(115)과 유전체층(120)을 포함할 수 있음을 알고 있다. 도 1에 예시된 실시예에서, IC(110)의 일부는 n-튜브(123)와 p-튜브(125)를 포함하는 종래의 방법으로 형성된 두 개의 튜브를 포함하고 있다. 또한, 도 1에는 종래의 방법을 이용하여 형성된 소스 영역(133)과 드레인 영역(135)이 도시되어 있다.
종래의 게이트 전극 구조체(140)는 소스 영역(133)과 드레인 영역(135)에 모두 걸터 앉은 형태로 형성될 수 있다. 게이트 구조체(140)는 종래의 방법으로 형성된 게이트(141)와, 산화물층(143)과, 스페이서(145)로 구성되어 있다. 종래의 방법으로 형성된 다마신 플러그(150) 또는 비아(152)는 IC(110)의 상이한 층들을 접속시킨다. 다마신 공정은 종래의 에칭 공정 대신에, 다마신 구조체를 형성할 때 보다 더 제어할 수 있게 하는데 사용된다. 구리가 도전 재료로서의 알루미늄보다 도체 선택이 점점 커지기 때문에, 그리고 구리는 제어 방식으로 에칭하는데 있어서 알루미늄보다 더 어렵기 때문에 특히 중요하다.
도 1에 도시된 최상부(155)는 캐패시터(162)가 형성되는 다마신 상호 접속 구조체(160)를 예시한다. 본 발명의 일실시예에서, 캐패시터(162)는 금속-절연체-금속(MIM) 캐패시터이다. 다마신 상호 접속 구조체(160)는 제 1 캐패시터 전극(164)을 형성한다. 바람직한 실시예에서, 다마신 상호 접속 구조체(160)는 구리를 포함한다. 더욱이, 다마신 상호 접속 구조체(160)가 구리(Cu)를 포함할 때, 옵션인 베리어층(161)은, Cu 다마신 상호 접속 구조체(160)가 바람직하게 SiO2인 유전체층(120)과 접촉하지 않도록 종래의 방법으로 형성될 수 있다. 따라서, 베리어층은 Cu가 SiO2유전체층(120)으로 확산하는 것을 방지하며, 그 반대도 마찬가지이다. 바람직한 실시예에서, 베리어층(161)은 탄탈 질화물(TaN)층을 포함하지만, 당업자라면, 탄탈과 같은 다른 유사한 베리어층이 사용될 수 있음을 알고 있다. 구리가 전기 도금되면, 시드층(seed layer)이 베리어층(161)의 최상부 위에 형성될 필요가 있을 수 있다. 더욱이, 당업자라면, 당업자에게 알려진 다른 유사한 도전 재료가 다마신 상호 접속 구조체(160)에 또한 사용될 수 있음을 알고 있다. 캐패시터(162)는 실리콘 질화물층과 같은 절연체층(166)과, 알루미늄, 알루미늄 합금 또는 적층 금속과 같은 종래의 재료를 포함할 수 있는 제 2 또는 상부 캐패시터 전극(168)을 더 포함한다. 다마신 상호 접속 구조체(160)가 구리(Cu)를 포함하고, 상부 캐패시터 전극(168)이 알루미늄(Al)을 포함할 때, Cu/Al 베리어층(170)은 확산을 방지하기 위해 상호 접속 구조체(160)와 상부 캐패시터 전극(168) 사이에 종래의 방법으로 증착되어야 한다. 예시된 실시예에서, Cu/Al 베리어층(170)은 탄탈 질화물(TaN)을 포함하지만, 당업자라면 티타늄 질화물(TiN)과 같은 유사한 특성을 갖는 재료가 사용될 수 있음을 알고 있다.
다마신 상호 접속 구조체(160)는 단일 다마신 상호 접속 구조체 또는 이중 다마신 상호 접속 구조체일 수 있다. 그러나, 이중 다마신 상호 접속 구조체는 종래 기술에 비하여 이점을 갖고 있다. 예를 들어, 이중 다마신 상호 접속 구조체는 IC를 0.25 ㎛ 미만의 크기로 제조할 수 있게 하며, 이것은 종래의 트렌치 에칭 또는 단일 다마신 공정에서 이용할 수 없는 특징이다. 예시된 다마신 상호 접속 구조체(160)는 반도체 디바이스(100)의 최외측 또는 최상부 다마신 상호 접속 구조체(160)일 수 있다. 그러나, 대안적으로, 레벨간 다마신 상호 접속 구조체일 수 있다. 따라서, 캐패시터(162)는 반도체 디바이스(100)내의 다양한 레벨에서 구성될 수 있다. 그러나, 이하에 설명되는 바와 같이, 바람직한 실시예에서, 캐패시터(162)는 최외측 또는 최상부 다마신 상호 접속 구조체를 이용하여 구성된다.
도 1을 참조하여 도 2를 살펴보면, 도 1에 도시된 다마신 상호 접속 구조체(160)의 단면이 도시되어 있다. 상호 접속 구조체(160)는 다마신 상호 접속 구조체(160) 위에 형성된 절연체층(166)을 포함하며, 베리어층(161)은 구리의 다마신 상호 접속 구조체(160)를 SiO2유전체층(120)으로부터 분리시킨다. 바람직한 실시예에서, 베리어층(161)은 기판 표면 위 및 다마신 상호 접속 구조체(160)내에 공형으로 증착되고, 그 다음에, 구리가 베리어층(161)의 위 및 다마신 상호 접속 구조체(160)내에 증착된다. 구리와 베리어층(161)이 종래의 화학/기계적 공정을 이용하여 연마되어, 그 결과 베리어층(161)과 구리는 다마신 상호 접속 구조체(160)내에만 위치하게 된다. 다른 바람직한 실시예에서, 절연체층(166)은 화학 기상 증착(CVD) 또는 물리 기상 증착(PVD)과 같은 종래의 증착 공정을 이용하여 증착된다. 바람직한 실시예에서, 절연체층(166)은 전형적으로 패시베이션층으로서 증착된다. 잘 알려진 바와 같이, 일부 공정에서, 반도체 디바이스는 반도체 디바이스를 유해 환경 요소로부터 보호 또는 실링(sealing)하기 위해서, 제조 공정의 후미에 캡핑층으로 패시베이션될 수 있다. 따라서, 특정 실시예에서, 캐패시터(162)의 제 1 캐패시터 전극(164) 또는 절연체층(166)을 제조하는데 있어 추가적인 단계는 필요하지 않다. 도시된 바와 같이, 5산화 탄탈과 같은 절연체 또는 패시베이션층(166)은 평탄화된 IC(110)의 전체 표면상에 형성된다.
도 3을 참조하면, 다음에 절연체층(166)의 패터닝 및 에칭 공정이 수반되는, 도 2에 도시된 반도체 디바이스(100)의 부분도가 도시되어 있다. 종래의 패터닝 및 에칭 공정을 이용하여, 절연체층(166)내에 개구(310)를 형성할 수 있다. 절연체층(166)의 일부를 제거하여 캐패시터(162)의 캐패시터 유전체를 규정한다. 도 3에 예시된 실시예에서, 절연체층(166)의 일부가 다마신 구조체(320, 330) 위에서 제거된다.
도 4를 참조하면, 도전층으로 바람직하게 구성되어 절연체층(166)의 적어도 일부 위에 위치한 제 2 캐패시터 전극(168)과 함께, 도 3에 예시된 절연체층(166)의 일부에 의해 커버되는 다마신 상호 접속 구조체(160)가 도시되어 있다. 원하는 경우에, 도전층은 금속층 또는 도핑된 폴리실리콘층일 수 있다. 도 4에는 반도체 디바이스(100)의 전체 표면상에 종래의 방법으로 도전층을 증착하여, 도 4에 도시된 캐패시터(162)에서 끝나게 도전층을 에칭하는 단계가 도시되어 있지 않다. 바람직한 실시예에서, 제 2 캐패시터 전극(168)은 알루미늄, 알루미늄/구리와 같은 알루미늄 합금, 또는 종래의 적층 금속을 포함할 수 있다. 그러나, 당업자라면 명백히 알 수 있듯이, 반도체 디바이스에서 도전 재료로서 사용되는 어떠한 재료라도 사용할 수 있다.
상술한 바와 같이, 다마신 상호 접속 구조체(160)는 캐패시터(162)의 제 1 전극(164)을 형성하고, IC(100)내의 임의의 레벨에 형성될 수 있다. 도 5는 IC(100)내의 레벨간에 위치한 상술한 캐패시터(162)를 예시하고 있다. 디바이스의 레벨간이 사용될 때, 평탄화 공정은 캐패시터의 제 2 캐패시터 전극(168)이 형성되는 도전층이 증착된 후에 행해져야 한다. 화학/기계적 공정과 같은 평탄화 공정이 사용될 수 있다. 평탄화 공정은 구리의 다마신 상호 접속 구조체(160)의 초기 평탄화로 인해 발생되는 불규칙한 지형을 평활하게 하도록 행해져야 한다.
그러나, 바람직한 실시예에서, 캐패시터(162)는 최외측 다마신 상호 접속 구조체(160)로부터 형성된다. 그 후, 최외측 다마신 상호 접속 구조체(160)는 절연체층(166)의 기능을 하는 최외측 캡핑층에 의해 커버된다. 최외측 캡핑층은, 어떤 설계에서는 반도체 디바이스(100)의 최종 캡핑층의 기능을 할 수 있다. 최외측 다마신 상호 접속 구조체(160)를 사용하는 것은, 반도체 디바이스(100)에서 실질적인 다음 층이 존재하지 않아, 제 2 캐패시터 전극(168)의 형성 후에 평탄화 공정이 필요하지 않기 때문에 특히 바람직하다.
또한, 제 2 캐패시터 전극(168)은 반도체 디바이스(100)의 다른 부분을 형성하는데 사용되는 증착 공정으로부터 형성될 수 있다. 예를 들어, 어떤 경우에, 도전층은 종종 증착, 패터닝, 및 에칭되어 본드 패드를 형성한다. 본 발명의 특정 양상에서, 제 2 캐패시터 전극(168)은 이러한 본드 도전층으로부터 형성될 수 있다. 따라서, 캐패시터(162)의 제 1 캐패시터 전극(164), 절연체층(166), 또는 제 2 전극(168)을 제조하는데 추가 단계가 필요하지 않다.
본 발명은 상세히 설명되었지만, 당업자라면, 광범위한 형태에 있어서 본 발명의 사상 및 영역에서 벗어나지 않고서도, 여러 변경, 대체 및 수정이 가능함을 알아야 한다.
본 발명에 의해, 종래 기술이 갖고 있는 문제점, 즉 평탄화에 관한 문제점을 해결할 수 있다.
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- 반도체 웨이퍼의 기판 위에 형성된 반도체 디바이스에 있어서,기판 위에 형성된 트랜지스터와,상기 트랜지스터 위에 형성되어 상기 트랜지스터에 전기적으로 접속되는 다마신 상호 접속 구조체들(damascene interconnect structures)과,상기 다마신 상호 접속 구조체들 중 하나의 구조체 위에 형성된 절연체층과,상기 다마신 상호 접속 구조체들 중 하나의 구조체 위에 형성된 도전층과,캐패시터를 포함하되,상기 캐패시터는상기 다마신 상호 접속 구조체들 중 하나의 구조체의 적어도 일부를 포함하는 제 1 캐패시터 전극과,상기 절연체층의 일부를 포함하는 캐패시터 유전체층과,상기 도전층의 일부를 포함하는 제 2 캐패시터 전극을 포함하는반도체 디바이스.
- 제 10 항에 있어서,상기 캐패시터는 금속-절연체-금속(metal-insulator-metal; MIM) 캐패시터인 반도체 디바이스.
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- 제 10 항에 있어서,상기 제 1 캐패시터 전극은 구리를 포함하는 반도체 디바이스.
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- 제 10 항에 있어서,상기 도전층은 상기 다마신 상호 접속 구조체들 중 적어도 두 개의 다마신 상호 접속 구조체 위에 형성되는 반도체 디바이스.
- 제 10 항에 있어서,상기 다마신 상호 접속 구조체들 중 하나는 최외측(outermost) 다마신 상호 접속 구조체이고, 상기 절연체층은 최외측 캡핑층(capping layer)이며, 상기 도전층은 상기 절연체층의 적어도 일부 위에 형성된 최외측 도전층인 반도체 디바이스.
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- 반도체 웨이퍼의 기판 위에 형성된 반도체 디바이스를 제조하는 방법에 있어서,기판 위에 트랜지스터를 제공하는 단계와,상기 트랜지스터 위에 형성되어 상기 트랜지스터에 전기적으로 접속되는 다마신 상호 접속 구조체들을 형성하는 단계와,상기 다마신 상호 접속 구조체들 중 하나의 구조체 위에 절연체층을 배치하는 단계와,상기 다마신 상호 접속 구조체들 중 하나의 구조체 위에 도전층을 생성하는 단계와,캐패시터를 구성하는 단계를 포함하되,상기 캐패시터는상기 다마신 상호 접속 구조체들 중 하나의 구조체의 적어도 일부를 포함하는 제 1 캐패시터 전극과,상기 절연체층의 일부를 포함하는 캐패시터 유전체층과,상기 도전층의 일부를 포함하는 제 2 캐패시터 전극을 포함하는반도체 디바이스 제조 방법.
- 제 31 항에 있어서,상기 절연체층 배치 단계는 실리콘 질화물 절연체층을 배치하는 단계를 포함하는 반도체 디바이스 제조 방법.
- 제 31 항에 있어서,상기 절연체층 배치 단계는 5산화 탄탈(tantalum pentoxide) 절연체층을 배치하는 단계를 포함하는 반도체 디바이스 제조 방법.
- 제 31 항에 있어서,상기 다마신 상호 접속 구조체들 중 적어도 하나는 최외측 다마신 상호 접속 구조체이고, 상기 절연체층은 최외측 캡핑층이며, 상기 도전층은 상기 절연체층의 적어도 일부 위에 형성된 최외측 도전층인 반도체 디바이스 제조 방법.
- 제 34 항에 있어서,상기 도전층의 일부는 본드 패드(bond pad)를 형성하는 반도체 디바이스 제조 방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002029892A2 (en) * | 2000-10-03 | 2002-04-11 | Broadcom Corporation | High-density metal capacitor using dual-damascene copper interconnect |
| US6803306B2 (en) * | 2001-01-04 | 2004-10-12 | Broadcom Corporation | High density metal capacitor using via etch stopping layer as field dielectric in dual-damascence interconnect process |
| US6576525B2 (en) * | 2001-03-19 | 2003-06-10 | International Business Machines Corporation | Damascene capacitor having a recessed plate |
| US6596579B1 (en) * | 2001-04-27 | 2003-07-22 | Lsi Logic Corporation | Method of forming analog capacitor dual damascene process |
| JP2003051501A (ja) * | 2001-05-30 | 2003-02-21 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US6461914B1 (en) * | 2001-08-29 | 2002-10-08 | Motorola, Inc. | Process for making a MIM capacitor |
| DE10159466A1 (de) * | 2001-12-04 | 2003-06-12 | Koninkl Philips Electronics Nv | Anordnung mit Kondensator |
| JP2003264235A (ja) * | 2002-03-08 | 2003-09-19 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US6746914B2 (en) * | 2002-05-07 | 2004-06-08 | Chartered Semiconductor Manufacturing Ltd. | Metal sandwich structure for MIM capacitor onto dual damascene |
| US20040063295A1 (en) * | 2002-09-30 | 2004-04-01 | Intel Corporation | One-mask process flow for simultaneously constructing a capacitor and a thin film resistor |
| US7229875B2 (en) | 2002-10-17 | 2007-06-12 | Samsung Electronics Co., Ltd. | Integrated circuit capacitor structure |
| KR100480641B1 (ko) * | 2002-10-17 | 2005-03-31 | 삼성전자주식회사 | 고 커패시턴스를 지니는 금속-절연체-금속 커패시터, 이를구비하는 집적회로 칩 및 이의 제조 방법 |
| KR100466310B1 (ko) * | 2002-11-13 | 2005-01-14 | 삼성전자주식회사 | 금속-절연체-금속 커패시터의 제조 방법 |
| US7176082B2 (en) * | 2003-04-08 | 2007-02-13 | Lsi Logic Corporation | Analog capacitor in dual damascene process |
| US7165233B2 (en) * | 2004-04-12 | 2007-01-16 | Nanya Technology Corp. | Test ket layout for precisely monitoring 3-foil lens aberration effects |
| US7262139B2 (en) * | 2004-06-02 | 2007-08-28 | Avx Israel, Ltd. | Method suitable for batch ion etching of copper |
| US7253522B2 (en) * | 2004-06-02 | 2007-08-07 | Avx Israel, Ltd. | Integrated capacitor for RF applications with Ta adhesion layer |
| JP2006086155A (ja) * | 2004-09-14 | 2006-03-30 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2008311457A (ja) * | 2007-06-15 | 2008-12-25 | Renesas Technology Corp | 半導体装置の製造方法 |
| US9831171B2 (en) * | 2014-11-12 | 2017-11-28 | Infineon Technologies Ag | Capacitors with barrier dielectric layers, and methods of formation thereof |
| US9431343B1 (en) * | 2015-03-11 | 2016-08-30 | Samsung Electronics Co., Ltd. | Stacked damascene structures for microelectronic devices |
| US9806018B1 (en) | 2016-06-20 | 2017-10-31 | International Business Machines Corporation | Copper interconnect structures |
| KR20180068595A (ko) * | 2016-12-14 | 2018-06-22 | 삼성전자주식회사 | 반도체 장치 |
Family Cites Families (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5350705A (en) * | 1992-08-25 | 1994-09-27 | National Semiconductor Corporation | Ferroelectric memory cell arrangement having a split capacitor plate structure |
| US5587870A (en) * | 1992-09-17 | 1996-12-24 | Research Foundation Of State University Of New York | Nanocrystalline layer thin film capacitors |
| US5392189A (en) * | 1993-04-02 | 1995-02-21 | Micron Semiconductor, Inc. | Capacitor compatible with high dielectric constant materials having two independent insulative layers and the method for forming same |
| US5576240A (en) | 1994-12-09 | 1996-11-19 | Lucent Technologies Inc. | Method for making a metal to metal capacitor |
| JP3241242B2 (ja) * | 1995-09-22 | 2001-12-25 | 株式会社東芝 | 半導体記憶装置の製造方法 |
| US6251720B1 (en) * | 1996-09-27 | 2001-06-26 | Randhir P. S. Thakur | High pressure reoxidation/anneal of high dielectric constant materials |
| US5936831A (en) * | 1997-03-06 | 1999-08-10 | Lucent Technologies Inc. | Thin film tantalum oxide capacitors and resulting product |
| US5879985A (en) * | 1997-03-26 | 1999-03-09 | International Business Machines Corporation | Crown capacitor using a tapered etch of a damascene lower electrode |
| US6277728B1 (en) * | 1997-06-13 | 2001-08-21 | Micron Technology, Inc. | Multilevel interconnect structure with low-k dielectric and method of fabricating the structure |
| US5976928A (en) * | 1997-11-20 | 1999-11-02 | Advanced Technology Materials, Inc. | Chemical mechanical polishing of FeRAM capacitors |
| US6200866B1 (en) * | 1998-02-23 | 2001-03-13 | Sharp Laboratories Of America, Inc. | Use of silicon germanium and other alloys as the replacement gate for the fabrication of MOSFET |
| JPH11265984A (ja) * | 1998-03-17 | 1999-09-28 | Sony Corp | 半導体装置の製造方法 |
| US5998258A (en) * | 1998-04-22 | 1999-12-07 | Motorola, Inc. | Method of forming a semiconductor device having a stacked capacitor structure |
| US6159787A (en) * | 1998-05-28 | 2000-12-12 | International Business Machines Corporation | Structures and processes for reduced topography trench capacitors |
| US6017790A (en) * | 1998-07-06 | 2000-01-25 | United Microelectronics Corp. | Method of manufacturing embedded dynamic random access memory |
| JP2000036568A (ja) * | 1998-07-17 | 2000-02-02 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| US6174803B1 (en) * | 1998-09-16 | 2001-01-16 | Vsli Technology | Integrated circuit device interconnection techniques |
| US6037216A (en) * | 1998-11-02 | 2000-03-14 | Vanguard International Semiconductor Corporation | Method for simultaneously fabricating capacitor structures, for giga-bit DRAM cells, and peripheral interconnect structures, using a dual damascene process |
| JP2000164812A (ja) * | 1998-11-27 | 2000-06-16 | Sharp Corp | 半導体装置及びその製造方法 |
| US6271596B1 (en) * | 1999-01-12 | 2001-08-07 | Agere Systems Guardian Corp. | Damascene capacitors for integrated circuits |
| US6180976B1 (en) * | 1999-02-02 | 2001-01-30 | Conexant Systems, Inc. | Thin-film capacitors and methods for forming the same |
| US6124199A (en) * | 1999-04-28 | 2000-09-26 | International Business Machines Corporation | Method for simultaneously forming a storage-capacitor electrode and interconnect |
| WO2000067324A1 (fr) * | 1999-04-30 | 2000-11-09 | Hitachi, Ltd. | Circuit integre, son procede de fabrication, et procede de production d'un dessin de masque |
| US6211068B1 (en) * | 1999-05-25 | 2001-04-03 | United Microelectronics Corp. | Dual damascene process for manufacturing interconnects |
| US6556962B1 (en) * | 1999-07-02 | 2003-04-29 | Intel Corporation | Method for reducing network costs and its application to domino circuits |
| US6221780B1 (en) * | 1999-09-29 | 2001-04-24 | International Business Machines Corporation | Dual damascene flowable oxide insulation structure and metallic barrier |
| US6156655A (en) * | 1999-09-30 | 2000-12-05 | United Microelectronics Corp. | Retardation layer for preventing diffusion of metal layer and fabrication method thereof |
| US6252290B1 (en) * | 1999-10-25 | 2001-06-26 | Chartered Semiconductor Manufacturing Ltd. | Method to form, and structure of, a dual damascene interconnect device |
| US6492222B1 (en) * | 1999-12-22 | 2002-12-10 | Texas Instruments Incorporated | Method of dry etching PZT capacitor stack to form high-density ferroelectric memory devices |
| US6339029B1 (en) * | 2000-01-19 | 2002-01-15 | Taiwan Semiconductor Manufacturing Company | Method to form copper interconnects |
| TW503439B (en) * | 2000-01-21 | 2002-09-21 | United Microelectronics Corp | Combination structure of passive element and logic circuit on silicon on insulator wafer |
| US6402822B1 (en) * | 2000-02-15 | 2002-06-11 | Hmi Industries, Inc. | Furnace filter system |
| US6452251B1 (en) * | 2000-03-31 | 2002-09-17 | International Business Machines Corporation | Damascene metal capacitor |
| US6261963B1 (en) * | 2000-07-07 | 2001-07-17 | Advanced Micro Devices, Inc. | Reverse electroplating of barrier metal layer to improve electromigration performance in copper interconnect devices |
| US6838717B1 (en) * | 2000-08-31 | 2005-01-04 | Agere Systems Inc. | Stacked structure for parallel capacitors and method of fabrication |
| JP3940883B2 (ja) * | 2000-09-18 | 2007-07-04 | セイコーエプソン株式会社 | 強誘電体メモリ装置の製造方法 |
| US6706584B2 (en) * | 2001-06-29 | 2004-03-16 | Intel Corporation | On-die de-coupling capacitor using bumps or bars and method of making same |
| US6720598B1 (en) * | 2002-09-19 | 2004-04-13 | Infineon Technologies Aktiengesellschaft | Series memory architecture |
| US6770570B2 (en) * | 2002-11-15 | 2004-08-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming a semiconductor device with a substantially uniform density low-k dielectric layer |
| KR100505658B1 (ko) * | 2002-12-11 | 2005-08-03 | 삼성전자주식회사 | ＭＩＭ(Ｍｅｔａｌ-Ｉｎｓｕｌａｔｏｒ-Ｍｅｔａｌ)커패시터를 갖는 반도체 소자 |
-
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