KR20010076367A - 커패시터, 반도체 소자 및 커패시터 제조 방법 - Google Patents
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Abstract
본 발명은 이중 다마신 상호 접속부와 같이 반도체 웨이퍼의 기판 위에 형성된 다마신 상호 접속 구조물을 가진 반도체 소자에 사용되는 커패시터를 제공한다. 바람직한 일실시예에서, 커패시터는 구리와 같이 다마신 상호 접속 구조물의 일부를 포함하는 제 1 커패시터 전극과, 실리콘 질화물과 같이 다마신 상호 접속 구조물 위에 형성된, 패시베이션 층인 절연체 층을 포함한다. 패시베이션 층은 최외각 또는 최종 패시베이션 층이거나 중간 레벨의 패시베이션 층일 수 있다. 커패시터는 절연체 층의 적어도 일부 위에 형성된 알루미늄과 같은 전도층으로 구성된 제 2 커패시터 전극을 더 포함하고 있다.
Description
본 발명은 반도체 소자에 사용되는 커패시터의 제조에 관한 것이며, 보다 상세하게는, 구리의 다마신(damascene) 공정을 이용하여 집적화한 커패시터와 그 커패시터의 제조 방법에 관한 것이다.
커패시터는 최근의 집적 회로 기술에서 폭넓게 이용되고 있다. 잘 알려진 바와 같이, 일반적인 커패시터는 절연체에 의해 분리되어 있는 두 개의 전도성 플레이트를 필수적으로 포함하고 있다. 이 전도성 플레이트는 알루미늄으로 구성되고, 절연체는 이산화 실리콘(SiO2)과 같은 절연 물질로 구성되는 것이 일반적이다.
본래, 커패시터는 집적 회로(IC) 기판위에 배치되었고, 설계상의 필요에 따라서, 접점(contact) 또는 비어 구조(via structure)에 전기적으로 접속되었다. 커패시터의 구조가 유전체층의 표면에 반영될 수 있도록, 이러한 구조는 상당히 효과적이였지만, 이러한 구조로 인해 상부의 유전체 물질에 지형적인 이탈이 발생되었다. 결과적으로, 후속의 포토리소그래피 공정이 역효과를 유발하지 않도록, 특정 평탄화 기술이 실행되어 그 이탈을 제거하여야 한다. 포토리소그래피 공정에서의 커패시터의 이탈 결과는 소자의 크기가 감소함에 따라 보다 민감해졌다.
평탄화 문제가 초기의 커패시터 구조와 연관되어 있을 때, 반도체 제조 산업은 상부 유전체층의 지형에 영향을 적게 주면서 커패시터를 형성하는 방법을 추구하였다. 한 가지 방법은 접점 즉 비어 개구내에 커패시터를 형성하는 것이다. 이러한 방법은 보다 큰 서브미크론 기술에 매우 잘 적용되었다. 커패시터가 접점 개구 또는 비어내에 형성되었기 때문에, 그 구조는 상부 유전체층에 심각한 영향을 주지않았다. 이와 같이, 이전의 커패시터 구조에 나타나는 평탄화 문제는 상당히 감소되었다.
그러나, 설계 규칙이 계속해서 감소함에 따라서, 이러한 구조내에 커패시터를 형성하는 것이 어려워졌다. 보다 소형의 소자는 에칭 공정에서 보다 큰 정밀도가 요구되기 때문에, 다마신 공정으로 알려진 에칭 공정으로 진행하는 추세이다. 완성된 다마신 구조는 하부 중공(lower cavity) 보다 큰 폭을 가진 상부 중공을 가지고 있기 때문에, 계단식 지형(stair step topography)이 다마신 개구내에 형성된다. 이러한 다마신 공정은 트레이스 개구를 형성할 때 보다 많이 조정하고, 서브미크론 범위에서 IC를 제조할 수 있게 한다.
트레이스 개구를 형성하는 다마신 공정 방법으로 서브미크론 범위에서 IC를 제조할 수 있다. 그러나, 다마신의 계단식 지형으로 인해, 이러한 다마신 개구내에 커패시터를 형성하는 것이 상당히 어려워졌다. 그 이유중 하나는 계단식 지형에 걸쳐서 커패시터에 필요한 다층(various layers)을 증착함으로 인해 발생되는 증착 문제에서 기인한다. 증가된 지형으로 인해, 커패시터를 형성하는 층의 두께는 다마신 구조내에서 상당히 변할 수 있다. 이러한 재질 두께의 변화는 조정하기 어렵고, 원하는 커패시턴스를 얻는 것을 매우 어렵게 한다. 더욱이, 다마신 구조의 보다 작은 부분내에 증착되어야 하는 층의 수로 인해, 원하는 전도도를 얻는데 필요한 재질이 다마신 구조내에 적당히 증착되지 않을 수 있다. 또한, 공간(void)이 형성될 수도 있다. 이러한 불확실성으로 인해, 커패시터는 원하는 레벨로 쉽게 그리고 안정되게 제조될 수 없다.
따라서, 이 분야에서 필요한 것은 종래의 구조와 공정의 단점을 피하는 커패시터 구조와 그 커패시터 구조를 형성하는 공정이다.
상술한 종래 기술의 단점에 역점을 두기 위해서, 본 발명은 이중 다마신 상호 접속과 같이, 반도체 웨이퍼의 기판에 걸쳐서 형성된 다마신 상호 접속 구조를 가진 반도체 소자에 사용되는 커패시터를 제공한다. 하나의 특정 실시예에서, 금속-절연체-금속(MIM) 커패시터와 같은 커패시터는 다마신 상호 접속 구조의 일부를 형성하는 구리 등의 제 1 커패시터 전극을 포함하고 있다. 커패시터는 다마신 상호 접속 구조 상에 형성된 절연체층을 더 포함하며, 이 절연체층은 실리콘 질화물 등의 패시베이션 층이다. 패시베이션 층은 집적 회로에서 최외각 즉 최종 패시베이션 층이거나, 중간의 패시베이션 층일 수 있다. 커패시터는 절연체층의 적어도 일부 위에 형성되는 알루미늄 등의 전도층으로 구성된 제 2 커패시터 전극을 더 포함하고 있다.
커패시터 용도로 선택된 물질은 가변적일 수 있다. 예를 들어, 일실시예에서, 절연체는 실리콘 질화물일 수 있다. 그러나, 대체 실시예에서, 절연체는 5산화 탄탈일 수 있다. 구리를 함유한 오산화 탄탈과 같은 대체 실시예를 이용할 때, 구리가 주변의 유전체로 이주하는 것을 방지하는 적당한 베리어층을 포함하는 것이 필요할 수 있다.
본 발명의 다른 측면에서, 반도체 소자는 유전체 물질에 의해 서로 전기적으로 절연되어 있는 복수의 다마신 상호 접속 구조를 포함하고 있다. 커패시터가 형성되어야 하는 임의의 주어진 층 위에서, 패시베이션 층은 복수의 상호 접속 구조 각각의 구조 위에 형성된다.
특정 실시예에서, 전도층은 적어도 두 개의 상호 접속 구조물 상에 형성된다. 다른 예에서, 다마신 상호 접속부는 최외각 즉 최종 다마신 상호 구조물이며, 절연체층은 최외각 캡핑층(capping layer)이고, 제 2 커패시터 전극은 절연층의 적어도 일부 위에 형성된 최외각 전도층의 일부를 포함하고 있다. 이러한 특정 실시예는 커패시터가 반도체 웨이퍼의 최외각층 위에 형성되어, 종래의 기술이 가지고 있는 평탄화 문제를 피할 수 있기 때문에 특히 바람직하다. 이러한 실시예에서, 최외각층은 반도체 소자 용도의 본드 패드를 형성하는데 또한 사용된다.
다른 측면에서, 본 발명은 반도체 웨이퍼의 기판 위에 형성된 반도체 소자를 제공한다. 이러한 특정 실시예는 다양한 실시예를 포함하며, 또한, 기판 위에 형성된 트랜지스터와, 그 트랜지스터 위에 형성되어 그 트랜지스터에 전기적으로 연결되어 있는 다마신 상호 접속부와, 다마신 상호 접속 구조물 중 하나의 상호 접속 구조물 위에 형성된 절연체 패시베이션층과, 상술한 커패시터를 포함한다.
반도체 웨이퍼의 기판 위에 형성된 다마신 상호 접속 구조물을 가진 반도체 소자에 이용되는 커패시터를 제조하는 방법이 또한 제공된다. 이러한 실시예에서, 본 방법은 다마신 상호 접속 구조물의 일부로 구성된 제 1 커패시터 전극을 형성하는 단계와, 패시베이션 층이 되는 절연체 층을 다마신 상호 접속 구조물 위에 형성하는 단계와, 절연체 층의 적어도 일부 위에 형성된 전도층으로 구성된 제 2 커패시터 전극을 형성하는 단계를 포함한다.
본 방법의 실시예는 커패시터에 대하여 상술한 소자의 변형물을 형성하는 단계를 또한 포함한다. 그러나, 최외각 유전체 레벨에 대향되는 바와 같이, 커패시터가 중간레벨의 유전체 위에 형성되는 실시예에서는, 본 방법은 절연체 물질을 증착하기 전에 다마신 상호 접속 구조물을 평탄화하는 단계를 더 포함하며, 화학/기계적 평탄화 기술와 같은 평탄화 공정을 이용하여 형성될 때 커패시터 위에 증착되는 유전체를 평탄화하는 단계를 더 포함한다.
당업자가 다음의 발명의 상세한 설명을 보다 더 이해할 수 있도록 본 발명의 바람직한 특징 및 대체 특징을 보다 광범위하게 설명하기 보다는 개략적으로 설명한다. 본 발명의 청구범위의 주제를 형성하는 본 발명의 추가 특징은 이하에 설명될 것이다. 당업자는 본 발명의 동일 목적을 실행하기 위해 다른 구조물을 설계 또는 변경하는 것에 기초하여 개시된 개념과 특정 실시예를 쉽게 이용할 수 있다는 것을 알아야 한다. 당업자는 이러한 등가의 구조물이 광범위한 형태로 본 발명의 사상과 범위에서 벗어나지 않는다는 것을 알아야 한다.
도 1은 본 발명에 따른 반도체 소자의 일 실시예의 부분 단면도;
도 2는 다마신 상호 접속 구조물 위에 형성된 절연체 층을 포함하여, 도 1에 설명된 다마신 상호 접속 구조물의 부분 단면도;
도 3은 절연체층의 패터닝과 에칭을 수반하는 도 2에 도시된 반도체 소자의 부분도;
도 4는 절연체층의 적어도 일부 위에 위치하며 바람직하게 전도층으로 구성된 제 2 커패시터와 함께 도 3에 설명된 절연체 층의 일부에 의해 커버되는 다마신 상호 접속 구조물을 도시하는 도면;
도 5는 반도체 소자내에서 중간 레벨에 위치한 다마신 상호 접속 구조물의 부분 단면도.
먼저, 도 1를 참조하면, 본 발명에 따른 반도체 소자(100)의 일실시예의 단면도가 설명되어 있다. 반도체 소자(100)는 상보형 금속 산화물 반도체(CMOS) 소자 와 같은 종래의 집적 회로(IC)(110)의 일부를 도시하고 있다. 당업자는 IC(110)의 일부가 소망의 반도체 소자(100)를 형성하도록, 임의 수의 상호 접속부(115)와 유전체 층(120)을 포함하고 있다는 것을 알고 있다. 도 1의 도시된 실시예에서, IC(110)의 일부는 n-튜브(123)와 p-튜브(125)로 구성된 종래의 두 개의 튜브를 포함하고 있다. 도 1에는 종래의 방법을 이용하여 형성된 소스 영역(133)과 드레인 영역(135)이 도시되어 있다.
종래의 게이트 전극 구조물(140)은 소스 영역(133)과 드레인 영역(135)에 모두 걸터 앉은 형태로 형성될 수 있다. 게이트 구조물(140)은 종래의 게이트(141)과 산화층(143)과, 스페이서(145)로 구성되어 있다. 종래의 다마신 플러그(150) 또는 비어(152)는 IC(110)의 상이한 층을 접속시킨다. 다마신 공정은 종래의 에칭 공정 대신에, 다마신 구조물을 형성할 때 보다 더 조정할 수 있게 하는데 사용된다. 구리가 전도 물질로서의 알루미늄보다 도체 선택이 점점 커지기 때문에, 그리고 구리는 알루미늄보다 조정 방식에서 에칭하는데 더 어렵기 때문에 특히 중요하다.
도 1에 도시된 최상부(155)는 커패시터(162)가 형성되는 다마신 상호 접속 구조물(160)을 예시한다. 본 발명의 일 실시예에서, 커패시터(162)는 금속-절연체-금속(MIM) 커패시터이다. 다마신 상호 접속 구조물(160)은 제 1 커패시터 전극(164)을 형성한다. 바람직한 실시예에서, 다마신 상호 접속 구조물(160)은 구리를 포함한다. 더욱이, 다마신 상호 접속 구조물(160)이 구리(Cu)를 포함할 때, 옵션인 베리어 층(161)은 Cu 다마신 상호 접속 구조물(160)이 바람직하게 SiO2인 유전체 층(120)과 접촉하지 않도록 일반적으로 형성될 수 있다. 따라서, 베리어 층은 Cu가 SiO2유전체 층(120)으로 확산하는 것과 그 반대로 확산하는 것을 막는다. 바람직한 실시예에서, 베리어 층(161)은 탄탈 질화물(TaN) 층을 포함하지만, 당업자는 탄탈과 같은 다른 유사한 베리어 층이 사용될 수 있다는 것을 안다. 구리가 전착되면, 시드층(seed layer)은 베리어 층(161)의 최상부 위에 형성될 필요가 있을 수 있다. 더욱이, 당업자는 당업자가 알고 있는 다른 유사한 전도 물질이 다마신 상호 접속 구조물(160)에 또한 사용될 수 있다는 것을 안다. 커패시터(162)는 실리콘 질화물 층과 같은 절연체 층(166)과, 알루미늄, 알루미늄 합금 또는 적층 금속과 같은 일반적인 물질을 포함할 수 있는 제 2 또는 상부 커패시터 전극(168)을 더 포함한다. 다마신 상호 접속 구조물(160)은 구리(Cu)를 포함하고, 상부 커패시터 전극(168)이 알루미늄(Al)을 포함할 때, Cu/Al 베리어 층(170)은 확산을 방지하기 위해 상호 접속 구조물(160)과 상부 커패시터 전극(168) 사이에 일반적으로 증착될 수 있다. 예시된 실시예에서, Cu/Al 베리어 층(170)은 탄탈 질화물(TaN)을 포함하지만, 당업자는 탄탈 질화물(TiN)과 같은 유사한 특성을 가진 물질이 사용될 수 있다는 것을 안다.
다마신 상호 접속 구조물(160)은 단일 다마신 상호 접속 구조물 또는 이중 다마신 상호 접속 구조물일 수 있다. 그러나, 이중 다마신 상호 접속 구조물은 종래 기술보다 우수한 장점을 가지고 있다. 예를 들어, 이중 다마신 상호 접속 구조물은 종래의 트렌치 에칭 또는 단일 다마신 공정에서 활용할 수 없는 특징과, IC를 0.25 ㎛ 미만의 크기로 제조할 수 있게 한다. 예시된 다마신 상호 접속 구조물(160)은 반도체 소자(100)의 최외각 또는 최상부 다마신 상호 접속 구조물(160)일 수 있다. 그러나, 대안으로, 중간 레벨의 다마신 상호 접속 구조물이 될 수 있다. 따라서, 커패시터(162)는 반도체 소자(100)내에서 여러 레벨로 구성될 수 있다. 그러나, 바람직한 실시예에서 아래에 설명되는 바와 같이, 커패시터(162)는 최외각 또는 최상부 다마신 상호 접속 구조물을 이용하여 만들어진다.
도 1를 기준으로 도 2를 참조하면, 도 1에 도시된 다마신 상호 접속 구조물(160)의 단면도가 도시되어 있다. 상호 접속 구조물(160)은 다마신 상호 접속 구조물(160) 위에 형성된 절연체 층(166)을 포함하며, 베리어 층(161)은 구리의 다마신 상호 접속 구조물(160)을 SiO2유전체 층(120)으로부터 분리시킨다. 바람직한 실시예에서, 베리어 층(161)은 기판 표면 위에 그리고 다마신 상호 접속 구조물(160)내에 공형으로 증착되고, 그 다음에, 구리가 베리어 층(161) 위와 다마신 상호 접속 구조물(160) 내에 증착된다. 구리와 베리어 층(161)이 종래의 화학/기계적 공정을 이용하여 폴리싱되어, 그 결과 베리어 층(161)과 구리는 다마신 상호 접속 구조물(160) 내에만 위치하게 된다. 다른 바람직한 실시예에서, 절연체 층(166)은 화학 기상 증착(CVD) 또는 물리 기상 증착(PVD)과 같은 종래의 증착 공정을 이용하여 증착된다. 바람직한 실시예에서, 절연체 층(166)은 패시베이션 층으로서 전형적으로 증착된다. 잘 알려진 바와 같이, 일부 공정에서, 반도체 소자는 반도체 소자를 유해 환경 요소로부터 보호 또는 실링하기 위해서 제조 공정의 후미에 캡핑층으로 패시베이션될 수 있다. 따라서, 특정 실시예에서, 커패시터(162)의 절연체 층(166) 또는 제 1 커패시터 전극(164)을 제조하는 필요한 추가 단계는 없다. 도시된 바와 같이, 5산화 탄탈과 같은 절연체 또는 패시베이션 층(166)은 평탄화된 IC(110)의 전 표면에 걸쳐 형성된다.
도 3를 참조하면, 다음에 절연체 층(166)의 패터닝 및 에칭 공정이 수반되는 도 2에 도시된 반도체 소자(100)의 부분도가 도시되어 있다. 종래의 패터닝 및 에칭 공정은 절연체 층(166)내에 개구(310)를 형성하는데 사용될 수 있다. 절연체 층(166)의 일부는 제거되어 커패시터(162)의 커패시터 유전체를 한정한다. 도 3에 예시된 실시예에서, 절연체 층(166)의 일부가 다마신 구조물(320, 330) 위에서 제거된다.
도 4를 참조하면, 전도층으로 바람직하게 구성되어 절연체 층(166)의 적어도 일부 위에 위치한 제 2 커패시터 전극(168)과 함께, 도 3에 예시된 절연체 층(166)의 일부에 의해 커버되는 다마신 상호 접속 구조물(160)이 예시되어 있다. 원하는 경우에, 전도층은 금속층 또는 도핑된 폴리실리콘 층일 수 있다. 도 4에는 반도체 소자(100)의 전 표면에 걸쳐 전도층을 일반적으로 증착하여 도 4에 도시된 커패시터(162)에서 끝나게 전도층을 에칭하는 단계가 도시되어 있지 않다. 바람직한 실시예에서, 제 2 커패시터 전극(168)은 알루미늄, 알루미늄/구리와 같은 알루미늄 합금, 또는 종래의 적층 금속을 포함할 수 있다. 그러나, 당업자라면 알고 있는 바와 같이, 반도체 소자에서 전도 물질은 임의로 사용될 수 있다.
상술한 바와 같이, 다마신 상호 접속 구조물(160)은 커패시터(162)의 제 1 전극(164)을 형성하고, IC(100)내의 임의의 레벨에 형성될 수 있다. 도 5는 IC(100)내의 중간 레벨에 위치한 상술한 커패시터(162)를 예시하고 있다. 소자의중간 레벨이 사용될 때, 평탄화 공정은 커패시터의 제 2 커패시터 전극(168)가 형성된 후에 전도층이 증착된 후에 행해져야 한다. 화학/기계적 공정과 같은 평탄화 공정이 사용될 수 있다. 평탄화 공정은 구리의 다마신 상호 접속 구조물(160)의 초기 평탄화로 인해 발생되는 불규칙한 지형을 평활하게 하도록 행해져야 한다.
그러나, 바람직한 실시예에서, 커패시터(162)는 최외각 다마신 상호 접속 구조물(160)로부터 형성된다. 최외각 다마신 상호 접속 구조물(160)은 절연체 층(166)의 기능을 하는 최외각 캡핑 층에 의해 커버된다. 최외각 캡핑 층은 동일 설계에서 반도체 소자(100)의 최종 캡핑 층의 기능을 할 수 있다. 최외각 다마신 상호 접속 구조물(160)의 사용은 반도체 소자(100)에서 실질적인 다음 층이 존재하지 않아서 제 2 커패시터 전극(168)의 형성 후에 평탄화 공정이 필요하지 않기 때문에 특히 바람직하다.
제 2 커패시터 전극(168)은 반도체 소자(100)의 다른 부분을 형성하는데 사용되는 증착 공정으로부터 또한 형성될 수 있다. 예를 들어, 일부의 경우에, 전도층은 자주 증착, 패터닝, 및 에칭되어 본드 패드를 형성한다. 본 발명의 특정 측면에서, 제 2 커패시터 전극(168)은 이러한 본드 전도층으로부터 형성될 수 있다. 따라서, 커패시터(162)의 제 2 커패시터 전극(168), 절연체 층(166), 또는 제 1 전극(164)를 제조하는데 추가 단계가 필요하지 않다.
본 발명은 상세히 설명되었지만, 당업자는 광범위한 형식으로 본 발명의 사상과 범위에서 벗어나지 않고 여러 변경, 대체 및 수정이 가능함을 알아야 한다.
본 발명에 의해, 종래 기술이 가지고 있는 문제점, 즉 평탄화에 관한 문제점을 해결할 수 있다.
Claims (30)
- 반도체 웨이퍼의 기판 위에 형성되는 다마신 상호 접속 구조물(a damascene interconnect structure)을 가진 반도체 소자에 사용되는 커패시터는다마신 상호 접속 구조물의 일부로 구성된 제 1 커패시터 전극과,상기 다마신 상호 접속 구조물 위에 형성되어 패시베이션 층이 되는 절연체 층과,상기 절연체 층의 적어도 일부 위에 형성된 전도층으로 구성된 제 2 커패시터 전극을 포함하는 커패시터.
- 제 1 항에 있어서,상기 커패시터는 금속-절연체-금속(MIM) 커패시터인 커패시터.
- 제 1 항에 있어서,절연체 층은 실리콘 질화물인 커패시터.
- 제 1 항에 있어서,상기 제 1 커패시터 전극은 구리를 포함하며, 상기 제 2 커패시터 전극은 알루미늄을 포함하는 커패시터.
- 제 1 항에 있어서,상기 절연체 층은 5산화 탄탈인 커패시터.
- 제 1 항에 있어서,상기 다마신 상호접속 구조물은 유전체 물질에 의해 서로 전기적으로 절연되어 있는 복수의 상호 접속 구조물과, 상기 복수의 상호 접속 구조물의 각각의 상호 접속 구조물 위에 형성되는 패시베이션 층을 포함하는 커패시터.
- 제 1 항에 있어서,상기 전도층은 상기 상호 접속 구조물 중 적어도 두 개의 상호 접속 구조물 위에 형성되는 커패시터.
- 제 1 항에 있어서,상기 다마신 상호 접속 구조물은 최외각 다마신 상호 접속 구조물이며, 상기 절연체 층은 최외각 캡핑층이며, 상기 제 2 커패시터 전극은 상기 절연체 층의 적어도 일부 위에 형성된 최외각 전도층의 일부를 포함하는 커패시터.
- 제 8 항에 있어서,상기 전도층의 잔부는 본드 패드를 형성하는 커패시터.
- 반도체 웨이퍼의 기판 위에 형성된 반도체 소자에 있어서,기판 위에 형성된 트랜지스터와,상기 트랜지스터 위에 형성되어 상기 트랜지스터에 전기적으로 접속되어 있는 다마신 상호 접속 구조물과,상기 다마신 상호 접속 구조물중 하나의 구조물 위에 형성된 절연체 층과,상기 다마신 상호 접속 구조물중 하나의 구조물 위에 형성된 전도층과,커패시터를 포함하며,상기 커패시터는상기 하나의 다마신 상호 접속 구조물의 적어도 일부를 포함하는 제 1 커패시터 전극과,상기 절연체 층의 일부를 포함하는 커패시터 유전체 층과,상기 전도층의 일부를 포함하는 제 2 커패시터 전극을 포함하는반도체 소자.
- 제 10 항에 있어서,상기 커패시터는 금속-절연체-금속(MIM) 커패시터인 반도체 소자.
- 제 10 항에 있어서,상기 절연체 층은 실리콘 질화물인 반도체 소자.
- 제 10 항에 있어서,상기 제 1 커패시터 전극은 구리를 포함하는 반도체 소자.
- 제 10 항에 있어서,상기 절연체 층은 오산화 탄탈인 반도체 소자.
- 제 10 항에 있어서,상기 제 2 커패시터 전극은 알루미늄을 포함하는 반도체 소자.
- 제 10 항에 있어서,상기 전도층은 상기 다마신 상호 접속 구조물 중 적어도 두 개의 다마신 상호 접속 구조물 위에 형성되는 반도체 소자.
- 제 10 항에 있어서,상기 다마신 상호 접속 구조물 중 하나는 최외각 다마신 상호 접속 구조물이며, 상기 절연체 층은 최외각 캡핑 층이며, 상기 전도층은 상기 절연체 층의 적어도 일부 위에 형성된 최외각 전도층인 반도체 소자.
- 제 17 항에 있어서,상기 전도층의 잔부는 본드 패드를 형성하는 반도체 소자.
- 제 10 항에 있어서,상기 반도체 소자는 CMOS 소자인 반도체 소자.
- 반도체 웨이퍼의 기판 위에 형성된 다마신 상호 접속 구조물을 가진 반도체 소자에 사용되는 커패시터를 제조하는 방법에 있어서,다마신 상호 접속 구조물의 일부로 구성된 제 1 커패시터를 형성하는 단계와,패시베이션 층인 절연체 층을 상기 다마신 상호 접속 구조물 위에 형성하는 단계와,전도층으로 구성된 제 2 커패시터 전극을 상기 절연체 층의 적어도 일부 위에 형성하는 단계를 포함하는 커패시터 제조 방법.
- 제 20 항에 있어서,금속-절연체-금속 (MIM) 커패시터를 제조하는 단계를 포함하는 커패시터 제조 방법.
- 제 20 항에 있어서,상기 절연체 층 형성 단계는 실리콘 질화물 층을 형성하는 단계를 포함하는 커패시터 제조 방법.
- 제 20 항에 있어서,상기 제 1 커패시터 전극 형성 단계는 구리로 상기 제 1 커패시터 전극을 형성하는 단계를 포함하며, 상기 제 2 커패시터 전극 형성 단계는 알루미늄으로 상기 제 2 커패시터 전극을 형성하는 단계를 포함하는 커패시터 제조 방법.
- 제 20 항에 있어서,상기 절연체 층 형성 단계는 오산화 탄탈을 포함하는 절연체를 형성하는 단계를 포함하는 커패시터 제조 방법.
- 제 20 항에 있어서,상기 다마신 상호 접속 구조물 형성 단계는 유전체 물질에 의해 서로 전기적으로 절연되어 있는 복수의 상호 접속 구조물을 형성하는 단계를 포함하며, 절연체층 형성 단계는 상기 복수의 상호 접속 구조물 각각의 위에 절연체 층을 형성하는 단계를 포함하는 커패시터 제조 방법.
- 제 25 항에 있어서,전도층 형성 단계는 상기 다마신 상호 접속 구조물 중 적어도 두 개의 다마신 상호 접속 구조물 위에 전도층을 형성하는 단계를 포함하는 커패시터 제조 방법.
- 제 20 항에 있어서,다마신 상호 접속 구조물 형성 단계는 최외각 다마신 상호 접속 구조물을 형성하는 단계를 포함하며, 절연체 층 형성 단계는 최외각 캡핑 층을 형성하는 단계를 포함하며, 전도층 형성 단계는 상기 절연체 층의 적어도 일부 위에 최외각 전도층을 형성하는 단계를 커패시터 제조 방법.
- 제 27 항에 있어서,전도층 형성 단계는 상기 전도층의 일부로부터 본드 패드를 형성하는 단계를 포함하는 커패시터 제조 방법.
- 제 20 항에 있어서,반도체 소자 형성은 CMOS 소자를 형성하는 것을 포함하는 커패시터 제조 방법.
- 제 20 항에 있어서,유전체 층을 상기 커패시터 위에 형성하는 단계와, 상기 유전체 층을 실질적인 평면으로 평탄화하는 단계를 더 포함하는 커패시터 제조 방법.
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