JP2000188375A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 下部電極、容量絶縁膜および上部電極の加工
するにあたり、３回のフォトリソグラフィー工程が必要
であり、製造コストがかかる。 【解決手段】 第１の層間絶縁膜５上に溝７を形成し、
第１の層間絶縁膜５上に第１の金属層８を、第１の金属
層上に容量絶縁層９を、容量絶縁層上に第２の金属層１
０を順次に形成することにより、溝７を第１の金属層
８、容量絶縁層９及び第２の金属層１０で埋め込み、第
１の金属層８の表面が露出するまで、第２の金属層１０
および容量絶縁層９をエッチバックして上部電極１２お
よび容量絶縁膜１１を形成し、第１の金属層８をパター
ニングして下部電極１４を形成してキャパシタを形成す
る。
するにあたり、３回のフォトリソグラフィー工程が必要
であり、製造コストがかかる。 【解決手段】 第１の層間絶縁膜５上に溝７を形成し、
第１の層間絶縁膜５上に第１の金属層８を、第１の金属
層上に容量絶縁層９を、容量絶縁層上に第２の金属層１
０を順次に形成することにより、溝７を第１の金属層
８、容量絶縁層９及び第２の金属層１０で埋め込み、第
１の金属層８の表面が露出するまで、第２の金属層１０
および容量絶縁層９をエッチバックして上部電極１２お
よび容量絶縁膜１１を形成し、第１の金属層８をパター
ニングして下部電極１４を形成してキャパシタを形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、より詳細には、キャパシタの電極が溝に埋
め込まれて形成される半導体装置の製造方法に関する。
方法に関し、より詳細には、キャパシタの電極が溝に埋
め込まれて形成される半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、Ａ／Ｄ、Ｄ／Ａコンバータ等のア
ナログまたはアナログ・デジタル混載ＬＳＩに内蔵する
フィルター回路や積分回路の精度を向上するために、高
精度でキャパシタの容量値が印加電圧に依存しない容量
素子が望まれている。
ナログまたはアナログ・デジタル混載ＬＳＩに内蔵する
フィルター回路や積分回路の精度を向上するために、高
精度でキャパシタの容量値が印加電圧に依存しない容量
素子が望まれている。
【０００３】このため、電極材料を拡散層やポリシリコ
ン膜にかわって金属膜を利用している容量素子として、
特開平５−９５０８２号公報がある。
ン膜にかわって金属膜を利用している容量素子として、
特開平５−９５０８２号公報がある。
【０００４】以下、図３（ａ）〜（ｂ）に沿って説明す
る。
る。
【０００５】まず、図３（ａ）に示すように、シリコン
基板２０を熱酸化し、膜厚５００ｎｍ程度のシリコン酸
化膜２１を形成した後、スパッタ法によって膜厚１μｍ
程度の第１のＡｌ膜２２を形成し、さらに、スパッタ法
により膜厚０．１μｍ程度のＴｉＮ膜２３を形成する。
次にフォトリソグラフィー工程によるレジストをマスク
としてＴｉＮ膜２３と第１のＡｌ膜２２をドライエッチ
ングによってパターニングし第１配線および下部電極を
形成する。
基板２０を熱酸化し、膜厚５００ｎｍ程度のシリコン酸
化膜２１を形成した後、スパッタ法によって膜厚１μｍ
程度の第１のＡｌ膜２２を形成し、さらに、スパッタ法
により膜厚０．１μｍ程度のＴｉＮ膜２３を形成する。
次にフォトリソグラフィー工程によるレジストをマスク
としてＴｉＮ膜２３と第１のＡｌ膜２２をドライエッチ
ングによってパターニングし第１配線および下部電極を
形成する。
【０００６】次に、図３（ｂ）に示すように配線層間膜
として常圧ＣＶＤ法により膜厚５００ｎｍ程度のＰＳＧ
２４を形成する。次に、フォトリソグラフィー工程によ
りレジストマスクで容量素子の対向電極面に対応する領
域のＰＳＧ膜２４をドライエッチングによって開口す
る。その後、スパッタ法により膜厚５０ｎｍ程度のＳｉ
Ｎ膜２５を容量絶縁膜とする。
として常圧ＣＶＤ法により膜厚５００ｎｍ程度のＰＳＧ
２４を形成する。次に、フォトリソグラフィー工程によ
りレジストマスクで容量素子の対向電極面に対応する領
域のＰＳＧ膜２４をドライエッチングによって開口す
る。その後、スパッタ法により膜厚５０ｎｍ程度のＳｉ
Ｎ膜２５を容量絶縁膜とする。
【０００７】次に、図３（ｃ）に示すようにフォトリソ
グラフィー工程によりレジストマスクで、ドライエッチ
ングによって配線間コンタクト領域２６のＳｉＮ膜２５
とＰＳＧ膜２４を開口し、スパッタ法によって膜厚１μ
ｍ程度の第２のＡｌ膜２７を形成しフォトリソグラフィ
ー工程によりレジストマスクで第２のＡｌ膜２７をドラ
イエッチングによってパターニングし第２配線（上部電
極）を形成する。
グラフィー工程によりレジストマスクで、ドライエッチ
ングによって配線間コンタクト領域２６のＳｉＮ膜２５
とＰＳＧ膜２４を開口し、スパッタ法によって膜厚１μ
ｍ程度の第２のＡｌ膜２７を形成しフォトリソグラフィ
ー工程によりレジストマスクで第２のＡｌ膜２７をドラ
イエッチングによってパターニングし第２配線（上部電
極）を形成する。
【０００８】
【発明が解決しようとする課題】しかしながら、上記の
従来技術の半導体装置に搭載した容量素子では、上部電
極および下部電極の材料が金属材料でできているため容
量値の印加電圧依存性の問題は解決されるものの、さら
に微細化が進むにつれ、チップサイズ等が小さくなるこ
とから、平板型の上部電極と下部電極では、電極間の表
面積を大きくすることができず、容量の確保が困難にな
る。また、下部電極、容量絶縁膜および上部電極の加工
するにあたり、３回のフォトリソグラフィー工程が必要
である。このため、下部電極の加工のためのレジストマ
スク、容量絶縁膜の加工のためのレジストマスクおよび
上部電極の加工のためのレジストマスクがそれぞれ必要
となり、製造コストがかかるという問題がある。
従来技術の半導体装置に搭載した容量素子では、上部電
極および下部電極の材料が金属材料でできているため容
量値の印加電圧依存性の問題は解決されるものの、さら
に微細化が進むにつれ、チップサイズ等が小さくなるこ
とから、平板型の上部電極と下部電極では、電極間の表
面積を大きくすることができず、容量の確保が困難にな
る。また、下部電極、容量絶縁膜および上部電極の加工
するにあたり、３回のフォトリソグラフィー工程が必要
である。このため、下部電極の加工のためのレジストマ
スク、容量絶縁膜の加工のためのレジストマスクおよび
上部電極の加工のためのレジストマスクがそれぞれ必要
となり、製造コストがかかるという問題がある。
【０００９】本発明は、キャパシタの容量値が印加電圧
に依存せず、容量値を確保でき、さらに製造コストを削
減できる半導体装置の製造方法を提供することを目的と
する。
に依存せず、容量値を確保でき、さらに製造コストを削
減できる半導体装置の製造方法を提供することを目的と
する。
【００１０】
【課題を解決するための手段】請求項１に記載の本発明
の半導体装置の製造方法は、半導体基板上に形成された
ＭＯＳトランジスタと、層間絶縁膜に形成されたコンタ
クトホールを介して上記ＭＯＳトランジスタと電気的に
接続されたキャパシタとを備えた半導体装置の製造方法
において、上記層間絶縁膜に該キャパシタを埋め込むた
めの溝および上記コンタクトホールを同時に形成する工
程と、上記層間絶縁膜上に第１の金属層を、該第１の金
属層上に容量絶縁層を、該容量絶縁層上に第２の金属層
をそれぞれ形成することにより、上記溝に該第１の金属
層、該容量絶縁層および該第２の金属層を埋め込む工程
と、上記第１の金属層の表面が露出するまで、上記第２
の金属層および上記絶縁層をエッチバックすることによ
り上部電極および容量絶縁膜を形成し、該第１の金属層
をパターニングすることにより下部電極を形成して、上
記キャパシタを形成する工程とを有することを特徴とす
るものである。
の半導体装置の製造方法は、半導体基板上に形成された
ＭＯＳトランジスタと、層間絶縁膜に形成されたコンタ
クトホールを介して上記ＭＯＳトランジスタと電気的に
接続されたキャパシタとを備えた半導体装置の製造方法
において、上記層間絶縁膜に該キャパシタを埋め込むた
めの溝および上記コンタクトホールを同時に形成する工
程と、上記層間絶縁膜上に第１の金属層を、該第１の金
属層上に容量絶縁層を、該容量絶縁層上に第２の金属層
をそれぞれ形成することにより、上記溝に該第１の金属
層、該容量絶縁層および該第２の金属層を埋め込む工程
と、上記第１の金属層の表面が露出するまで、上記第２
の金属層および上記絶縁層をエッチバックすることによ
り上部電極および容量絶縁膜を形成し、該第１の金属層
をパターニングすることにより下部電極を形成して、上
記キャパシタを形成する工程とを有することを特徴とす
るものである。
【００１１】また、請求項２に記載の本発明の半導体装
置の製造方法は、上記溝は、素子分離用のフィールド酸
化膜上に形成することを特徴とする請求項１記載の半導
体装置の製造方法である。
置の製造方法は、上記溝は、素子分離用のフィールド酸
化膜上に形成することを特徴とする請求項１記載の半導
体装置の製造方法である。
【００１２】また、請求項３に記載の本発明の半導体装
置の製造方法は、上記第２の金属層および上記容量絶縁
層を同時にエッチングできる条件で上記エッチバックを
行うことを特徴とする請求項１又は請求項２記載の半導
体装置の製造方法である。
置の製造方法は、上記第２の金属層および上記容量絶縁
層を同時にエッチングできる条件で上記エッチバックを
行うことを特徴とする請求項１又は請求項２記載の半導
体装置の製造方法である。
【００１３】また、請求項４に記載の本発明の半導体装
置の製造方法は、上記第１の金属層により上記コンタク
トホールを埋め込むことを特徴とする請求項１至請求項
３のいずれかに記載の半導体装置の製造方法である。
置の製造方法は、上記第１の金属層により上記コンタク
トホールを埋め込むことを特徴とする請求項１至請求項
３のいずれかに記載の半導体装置の製造方法である。
【００１４】また、請求項５に記載の本発明の半導体装
置の製造方法は、上記第１の金属層をパターニングする
に際して、さらに金属配線も同時に形成することを特徴
とする請求項１乃至請求項４のいずれかに記載の半導体
装置の製造方法である。
置の製造方法は、上記第１の金属層をパターニングする
に際して、さらに金属配線も同時に形成することを特徴
とする請求項１乃至請求項４のいずれかに記載の半導体
装置の製造方法である。
【００１５】また、上記第１の金属層あるいは上記第２
の金属層は、１層構造または多層構造であることを特徴
とする半導体装置の製造方法である。
の金属層は、１層構造または多層構造であることを特徴
とする半導体装置の製造方法である。
【００１６】また、上記第１の金属層あるいは上記第２
の金属層は、少なくとも高融点金属を含むことを特徴と
する半導体装置の製造方法である。
の金属層は、少なくとも高融点金属を含むことを特徴と
する半導体装置の製造方法である。
【００１７】
【発明の実施の形態】以下、実施の形態に基づいて本発
明について詳細に説明する。
明について詳細に説明する。
【００１８】図１及び図２は本発明の一実施の形態の半
導体装置の製造工程図であり、１は半導体基板、２はゲ
ート電極、３はソース／ドレイン領域、４は素子分離領
域、５は第１の層間絶縁膜、６はコンタクトホール、７
は溝、８は第１の金属層、９は容量絶縁層、１０は第２
の金属層、１１は容量絶縁膜、１２は上部電極、１３は
１層目の金属配線、１４は下部電極、１５は第２の層間
絶縁膜、１６は２層目の金属配線を示す。
導体装置の製造工程図であり、１は半導体基板、２はゲ
ート電極、３はソース／ドレイン領域、４は素子分離領
域、５は第１の層間絶縁膜、６はコンタクトホール、７
は溝、８は第１の金属層、９は容量絶縁層、１０は第２
の金属層、１１は容量絶縁膜、１２は上部電極、１３は
１層目の金属配線、１４は下部電極、１５は第２の層間
絶縁膜、１６は２層目の金属配線を示す。
【００１９】以下、本発明の一実施の形態の半導体装置
の製造工程を説明する。
の製造工程を説明する。
【００２０】まず、公知のトランジスタの製造方法に従
い、シリコン基板１上にゲート絶縁膜、ゲート電極２、
ソース／ドレイン領域３からなるＭＯＳトランジスタ及
びフィールド酸化膜からなる素子分離領域４を形成す
る。ＭＯＳトランジスタ上全面に第１の層間絶縁膜５と
して、Ｐ−ＴＥＯＳ膜を１．５μｍ形成し、ＣＭＰ（化
学機械的研磨）処理により平坦化する（図１における
（ａ）参照）。
い、シリコン基板１上にゲート絶縁膜、ゲート電極２、
ソース／ドレイン領域３からなるＭＯＳトランジスタ及
びフィールド酸化膜からなる素子分離領域４を形成す
る。ＭＯＳトランジスタ上全面に第１の層間絶縁膜５と
して、Ｐ−ＴＥＯＳ膜を１．５μｍ形成し、ＣＭＰ（化
学機械的研磨）処理により平坦化する（図１における
（ａ）参照）。
【００２１】次に、フォトリソグラフィー工程により、
コンタクト形成用および溝形成用のレジストパターンを
形成後、ドライエッチング法により、径０．４μｍ、深
さ１．５μｍのコンタクトホール６および短径２．１μ
ｍ、長径２０μｍ、深さ１．５μｍの溝７を同時に形成
する（図１における（ｂ）参照）。なお、溝７は、上部
電極、容量絶縁膜及び下部電極からなるキャパシタを埋
め込むために設けられ、コンタクトホール６は、ＭＯＳ
トランジスタとキャパシタを電気的に接続するために設
けられる。また、溝７は、半導体基板１がエッチングさ
れるのを防止するため、フィールド酸化膜からなる素子
分離領域４上に設けることが望ましい。
コンタクト形成用および溝形成用のレジストパターンを
形成後、ドライエッチング法により、径０．４μｍ、深
さ１．５μｍのコンタクトホール６および短径２．１μ
ｍ、長径２０μｍ、深さ１．５μｍの溝７を同時に形成
する（図１における（ｂ）参照）。なお、溝７は、上部
電極、容量絶縁膜及び下部電極からなるキャパシタを埋
め込むために設けられ、コンタクトホール６は、ＭＯＳ
トランジスタとキャパシタを電気的に接続するために設
けられる。また、溝７は、半導体基板１がエッチングさ
れるのを防止するため、フィールド酸化膜からなる素子
分離領域４上に設けることが望ましい。
【００２２】次に、第１の層間絶縁膜５上全面に下部電
極材料および配線材料となる第１の金属層８として膜厚
１．０μｍのＴｉＮ／ＡｌＣｕ／ＴｉＮ／Ｔｉ膜を高温
スパッタ法により形成する。さらに、第１の金属層８上
に容量絶縁材料となる容量絶縁層９としてＳｉＮ膜をス
パッタ法で２０ｎｍ形成し、容量絶縁層９上に上部電極
材料となる第２の金属層１０としてＴｉＮ膜をＣＶＤ法
により２００ｎｍ形成する。なお、溝７は、第１の金属
層８、容量絶縁層９および第２の金属層１０により完全
に埋め込まれており、コンタクトホール６は、第１の金
属層８により埋め込まれている（図１における（ｃ）参
照）。なお、溝７の短径が３．０μｍ以下と小さく、し
かも溝７に第１の金属層８および容量絶縁層９がすで堆
積しているため、溝７は第２の金属層１０で埋め込まれ
たとき、第２の金属層１０の表面は平坦になる。このた
め、溝７の短径は３．０μｍ以下であることが望まし
い。
極材料および配線材料となる第１の金属層８として膜厚
１．０μｍのＴｉＮ／ＡｌＣｕ／ＴｉＮ／Ｔｉ膜を高温
スパッタ法により形成する。さらに、第１の金属層８上
に容量絶縁材料となる容量絶縁層９としてＳｉＮ膜をス
パッタ法で２０ｎｍ形成し、容量絶縁層９上に上部電極
材料となる第２の金属層１０としてＴｉＮ膜をＣＶＤ法
により２００ｎｍ形成する。なお、溝７は、第１の金属
層８、容量絶縁層９および第２の金属層１０により完全
に埋め込まれており、コンタクトホール６は、第１の金
属層８により埋め込まれている（図１における（ｃ）参
照）。なお、溝７の短径が３．０μｍ以下と小さく、し
かも溝７に第１の金属層８および容量絶縁層９がすで堆
積しているため、溝７は第２の金属層１０で埋め込まれ
たとき、第２の金属層１０の表面は平坦になる。このた
め、溝７の短径は３．０μｍ以下であることが望まし
い。
【００２３】次に、第１の金属層８の表面が露出するま
で、第２の金属層１０および容量絶縁層９をドライエッ
チングにより全面エッチバックを行い、上部電極１２お
よび容量絶縁膜１１を同時に形成する（図２における
（ａ）参照）。エッチバック条件は、ＲＦパワー：１５
０Ｗ、圧力：１０ｍＴｏｒｒ、Ｃｌ2：１００ｓｃｃ
ｍ、ＢＣｌ3：１５０ｓｃｃｍである。なお、第２の金
属層１０および容量絶縁層９をドライエッチングにより
全面エッチバックを行う際、上部電極１２の形成と容量
絶縁膜１１の形成を同時に行うことについて述べたが、
上部電極材料、容量絶縁膜材に応じて、上部電極１２お
よび容量絶縁膜１１について別々にエッチバックしても
よい。なお、上部電極１２および容量絶縁膜１１を同時
に形成した方が、工程が簡略化できるので、好ましい。
で、第２の金属層１０および容量絶縁層９をドライエッ
チングにより全面エッチバックを行い、上部電極１２お
よび容量絶縁膜１１を同時に形成する（図２における
（ａ）参照）。エッチバック条件は、ＲＦパワー：１５
０Ｗ、圧力：１０ｍＴｏｒｒ、Ｃｌ2：１００ｓｃｃ
ｍ、ＢＣｌ3：１５０ｓｃｃｍである。なお、第２の金
属層１０および容量絶縁層９をドライエッチングにより
全面エッチバックを行う際、上部電極１２の形成と容量
絶縁膜１１の形成を同時に行うことについて述べたが、
上部電極材料、容量絶縁膜材に応じて、上部電極１２お
よび容量絶縁膜１１について別々にエッチバックしても
よい。なお、上部電極１２および容量絶縁膜１１を同時
に形成した方が、工程が簡略化できるので、好ましい。
【００２４】次に、第１の金属層８をフォトリソグラフ
ィー工程によりレジストマスクとしてパターニングする
ことにより、１層目の金属配線１３および下部電極１４
を形成する（図２における（ｂ）参照）。
ィー工程によりレジストマスクとしてパターニングする
ことにより、１層目の金属配線１３および下部電極１４
を形成する（図２における（ｂ）参照）。
【００２５】次に、第２の層間絶縁膜１５としてＰ−Ｔ
ＥＯＳ膜を１．０μｍ形成し、ＣＭＰ（化学機械的研
磨）処理により平坦化をおこなう。その後、通常どおり
ヴィアホールを加工し２層目の金属配線１６を形成する
（図２における（ｃ）参照）。
ＥＯＳ膜を１．０μｍ形成し、ＣＭＰ（化学機械的研
磨）処理により平坦化をおこなう。その後、通常どおり
ヴィアホールを加工し２層目の金属配線１６を形成する
（図２における（ｃ）参照）。
【００２６】
【発明の効果】請求項１に記載の本発明の半導体装置の
製造方法は、半導体基板上に形成されたＭＯＳトランジ
スタと、層間絶縁膜に形成されたコンタクトホールを介
して上記ＭＯＳトランジスタと電気的に接続されたキャ
パシタとを備えた半導体装置の製造方法において、上記
層間絶縁膜に溝および上記コンタクトホールを同時に形
成する工程と、上記層間絶縁膜上に第１の金属層を、該
第１の金属層上に容量絶縁層を、該容量絶縁層上に第２
の金属層をそれぞれ形成することにより、上記溝に該第
１の金属層、該容量絶縁層および該第２の金属層を埋め
込む工程と、上記第１の金属層の表面が露出するまで、
上記第２の金属層および上記絶縁層をエッチバックする
ことにより上部電極および容量絶縁膜を形成し、該第１
の金属層をパターニングすることにより下部電極を形成
して、上記キャパシタを形成する工程を有する構成であ
る。
製造方法は、半導体基板上に形成されたＭＯＳトランジ
スタと、層間絶縁膜に形成されたコンタクトホールを介
して上記ＭＯＳトランジスタと電気的に接続されたキャ
パシタとを備えた半導体装置の製造方法において、上記
層間絶縁膜に溝および上記コンタクトホールを同時に形
成する工程と、上記層間絶縁膜上に第１の金属層を、該
第１の金属層上に容量絶縁層を、該容量絶縁層上に第２
の金属層をそれぞれ形成することにより、上記溝に該第
１の金属層、該容量絶縁層および該第２の金属層を埋め
込む工程と、上記第１の金属層の表面が露出するまで、
上記第２の金属層および上記絶縁層をエッチバックする
ことにより上部電極および容量絶縁膜を形成し、該第１
の金属層をパターニングすることにより下部電極を形成
して、上記キャパシタを形成する工程を有する構成であ
る。
【００２７】それゆえに、上部電極および容量絶縁膜の
形成をエッチバックのみで行うことが可能となり、下部
電極の加工のためのレジストマスクおよび容量絶縁膜の
加工のためのレジストマスクがそれぞれ不要となり、製
造コストが低減できる。さらに、下部電極及び上部電極
が金属材料を用いているため、キャパシタの容量値が印
加電圧に依存せず、また、上部電極、容量絶縁膜および
下部電極が溝に埋め込まれているため容量値が大きく、
チップサイズも縮小できる。
形成をエッチバックのみで行うことが可能となり、下部
電極の加工のためのレジストマスクおよび容量絶縁膜の
加工のためのレジストマスクがそれぞれ不要となり、製
造コストが低減できる。さらに、下部電極及び上部電極
が金属材料を用いているため、キャパシタの容量値が印
加電圧に依存せず、また、上部電極、容量絶縁膜および
下部電極が溝に埋め込まれているため容量値が大きく、
チップサイズも縮小できる。
【００２８】請求項２に記載の本発明の半導体装置の製
造方法は、請求項１記載の半導体装置の製造方法におい
て、上記溝は、素子分離用のフィールド酸化膜上に形成
する構成である。
造方法は、請求項１記載の半導体装置の製造方法におい
て、上記溝は、素子分離用のフィールド酸化膜上に形成
する構成である。
【００２９】それゆえに、コンタクトホールおよび溝を
形成する際、溝の部分は半導体基板がエッチングされる
ことはなく、下部電極と半導体基板が短絡することもな
い。
形成する際、溝の部分は半導体基板がエッチングされる
ことはなく、下部電極と半導体基板が短絡することもな
い。
【００３０】請求項３に記載の本発明の半導体装置の製
造方法は、請求項１又は請求項２記載の半導体装置の製
造方法において、上記第２の金属層および上記容量絶縁
層を同時にエッチングできる条件で上記エッチバックを
行う構成である。
造方法は、請求項１又は請求項２記載の半導体装置の製
造方法において、上記第２の金属層および上記容量絶縁
層を同時にエッチングできる条件で上記エッチバックを
行う構成である。
【００３１】それゆえに、第２の金属層および容量絶縁
層を同時にエッチバックできるので、第２の金属層のエ
ッチバックと容量絶縁層のエッチバンクを別々に行うよ
りも工程が簡略できる。
層を同時にエッチバックできるので、第２の金属層のエ
ッチバックと容量絶縁層のエッチバンクを別々に行うよ
りも工程が簡略できる。
【００３２】請求項４に記載の本発明の半導体装置の製
造方法は、請求項１至請求項３のいずれかに記載の半導
体装置の製造方法において、上記第１の金属層により上
記コンタクトホールを埋め込む構成である。
造方法は、請求項１至請求項３のいずれかに記載の半導
体装置の製造方法において、上記第１の金属層により上
記コンタクトホールを埋め込む構成である。
【００３３】それゆえに、別途、コンタクトホールを埋
め込むための金属配線層を設ける必要がなく、工程が簡
略できる。
め込むための金属配線層を設ける必要がなく、工程が簡
略できる。
【００３４】請求項５に記載の本発明の半導体装置の製
造方法は、請求項１乃至請求項４のいずれかに記載の半
導体装置の製造方法において、上記第１の金属層をパタ
ーニングするに際して、さらに金属配線も同時に形成す
る構成である。
造方法は、請求項１乃至請求項４のいずれかに記載の半
導体装置の製造方法において、上記第１の金属層をパタ
ーニングするに際して、さらに金属配線も同時に形成す
る構成である。
【００３５】それゆえに、第１の金属をパターニングす
るに際して、同時に下部電極および配線配線が形成でき
るので、別途、金属配線形成用のレジストマスクが不要
となり、コスト低減できる。
るに際して、同時に下部電極および配線配線が形成でき
るので、別途、金属配線形成用のレジストマスクが不要
となり、コスト低減できる。
【図１】本発明の実施の形態の半導体装置（前半）の製
造工程図である。
造工程図である。
【図２】本発明の実施の形態の半導体装置（後半）の製
造工程図である。
造工程図である。
【図３】従来技術における半導体装置の製造工程図であ
る。
る。
１ 半導体基板 ２ ゲート電極 ３ ソース／ドレイン領域 ４ 素子分離領域 ５ 第１の層間絶縁膜 ６ コンタクトホール ７ 溝 ８ 第１の金属層 ９ 容量絶縁層 １０ 第２の金属層 １１ 上部電極 １２ 容量絶縁膜 １３ １層目の金属配線 １４ 下部電極 １５ 第２の層間絶縁膜 １６ ２層目の金属配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8242 Ｆターム(参考） 5F038 AC02 AC05 AC10 AC15 AV06 AZ03 CA02 DF05 DF12 EZ15 5F048 AA09 AB01 AB10 AC10 BA01 BF01 BG01 5F083 AD15 GA11 GA28 JA19 JA36 JA37 JA39 JA40 PR03 PR39 PR40
Claims (5)
- 【請求項１】 半導体基板上に形成されたＭＯＳトラン
ジスタと、層間絶縁膜に形成されたコンタクトホールを
介して上記ＭＯＳトランジスタと電気的に接続されたキ
ャパシタとを備えた半導体装置の製造方法において、 上記層間絶縁膜にキャパシタを埋め込むための溝および
上記コンタクトホールを同時に形成する工程と、 上記層間絶縁膜上に第１の金属層を、該第１の金属層上
に容量絶縁層を、該容量絶縁層上に第２の金属層をそれ
ぞれ形成することにより、上記溝に該第１の金属層、該
容量絶縁層および該第２の金属層を埋め込む工程と、 上記第１の金属層の表面が露出するまで、上記第２の金
属層および上記容量絶縁層をエッチバックすることによ
り上部電極および容量絶縁膜を形成し、該第１の金属層
をパターニングすることにより下部電極を形成して、上
記キャパシタを形成する工程とを有することを特徴とす
る半導体装置の製造方法。 - 【請求項２】 上記溝は、素子分離用のフィールド酸化
膜上に形成することを特徴とする請求項１記載の半導体
装置の製造方法。 - 【請求項３】 上記第２の金属層および上記容量絶縁層
を同時にエッチングできる条件で上記エッチバックを行
うことを特徴とする請求項１又は請求項２記載の半導体
装置の製造方法。 - 【請求項４】 上記第１の金属層により上記コンタクト
ホールを埋め込むことを特徴とする請求項１至請求項３
のいずれかに記載の半導体装置の製造方法。 - 【請求項５】 上記第１の金属層をパターニングするに
際して、さらに金属配線も同時に形成することを特徴と
する請求項１乃至請求項４のいずれかに記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10365835A JP2000188375A (ja) | 1998-12-24 | 1998-12-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10365835A JP2000188375A (ja) | 1998-12-24 | 1998-12-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000188375A true JP2000188375A (ja) | 2000-07-04 |
Family
ID=18485238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10365835A Pending JP2000188375A (ja) | 1998-12-24 | 1998-12-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000188375A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6919596B2 (en) | 2001-10-11 | 2005-07-19 | Nec Electronics Corporation | Structure of a capacitive element of a booster circuit included in a semiconductor device and method of manufacturing such a structure |
| JP2009117722A (ja) * | 2007-11-08 | 2009-05-28 | Spansion Llc | 半導体装置およびその製造方法 |
-
1998
- 1998-12-24 JP JP10365835A patent/JP2000188375A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6919596B2 (en) | 2001-10-11 | 2005-07-19 | Nec Electronics Corporation | Structure of a capacitive element of a booster circuit included in a semiconductor device and method of manufacturing such a structure |
| JP2009117722A (ja) * | 2007-11-08 | 2009-05-28 | Spansion Llc | 半導体装置およびその製造方法 |
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