JP2009117722A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】素子分離絶縁膜上に形成されたキャパシタを有する半導体装置において、寄生容量を抑制すること。
【解決手段】本発明は半導体基板１０に設けられた素子分離絶縁膜１２と、素子分離絶縁膜上に設けられた導電層２２と、導電層を覆うように設けられた層間絶縁膜３０と、層間絶縁膜内であって導電層上に接触して設けられた金属からなる下層電極４２と、層間絶縁膜内であって下層電極上に設けられた誘電体層４９と、層間絶縁膜内であって誘電体層上に設けられた金属からなる上層電極５２と、を具備する半導体装置およびその製造方法である。
【選択図】図４
【解決手段】本発明は半導体基板１０に設けられた素子分離絶縁膜１２と、素子分離絶縁膜上に設けられた導電層２２と、導電層を覆うように設けられた層間絶縁膜３０と、層間絶縁膜内であって導電層上に接触して設けられた金属からなる下層電極４２と、層間絶縁膜内であって下層電極上に設けられた誘電体層４９と、層間絶縁膜内であって誘電体層上に設けられた金属からなる上層電極５２と、を具備する半導体装置およびその製造方法である。
【選択図】図４
Description
本発明は、半導体装置およびその製造方法に関し、特に、キャパシタを有する半導体装置およびその製造方法に関する。
半導体基板上にキャパシタとトランジスタとが集積化された半導体装置は、例えばアナログ回路、アナログデジタル混載回路を実現するために用いられる。このような回路においては、キャパシタの容量値が重要である。キャパシタの容量値の電圧依存性を抑制するため、金属からなる下層電極、誘電体層および金属からなる上層電極から構成されるＭＩＭ（金属、絶縁体、金属）キャパシタが用いられる。特許文献１には、製造工程を削減するため、ＭＩＭキャパシタの下層電極をトランジスタと接続するプラグ電極と同時に形成する技術が開示されている。
特開２０００−１８８３７５号公報
下層電極と半導体基板との絶縁性を高めるため、ＭＩＭキャパシタは素子分離絶縁膜上に形成される。特許文献１によれば、特許文献１の図１（ｂ）のように、層間絶縁膜をエッチングする際、素子分離絶縁膜も削れてしまう。ＭＩＭキャパシタ下の素子分離絶縁膜が薄くなると、寄生容量が増大する。
本発明は、上記課題に鑑みなされたものであり、素子分離絶縁膜上に形成されたキャパシタを有する半導体装置において、寄生容量を抑制することを目的とする。
本発明は、半導体基板に設けられた素子分離絶縁膜と、前記素子分離絶縁膜上に設けられた導電層と、前記導電層を覆うように設けられた層間絶縁膜と、前記層間絶縁膜内であって前記導電層上に接触して設けられた金属からなる下層電極と、前記層間絶縁膜内であって前記下層電極上に設けられた誘電体層と、前記層間絶縁膜内であって前記誘電体層上に設けられた金属からなる上層電極と、を具備することを特徴とする半導体装置である。本発明によれば、素子分離絶縁膜上に導電層を介して下層電極を設けることにより、製造工程において、素子分離絶縁膜がエッチングされることを抑制することができる。よって、寄生容量を削減することができる。
上記構成において、前記半導体基板に形成され、ゲート電極を有するトランジスタを具備し、前記導電層は、前記ゲート電極と同じ材料からなる構成とすることができる。この構成によれば、製造工程を削減することができる。
上記構成において、前記層間絶縁膜を貫通し、前記トランジスタに接続するプラグ電極を具備し、前記下層電極は、前記プラグ電極と同じ材料からなる構成とすることができる。この構成によれば、製造工程を削減することができる。
上記構成において、前記半導体基板に形成され、制御ゲート電極、分離絶縁膜および浮遊ゲート電極からなる積層を有するトランジスタを具備し、前記導電層は、浮遊ゲート電極と同じ材料からなる第１層、および制御ゲート電極と同じ材料からなる第２層を含む構成とすることができる。この構成によれば、上層電極の膜厚を薄くすることができ、製造工程のコストを削減することができる。
上記構成において、前記第１層と前記第２層との間に、前記分離絶縁膜と同じ材料からなる第３層を有する構成とすることができる。この構成によれば、製造工程を削減することができる。
上記構成において、前記第２層に接続するプラグ金属を具備し、前記第１層は前記第２層上に直接設けられ、前記下層電極は前記第１層上に設けられている構成とすることができる。この構成によれば、プラグ金属を容易に形成することができる。
上記構成において、前記半導体基板に形成され、制御ゲート電極、分離絶縁膜および浮遊ゲート電極からなる積層を有するトランジスタを具備し、前記導電層は、制御ゲート電極と同じ材料からなる構成とすることができる。
上記構成において、前記上層電極と前記層間絶縁膜とは上面が平坦である構成とすることができる。この構成によれば、配線層を容易に形成することができる。
本発明は、半導体基板に素子分離絶縁膜を形成する工程と、前記素子分離絶縁膜上に導電層を形成する工程と、前記導電層を覆うように層間絶縁膜を形成する工程と、前記層間絶縁膜の前記導電層上に開口部を形成する工程と、前記開口部内の前記導電層上に接触して金属からなる下層電極を形成する工程と、前記開口部内の前記下層電極上に誘電体層を形成する工程と、前記開口部内の前記誘電体層上に金属からなる上層電極を形成する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、層間絶縁膜の開口部を導電層上に形成することにより、素子分離絶縁膜がエッチングされることを抑制することができる。よって、寄生容量を削減することができる。
上記構成において、前記導電層を形成する工程は、前記半導体基板上にトランジスタのゲート電極を形成する工程と同時に行われる構成とすることができる。この構成によれば、製造工程を削減することができる。
上記構成において、前記下層電極を形成する工程は、前記トランジスタに接続するプラグ電極を形成する工程と同時に行われる構成とすることができる。この構成によれば、製造工程を削減することができる。
上記構成において、前記導電層を形成する工程は、前記半導体基板上にトランジスタの制御ゲート電極および浮遊ゲート電極を形成する工程と同時に行われる構成とすることができる。この構成によれば、上層電極の膜厚を薄くすることができ、製造工程のコストを削減することができる。
上記構成において、前記導電層を形成する工程は、前記半導体基板上にトランジスタの制御ゲート電極、分離絶縁層および浮遊ゲート電極を形成する工程と同時に行われる構成とすることができる。この構成によれば、製造工程を削減することができる。
上記構成において、前記第２層に接続するプラグ金属を形成する工程を有し、前記第１層は前記第２層上に直接設けられ、前記下層電極は前記第１層上に形成されている構成とすることができる。この構成によれば、プラグ金属を容易に形成することができる。
上記構成において、前記導電層を形成する工程は、前記半導体基板上にトランジスタの制御ゲート電極を形成する工程と同時に行われる構成とすることができる。
本発明によれば、素子分離絶縁膜上に導電層を介して下層電極を設けることにより、製造工程において、素子分離絶縁膜がエッチングされることを抑制することができる。よって、寄生容量を削減することができる。
以下、図面を参照に、本発明の実施例について説明する。
図１（ａ）から図４（ｃ）を用い、実施例１に係る半導体装置の製造方法について説明する。図１（ａ）から図４（ｃ）において、右側はキャパシタを形成すべきキャパシタ領域１００、左側はトランジスタを形成すべきトランジスタ領域１０２を示している。
図１（ａ）を参照に、ｐ型シリコン半導体基板（または半導体基板内のｐ型領域）１０に、酸化シリコン膜からなる素子分離絶縁膜１２を形成する。素子分離絶縁膜１２は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｒａｔｉｏｎ）法またはＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法を用い形成することができる。図１（ｂ）を参照に、トランジスタ領域１０２の半導体基板１０上に酸化シリコン膜からなるゲート絶縁膜１８を形成する。キャパシタ領域１００の素子分離絶縁膜１２上に、トランジスタ領域１０２の半導体基板１０上にゲート絶縁膜１８を介し、膜厚が例えば３００ｎｍの導電性ポリシリコン層を形成する。導電性ポリシリコン層をキャパシタ領域１００内およびトランジスタ領域１０２に残存するようにエッチングする。これにより、キャパシタ領域１００内の素子分離絶縁膜１２上に導電層２２が形成される。また、トランジスタ領域１０２内の半導体基板１０上にゲート絶縁膜１８を介しゲート電極２４が形成される。図１（ｃ）を参照に、ゲート電極２４をマスクに、トランジスタ領域１０２内の半導体基板１０内にイオン注入法を用いｎ型のソース領域およびドレイン領域となる拡散領域１４を形成する。図１（ｄ）を参照に、導電層２２およびゲート電極２４の側面にそれぞれ絶縁体からなる側壁２６および２８を形成する。
図２（ａ）を参照に、半導体基板１０上に酸化シリコンを主材料とする膜厚が例えば６００ｎｍの層間絶縁膜３０を形成する。これにより、導電層２２を覆うように層間絶縁膜３０が形成される。層間絶縁膜３０をエッチングし、導電層２２上にキャパシタを形成すべき開口部３２、導電層２２上にコンタクトホール３４、半導体基板１０上にコンタクトホール３６を形成する。図２（ｂ）を参照に、開口部３２の内面を覆い、コンタクトホール３４、３６を埋め込むように、層間絶縁膜３０上にタングステンからなり膜厚が約１００ｎｍの金属層４０を形成する。図２（ｃ）を参照に、層間絶縁膜３０上の金属層４０をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）法を用い層間絶縁膜３０の上面が露出するまで研磨する。これにより、開口部３２内に下層電極４２、コンタクトホール３４および３６内にプラグ金属４４および４６が形成される。プラグ金属４４は導電層２２と電気的にオーミック接続する。また、プラグ金属４６はトランジスタの拡散領域１４に電気的に接続する。
図３（ａ）を参照に、層間絶縁膜３０上および下層電極４２を覆うように、例えば酸化シリコン膜からなる誘電体層４９を形成する。誘電体層４９は、窒化シリコン膜等でもよい。図３（ｂ）を参照に、誘電体層４９上にタングステンからなる金属層５０を形成する。図３（ｃ）を参照に、金属層５０を誘電体層４９の上面が露出するまで、ＣＭＰ法を用い研磨する。これにより、開口部３２内に、下層電極４２、誘電体層４９および上層電極５２からなるキャパシタが形成される。
図４（ａ）を参照に、プラグ金属４４および４６上の誘電体層４９をエッチングし除去する。図４（ｂ）を参照に、誘電体層４９上全面にアルミニウムからなる金属層５６をスパッタリング法を用い形成する。図４（ｃ）を参照に、金属層５６の所定領域をエッチングにより除去する。これにより、上層電極５２、プラグ金属４４および４６にそれぞれ接続される配線層５８が形成される。その後、さらに上部配線等を形成することにより、実施例１に係る半導体装置が完成する。
実施例１によれば、図４（ｃ）のように、素子分離絶縁膜１２上に導電層２２が設けられている。層間絶縁膜３０内であって導電層２２上に接触して金属からなる下層電極４２が設けられている。層間絶縁膜３０内であって下層電極４２上に誘電体層４９が設けられている。層間絶縁膜３０内であって誘電体層４９上に金属からなる上層電極５２が設けられている。このように、素子分離絶縁膜１２上に導電層２２を介してＭＩＭキャパシタが設けられることにより、図２（ａ）において、層間絶縁膜３０に開口部３２およびコンタクトホール３４、３６を形成する際に、素子分離絶縁膜１２がエッチングされることを抑制することができる。よって、キャパシタの寄生容量を削減することができる。特に、素子分離絶縁膜１２および層間絶縁膜３０がともに酸化シリコン膜から構成される場合、導電層２２を設けないと、素子分離絶縁膜１２がエッチングされやすい。よって、実施例１を用いることが有効である。
また、図１（ｂ）のように、導電層２２を形成する工程は、半導体基板１０上にゲート絶縁膜１８を介しトランジスタのゲート電極２４を形成する工程と同時に行われる。つまり、導電層２２は、ゲート電極２４と同じ材料からなる。これにより、導電層２２を形成する工程をゲート電極２４を形成する工程とは別に行うのに比べ製造工程を削減することができる。
さらに、図２（ｂ）および図２（ｃ）のように、下層電極４２を形成する工程は、トランジスタに接続するプラグ金属４６を形成する工程と同時に行われる。つまり、下層電極４２は、プラグ金属４６と同じ材料からなる。これにより、下層電極４２を形成する工程をプラグ金属４６を形成する工程とは別に行うのに比べ製造工程を削減することができる。
実施例２は、導電層をフラッシュメモリのゲート積層で構成する例である。図５（ａ）から図６（ｄ）を用い実施例２に係る半導体装置の製造方法について説明する。図５（ａ）から図６（ｄ）において、右側はキャパシタを形成すべきキャパシタ領域１００、中央はメモリセルを形成すべきメモリセル領域１０４、左側は周辺回路を形成すべき周辺領域１０６である。
図５（ａ）を参照に、実施例１の図１（ａ）と同様に、半導体基板１０に素子分離絶縁膜１２を形成する。キャパシタ領域１００においては、素子分離絶縁膜１２上に、メモリセル領域１０４においては、半導体基板１０上に酸化シリコン膜からなるトンネル絶縁膜７１を介し、膜厚が約９０ｎｍの導電性ポリシリコン層６１を形成する。図５（ｂ）を参照に、メモリセル領域１０４およびキャパシタ領域１００のポリシリコン層６１上に分離絶縁膜を形成する。メモリセル領域１０４およびキャパシタ領域１００においては、ポリシリコン層６１上に、周辺領域１０６においては、ゲート絶縁膜１８を介し、膜厚が約３００ｎｍのポリシリコン層を形成する。ポリシリコン層および分離絶縁層をエッチングするする。これにより、キャパシタ領域１００においては、素子分離絶縁膜１２上に、順に第１層６２、第３層６４および第２層６６からなる第２積層６０が形成される。メモリセル領域１０４においては、半導体基板１０上にトンネル絶縁膜７１を介し、順に浮遊ゲート電極７２、分離絶縁膜７４および制御ゲート電極７６からなる第１積層７０が形成される。周辺領域１０６においては、半導体基板１０上にゲート絶縁膜１８を介しゲート電極７８が形成される。ゲート電極７８および第１積層７０をマスクに半導体基板１０内に、ソース領域およびドレイン領域であるｎ型拡散領域１５および１４を形成する。図５（ｃ）を参照に、ゲート電極７８、第１積層７０および第２積層６０の側面に、それぞれ絶縁体からなる側壁７９、７７、および６７を形成する。
図６（ａ）を参照に、実施例１の図２（ａ）と同様に、層間絶縁膜３０を形成する。層間絶縁膜３０に開口部３２、コンタクトホール３４、３６および３８を形成する。図６（ｂ）を参照に、実施例１の図２（ｂ）と同様に、開口部３２の内面を覆い、コンタクトホール３４、３６および３８を埋め込むように金属層４０を形成する。図６（ｃ）を参照に、実施例１の図２（ｃ）から図４（ａ）と同様の工程を行う。これにより、層間絶縁膜３０の開口部３２内に下層電極４２、誘電体層４９および上層電極５２が形成される。コンタクトホール３４内に第２層６６と接続されるプラグ金属４４、コンタクトホール３６内に拡散領域１４と接続されるプラグ金属４６、コンタクトホール３８内に拡散領域１５と接続されるプラグ金属４８が形成される。図６（ｄ）を参照に、実施例１の図４（ｂ）および図４（ｃ）の工程を行う。これにより、上層電極５２、コンタクトホール３４、３６および３８にそれぞれ接続される配線層５８が形成される。
実施例２によれば、図５（ａ）および図５（ｂ）のように、導電層として第２積層６０を形成する工程は、半導体基板１０上にメモリセルのトランジスタの浮遊ゲート電極７２および制御ゲート電極７６を形成する工程と同時に行われる。つまり、導電層である第２積層６０は、浮遊ゲート電極７２と同じ材料からなる第１層６２、および制御ゲート電極７６と同じ材料からなる第２層６６からなる。これにより、第２積層６０の膜厚を厚くすることができる。このため、開口部３２の深さを浅くすることができる。よって、上層電極５２の膜厚を薄くすることができ、製造工程のコストを削減することができる。
また、実施例２のように、第２積層６０は、第１層６２と第２層６６との間に、分離絶縁膜７４と同じ材料からなる第３層６４を有することもできる。
実施例３は、第２積層が第３層を有さず、第１層と第２層とが接している例である。図７（ａ）および図７（ｂ）を用い、実施例３に係る半導体装置の製造方法について説明する。図７（ａ）を参照に、実施例２の図５（ａ）から５（ｃ）の工程を行う。このとき、第２積層６０ａは、第１層６２上に第２層６６が接するように形成する。その他の工程は実施例２と同じであり説明を省略する。図７（ｂ）を参照に、実施例２の図６（ａ）から図６（ｃ）と同じ工程を行う。これにより、実施例３に係る半導体装置が完成する。
実施例３によれば、第１層６２と第２層６６とが接しているため、下層電極４２とプラグ金属４４との間の抵抗を実施例２より小さくすることができる。
実施例４は、プラグ金属が直接第１層に接続する例である。図８（ａ）および図８（ｂ）を用い、実施例４に係る半導体装置の製造方法について説明する。図８（ａ）を参照に、実施例３の図７（ａ）の工程を行う。このとき、下層電極を形成すべき領域は第２層６６ｂを残存させ、プラグ金属が接続すべき領域は第２層６６ｂを除去するように第２積層６０ｂを形成する。その他の工程は実施例３と同じであり説明を省略する。図８（ｂ）を参照に、実施例３の図７（ｂ）と同じ工程を行う。これにより、実施例４に係る半導体装置が完成する。
実施例４によれば、プラグ金属４４は第１層６２に直接接続し、第２層６６ｂは第１層６２上に直接設けられ、下層電極４２は第２層６６ｂ上に形成されている。これにより、実施例２および実施例３と同様に、上層電極５２の膜厚を薄くすることができる。一方、プラグ金属４４の高さは、コンタクトホール形成時のオーバエッチングを一定にするため、プラグ金属４６および４８と同程度であることが好ましい。実施例４では、プラグ金属４４が直接第１層６２に接続しているため、実施例２および実施例３に比べ、コンタクトホールを容易に形成することができる。
実施例５は、導電層を制御ゲートと同時に形成する例である。図９（ａ）および図９（ｂ）を用い、実施例５に係る半導体装置の製造方法について説明する。図９（ａ）を参照に、実施例２の図５（ｃ）と比較し導電層が第２層６６ｃからなる。その他の構成は実施例２と同じであり説明を省略する。図９（ｂ）を参照に、実施例２の図６（ａ）から図６（ｄ）と同じ工程を行う。これにより、実施例５に係る半導体装置が完成する。
実施例５のように、導電層を制御ゲート電極７６と同じ第２層６６ｃから構成することもできる。
実施例６は配線層をＣｕダマシン法を用い形成する例である。図１０（ａ）から図１１（ｃ）を用い実施例６に係る半導体装置の製造方法を説明する。図１０（ａ）を参照に、実施例１の図１（ａ）から図３（ｃ）のと同じ工程を行う。誘電体層４９および上層電極５２上に窒化シリコン膜からなるストッパ層９０を形成する。図１０（ｂ）を参照に、ストッパ層９０上に酸化シリコンを主に含む層間絶縁膜９２を形成する。図１０（ｃ）を参照に、層間絶縁膜９２上に所定のパターンを有するフォトレジスト９４を形成する。
図１１（ａ）を参照に、フォトレジスト９４をマスクに層間絶縁膜９２をエッチングし開口部９６を形成する。エッチングはストッパ層９０により停止する。図１１（ｂ）を参照に、層間絶縁膜９２をマスクにストッパ層９０および誘電体層４９をエッチングする。これにより、上層電極５２の一部およびコンタクトホール３４、３６および３８の上面が露出する。図１１（ｃ）を参照に、開口部９６内に銅からなる配線層９８をめっき法を用い形成する。配線層９８および層間絶縁膜９２をＣＭＰ法により研磨し、配線層９８および層間絶縁膜９２の表面を平坦にする。その後、さらに上層の配線層を形成する。以上により実施例６に係る半導体装置が完成する。
実施例１から実施例５によれば、層間絶縁膜３０と上層電極５２との上面が平坦である。これにより、配線層を容易に形成することができる。例えば、実施例６のように、配線層をＣｕダマシン法を用い形成することもできる。
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１０ 半導体基板
１２ 素子分離絶縁膜
１４、１５ 拡散領域
１８ ゲート絶縁膜
２２ 導電層
２４ ゲート電極
３０ 層間絶縁膜
３２ 開口部
３４、３６、３８ コンタクトホール
４０ 金属層
４２ 下層電極
４４、４６、４８ プラグ金属
４９ 誘電体層
５０ 金属層
５２ 上層電極
６０ 第２積層
６２ 第１層
６４ 第３層
６６ 第２層
７０ 第１積層
７２ 浮遊ゲート電極
７４ 分離絶縁膜
７６ 制御ゲート電極
１２ 素子分離絶縁膜
１４、１５ 拡散領域
１８ ゲート絶縁膜
２２ 導電層
２４ ゲート電極
３０ 層間絶縁膜
３２ 開口部
３４、３６、３８ コンタクトホール
４０ 金属層
４２ 下層電極
４４、４６、４８ プラグ金属
４９ 誘電体層
５０ 金属層
５２ 上層電極
６０ 第２積層
６２ 第１層
６４ 第３層
６６ 第２層
７０ 第１積層
７２ 浮遊ゲート電極
７４ 分離絶縁膜
７６ 制御ゲート電極
Claims (15)
- 半導体基板に設けられた素子分離絶縁膜と、
前記素子分離絶縁膜上に設けられた導電層と、
前記導電層を覆うように設けられた層間絶縁膜と、
前記層間絶縁膜内であって前記導電層上に接触して設けられた金属からなる下層電極と、
前記層間絶縁膜内であって前記下層電極上に設けられた誘電体層と、
前記層間絶縁膜内であって前記誘電体層上に設けられた金属からなる上層電極と、を具備することを特徴とする半導体装置。 - 前記半導体基板に形成され、ゲート電極を有するトランジスタを具備し、
前記導電層は、前記ゲート電極と同じ材料からなることを特徴とする請求項１記載の半導体装置。 - 前記層間絶縁膜を貫通し、前記トランジスタに接続するプラグ電極を具備し、
前記下層電極は、前記プラグ電極と同じ材料からなることを特徴とする請求項２記載の半導体装置。 - 前記半導体基板に形成され、制御ゲート電極、分離絶縁膜および浮遊ゲート電極からなる積層を有するトランジスタを具備し、
前記導電層は、浮遊ゲート電極と同じ材料からなる第１層、および制御ゲート電極と同じ材料からなる第２層を含むことを特徴とする請求項１記載の半導体装置。 - 前記第１層と前記第２層との間に、前記分離絶縁膜と同じ材料からなる第３層を有することを特徴とする請求項４記載の半導体装置。
- 前記第２層に接続するプラグ金属を具備し、
前記第１層は前記第２層上に直接設けられ、前記下層電極は前記第１層上に設けられていることを特徴とする請求項４記載の半導体装置。 - 前記半導体基板に形成され、制御ゲート電極、分離絶縁膜および浮遊ゲート電極からなる積層を有するトランジスタを具備し、
前記導電層は、制御ゲート電極と同じ材料からなることを特徴とする請求項１記載の半導体装置。 - 前記上層電極と前記層間絶縁膜とは上面が平坦であることを特徴とする請求項１から７のいずれか一項記載の半導体装置。
- 半導体基板に素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜上に導電層を形成する工程と、
前記導電層を覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜の前記導電層上に開口部を形成する工程と、
前記開口部内の前記導電層上に接触して金属からなる下層電極を形成する工程と、
前記開口部内の前記下層電極上に誘電体層を形成する工程と、
前記開口部内の前記誘電体層上に金属からなる上層電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。 - 前記導電層を形成する工程は、前記半導体基板上にトランジスタのゲート電極を形成する工程と同時に行われることを特徴とする請求項８記載の半導体装置の製造方法。
- 前記下層電極を形成する工程は、前記トランジスタに接続するプラグ電極を形成する工程と同時に行われることを特徴とする請求項９記載の半導体装置の製造方法。
- 前記導電層を形成する工程は、前記半導体基板上にトランジスタの制御ゲート電極および浮遊ゲート電極を形成する工程と同時に行われることを特徴とする請求項９記載の半導体装置の製造方法。
- 前記導電層を形成する工程は、前記半導体基板上にトランジスタの制御ゲート電極、分離絶縁層および浮遊ゲート電極を形成する工程と同時に行われることを特徴とする請求項９記載の半導体装置の製造方法。
- 前記第２層に接続するプラグ金属を形成する工程を有し、
前記第１層は前記第２層上に直接設けられ、前記下層電極は前記第１層上に形成されていることを特徴とする請求項１２記載の半導体装置の製造方法。 - 前記導電層を形成する工程は、前記半導体基板上にトランジスタの制御ゲート電極を形成する工程と同時に行われることを特徴とする請求項９記載の半導体装置の製造方法。
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