JP4671497B2 - 半導体装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 255
- 238000004519 manufacturing process Methods 0.000 title claims description 135
- 239000003990 capacitor Substances 0.000 claims description 270
- 229910052751 metal Inorganic materials 0.000 claims description 209
- 239000002184 metal Substances 0.000 claims description 209
- 238000000034 method Methods 0.000 claims description 154
- 239000011229 interlayer Substances 0.000 claims description 119
- 239000010410 layer Substances 0.000 claims description 94
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 81
- 229910052721 tungsten Inorganic materials 0.000 claims description 81
- 239000010937 tungsten Substances 0.000 claims description 81
- 238000005530 etching Methods 0.000 claims description 55
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 18
- 229910052710 silicon Inorganic materials 0.000 claims description 18
- 239000010703 silicon Substances 0.000 claims description 18
- 239000004020 conductor Substances 0.000 claims description 7
- 238000005498 polishing Methods 0.000 claims description 7
- 239000000126 substance Substances 0.000 claims description 7
- 229910052782 aluminium Inorganic materials 0.000 claims description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 5
- 230000004888 barrier function Effects 0.000 description 49
- 239000000463 material Substances 0.000 description 25
- 229910000838 Al alloy Inorganic materials 0.000 description 16
- 238000000206 photolithography Methods 0.000 description 16
- 239000000758 substrate Substances 0.000 description 12
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- 230000004048 modification Effects 0.000 description 9
- 238000012986 modification Methods 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 238000004544 sputter deposition Methods 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 238000004380 ashing Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 239000007789 gas Substances 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の属する技術分野】
この発明は、半導体装置およびその製造方法に関し、より特定的には、キャパシタを備える半導体装置およびその製造方法に関する。
【0002】
【従来の技術】
従来、アナログ/ディジタルコンバータ(A/Dコンバータ)、ディジタル/アナログコンバータ(D/Aコンバータ)などのアナログまたはアナログ・ディジタルLSI(large scale integration)においては、フィルタ回路や積分集積回路の構成要素としてキャパシタ(容量素子)が内蔵されている。図89は、従来のアナログ・ディジタルLSIなどの半導体装置におけるキャパシタが形成された容量部と配線が形成された配線部とを示す断面模式図であり、図90は、図89の線分XC−XCにおける断面模式図である。図89および90を参照して、従来の半導体装置を説明する。
【0003】
図89および90を参照して、半導体基板101上に絶縁膜102が形成されている。容量部120においては、絶縁膜102上に金属膜からなる一方電極103aが形成されている。また、この一方電極103aを取り囲むように、間隔を隔てて他方電極103bが形成されている。一方電極103aおよび他方電極103bの上には層間絶縁膜108が形成されている。また、一方電極103aと他方電極103bとの間には、キャパシタ誘電体膜としての層間絶縁膜部分108aが配置されている。この一方電極103a、層間絶縁膜部分108aおよび他方電極103bによりキャパシタが構成される。
【0004】
層間絶縁膜108においては、一方電極103a上に位置する領域にコンタクトホール110aが形成されている。コンタクトホール110aの内部にはタングステンプラグ111aが充填されている。タングステンプラグ111a上には上層配線112aが形成されている。上層配線112aは、タングステンプラグ111aを介して一方電極103aと電気的に接続されている。
【0005】
配線部121においては、絶縁膜102上に一層目配線103cが形成されている。この一層目配線103cは、一方電極103aおよび他方電極103bと同一レベルの層により構成されている。一層目配線103c上には層間絶縁膜108が配置されている。一層目配線103c上に位置する領域では、層間絶縁膜108にコンタクトホール110bが形成されている。コンタクトホール110bの内部にはタングステンプラグ111bが充填されている。タングステンプラグ111b上には上層配線112bが形成されている。上層配線112bは、タングステンプラグ111bを介して一層目配線103cと電気的に接続されている。
【0006】
【発明が解決しようとする課題】
しかし、上述した従来の半導体装置においては、以下のような問題があった。すなわち、半導体装置の微細化・高集積化の要求はますます強くなってきている一方、図89および90に示したようなキャパシタにおいては、一定の静電容量を確保する必要がある。図89および90に示したキャパシタの占有面積を小さくする一方で、必要な静電容量を確保する方法としては、たとえば、一方電極103aおよび他方電極103bの高さ方向の厚みを大きくすることにより、電極として作用する一方電極103aおよび他方電極103bの側壁の表面積を大きくする、あるいは一方電極103aと他方電極103bとの間の距離を小さくするといった手法が考えられる。
【0007】
しかし、一方電極103aおよび他方電極103bの高さ方向の厚みを大きくすると、一方電極103aおよび他方電極103bを形成するためのエッチング加工が難しくなり、現実的ではない。また、一方電極103aと他方電極103bとの間の距離を小さくする場合、半導体装置の製造工程において用いる写真製版加工の最小加工寸法より一方電極103aと他方電極103bとの間の距離を小さくすることは難しいため、キャパシタの占有面積を小さくすることには限界があった。
【0008】
このように、従来の半導体装置では、一定の静電容量を確保した上で、キャパシタの占有面積を小さくすることは困難であった。
【0009】
この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、一定の静電容量を確保すると同時に、小型化を図ることが可能なキャパシタを備える半導体装置およびその製造方法を提供することである。
【0010】
【課題を解決するための手段】
この発明の1の局面における半導体装置は、上部表面を有し、金属膜を含むキャパシタ下部電極と、キャパシタ下部電極の上部表面上に配置され、キャパシタ下部電極の厚みより薄い厚みを有する誘電体膜と、誘電体膜上に配置され、キャパシタ下部電極の幅より狭い幅を有し、金属膜を含むキャパシタ上部電極と、キャパシタ下部電極と同一レベルの層により構成される下部配線部分と、下部配線部分上に配置される他の誘電体膜と、他の誘電体膜上に配置され、下部配線部分より狭い幅を有し、キャパシタ上部電極と同一レベルの層により構成される上部配線部分と、上部配線部分上に形成された層間絶縁膜とを備え、層間絶縁膜には、上部配線部分の表面を露出させるとともに、下部配線部分の上面に到達する接続孔が形成され、さらに、接続孔の内部に配置され、上部配線部分と下部配線部分とを電気的に接続する導電体膜を備える。
【0011】
この場合、縦方向にキャパシタ下部電極、誘電体膜およびキャパシタ上部電極を積層して配置する事により、縦方向のキャパシタを形成することができる。そして、誘電体膜の膜厚は、半導体装置を形成する際に用いる写真製版加工工程における最小加工寸法よりはるかに小さい値となるように制御することが可能である。したがって、一定の静電容量を確保した状態で、誘電体膜の膜厚を従来より薄くすることでキャパシタ上部電極およびキャパシタ下部電極の表面積をより小さくできるので、従来よりキャパシタの小型化を図ることができる。
【0012】
また、キャパシタ上部電極の幅はキャパシタ下部電極より小さくなるように設定されているので、キャパシタ上部電極を形成する際の写真製版加工における重ね合わせ余裕を大きくすることができる。この結果、キャパシタ上部電極とキャパシタ下部電極との位置がずれて、キャパシタ下部電極の側壁などとキャパシタ上部電極とが短絡する不良の発生を防止できる。
【0013】
また、キャパシタ下部電極およびキャパシタ上部電極は金属膜を含むため、キャパシタ電極としてポリシリコンなどの半導体を用いた場合より、高精度で電圧依存性の少ないキャパシタ(容量素子)を実現できる。この結果、高精度フィルタ回路などに必要なキャパシタを容易に実現できる。また、キャパシタ下部電極、誘電体膜およびキャパシタ上部電極からなるキャパシタを形成する工程において、キャパシタと同時に上部配線部分と下部配線部分とからなる配線を形成できる。また、導電体膜により上部配線部分と下部配線部分とを電気的に接続することにより、上部配線部分と下部配線部分とを1つの配線として作用させることができる。
【0014】
上記1の局面における半導体装置では、キャパシタ上部電極は側壁を有していてもよく、キャパシタ下部電極の上部表面上においてキャパシタ上部電極の側壁上に形成されたサイドウォール絶縁膜を備えていてもよい。
【0015】
この場合、キャパシタ上部電極の側壁とキャパシタ下部電極の上部表面との間にサイドウォール絶縁膜が配置されているので、キャパシタ上部電極とキャパシタ下部電極との短絡を確実に防止できる。
【0016】
また、後述する製造工程において示すように、キャパシタ上部電極とサイドウォール絶縁膜とを、キャパシタ下部電極を形成するためのエッチングにおけるマスクとして用いれば、キャパシタ上部電極下に位置し、キャパシタ上部電極より幅の広いキャパシタ下部電極を確実に形成できる。
【0017】
上記1の局面における半導体装置では、サイドウォール絶縁膜はシリコン酸化窒化膜を含むことが好ましい。
【0018】
ここで、シリコン酸化窒化膜はARC(Anti Reflection Coat)としての機能を有する。したがって、サイドウォール絶縁膜を形成するためにシリコン酸化窒化膜をキャパシタ上部電極上から他の領域にまで延在するように形成し、この他の領域において配線などを形成する際、この配線を形成するためのエッチングに用いるフォトレジスト膜をシリコン酸化窒化膜上に形成すれば、別途ARCを形成する必要がない。この結果、製造工程を簡略化できる。
【0019】
上記1の局面における半導体装置では、キャパシタ下部電極はアルミニウムを含んでいてもよく、キャパシタ上部電極はタングステンを含んでいてもよい(請求項4)。
【0020】
この場合、キャパシタ下部電極とキャパシタ上部電極とを構成する材料を異なるものとすることにより、キャパシタ下部電極を形成するためのエッチング工程において、キャパシタ上部電極をマスクとして確実に利用できる。この結果、キャパシタ下部電極とキャパシタ上部電極との位置ずれの発生を防止できる。
【0045】
上記1の局面における半導体装置では、キャパシタ上部電極と誘電体膜とキャパシタ下部電極とからなるキャパシタが、特定用途向け集積回路において用いられることが好ましい。
【0046】
この場合、特定用途向け集積回路(ASIC:Application Specific integrated circuit)においては、特に高精度で電圧依存性がなく、微細化が容易なキャパシタを実装することが求められている。したがって、本発明をASICに適用すれば、特にASICの高性能化および微細化に顕著な効果を得ることができる。
【0057】
この発明のまたもう一つの局面における半導体装置の製造方法は、キャパシタ下部電極となるべき下部金属膜を形成する工程と、下部金属膜上に誘電体膜を形成する工程と、誘電体膜上に配置され、金属膜を含むキャパシタ上部電極を形成する工程と、キャパシタ上部電極をマスクとして用いて、エッチングにより下部金属膜を部分的に除去することにより、キャパシタ下部電極を形成するキャパシタ下部電極形成工程とを備える。
【0058】
このようにすれば、縦方向にキャパシタ下部電極、誘電体膜およびキャパシタ上部電極を積層した縦方向のキャパシタを容易に形成することができる。
【0059】
また、キャパシタ上部電極をマスクとしてキャパシタ下部電極を形成するので、キャパシタ上部電極とキャパシタ下部電極との位置がずれることを確実に防止できる。
【0060】
上記またもう一つの局面における半導体装置の製造方法では、誘電体膜を形成する工程において、誘電体膜は下部金属膜を用いて配線を形成する領域上にまで延在するように形成されていてもよい。さらに、上記またもう一つの局面における半導体装置の製造方法は、キャパシタ下部電極形成工程に先立ち、下部金属膜を用いて配線を形成する領域上において、誘電体膜上にレジスト膜を形成する工程と、レジスト膜をマスクとして下部金属膜を部分的に除去することにより配線を形成する工程とを備えていてもよい。
【0061】
この場合、誘電体膜としてARC(Anti Reflection Coat)として作用する材料を用いれば、誘電体膜上に形成されるレジスト膜のためのARCを別途形成する工程を省略できる。この結果、半導体装置の製造工程を簡略化できる。
【0062】
上記またもう一つの局面における半導体装置の製造方法では、誘電体膜はシリコン酸化窒化膜を含むことが好ましい。
【0063】
この場合、シリコン酸化窒化膜はARCとしての機能を有する。したがって、シリコン酸化窒化膜をキャパシタ誘電体膜として用いれば、上述のようにキャパシタ誘電体膜をARCとして容易に作用させることができる。
【0064】
上記またもう一つの局面における半導体装置の製造方法では、キャパシタ下部電極形成工程に先立ち、キャパシタ上部電極の側壁面上にサイドウォール膜を形成する工程を備えていてもよい。さらに、上記またもう一つの局面における半導体装置の製造方法は、キャパシタ下部電極形成工程において、キャパシタ上部電極とサイドウォール膜とをマスクとして用いてもよい。
【0065】
この場合、キャパシタ上部電極とサイドウォール絶縁膜とを、キャパシタ下部電極を形成するためのエッチングにおけるマスクとして用いることにより、キャパシタ上部電極下に位置し、かつ、キャパシタ上部電極より幅の広いキャパシタ下部電極を確実に形成できる。
【0066】
上記またもう一つの局面における半導体装置の製造方法では、キャパシタ下部電極形成工程に先立って、誘電体膜上に配置され、側壁面を有し、配線層となるべき上部配線部分を形成する工程を備えていてもよい。さらに、上記またもう一つの局面における半導体装置の製造方法は、上部配線部分の側壁面上に配線サイドウォール膜を形成する工程と、配線サイドウォール膜と上部配線部分とをマスクとして用いて、エッチングにより下部金属膜を部分的に除去することにより下部配線部分を形成する工程と、上部配線部分上に層間絶縁膜を形成する工程と、層間絶縁膜に、上部配線部分の表面を露出させるとともに、下部配線部分の上面に到達する接続孔を形成する工程と、接続孔の内部において、上部配線部分および下部配線部分と電気的に接続された導電体膜を形成する工程とを備えていてもよい。
【0067】
この場合、キャパシタ下部電極、誘電体膜およびキャパシタ上部電極からなるキャパシタを形成する工程において、キャパシタと同時に上部配線部分と下部配線部分とからなる配線を形成できる。
【0071】
この発明のまた他の局面における半導体装置の製造方法は、金属膜を形成する工程と、金属膜上にレジスト膜を形成する工程と、レジスト膜をマスクとして用いて、金属膜を部分的に除去することにより、第一の延在部と、この第一の延在部と間隔を隔てて配置される第2の延在部とを含むキャパシタ一方電極と、第一の延在部と第2の延在部との間に位置し、第1および第2の延在部とそれぞれ誘電体膜を介して対向する第3の延在部と、第2の延在部から見て第3の延在部とは反対側に位置し、第2の延在部とは他の誘電体膜を介して対向する第4の延在部とを含むキャパシタ他方電極とを形成する工程を備える。
【0072】
このようにすれば、キャパシタ一方電極およびキャパシタ他方電極の第1〜第4の延在部において互いに対向する側壁面をキャパシタの電極面として利用するキャパシタを容易に形成できる。
【0073】
この発明のもう一つ別の局面における半導体装置の製造方法は、層間絶縁膜を準備する工程と、層間絶縁膜に複数の孔を形成する工程と、複数の孔の内部から層間絶縁膜の上部表面上にまで延在するように、金属膜を形成する工程と、化学機械研磨法を用いて、層間絶縁膜の上部表面上に位置する金属膜を除去することにより、複数の孔の内部に配置され金属膜を含む複数のキャパシタ下部電極を形成するとともに、複数の孔が位置する領域において、層間絶縁膜の上部表面に凹部を形成する工程と、凹部に誘電体膜を充填する工程と、誘電体膜膜上に、金属膜を含むキャパシタ上部電極を形成する工程とを備える。
【0074】
このようにすれば、縦方向にキャパシタ下部電極、誘電体膜およびキャパシタ上部電極を積層した縦方向のキャパシタを容易に形成することができる。
【0075】
また、層間絶縁膜に複数の孔を形成する工程において、形成される複数の孔の数や断面積を変更することにより、キャパシタ下部電極において誘電体膜と対向する部分の面積を容易に変更できる。この結果、キャパシタの静電容量を容易に変更できる。
【0079】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
【0080】
(実施の形態1)
図1は、本発明による半導体装置の実施の形態1を示す断面模式図である。図1を参照して、本発明による半導体装置の実施の形態1を説明する。
【0081】
図1を参照して、半導体装置は特定用途向け集積回路(ASIC)であって、容量が形成された容量部20と配線が形成された配線部21とを備える。半導体基板1の上部表面上には絶縁膜2が形成されている。そして、容量部20においては、絶縁膜2上に金属膜からなる下部電極3aが配置されている。下部電極3aの上部表面上にはキャパシタ誘電体膜4aが配置されている。キャパシタ誘電体膜4a上には金属膜からなる上部電極6aが配置されている。ここで、下部電極3aの幅W1よりも、上部電極6aの幅W2の方が小さくなっている。
【0082】
また、配線部21においては、絶縁膜2上に1層目配線3bが形成されている。1層目配線3bの上部表面上には誘電体膜4bが配置されている。
【0083】
誘電体膜4bおよび上部電極6a上には層間絶縁膜8が形成されている。層間絶縁膜8においては、1層目配線3bおよび上部電極6a上に位置する領域において、それぞれコンタクトホール10a、10bが形成されている。コンタクトホール10a、10bの内部にはバリアメタル膜(図示せず)が形成されている。そして、このコンタクトホール10a、10bを充填するように、バリアメタル膜上にタングステンプラグ11a、11bが形成されている。タングステンプラグ11a、11b上には、上層配線12a、12bがそれぞれ形成されている。
【0084】
この場合、縦方向にキャパシタ下部電極としての下部電極3a、キャパシタ誘電体膜4aおよびキャパシタ上部電極としての上部電極6aを積層して配置する事により、縦方向のキャパシタを形成することができる。そして、キャパシタ誘電体膜4aの膜みは、半導体装置を形成する際に用いる写真製版加工工程における最小加工寸法よりはるかに小さく設定できる。したがって、一定の静電容量を確保した状態で、キャパシタ誘電体膜4aの膜厚を従来より薄くすることで上部電極6aおよび下部電極3aの表面積をより小さくできるので、従来よりキャパシタの小型化を図ることができる。
【0085】
また、上部電極6aの幅W2は下部電極3aの幅W1より小さくなるように設定されているので、上部電極6aを形成する際の写真製版加工工程における重ね合わせ余裕を大きくすることができる。この結果、上部電極6aと下部電極3aとの位置がずれて、下部電極3aの側壁などと上部電極6aとが短絡する不良の発生を防止できる。
【0086】
また、下部電極3aおよび上部電極6aは金属膜からなるため、キャパシタ電極としてポリシリコンなどの半導体を用いた場合より、高精度で電圧依存性の少ないキャパシタを実現できる。この結果、高精度フィルタ回路などに必要なキャパシタを容易に実現できる。また、このような高精度で電圧依存性の少ないキャパシタは、ASICにおいて特に必要とされており、本発明をASICに適用することでASICの高性能化および微細化を容易に図ることができる。
【0087】
図2〜7は、図1に示した半導体装置の製造方法を説明するための断面模式図である。図2〜7を参照して、本発明による半導体装置の製造方法を説明する。
【0088】
まず、図2に示すように、半導体基板1の上部表面上に絶縁膜2を形成する。絶縁膜2上に下層金属膜3を形成する。この下層金属膜3としては、スパッタリング法を用いてアルミニウム合金膜を堆積する。このアルミニウム合金膜からなる下層金属膜の厚みは0.4μm程度とする。下層金属膜3上にキャパシタ誘電体膜となる誘電体膜4を形成する。誘電体膜4としては、プラズマCVD(Chemical Vapor Deposition)法を用いて形成したシリコン酸化膜を用いることができる。誘電体膜4の厚みは30nm程度とする。誘電体膜4上にレジスト膜5a、5bを形成する。なお、ここでは下層金属膜3としてアルミニウム合金膜を用いたが、アルミニウム合金以外にたとえばタングステン膜などを用いてもよい。また、下層金属膜3の厚みを0.4μmとしたが、この下層金属膜3の厚みは適宜変更することが可能である。また、誘電体膜4としてはシリコン酸化膜を用いているが、シリコン酸化膜以外の材料、たとえばシリコン窒化膜を用いてもよい。また、誘電体膜4の厚みを30nmとしたが、この誘電体膜4の厚みは適宜変更することが可能である。
【0089】
次に、レジスト膜5a、5bをマスクとして用いて、異方性エッチングにより誘電体膜4および下層金属膜3を部分的に除去する。その後、プラズマアッシングなどを用いてレジスト膜5a、5bを除去する。このようにして、図3に示すようにキャパシタの下部電極3aおよびキャパシタ誘電体膜4a、そして1層目配線3bを形成する。なお、1層目配線3bの上部表面上には誘電体膜4bが残存している。
【0090】
次に、図4に示すように、キャパシタ誘電体膜4aおよび誘電体膜4b上に上部電極となるべき金属膜6を形成する。金属膜6としては、スパッタリング法を用いて堆積されたアルミニウム合金膜を用いることができる。金属膜6の厚みとしては0.4μm程度とした。金属膜6上に写真製版加工技術を用いてレジスト膜7を形成する。なお、このレジスト膜7は上部電極6a(図1参照)を形成するために用いられるものであるため、レジスト膜7の幅W2は上部電極6aの幅に対応する。そのため、レジスト膜7の幅W2は下部電極3aの幅W1よりも小さくなるように設定されている。なお、金属膜6としてはアルミニウム合金膜以外の金属膜、たとえばタングステン膜などを用いることができる。また、金属膜6の厚みは適宜変更することが可能である。
【0091】
このようにレジスト膜7の幅W2を下部電極3aの幅W1よりも小さくすることにより、レジスト膜7を形成する際の写真製版加工工程における重ね合せ余裕を大きくすることができる。この結果、次工程における金属膜6のエッチング工程における残渣などによって、上部電極6aと下部電極3aとが短絡するといった不良の発生をより確実に防止できる。
【0092】
次に、レジスト膜7をマスクとして用いて、異方性エッチングにより金属膜6を部分的に除去する。その後プラズマアッシングなどによってレジスト膜7を除去する。この結果、キャパシタの上部電極6a(図5参照)を形成することができる。その後、上部電極6aと誘電体膜4bとの上に層間絶縁膜8を形成する。この層間絶縁膜8の上部表面は、化学機械研磨法(CMP法:ChemicalMechanical Polishing)を用いて平坦化されている。このようにして、図5に示すような構造を得る。
【0093】
次に、層間絶縁膜8の上部表面上にレジスト膜9(図6参照)を形成する。このレジスト膜9をマスクとして用いて、異方性エッチングにより層間絶縁膜8および誘電体膜4bの一部を除去することにより、コンタクトホール10a、10bを形成する。このようにして、図6に示すような構造を得る。なお、コンタクトホール10aの底部においては上部電極6aの上部表面が露出している。また、コンタクトホール10bの底部においては1層目配線3bの上部表面が露出している。
【0094】
次に、レジスト膜9を除去する。そして、コンタクトホール10a、10bの内部から層間絶縁膜8の上部表面上にまで延在するようにバリアメタル膜(図示せず)およびタングステン膜(図示せず)を形成する。層間絶縁膜8の上部表面上に位置するタングステン膜およびバリアメタル膜をドライエッチング法や化学機械研磨法などを用いて除去することにより、図7に示すように、コンタクトホール10a、10bの内部を充填するタングステンプラグ11a、11bおよびバリアメタル膜(図示せず)を形成する。
【0095】
次に、層間絶縁膜8の上部表面上に3層目の金属膜(図示せず)を形成する。この金属膜としては、スパッタリング法により形成されたアルミニウム合金膜を用いることができる。3層目の金属膜の厚みは0.4μm程度である。この金属膜上にレジスト膜(図示せず)を形成する。レジスト膜をマスクとして用いて、異方性エッチングにより金属膜を部分的に除去する。その後レジスト膜を除去する。この結果、タングステンプラグ11a、11bの上にそれぞれ位置する上層配線12a、12bが形成される。このようにして、図1に示すような半導体装置を得る。なお、ここで上層配線12a、12bとなる3層目の金属膜としては、アルミニウム合金膜以外の金属膜、たとえばタングステン膜などを用いることができる。また、この3層目の金属膜の厚みは適宜変更することができる。
【0096】
(実施の形態2)
図8は、本発明による半導体装置の実施の形態2を示す断面模式図である。図8を参照して、本発明による半導体装置の実施の形態2を説明する。
【0097】
図8を参照して、半導体装置は基本的には図1に示した半導体装置と同様の構造を備える。ただし、図8に示した半導体装置では、キャパシタ誘電体膜4aを含む誘電体膜4が下部電極3aの上部表面上から側壁面上にまで延在するように形成されている。
【0098】
また、図8に示した半導体装置では、キャパシタの下部電極3aの幅W1と上部電極6aの幅W2とがほぼ等しくなっている。
【0099】
この場合、本発明の実施の形態1と同様に、キャパシタ下部電極としての下部電極4a、キャパシタ誘電体膜4aおよびキャパシタ上部電極としての上部電極6aを積層することにより縦方向のキャパシタを形成することができる。したがって、キャパシタ誘電体膜4aの膜厚を従来より薄くすることで上部電極6aおよび下部電極3aの表面積をより小さくしても一定の静電容量を確保できるので、従来よりキャパシタの小型化を図ることができる。
【0100】
また、下部電極3aの上部表面上から側壁面上にまでキャパシタ誘電体膜4aを含む誘電体膜4が延在するので、上部電極6aの位置がずれて下部電極3aの側壁面上にまで上部電極6aが延在するような場合にも、上部電極6aと下部電極3aとの間に誘電体膜4が存在することになる。したがって、下部電極3aと上部電極6aとの短絡を確実に防止できる。
【0101】
また、下部電極3aおよび上部電極6aは金属膜からなるため、本発明の実施の形態1による半導体装置と同様に、キャパシタ電極としてポリシリコンなどの半導体を用いた場合より高精度で電圧依存性の少ないキャパシタを実現できる。
【0102】
図9〜13は、図8に示した半導体装置の製造方法を説明するための断面模式図である。図9〜13を参照して、図8に示した半導体装置の製造方法を説明する。
【0103】
まず、本発明の実施の形態1における半導体装置の製造方法と同様に、半導体基板1の上部表面上に絶縁膜2を形成する。絶縁膜2上に下層金属膜3を形成する。この下層金属膜3としては、スパッタリング法を用いて形成されたアルミニウム合金膜を用いることができる。下層金属膜3の厚みは0.4μm程度である。なお、下層金属膜3の材料として、アルミニウム合金以外の材料、たとえばタングステンなどを用いることができる。また、下層金属膜3の厚みを0.4μmとしたが、この下層金属膜3の厚みは適宜変更することが可能である。そして、下層金属膜3の上部表面上に写真製版加工技術を用いてレジスト膜5a、5bを形成する。このようにして、図9に示したような構造を得る。
【0104】
次に、レジスト膜5a、5bをマスクとして用いて、異方性エッチングにより下層金属膜3を部分的に除去する。その後、プラズマアッシングなどを用いてレジスト膜5a、5bを除去する。この結果、下部電極3a(図10参照)および1層目配線3b(図10参照)が形成される。そして、下部電極3aおよび1層目配線3b上に誘電体膜4を形成する。このようにして、図10に示したような構造を得る。
【0105】
なお、誘電体膜4としては、プラズマCVD法を用いて形成されたシリコン酸化膜を用いることができる。また、誘電体膜4の厚みは30nm程度とした。この誘電体膜4の厚みは適宜変更することができる。また、誘電体膜4の材料としては、シリコン酸化膜以外の材料、たとえばシリコン窒化膜などの他の誘電体膜を用いることができる。
【0106】
次に、誘電体膜4上に上部電極6a(図8参照)となるべき金属膜6(図11参照)を形成する。金属膜6としてはスパッタリング法により形成されるアルミニウム合金膜を用いることができる。また、金属膜6の厚みは0.4μm程度とした。なお、金属膜6の材料としては、アルミニウム合金膜以外の金属膜、たとえばタングステン膜などを用いることができる。この金属膜6上に写真製版加工技術を用いてレジスト膜7(図11参照)を形成する。このようにして、図11に示すような構造を得る。なお、下部電極3aの幅W1と、レジスト膜7の幅W2とはほぼ等しくなっている。
【0107】
次に、レジスト膜7をマスクとして用いて、異方性エッチングにより金属膜6を部分的に除去することにより、上部電極6a(図12参照)を形成する。その後、プラズマアッシングなどを用いてレジスト膜7を除去する。そして、図12に示すように、上部電極6aと誘電体膜4との上に層間絶縁膜8を形成する。この層間絶縁膜8の上部表面は化学機械研磨法などを用いて平坦化されている。
【0108】
このようにすれば、下部電極3aの上部表面上から側壁面上にまで誘電体膜4が延在するので、レジスト膜7の位置がずれて下部電極3aの側壁面上にまで上部電極6aが延在するような場合にも、上部電極6aと下部電極3aの側壁との間に誘電体膜4が存在することになる。したがって、下部電極3aと上部電極6aとの短絡を確実に防止できる。
【0109】
次に、本発明の実施の形態1における図6および7に示した工程と同様の工程を用いて、層間絶縁膜8にコンタクトホール10a、10b(図13参照)を形成するとともに、このコンタクトホール10a、10bの内部にバリアメタル膜(図示せず)を形成する。さらに、このコンタクトホール10a、10bの内部を充填するタングステンプラグ11a、11bを形成する。このようにして、図13に示すような構造を得る。
【0110】
この後、本発明の実施の形態1と同様にタングステンプラグ11a、11b上に上層配線12a、12bを形成する。このようにして、図8に示すような半導体装置を得ることができる。
【0111】
図14は、図8に示した本発明による半導体装置の実施の形態2の第1の変形例を示す断面模式図である。図14を参照して、本発明による半導体装置の実施の形態2の第1の変形例を説明する。
【0112】
図14を参照して、半導体装置は基本的に図8に示した半導体装置と同様の構造を備えるが、上部電極6aの幅W2が下部電極3aの幅W1より小さくなっている。
【0113】
この場合、本発明による半導体装置の実施の形態1と同様に、上部電極6aを形成する際の写真製版加工における上部電極6aと下部電極3aとの重ね合わせ余裕を大きくすることができる。この結果、下部電極3aの側壁などと上部電極6aとが短絡する不良の発生を防止できる。
【0114】
図15は、図14に示した半導体装置の製造方法を説明するための断面模式図である。図15を参照して、図14に示した半導体装置の製造方法を説明する。
【0115】
まず、図9および10に示した工程を実施した後、図15に示すように、金属膜6およびレジスト膜7を形成する。なお、図15に示した工程は、図11に示した工程に対応している。図15に示すように、レジスト膜7の幅W2を、下部電極3aの幅W1よりも小さくしておく。この結果、レジスト膜7を形成する際の写真製版加工における、レジスト膜7と下部電極3aとの重ね合わせ余裕を大きくすることができる。
【0116】
その後、図12および13に示した工程を実施することにより、図14に示した半導体装置を得ることができる。
【0117】
図16は、図8に示した本発明による半導体装置の実施の形態2の第2の変形例を示す断面模式図である。図16を参照して、本発明による半導体装置の実施の形態2の第2の変形例を説明する。
【0118】
図16を参照して、半導体装置は基本的に図8に示した半導体装置と同様の構造を備えるが、上部電極6aの幅W2が下部電極3aの幅W1よりも大きくなっている。
【0119】
この場合、下部電極3aの側壁面上にも、誘電体膜4を介して上部電極6aが位置することになる。この結果、下部電極3aの側壁面もキャパシタの電極として利用できるので、キャパシタの静電容量を増大させることができる。
【0120】
図17は、図16に示した半導体装置の製造方法を説明するための断面模式図である。図17を参照して、図16に示した半導体装置の製造方法を説明する。
【0121】
まず、図9および10に示した工程を実施した後、誘電体膜4上に金属膜6とレジスト膜7を形成する。このとき、レジスト膜7の幅W2は、下部電極3aの幅W1よりも大きくなるように設定されている。なお、この図17に示した工程は図11に示した工程に対応している。このようにすれば、レジスト膜7をマスクとして金属膜6を異方性エッチングにより部分的に除去することにより、下部電極3aの上部表面から側壁面上にまで、誘電体膜4を介して上部電極6aが延在することになる。
【0122】
その後、図12および13に示した工程を実施することにより、図16に示した半導体装置を得ることができる。
【0123】
(実施の形態3)
図18は、本発明による半導体装置の実施の形態3を示す断面模式図である。図18を参照して、本発明による半導体装置の実施の形態3を説明する。
【0124】
図18を参照して、半導体装置は基本的には図1に示した半導体装置と同様の構造を備える。ただし、図18に示した半導体装置では、キャパシタを構成する上部電極6a、下部電極3aおよびキャパシタ誘電体膜4aのそれぞれの側壁の位置がほぼ一致している。上部電極6aはタングステン膜からなっていてもよく、また、下部電極3aはアルミニウム合金膜など、アルミニウムを含む金属膜であってもよい。
【0125】
この場合、本発明による半導体装置の実施の形態1と同様に、縦方向のキャパシタを形成することによりキャパシタの小型化を図ることができるとともに、金属膜からなる上部電極6aおよび下部電極3aを用いることで、電圧依存性の少ない高精度なキャパシタを実現できる。また、後述する製造工程において示すように、下部電極3aと上部電極6aとを構成する材料を異なるものとすることにより、下部電極3aを形成するためのエッチング工程において、上部電極6aをマスクとして確実に利用できる。
【0126】
図19〜26は、図18に示した半導体装置の製造方法を説明するための断面模式図である。図19〜26を参照して、図18に示した半導体装置の製造方法を説明する。
【0127】
まず、図19に示すように、半導体基板1の上部表面上に絶縁膜(図示せず)を形成する。絶縁膜上に下部電極となる下層金属膜3を形成する。下層金属膜3上にキャパシタ誘電体膜となる誘電体膜4を形成する。誘電体膜4上に上部電極となる金属膜6を形成する。
【0128】
次に、図20に示すように、金属膜6上に写真製版加工技術を用いてレジスト膜5aを形成する。
【0129】
次に、このレジスト膜5aをマスクとして用いて、異方性エッチングにより金属膜6を部分的に除去する。その後、プラズマアッシングなどを用いてレジスト膜5aを除去する。その結果、図21に示すように、上部電極6aが形成される。
【0130】
次に、図22に示すように、写真製版加工技術を用いて1層目配線3bを形成するためのレジスト膜5bを誘電体膜4上に形成する。ここで、誘電体膜4としてシリコン酸化窒化膜(SiON膜)を用いる。このようにすれば、レジスト膜5bを形成する際のARC(Anti Reflection Coat)としてこの誘電体膜4を利用することができる。この結果、レジスト膜5bを形成する際に新たに誘電体膜4上にARCを形成する必要がない。すなわち、工程を簡略化することができる。
【0131】
次に、上部電極6aおよびレジスト膜5bをマスクとして、異方性エッチングを用いて誘電体膜4および下層金属膜3を部分的に除去することにより、キャパシタ誘電体膜4a(図23参照)、下部電極3a(図23参照)および1層目配線3b(図23参照)を形成する。
【0132】
このように、上部電極6aをマスクとして下部電極3aを形成するので、上部電極6aと下部電極3aとの位置がずれることを確実に防止できる。
【0133】
その後、レジスト膜5bおよび1層目配線3b上に位置する誘電体膜を除去する。そして、1層目配線3bおよび上部電極6a上に層間絶縁膜8(図23参照)を形成する。層間絶縁膜8の上部表面は化学機械研磨法(CMP法)を用いて平坦化されている。
【0134】
次に、図24に示すように、層間絶縁膜8の上部表面上に写真製版加工技術を用いてレジスト膜9を形成する。
【0135】
次に、レジスト膜9をマスクとして、異方性エッチングを用いて層間絶縁膜8を部分的に除去することにより、コンタクトホール10a、10b(図25参照)を形成する。その後、プラズマアッシングなどによりレジスト膜9を除去する。このようにして、図25に示すような構造を得る。
【0136】
次に、コンタクトホール10a、10bの内部から層間絶縁膜8の上部表面上にまで延在するようにバリアメタル膜(図示せず)を形成する。バリアメタル膜上にタングステン膜(図示せず)を形成する。その後、層間絶縁膜8の上部表面上に位置するバリアメタル膜およびタングステン膜をCMP法などを用いて除去する。その結果、図26に示すように、コンタクトホール10a、10bの内部に位置するバリアメタル膜と、バリアメタル膜上に形成され、コンタクトホール10a、10bの内部を充填するタングステンプラグ11a、11bを得ることができる。
【0137】
その後、本発明の実施の形態1および2と同様に、タングステンプラグ11a、11b上に上層配線12a、12bを形成することにより、図18に示した半導体装置を得ることができる。
【0138】
(実施の形態4)
図27は、本発明による半導体装置の実施の形態4を示す断面模式図である。図27を参照して、本発明による半導体装置の実施の形態4を説明する。
【0139】
図27を参照して、半導体装置は基本的には図1に示した半導体装置と同様の構造を備える。ただし、図27に示した半導体装置では、キャパシタの上部電極6aの側壁上に誘電体膜からなるサイドウォール膜38a、38bが形成されている。そして、上部電極6aの幅とサイドウォール膜38a、38bの幅との合計の長さと、下部電極3aの幅W1とがほぼ等しくなっている。つまり、上部電極6aの幅W2は、下部電極3aの幅W1より小さくなっている。この結果、本発明による半導体装置の実施の形態1と同様の効果を得ることができる。
【0140】
また、上部電極6aの側壁と下部電極3aの上部表面との間にサイドウォール絶縁膜としてのサイドウォール膜38a、38bが配置されているので、上部電極6aと下部電極3aとの短絡を確実に防止できる。
【0141】
また、後述する製造工程において示すように、上部電極6aとサイドウォール膜38a、38bとを、下部電極3aを形成するための異方性エッチングにおけるマスクとして用いれば、上部電極6a下に位置し、上部電極6aより幅の広い下部電極3aを確実に形成できる。
【0142】
なお、上部電極6aと下部電極3aとを異なる材料により形成してもよい。たとえば、上部電極6aの材料としてタングステン膜を、下部電極3aの材料としてアルミニウム合金膜を用いてもよい。この場合、下部電極3aを形成するためのエッチング工程において、上部電極6aをマスクとして確実に利用できる。
【0143】
図28〜34は、図27に示した半導体装置の製造方法を説明するための断面模式図である。図28〜34を参照して、図27に示した半導体装置の製造方法を説明する。
【0144】
まず、図19〜21に示した製造工程を実施した後、図28に示すように、上部電極6aと誘電体膜4との上にサイドウォール膜38a、38b(図27参照)となるべき絶縁膜38を形成する。
【0145】
次に、絶縁膜38を異方性エッチングにより部分的に除去することにより、上部電極6aの側壁上にサイドウォール膜38a、38b(図29参照)を形成する。そして、1層目配線3b(図27参照)が形成されるべき領域上において、誘電体膜4上にレジスト膜5bを形成する。このようにして、図29に示すような構造を得る。
【0146】
このように、上部電極6aとサイドウォール膜38a、38bとを、下部電極3aを形成するためのエッチングにおけるマスクとして用いることにより、上部電極6a下に位置し、かつ、上部電極6aより幅の広い下部電極3aを確実に形成できる。
【0147】
次に、上部電極6a、サイドウォール膜38a、38bおよびレジスト膜5bをマスクとして用いて、誘電体膜4および下層金属膜3を異方性エッチングにより部分的に除去する。その後、レジスト膜5bを除去する。この結果、図30に示すように、下部電極3a、キャパシタ誘電体膜4aおよび1層目配線3bが形成される。なお、1層目配線3b上には誘電体膜4bが残存している。このように、上部電極6aとサイドウォール膜38a、38bとを、下部電極3aを形成するためのマスクとして用いるので、上部電極6aの幅W2よりも下部電極3aの幅W1の方が大きくなっている。
【0148】
なお、ここで上部電極6aを構成する金属膜の材料と、下部電極3aを構成する金属膜の材料とは異なる材料を用いる。また、下層金属膜3をエッチングする際のエッチング条件としては、下層金属膜3を構成する材料のエッチング速度は十分大きな値となる一方、上部電極6aを構成する材料はほとんど当該エッチングにより除去されないようなエッチング条件を用いることが好ましい。
【0149】
次に、図31に示すように、上部電極6a、サイドウォール膜38a、38bおよび誘電体膜4b上に層間絶縁膜8を形成する。層間絶縁膜8の上部表面はCMP法などを用いて平坦化されている。
【0150】
次に、図32に示すように、層間絶縁膜8の上部表面上にレジスト膜9を形成する。
【0151】
次に、レジスト膜9をマスクとして用いて、異方性エッチングにより層間絶縁膜8および誘電体膜4bを部分的に除去することにより、コンタクトホール10a、10b(図33参照)を形成する。その後、レジスト膜9を除去する。その結果、図33に示すような構造を得る。
【0152】
次に、図26において示した工程と同様に、コンタクトホール10a、10bの内部に位置するバリアメタル膜(図示せず)およびコンタクトホール10a、10bの内部を充填するタングステンプラグ11a、11bを形成する。この結果、図34に示したような構造を得る。
【0153】
その後、本発明の実施の形態3と同様にタングステンプラグ11a、11b上に上層配線12a、12b(図27)を形成することにより、図27に示す半導体装置を得ることができる。
【0154】
(実施の形態5)
図35は、本発明による半導体装置の実施の形態5を示す断面模式図である。図35を参照して、本発明による半導体装置の実施の形態5を説明する。
【0155】
図35を参照して、半導体装置は基本的には図27に示した半導体装置と同様の構造を備える。ただし、図35においては、上部電極6aとキャパシタ誘電体膜4aとの側壁上にサイドウォール膜38a、38bが形成されている。また、1層目配線3b上にはサイドウォール膜38a、38bと同一レベルの層からなる絶縁膜38cが残存している。サイドウォール膜38a、38bおよび絶縁膜38cはシリコン酸化窒化膜からなる。ここで、同一レベルの層からなるとは、サイドウォール膜38a、38bおよび絶縁膜38cが、1つの層である絶縁膜38(図37参照)を加工することにより得られることを意味する。
【0156】
図35に示した半導体装置によっても、本発明による半導体装置の実施の形態4と同様の効果を得ることができる。
【0157】
また、サイドウォール膜38a、38bおよび絶縁膜38cを構成するシリコン酸化窒化膜はARC(Anti Reflection Coat)としての機能を有する。したがって、後述する製造工程で示すように、1層目配線3bを形成するために用いるレジスト膜のためのARCとして、サイドウォール膜38a、38bおよび絶縁膜38cを構成するシリコン酸化窒化膜を利用できる。
【0158】
図36〜43は、図35に示した半導体装置の製造方法を説明するための断面模式図である。図36〜43を参照して、図35に示した半導体装置の製造方法を説明する。
【0159】
まず、図19および20に示した本発明の実施の形態3における半導体装置の製造方法の工程と同様の工程を実施する。そして、レジスト膜5a(図20参照)をマスクとして用いて、金属膜6と誘電体膜4(図20参照)を部分的に除去することにより、上部電極6aとキャパシタ誘電体膜4a(図36参照)を形成する。その後、レジスト膜5aを除去する。このようにして、図36に示すような構造を得る。
【0160】
次に、図37に示すように、上部電極6aと下層金属膜3の上部表面上とに絶縁膜38を形成する。絶縁膜38としては、シリコン酸化窒化膜を用いる。
【0161】
次に、図38に示すように、1層目配線3b(図35参照)が形成されるべき領域上において、絶縁膜38上にレジスト膜5bを形成する。
【0162】
ここで、すでに述べたようにシリコン酸化窒化膜はARCとしての機能を有する。したがって、サイドウォール膜38a、38bを形成するためにシリコン酸化窒化膜からなる絶縁膜38を上部電極6a上から1層目配線3bが形成されるべき領域にまで延在するように形成し、この領域においてレジスト膜5bをシリコン酸化窒化膜上に形成すれば、レジスト膜5bのために別途ARCを形成する必要がない。この結果、製造工程を簡略化できる。
【0163】
次に、レジスト膜5bをマスクとして、異方性エッチングにより絶縁膜38を部分的に除去することにより、絶縁膜38cを形成する。このとき、上部電極6aおよびキャパシタ誘電体膜4aの側壁上にサイドウォール膜38a、38b(図39参照)も形成される。その後、レジスト膜5bを除去する。そして、上部電極6a、サイドウォール膜38a、38bおよび絶縁膜38cをマスクとして、異方性エッチングにより下層金属膜3を部分的に除去する。このようにして、図39に示すような構造を得る。この異方性エッチングにより、下部電極3aと1層目配線3bとが形成される。
【0164】
次に、図40に示すように、上部電極6a、サイドウォール膜38a、38bおよび絶縁膜38c上に層間絶縁膜8を形成する。層間絶縁膜8の上部表面はCMP法などを用いて平坦化されている。
【0165】
次に、図41に示すように、図32に示した工程と同様に層間絶縁膜8の上部表面上にレジスト膜9を形成する。
【0166】
次に、レジスト膜9をマスクとして異方性エッチングにより層間絶縁膜8および絶縁膜38cを部分的に除去することにより、コンタクトホール10a、10b(図42参照)を形成する。その後、レジスト膜9を除去する。このようにして、図42に示すような構造を得る。
【0167】
次に、図43に示すように、図34に示した本発明の実施の形態4における半導体装置の製造方法と同様に、コンタクトホール10a、10bの内部に位置するバリアメタル膜(図示せず)およびコンタクトホール10a、10bの内部を充填するように配置されたタングステンプラグ11a、11bを形成する。
【0168】
その後、タングステンプラグ11a、11b上にそれぞれ上層配線12a、12b(図35参照)を形成することにより、図35に示すような半導体装置を得ることができる。
【0169】
(実施の形態6)
図44は、本発明による半導体装置の実施の形態6を示す断面模式図である。また、図45は、図44における配線部21を示す部分拡大断面模式図である。図44および45を参照して、本発明による半導体装置の実施の形態6を説明する。
【0170】
図44および45を参照して、半導体装置は基本的には図27に示した半導体装置と同様の構造を備える。ただし、図44および45に示した半導体装置では、配線部21の構造が図27に示した半導体装置とは異なる。すなわち、図44および45に示した半導体装置の配線部21においては、1層目配線3b上に誘電体膜4bが配置されている。そして、誘電体膜4b上には上部電極6aと同一レベルの層からなる上部配線6bが配置されている。上部配線6bの側壁上にはサイドウォール膜38d、38eが形成されている。そして、この1層目配線3bと上部配線6bとは、コンタクトホール10bの内部に充填されたバリアメタル膜(図示せず)およびタングステンプラグ11bにより電気的に接続されることにより、1つの配線として作用する。つまり、コンタクトホール10bは、その側壁の一部分に上部配線6bの上部表面および側壁面が露出すると同時に、その底壁において1層目配線3bの上部表面の一部が露出している。そして、このバリアメタル膜およびタングステンプラグ11bは、1層目配線3bの上部表面および上部配線6bの上部表面および側壁面のそれぞれと電気的に接続されている。図45に示すように、コンタクトホール10bはサイドウォール膜38eおよび誘電体膜4bを貫通して、1層目配線3bの上部表面にまで到達するように形成されている。
【0171】
このように、図44および45に示した半導体装置では、本発明による半導体装置の実施の形態4と同様の効果を得ることができる。
【0172】
また、下部電極3a、キャパシタ誘電体膜4aおよび上部電極6aからなる縦型のキャパシタを形成する工程において、キャパシタと同時に上部配線部分としての上部配線6bと下部配線部分としての1層目配線3bとからなる配線を形成できる。また、導電体膜としてのタングステンプラグ11bにより上部配線6bと1層目配線3bとを電気的に接続することにより、上部配線6bと1層目配線3bとを1つの配線として作用させることができる。
【0173】
図46〜54は、図44および45に示した半導体装置の製造方法を説明するための断面模式図である。図46〜54を参照して、図44および45に示した半導体装置の製造方法を説明する。
【0174】
まず、図19に示した工程を実施した後、図46に示すように、金属膜6上にレジスト膜5a、5bを形成する。
【0175】
次に、このレジスト膜5a、5bをマスクとして用いて、異方性エッチングにより金属膜6を部分的に除去する。その後レジスト膜5a、5bを除去する。この結果、図47に示すように、上部電極6aと上部配線6bとが形成される。
【0176】
次に、図48に示すように、上部電極6a、上部配線6bおよび誘電体膜4上に絶縁膜38を形成する。
【0177】
次に、異方性エッチングを用いて絶縁膜38を部分的に除去することにより、図49に示すように、上部電極6aの側壁上に位置するサイドウォール膜38a、38bと、上部配線6bの側壁上に位置するサイドウォール膜38d、38eを形成する。
【0178】
次に、上部電極6a、上部配線6bおよびサイドウォール膜38a、38b、38d、38eをマスクとして用いて、異方性エッチングにより誘電体膜4および下層金属膜3を部分的に除去する。その結果、図50に示すように下部電極3a、キャパシタ誘電体膜4a、1層目配線3bおよび誘電体膜4bを形成する。このとき、サイドウォール膜38a、38bが存在することにより、上部電極6aの幅W2よりも、下部電極3aの幅W1は大きくなっている。また、同様に上部配線6bの幅よりも1層目配線3bの幅の方が大きくなっている。
【0179】
次に、図51に示すように、上部電極6aおよび上部配線6b上に層間絶縁膜8を形成する。層間絶縁膜8の上部表面はCMP法などを用いて平坦化されている。
【0180】
次に、図52に示すように、層間絶縁膜8の上部表面上にレジスト膜9を形成する。次に、レジスト膜9をマスクとして用いて、異方性エッチングにより層間絶縁膜8、サイドウォール膜38e、誘電体膜4bを部分的に除去することにより、コンタクトホール10a、10b(図53参照)を形成する。その後レジスト膜9を除去する。このようにして、図53に示すような構造を得る。
【0181】
このとき、コンタクトホール10bの側壁においては、上部配線6bの上部表面の一部および側壁面が露出すると同時に、コンタクトホール10bの底部においては1層目配線3bの上部表面の一部が露出している。
【0182】
次に、図54に示すように、図43に示した工程と同様にバリアメタル膜(図示せず)およびコンタクトホール10a、10bの内部を充填するタングステンプラグ11a、11bを形成する。
【0183】
このように、下部電極3a、キャパシタ誘電体膜4aおよび上部電極6aからなる縦型のキャパシタを形成する工程において、キャパシタと同時に上部配線6bと1層目配線3bとが導電体としてのタングステンプラグ11bにより電気的に接続された配線を形成できる。
【0184】
その後、上層配線12a、12b(図44参照)を形成することにより、図44および45に示したような半導体装置を得ることができる。
【0185】
(実施の形態7)
図55は、本発明による半導体装置の実施の形態7を示す断面模式図である。図55を参照して、本発明による半導体装置の実施の形態7を説明する。
【0186】
図55を参照して、半導体装置は容量部20と配線部21とを備える。容量部20においては、半導体基板(図示せず)上に形成された層間絶縁膜25に、ビアホール27およびこのビアホール27の上部に接続された溝26が形成されている。溝26およびビアホール27の壁面にはバリアメタル膜28が形成されている。バリアメタル膜28上には、溝26およびビアホール27を充填するように金属膜29が形成されている。このバリアメタル膜28の材料としては窒化チタン(TiN)を用いることができる。また、金属膜29の材料としてはたとえばタングステンを用いることができる。このバリアメタル膜28および金属膜29は、キャパシタの下部電極31として作用する。そして、バリアメタル膜28および金属膜29の上部表面の位置は、層間絶縁膜25の上部表面の位置とほぼ一致している。後述するように、下部電極31はいわゆるデュアルダマシン法により形成されている。
【0187】
下部電極31上にはキャパシタ誘電体膜30が形成されている。キャパシタ誘電体膜30を覆うように金属膜からなる上部電極32aが形成されている。金属膜からなる上部電極32a上には層間絶縁膜33が形成されている。上部電極32a上に位置する領域においては、層間絶縁膜33にコンタクトホール34aが形成されている。コンタクトホール34aの壁面上にはバリアメタル膜37aが形成されている。バリアメタル膜37a上には、コンタクトホール34aを充填するようにタングステンプラグ11aが形成されているタングステンプラグ11a上には上層配線12aが形成されている。
【0188】
また、配線部21においては、層間絶縁膜25上に上部電極32aと同一レベルの層からなり、金属膜からなる配線32bが形成されている。配線32b上には層間絶縁膜33が形成されている。配線32b上に位置する領域においては、層間絶縁膜33にコンタクトホール34bが形成されている。コンタクトホール34bの壁面上にはバリアメタル膜37bが形成されている。バリアメタル膜37b上には、コンタクトホール34bの内部を充填するようにタングステンプラグ11bが形成されている。タングステンプラグ11b上には上層配線12bが形成されている。
【0189】
このように、縦方向にキャパシタ下部電極としての下部電極31、キャパシタ誘電体膜30およびキャパシタ上部電極としての上部電極32aを積層して配置する事により、縦方向のキャパシタを形成することができる。このため、本発明の実施の形態1による半導体装置と同様に、一定の静電容量を確保した状態で、誘電体膜の膜厚を従来より薄くすることで上部電極32aおよび下部電極31の表面積をより小さくできるので、従来よりキャパシタの小型化を図ることができる。
【0190】
また、下部電極は、層間絶縁膜の溝の内部に充填されたいわゆるダマシン構造となっているので、配線としてダマシン配線を用いている半導体装置において、そのような配線の一部を下部電極31として利用できる。この結果、このようなダマシン配線を用いた半導体装置において、縦型のキャパシタを容易に実現できる。
【0191】
また、下部電極31および上部電極32aは金属膜を含むため、キャパシタ電極としてポリシリコンなどの半導体を用いた場合より、高精度で電圧依存性の少ないキャパシタを実現できる。
【0192】
図56〜60は、図55に示した半導体装置の製造方法を説明するための断面模式図である。図56〜60を参照して、図55に示した半導体装置の製造方法を説明する。
【0193】
まず、図56に示すように、半導体基板(図示せず)上に層間絶縁膜25を形成する。
【0194】
次に、図57に示すように、デュアルダマシン法を実施するため、層間絶縁膜25において溝26およびこの溝26に接続されたビアホール27を形成する。
【0195】
次に、溝26およびビアホール27の壁面上から層間絶縁膜25の上部表面上にまで延在するようにCVD法などを用いてバリアメタル膜(図示せず)を堆積する。
【0196】
次に、バリアメタル膜上に、溝26およびビアホール27の内部を充填するとともに、層間絶縁膜25の上部表面上にまで延在するようにタングステンなどの金属膜(図示せず)をCVD法などを用いて堆積する。その後、CMP法を用いて、層間絶縁膜25の上部表面上に位置する金属膜およびバリアメタル膜を除去する。このようにして、図58に示すように、バリアメタル膜28および金属膜29を形成する。このバリアメタル膜28および金属膜29によってキャパシタの下部電極31が構成される。
【0197】
次に、金属膜29上から層間絶縁膜25の上部表面上にまで延在するように誘電体膜(図示せず)を形成する。この誘電体膜としては、CVD法などを用いて堆積されるシリコン酸化膜を用いてもよい。このとき、誘電体膜としてのシリコン酸化膜の厚みは30nm程度とした。その後、写真製版加工技術を用いて誘電体膜上にレジスト膜(図示せず)を形成する。このレジスト膜をマスクとして誘電体膜を部分的に除去する。その後、レジスト膜を除去する。この結果、図59に示すように、下部電極31上に位置するキャパシタ誘電体膜30を形成する。
【0198】
次に、キャパシタ誘電体膜30上から層間絶縁膜25の上部表面上にまで延在するように金属膜(図示せず)を形成する。この金属膜としては、スパッタリング法を用いて堆積されたアルミニウム膜などを用いることができる。このアルミニウム膜などの金属膜上に写真製版加工技術を用いてレジスト膜(図示せず)を形成する。このレジスト膜をマスクとして用いて、異方性エッチングにより金属膜を部分的に除去する。その後レジスト膜を除去する。その結果、図60に示すように、金属膜からなる配線32bと上部電極32aとを形成する。ここで、キャパシタ誘電体膜30の幅は下部電極31の幅よりも広くなっている。また、上部電極32aの幅はキャパシタ誘電体膜30の幅よりも広くなっている。
【0199】
その後、上部電極32aおよび配線32b上に層間絶縁膜33(図55参照)を形成する。層間絶縁膜33上にレジスト膜(図示せず)を形成する。このレジスト膜をマスクとして異方性エッチングにより層間絶縁膜33を部分的に除去することにより、コンタクトホール34a、34b(図55参照)を形成する。このコンタクトホール34a、34bの内部から層間絶縁膜33の上部表面上にまで延在するようにバリアメタル膜(図示せず)を形成する。このバリアメタル膜としてはCVD法などを用いて堆積された窒化チタン膜などを用いることができる。バリアメタル膜上に、コンタクトホール34a、34bの内部を充填するとともに層間絶縁膜33の上部表面上にまで延在するタングステン膜(図示せず)を形成する。その後、層間絶縁膜33の上部表面上に位置するタングステン膜およびバリアメタル膜をCMP法などを用いて除去する。その結果、コンタクトホール34a、34bの内部にバリアメタル膜37a、37bおよびタングステンプラグ11a、11bを形成する。その後、タングステンプラグ11a、11b上に上層配線12a、12b(図55参照)を形成する。このようにして、図55に示すような縦方向のキャパシタを有する半導体装置を得ることができる。
【0200】
(実施の形態8)
図61は、本発明による半導体装置の実施の形態8を示す断面模式図である。また、図62は、図61の線分LXII−LXIIにおける水平方向の断面を示す平面模式図である。図61および図62を参照して、本発明による半導体装置の実施の形態8を説明する。
【0201】
図61および図62を参照して、半導体装置は容量部20と配線部21とを備える。容量部20においては、層間絶縁膜25上に一方電極36aと、他方電極36bとが形成されている。図62からもわかるように、一方電極36aは、延在部39a、39c、39eを有する。また、他方電極36bは、延在部39b、39d、39fを有する。これらの延在部39a〜39fは互いにキャパシタ誘電体膜として作用する層間絶縁膜33の一部を介して対向するように配置されている。そして、他方電極36b下に位置する領域においては、層間絶縁膜25にコンタクトホール35aが形成されている。コンタクトホール35aの内部には、バリアメタル膜28aと金属膜29aとが形成されている。金属膜29aは他方電極36bと電気的に接続されている。また、層間絶縁膜33においては、一方電極36a上に位置する領域にコンタクトホール34aが形成されている。このコンタクトホール34aの内部には、バリアメタル膜37aとタングステンプラグ11aとが形成されている。このタングステンプラグ11a上に位置する領域には、上層配線12aが形成されている。上層配線12aと一方電極36aとは、バリアメタル膜37aおよびタングステンプラグ11aを介して電気的に接続されている。
【0202】
また、配線部21においては、層間絶縁膜25にコンタクトホール35bが形成されている。コンタクトホール35bの内部には、バリアメタル膜28bおよび金属膜29bが形成されている。金属膜29b上に位置する領域には、配線36cが形成されている。この配線36cは、後述する製造方法からもわかるように一方電極36aおよび他方電極36bと同一レベルの層により構成される。配線36c上においては、層間絶縁膜33にコンタクトホール34bが形成されている。コンタクトホール34bの内部には、バリアメタル膜37bおよびタングステンプラグ11bが形成されている。タングステンプラグ11b上には上層配線12bが形成されている。
【0203】
このように、第1および第2の延在部としての延在部39a、39c、39eと、第3および第4の延在部としての延在部39b、39d、39fとが交互に配置されるので、キャパシタ一方電極としての一方電極36aおよびキャパシタ他方電極としての他方電極36bの延在部39a〜39fにおいて互いに対向する側壁面をキャパシタの電極面として利用できる。具体的には、延在部39b〜39eの側壁面のほぼ全てをキャパシタ電極面として利用できる。したがって、図89および90に示したような従来のキャパシタを複数個配置することで一定の静電容量を確保する場合より、キャパシタの占有する領域の体積を低減できる。
【0204】
図63〜67は、図61および62に示した半導体装置の製造方法を説明するための断面模式図である。図63〜67を参照して、図61および62に示した半導体装置の製造方法を説明する。
【0205】
まず、半導体基板(図示せず)上に層間絶縁膜25(図63参照)を形成する。この層間絶縁膜25はCVD法などを用いて形成する。そして、層間絶縁膜25上に写真製版加工技術を用いてレジスト膜(図示せず)を形成する。このレジスト膜をマスクとして、層間絶縁膜25の一部を異方性エッチングにより除去することにより、コンタクトホール35a、35b(図63参照)を形成する。その後レジスト膜を除去する。このようにして、図63に示すような構造を得る。
【0206】
次に、コンタクトホール35a、35bの内部から層間絶縁膜25の上部表面上にまで延在するようにバリアメタル膜(図示せず)を形成する。このバリアメタル膜としては、CVD法などを用いて堆積された窒化チタン膜などを用いることができる。そして、バリアメタル膜上に金属膜(図示せず)を形成する。この金属膜はコンタクトホール35a、35bの内部を充填するように形成する。この金属膜の材料としては、タングステンなどを用いることができる。そして、層間絶縁膜25の上部表面上に位置する金属膜およびバリアメタル膜を、CMP法などを用いて除去する。その結果、図64に示すように、コンタクトホール35a、35bの内部にバリアメタル膜28a、28bおよび金属膜29a、29bを形成する。
【0207】
次に、層間絶縁膜25上にスパッタリング法などを用いて金属膜(図示せず)を堆積する。この金属膜上に、写真製版加工技術を用いてレジスト膜(図示せず)を形成する。このレジスト膜をマスクとして用いて、異方性エッチングにより金属膜を部分的に除去する。その後、レジスト膜を除去する。その結果、図65に示すように、横方向のキャパシタを構成する金属膜からなる一方電極36aおよび他方電極36bと配線36cとを形成する。このとき、他方電極36bは、コンタクトホール35aの内部に形成された金属膜29aと接触するように配置される。
【0208】
次に、一方電極36aおよび他方電極36bと配線36c上とに層間絶縁膜33(図66参照)を形成する。この層間絶縁膜33を形成する際には、CVD法などを用いてもよい。層間絶縁膜33上に写真製版加工技術を用いてレジスト膜(図示せず)を形成する。このレジスト膜をマスクとして用いて、異方性エッチングにより層間絶縁膜33の一部を除去することによりコンタクトホール34a、34b(図66参照)を形成する。その後レジストを除去する。このようにして、図66に示すような構造を得る。
【0209】
このとき、コンタクトホール34aの底部においては、一方電極36aの上部表面の一部が露出するようになっている。また、コンタクトホール34bの底部においては、配線36cの上部表面が露出している。
【0210】
次に、バリアメタル膜28bおよび金属膜29a、29bを形成した方法と同様の方法により、コンタクトホール34a、34bの内部にバリアメタル膜37a、37bおよびタングステンプラグ11a、11bを形成する。このようにして、図67に示すような構造を得る。
【0211】
その後、タングステンプラグ11a、11b上に上層配線12a、12b(図61参照)を形成することにより、図61および62に示すような半導体装置を得ることができる。
【0212】
なお、容量部における横方向のキャパシタの静電容量を変更するには、たとえば図68に示すように、延在部39a〜39pの数を変更することにより、キャパシタ電極として作用する領域の面積を変更できるので、容易にキャパシタの静電容量を変更することができる。ここで、図68は、図61および62に示した本発明による半導体装置の実施の形態8の変形例を示すための平面模式図であり、図62に対応している。
【0213】
(実施の形態9)
図69は、本発明による半導体装置の実施の形態9を示す断面模式図である。図69を参照して、本発明による半導体装置の実施の形態9を説明する。
【0214】
図69を参照して、半導体装置は容量部20と配線部21とを備える。容量部20においては、半導体基板1上に絶縁膜2が形成されている。絶縁膜2上にはキャパシタ用下層配線3cが形成されている。キャパシタ用下層配線3c上には層間絶縁膜8が形成されている。層間絶縁膜8においては、キャパシタ用下層配線3c上に位置する領域にコンタクトホール13a〜13gが形成されている。また、コンタクトホール13a〜13gの内部を充填するようにタングステン膜14a〜14gが形成されている。コンタクトホール13a〜13g上に位置する領域には、層間絶縁膜8の上部表面から窪んだ凹部16が形成されている。凹部16にはキャパシタ誘電体膜としてのスピンオングラス法(Spin On Glass法)により形成されたシリコン酸化膜(以下、SOG膜とよぶ)が形成されている。SOG膜上には金属膜からなる上部電極18aが形成されている。
【0215】
配線部21においては、絶縁膜2上に1層目配線3bが形成されている。3b上に位置する領域においては、層間絶縁膜8にコンタクトホール13hが形成されている。コンタクトホール13hの内部を充填するようにタングステン膜14hが形成されている。タングステン膜14h上には上層配線18bが形成されている。なお、コンタクトホール13a〜13hの壁面上にはバリアメタル膜(図示せず)が形成されていることが好ましい。
【0216】
このようにすれば、縦方向にキャパシタ下部電極としてのタングステン膜14a〜14g、誘電体膜としてのSOG膜17aおよびキャパシタ上部電極としての上部電極18aを積層して配置する事により、縦方向のキャパシタを形成することができる。このため、本発明による半導体装置の実施の形態1と同様に、一定の静電容量を確保した状態で、SOG膜17aの膜厚を従来より薄くすることでキャパシタ下部電極の表面積に対応するタングステン膜14a〜14gのSOG膜17aに対向する領域の面積および上部電極18aの表面積をより小さくできるので、従来よりキャパシタの小型化を図ることができる。
【0217】
また、層間絶縁膜8に形成される複数の孔としてのコンタクトホール13a〜13gの数や断面積を変更することにより、タングステン膜14a〜14gにおいてSOG膜17aと対向する部分の面積を容易に変更できる。この結果、キャパシタの静電容量を容易に変更できる。
【0218】
また、キャパシタ下部電極としてのタングステン膜14a〜14gおよび上部電極18aは金属膜を含むため、キャパシタ電極としてポリシリコンなどの半導体を用いた場合より、高精度で電圧依存性の少ないキャパシタを実現できる。
【0219】
図70〜76は、図69に示した半導体装置の製造方法を説明するための断面模式図である。図70〜76を参照して、図69に示した半導体装置の製造方法を説明する。
【0220】
まず、図70に示すように、半導体基板1上に絶縁膜2を形成する。絶縁膜2上に金属膜3を形成する。この金属膜3としては、スパッタリング法を用いて形成されたアルミニウム合金膜を用いることができる。金属膜3の厚みは0.4μm程度とする。なお、この金属膜3の材質および厚みは任意に変更することが可能である。また、金属膜3の材料としてはタングステンなどを用いてもよい。
【0221】
そして、金属膜3上に写真製版加工技術を用いてレジスト膜5a、5bを形成する。
【0222】
次に、このレジスト膜5a、5bをマスクとして用いて、異方性エッチングにより金属膜3を部分的に除去する。その後、レジスト膜5a、5bを除去する。このようにして、図71に示すようにキャパシタ用下層配線3cと1層目配線3bとを形成する。
【0223】
次に、キャパシタ用下層配線3cおよび1層目配線3b上に層間絶縁膜8(図72参照)を形成する。この層間絶縁膜8の上部表面はCMP法などを用いて平坦化する。そして、層間絶縁膜8上に写真製版加工技術を用いてレジスト膜(図示せず)を形成する。このレジスト膜をマスクとして異方性エッチングにより層間絶縁膜8を部分的に除去することにより、コンタクトホール13a〜13h(図72参照)を形成する。次に、コンタクトホール13a〜13hの内部から層間絶縁膜8の上部表面上にまで延在するようにCVD法を用いてタングステン膜14(図72参照)を形成する。このようにして、図72に示すような構造を得る。なお、このタングステン膜14の厚みは400nm程度とする。また、このタングステン膜14の厚みは任意に変更することができる。
【0224】
ここで、形成される複数の孔としてのコンタクトホール13a〜13gの数や断面積を変更することにより、タングステン膜14a〜14g(図69参照)において誘電体膜としてのSOG膜(図69参照)と対向する部分の面積を容易に変更できる。この結果、キャパシタの静電容量を容易に変更できる。
【0225】
次に、CMP法を用いて層間絶縁膜8の上部表面上に位置するタングステン膜14を除去する。このとき、コンタクトホール13a〜13gが密集して形成された部分においてはCMP法を行なっている際にエロージョンが発生し、層間絶縁膜8の上部表面に凹部16が形成される。ここではCMP法のプロセス条件を調整することにより、層間絶縁膜8の上部表面15から凹部16底面までの深さを50nmとした。なお、CMP法のプロセス条件を変更することにより、凹部16の深さを任意に変更することができる。この結果、図73に示すような構造を得る。
【0226】
次に、図74に示すように、SOGを塗布した後、所定の熱処理を行なうことによりキャパシタ誘電体膜となるSOG膜17を形成する。このSOGの塗布膜厚は0.5μmとした。なお、このSOG17の塗布膜厚は任意に変更することができる。また、ここではキャパシタ誘電体膜としてSOG膜を用いているが、凹部16を埋込むことができる誘電体であれば他の材料を用いてもよい。
【0227】
次に、図75に示すように、CMP法などを用いて凹部16以外の領域からSOG膜17(図74参照)を除去する。その結果、凹部16の内部にキャパシタ誘電体膜として作用するSOG膜17aが残存する。
【0228】
次に、図76に示すように、SOG膜17a上に金属膜18を形成する。この金属膜18としては、スパッタリング法を用いて形成されたアルミニウム合金膜を用いることができる。また、金属膜18の厚みとしては0.4μmという値を用いる。なお、金属膜18の材質および厚みは任意に変更することができる。その後、金属膜18上に写真製版加工技術を用いてレジスト膜19a、19bを形成する。
【0229】
次に、レジスト膜19a、19bをマスクとして用いて、異方性エッチングにより金属膜18を部分的に除去する。その後、レジスト膜19a、19bを除去する。この結果、上部電極18aおよび上層配線18b(図69参照)が形成される。このようにして、図69に示す半導体装置を得ることができる。
【0230】
(実施の形態10)
図77は、本発明による半導体装置の実施の形態10を示す断面模式図である。図77を参照して、本発明による半導体装置の実施の形態10を説明する。
【0231】
図77を参照して、半導体装置は基本的には図27に示した半導体装置と同様の構造を備える。ただし、図77に示した半導体装置においては、容量部20において、キャパシタ誘電体膜4aの上部表面を露出させるように上部電極用コンタクトホール22が形成されている。上部電極用コンタクトホール22の内部にはタングステン膜23aが形成されている。タングステン膜23a上には、上部電極用コンタクトホール22の内部を充填するとともに層間絶縁膜8の上部表面上にまで延在し、キャパシタの上部電極を兼ねる上層配線24aが形成されている。
【0232】
また、配線部21においても、1層目配線3b上に位置する領域において、層間絶縁膜8にコンタクトホール10が形成されている。コンタクトホール10の内部にはタングステン膜23bが充填されている。タングステン膜23b上には上層配線24bが形成されている。
【0233】
このようにすれば、縦方向にキャパシタ下部電極としての下部電極3a、キャパシタ誘電体膜4aおよびキャパシタ上部電極としてのタングステン膜23aおよび上層配線24aを積層して配置する事により、本発明の実施の形態1と同様に縦方向のキャパシタを形成することができる。このため、一定の静電容量を確保した状態で、キャパシタ誘電体膜4aの膜厚を従来より薄くすることでタングステン膜23aのキャパシタ誘電体膜4aと対向する領域の面積および下部電極3aの表面積をより小さくできるので、従来よりキャパシタの小型化を図ることができる。
【0234】
また、開口部としての上部電極用コンタクトホール22の内部にキャパシタ上部電極としてのタングステン膜23aおよび上層配線24aを配置するので、キャパシタの上部電極を形成した後、従来必要であった上部電極と上層配線とを接続するためのコンタクトホールを形成する工程を省略できる。したがって、半導体装置の製造工程を簡略化できる。
【0235】
また、下部電極3a、タングステン膜23aおよび上層配線24aはそれぞれ金属膜からなるため、キャパシタ電極としてポリシリコンなどの半導体を用いた場合より、高精度で電圧依存性の少ないキャパシタを実現できる。
【0236】
図78〜86は、図77に示した半導体装置の製造方法を説明するための断面模式図である。図78〜86を参照して、半導体装置の製造方法を説明する。
【0237】
まず、図78に示すように、半導体基板1上に絶縁膜(図示せず)を形成する。絶縁膜上に下層金属膜3を形成する。下層金属膜3上に誘電体膜4を形成する。
【0238】
次に、図79に示すように、誘電体膜4上に写真製版加工技術を用いてレジスト膜5a、5bを形成する。このとき、誘電体膜4としてARC(Anti Reflection Coat)としての役割を果たすような材料、たとえばシリコン酸化窒化膜を用いれば、レジスト膜5a、5bの下において、誘電体膜4とは別にARCを形成する必要がない。
【0239】
次に、レジスト膜5a、5bをマスクとして用いて誘電体膜4および下層金属膜3を部分的に異方性エッチングにより除去する。その後レジスト膜5a、5bを除去する。このようにして、図80に示すように、下部電極3a、キャパシタ誘電体膜4a、1層目配線3bおよび誘電体膜4bを形成する。
【0240】
次に、図81に示すように、キャパシタ誘電体膜4a、誘電体膜4b上に層間絶縁膜8を形成する。
【0241】
次に、図82に示すように、層間絶縁膜8上に写真製版加工技術を用いてレジスト膜7を形成する。
【0242】
次に、このレジスト膜7をマスクとして用いて、異方性エッチングにより層間絶縁膜8および誘電体膜4bを部分的に除去することにより、コンタクトホール10(図83参照)を形成する。その後、レジスト膜7を除去する。この結果、図83に示すような構造を得る。
【0243】
次に、図84に示すように、層間絶縁膜8上に写真製版加工技術を用いてレジスト膜9を形成する。
【0244】
次に、レジスト膜9をマスクとして用いて、異方性エッチングにより層間絶縁膜8を部分的に除去することにより、上部電極用コンタクトホール22(図85参照)を形成する。その後レジスト膜9を除去する。この結果、図85に示すような構造を得る。
【0245】
次に、上部電極用コンタクトホール22およびコンタクトホール10の内部から層間絶縁膜8の上部表面上にまで延在するようにタングステン膜を形成する。その後、CMP法などを用いて層間絶縁膜8の上部表面上に位置するタングステン膜を除去することにより、図86に示すような構造を得る。
【0246】
次に、タングステン膜23a、23b上に金属膜を形成する。この金属膜上に写真製版加工技術を用いてレジスト膜を形成する。このレジスト膜をマスクとして用いて、異方性エッチングにより金属膜を部分的に除去する。その後レジスト膜を除去する。このようにして、上層配線24a、24b(図77参照)を形成する。このようにして図77に示した半導体装置を得ることができる。
【0247】
また、上部電極用コンタクトホール22の内部にキャパシタ上部電極として作用するタングステン膜23aを配置し、この上部電極用コンタクトホール22が上層配線24aとの接続孔を兼ねているので、キャパシタ上部電極を形成した後、従来必要であったキャパシタ上部電極と上層配線とを接続するためのコンタクトホールを形成する工程を省略できる。
【0248】
(実施の形態11)
図87および88は、本発明による半導体装置の製造方法の実施の形態11を説明するための断面模式図である。図87および88を参照して、本発明による半導体装置の製造方法の実施の形態11を説明する。
【0249】
まず、本発明による半導体装置の製造方法の実施の形態10における図78〜81に示した工程を実施する。その後、図87に示すように、層間絶縁膜8上に写真製版加工技術を用いてレジスト膜7を形成する。このとき、レジスト膜7においては、コンタクトホール10および上部電極用コンタクトホール22を形成するためのホールパターンが形成されている。
【0250】
次に、このレジスト膜7をマスクとして用いて、異方性エッチングにより層間絶縁膜8および誘電体膜4bを部分的に除去することにより上部電極用コンタクトホール22(図88参照)およびコンタクトホール10(図88参照)を形成する。このとき、コンタクトホール10のような直径の小さな孔では誘電体膜4bがエッチングされるが、上部電極用コンタクトホール22のような直径の比較的大きな孔では誘電体膜4aがエッチングされないように、エッチング条件を調整する。
【0251】
たとえば、コンタクトホール10の平面形状が直径0.2μmの円形状であり、上部電極用コンタクトホール22の平面形状が縦2μm、横2μmの正方形状である場合を考える。この場合、2周波平行平板RIE(Reactive Ion Eching)装置を用いて、反応容器内の圧力を4Pa、RFパワー(Top/Bottom)が1400W/1400W、反応ガスとして4フッ化炭素ガス(CF4)、トリフルオロメタンガス(CHF3)、酸素ガス(O2)、アルゴンガス(Ar)を用い、それぞれのガスの流量は、CF4の流量が0.01リットル/分(10sccm)、CHF3の流量が0.03リットル/分(30sccm)、O2の流量が0.009リットル/分(9sccm)、Arの流量が0.4リットル/分(400sccm)といった条件を用いることで、上述のように上部電極用コンタクトホール22ではキャパシタ誘電体膜4aがエッチングされず、一方コンタクトホール10では誘電体膜4bがエッチングされるとういエッチングを実施できる。
【0252】
このようにすれば、上部電極用コンタクトホール22とコンタクトホール10とを同時に形成できるので、本発明実施の形態10における製造方法より、工程を簡略化できる。
【0253】
その後レジスト膜7を除去する。このようにして、図88に示すような構造を得る。
【0254】
その後、図86と同様の工程を実施することにより図77に示した本発明による半導体装置の実施の形態10と同様の半導体装置を得ることができる。
【0255】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0256】
【発明の効果】
このように、本発明によれば、縦方向に金属膜を含む電極と誘電体とを積層した縦型のキャパシタを形成することにより、一定の静電容量を確保すると同時に、小型化を図ることが可能なキャパシタを備える半導体装置およびその製造方法を提供できる。
【図面の簡単な説明】
【図1】 本発明による半導体装置の実施の形態1を示す断面模式図である。
【図2】 図1に示した半導体装置の製造方法の第1工程を説明するための断面模式図である。
【図3】 図1に示した半導体装置の製造方法の第2工程を説明するための断面模式図である。
【図4】 図1に示した半導体装置の製造方法の第3工程を説明するための断面模式図である。
【図5】 図1に示した半導体装置の製造方法の第4工程を説明するための断面模式図である。
【図6】 図1に示した半導体装置の製造方法の第5工程を説明するための断面模式図である。
【図7】 図1に示した半導体装置の製造方法の第6工程を説明するための断面模式図である。
【図8】 本発明による半導体装置の実施の形態2を示す断面模式図である。
【図9】 図8に示した半導体装置の製造方法の第1工程を説明するための断面模式図である。
【図10】 図8に示した半導体装置の製造方法の第2工程を説明するための断面模式図である。
【図11】 図8に示した半導体装置の製造方法の第3工程を説明するための断面模式図である。
【図12】 図8に示した半導体装置の製造方法の第4工程を説明するための断面模式図である。
【図13】 図8に示した半導体装置の製造方法の第5工程を説明するための断面模式図である。
【図14】 図8に示した本発明による半導体装置の実施の形態2の第1の変形例を示す断面模式図である。
【図15】 図14に示した半導体装置の製造方法を説明するための断面模式図である。
【図16】 図8に示した本発明による半導体装置の実施の形態2の第2の変形例を示す断面模式図である。
【図17】 図16に示した半導体装置の製造方法を説明するための断面模式図である。
【図18】 本発明による半導体装置の実施の形態3を示す断面模式図である。
【図19】 図18に示した半導体装置の製造方法の第1工程を説明するための断面模式図である。
【図20】 図18に示した半導体装置の製造方法の第2工程を説明するための断面模式図である。
【図21】 図18に示した半導体装置の製造方法の第3工程を説明するための断面模式図である。
【図22】 図18に示した半導体装置の製造方法の第4工程を説明するための断面模式図である。
【図23】 図18に示した半導体装置の製造方法の第5工程を説明するための断面模式図である。
【図24】 図18に示した半導体装置の製造方法の第6工程を説明するための断面模式図である。
【図25】 図18に示した半導体装置の製造方法の第7工程を説明するための断面模式図である。
【図26】 図18に示した半導体装置の製造方法の第8工程を説明するための断面模式図である。
【図27】 本発明による半導体装置の実施の形態4を示す断面模式図である。
【図28】 図27に示した半導体装置の製造方法の第1工程を説明するための断面模式図である。
【図29】 図27に示した半導体装置の製造方法の第2工程を説明するための断面模式図である。
【図30】 図27に示した半導体装置の製造方法の第3工程を説明するための断面模式図である。
【図31】 図27に示した半導体装置の製造方法の第4工程を説明するための断面模式図である。
【図32】 図27に示した半導体装置の製造方法の第5工程を説明するための断面模式図である。
【図33】 図27に示した半導体装置の製造方法の第6工程を説明するための断面模式図である。
【図34】 図27に示した半導体装置の製造方法の第7工程を説明するための断面模式図である。
【図35】 本発明による半導体装置の実施の形態5を示す断面模式図である。
【図36】 図35に示した半導体装置の製造方法の第1工程を説明するための断面模式図である。
【図37】 図35に示した半導体装置の製造方法の第2工程を説明するための断面模式図である。
【図38】 図35に示した半導体装置の製造方法の第3工程を説明するための断面模式図である。
【図39】 図35に示した半導体装置の製造方法の第4工程を説明するための断面模式図である。
【図40】 図35に示した半導体装置の製造方法の第5工程を説明するための断面模式図である。
【図41】 図35に示した半導体装置の製造方法の第6工程を説明するための断面模式図である。
【図42】 図35に示した半導体装置の製造方法の第7工程を説明するための断面模式図である。
【図43】 図35に示した半導体装置の製造方法の第8工程を説明するための断面模式図である。
【図44】 本発明による半導体装置の実施の形態6を示す断面模式図である。
【図45】 図44における配線部21を示す部分拡大断面模式図である。
【図46】 図44および45に示した半導体装置の製造方法の第1工程を説明するための断面模式図である。
【図47】 図44および45に示した半導体装置の製造方法の第2工程を説明するための断面模式図である。
【図48】 図44および45に示した半導体装置の製造方法の第3工程を説明するための断面模式図である。
【図49】 図44および45に示した半導体装置の製造方法の第4工程を説明するための断面模式図である。
【図50】 図44および45に示した半導体装置の製造方法の第5工程を説明するための断面模式図である。
【図51】 図44および45に示した半導体装置の製造方法の第6工程を説明するための断面模式図である。
【図52】 図44および45に示した半導体装置の製造方法の第7工程を説明するための断面模式図である。
【図53】 図44および45に示した半導体装置の製造方法の第8工程を説明するための断面模式図である。
【図54】 図44および45に示した半導体装置の製造方法の第9工程を説明するための断面模式図である。
【図55】 本発明による半導体装置の実施の形態7を示す断面模式図である。
【図56】 図55に示した半導体装置の製造方法の第1工程を説明するための断面模式図である。
【図57】 図55に示した半導体装置の製造方法の第2工程を説明するための断面模式図である。
【図58】 図55に示した半導体装置の製造方法の第3工程を説明するための断面模式図である。
【図59】 図55に示した半導体装置の製造方法の第4工程を説明するための断面模式図である。
【図60】 図55に示した半導体装置の製造方法の第5工程を説明するための断面模式図である。
【図61】 本発明による半導体装置の実施の形態8を示す断面模式図である。
【図62】 図61の線分LXII−LXIIにおける水平方向の断面を示す平面模式図である。
【図63】 図61および62に示した半導体装置の製造方法の第1工程を説明するための断面模式図である。
【図64】 図61および62に示した半導体装置の製造方法の第2工程を説明するための断面模式図である。
【図65】 図61および62に示した半導体装置の製造方法の第3工程を説明するための断面模式図である。
【図66】 図61および62に示した半導体装置の製造方法の第4工程を説明するための断面模式図である。
【図67】 図61および62に示した半導体装置の製造方法の第5工程を説明するための断面模式図である。
【図68】 図61および62に示した本発明による半導体装置の実施の形態8の変形例を示すための平面模式図である。
【図69】 本発明による半導体装置の実施の形態9を示す断面模式図である。
【図70】 図69に示した半導体装置の製造方法の第1工程を説明するための断面模式図である。
【図71】 図69に示した半導体装置の製造方法の第2工程を説明するための断面模式図である。
【図72】 図69に示した半導体装置の製造方法の第3工程を説明するための断面模式図である。
【図73】 図69に示した半導体装置の製造方法の第4工程を説明するための断面模式図である。
【図74】 図69に示した半導体装置の製造方法の第5工程を説明するための断面模式図である。
【図75】 図69に示した半導体装置の製造方法の第6工程を説明するための断面模式図である。
【図76】 図69に示した半導体装置の製造方法の第7工程を説明するための断面模式図である。
【図77】 本発明による半導体装置の実施の形態10を示す断面模式図である。
【図78】 図77に示した半導体装置の製造方法の第1工程を説明するための断面模式図である。
【図79】 図77に示した半導体装置の製造方法の第2工程を説明するための断面模式図である。
【図80】 図77に示した半導体装置の製造方法の第3工程を説明するための断面模式図である。
【図81】 図77に示した半導体装置の製造方法の第4工程を説明するための断面模式図である。
【図82】 図77に示した半導体装置の製造方法の第5工程を説明するための断面模式図である。
【図83】 図77に示した半導体装置の製造方法の第6工程を説明するための断面模式図である。
【図84】 図77に示した半導体装置の製造方法の第7工程を説明するための断面模式図である。
【図85】 図77に示した半導体装置の製造方法の第8工程を説明するための断面模式図である。
【図86】 図77に示した半導体装置の製造方法の第9工程を説明するための断面模式図である。
【図87】 本発明による半導体装置の製造方法の実施の形態11の第1工程を説明するための断面模式図である。
【図88】 本発明による半導体装置の製造方法の実施の形態11の第2工程を説明するための断面模式図である。
【図89】 従来のアナログ・ディジタルLSIなどの半導体装置におけるキャパシタが形成された容量部と配線が形成された配線部とを示す断面模式図である。
【図90】 図89の線分XC−XCにおける断面模式図である。
【符号の説明】
1 半導体基板、2,38,38c 絶縁膜、3 下層金属膜、3a,31 下部電極、3b 1層目配線、3c キャパシタ用下層配線、4,4b 誘電体膜、4a,30 キャパシタ誘電体膜、5a,5b,9 レジスト膜、6,18,29,29a,29b 金属膜、6a,18a,32a 上部電極、7,19a,19b レジスト膜、8,25,33 層間絶縁膜、10,10a,10b,13a〜13h,34a,34b,35a,35b コンタクトホール、11a,11b タングステンプラグ、12a,12b,18b 上層配線、14a〜14h,23a,23b タングステン膜、15 層間絶縁膜の上部表面、16 凹部、17,17a SOG膜、20 容量部、21 配線部、22 上部電極用コンタクトホール、24a,24b 上層配線、26 溝、27 ビアホール、28,28a,28b,37a,37b バリアメタル膜、32b,36c 配線、36a 一方電極、36b 他方電極、38a,38b,38d,38e サイドウォール膜、39a〜39p 延在部。
Claims (12)
- 上部表面を有し、金属膜を含むキャパシタ下部電極と、
前記キャパシタ下部電極の上部表面上に配置され、前記キャパシタ下部電極の厚みより薄い厚みを有する誘電体膜と、
前記誘電体膜上に配置され、前記キャパシタ下部電極の幅より狭い幅を有し、金属膜を含むキャパシタ上部電極と、
前記キャパシタ下部電極と同一レベルの層により構成される下部配線部分と、
前記下部配線部分上に配置される他の誘電体膜と、
前記他の誘電体膜上に配置され、前記下部配線部分より狭い幅を有し、前記キャパシタ上部電極と同一レベルの層により構成される上部配線部分と、
前記上部配線部分上に形成された層間絶縁膜とを備え、
前記層間絶縁膜には、前記上部配線部分の表面を露出させるとともに、前記下部配線部分の上面に到達する接続孔が形成され、さらに、
前記接続孔の内部に配置され、前記上部配線部分と前記下部配線部分とを電気的に接続する導電体膜を備える半導体装置。 - 前記キャパシタ上部電極は側壁を有し、
前記キャパシタ下部電極の上部表面上において前記キャパシタ上部電極の側壁上に形成されたサイドウォール絶縁膜を備える、請求項1に記載の半導体装置。 - 前記サイドウォール絶縁膜はシリコン酸化窒化膜を含む、請求項2に記載の半導体装置。
- 前記キャパシタ下部電極はアルミニウムを含み、
前記キャパシタ上部電極はタングステンを含む、請求項1〜3のいずれか1項に記載の半導体装置。 - 前記キャパシタ上部電極と前記誘電体膜と前記キャパシタ下部電極とからなるキャパシタは、特定用途向け集積回路において用いられる、請求項1〜4のいずれか1項に記載の半導体装置。
- キャパシタ下部電極となるべき下部金属膜を形成する工程と、
前記下部金属膜上に誘電体膜を形成する工程と、
前記誘電体膜上に配置され、金属膜を含むキャパシタ上部電極を形成する工程と、
前記キャパシタ上部電極をマスクとして用いて、エッチングにより前記下部金属膜を部分的に除去することにより、キャパシタ下部電極を形成するキャパシタ下部電極形成工程とを備える、半導体装置の製造方法。 - 前記誘電体膜を形成する工程では、前記誘電体膜は前記下部金属膜を用いて配線を形成する領域上にまで延在するように形成され、
前記キャパシタ下部電極形成工程に先立ち、前記下部金属膜を用いて配線を形成する領域上において、前記誘電体膜上にレジスト膜を形成する工程と、
前記レジスト膜をマスクとして前記下部金属膜を部分的に除去することにより配線を形成する工程とを備える、請求項6に記載の半導体装置の製造方法。 - 前記誘電体膜はシリコン酸化窒化膜を含む、請求項7に記載の半導体装置の製造方法。
- 前記キャパシタ下部電極形成工程に先立ち、前記キャパシタ上部電極の側壁面上にサイドウォール膜を形成する工程を備え、
前記キャパシタ下部電極形成工程では、前記キャパシタ上部電極と前記サイドウォール膜とをマスクとして用いる、請求項6〜8のいずれか1項に記載の半導体装置の製造方法。 - 前記キャパシタ下部電極形成工程に先立って、前記誘電体膜上に配置され、側壁面を有し、配線層となるべき上部配線部分を形成する工程と、
前記上部配線部分の側壁面上に配線サイドウォール膜を形成する工程と、
前記配線サイドウォール膜と前記上部配線部分とをマスクとして用いて、エッチングにより前記下部金属膜を部分的に除去することにより下部配線部分を形成する工程と、
前記上部配線部分上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記上部配線部分の表面を露出させるとともに、前記下部配線部分の上面に到達する接続孔を形成する工程と、
前記接続孔の内部において、前記上部配線部分および前記下部配線部分と電気的に接続された導電体膜を形成する工程とを備える、請求項9に記載の半導体装置の製造方法。 - 金属膜を形成する工程と、
前記金属膜上にレジスト膜を形成する工程と、
前記レジスト膜をマスクとして用いて、前記金属膜を部分的に除去することにより、第一の延在部と、この第一の延在部と間隔を隔てて配置される第2の延在部とを含むキャパシタ一方電極と、前記第一の延在部と前記第2の延在部との間に位置し、前記第1および第2の延在部とそれぞれ誘電体膜を介して対向する第3の延在部と、前記第2の延在部から見て前記第3の延在部とは反対側に位置し、前記第2の延在部とは他の誘電体膜を介して対向する第4の延在部とを含むキャパシタ他方電極とを形成する工程を備える、半導体装置の製造方法。 - 層間絶縁膜を準備する工程と、
前記層間絶縁膜に複数の孔を形成する工程と、
前記複数の孔の内部から前記層間絶縁膜の上部表面上にまで延在するように、金属膜を形成する工程と、
化学機械研磨法を用いて、前記層間絶縁膜の上部表面上に位置する前記金属膜を除去することにより、前記複数の孔の内部に配置され金属膜を含む複数のキャパシタ下部電極を形成するとともに、前記複数の孔が位置する領域において、前記層間絶縁膜の上部表面に凹部を形成する工程と、
前記凹部に誘電体膜を充填する工程と、
前記誘電体膜膜上に、金属膜を含むキャパシタ上部電極を形成する工程とを備える、半導体装置の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000382285A JP4671497B2 (ja) | 2000-12-15 | 2000-12-15 | 半導体装置およびその製造方法 |
US09/858,455 US6603163B2 (en) | 2000-12-15 | 2001-05-17 | Semiconductor device with capacitor and method of manufacturing thereof |
TW090118734A TW538531B (en) | 2000-12-15 | 2001-08-01 | Semiconductor device and method of manufacturing thereof |
US10/283,318 US20030067053A1 (en) | 2000-12-15 | 2002-10-30 | Semiconductor device with capacitor and method of manufacturing thereof |
TW092103120A TWI251928B (en) | 2000-12-15 | 2003-02-14 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000382285A JP4671497B2 (ja) | 2000-12-15 | 2000-12-15 | 半導体装置およびその製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010280660A Division JP2011055015A (ja) | 2010-12-16 | 2010-12-16 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002184953A JP2002184953A (ja) | 2002-06-28 |
JP4671497B2 true JP4671497B2 (ja) | 2011-04-20 |
Family
ID=18850139
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000382285A Expired - Lifetime JP4671497B2 (ja) | 2000-12-15 | 2000-12-15 | 半導体装置およびその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (2) | US6603163B2 (ja) |
JP (1) | JP4671497B2 (ja) |
TW (2) | TW538531B (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6677216B2 (en) * | 2001-10-04 | 2004-01-13 | Mosel Vitelic, Inc. | Method of making IC capacitor |
US6936408B2 (en) * | 2002-07-16 | 2005-08-30 | Taiwan Semiconductor Manufacturing Co., Ltd | Partially photoexposed positive photoresist layer blocking method for regio-selectively processing a microelectronic layer |
US7022581B2 (en) * | 2004-07-08 | 2006-04-04 | Agere Systems Inc. | Interdigitaded capacitors |
US8124490B2 (en) * | 2006-12-21 | 2012-02-28 | Stats Chippac, Ltd. | Semiconductor device and method of forming passive devices |
JP2008300676A (ja) | 2007-05-31 | 2008-12-11 | Rohm Co Ltd | 半導体装置およびその製造方法 |
JP2008258648A (ja) * | 2008-06-02 | 2008-10-23 | Nec Electronics Corp | 半導体集積回路装置 |
US10115621B2 (en) * | 2016-05-13 | 2018-10-30 | Globalfoundries Inc. | Method for in-die overlay control using FEOL dummy fill layer |
KR20220077322A (ko) * | 2020-12-01 | 2022-06-09 | 삼성디스플레이 주식회사 | 화소 회로 및 이를 포함하는 표시 장치 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000164812A (ja) * | 1998-11-27 | 2000-06-16 | Sharp Corp | 半導体装置及びその製造方法 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4788267A (en) * | 1985-08-09 | 1988-11-29 | National Starch And Chemical Corporation | Base-catalyzed, low temperature self-crosslinking polymers |
US5926359A (en) | 1996-04-01 | 1999-07-20 | International Business Machines Corporation | Metal-insulator-metal capacitor |
KR100215845B1 (ko) * | 1997-03-17 | 1999-08-16 | 구본준 | 반도체소자 제조방법 |
JPH11163265A (ja) | 1997-12-01 | 1999-06-18 | Nec Corp | 半導体装置及びその製造方法 |
JP3269528B2 (ja) | 1998-03-04 | 2002-03-25 | 日本電気株式会社 | 容量素子を有する半導体装置及びその製造方法 |
US5946567A (en) * | 1998-03-20 | 1999-08-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for making metal capacitors for deep submicrometer processes for semiconductor integrated circuits |
JP3626009B2 (ja) * | 1998-04-16 | 2005-03-02 | 富士通株式会社 | 半導体装置の製造方法 |
KR100268424B1 (ko) * | 1998-08-07 | 2000-10-16 | 윤종용 | 반도체 장치의 배선 형성 방법 |
TW396605B (en) | 1998-10-27 | 2000-07-01 | Taiwan Semiconductor Mfg | Manufacturing method of metal capacitor constrcuture |
JP3623377B2 (ja) | 1998-10-28 | 2005-02-23 | シャープ株式会社 | 半導体装置の製造方法 |
US6242315B1 (en) * | 1998-11-04 | 2001-06-05 | United Microelectronics Corp. | Method of manufacturing mixed mode semiconductor device |
US6291307B1 (en) * | 1999-08-06 | 2001-09-18 | Chartered Semiconductor Manufacturing Ltd. | Method and structure to make planar analog capacitor on the top of a STI structure |
-
2000
- 2000-12-15 JP JP2000382285A patent/JP4671497B2/ja not_active Expired - Lifetime
-
2001
- 2001-05-17 US US09/858,455 patent/US6603163B2/en not_active Expired - Lifetime
- 2001-08-01 TW TW090118734A patent/TW538531B/zh not_active IP Right Cessation
-
2002
- 2002-10-30 US US10/283,318 patent/US20030067053A1/en not_active Abandoned
-
2003
- 2003-02-14 TW TW092103120A patent/TWI251928B/zh not_active IP Right Cessation
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000164812A (ja) * | 1998-11-27 | 2000-06-16 | Sharp Corp | 半導体装置及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2002184953A (ja) | 2002-06-28 |
TW538531B (en) | 2003-06-21 |
US6603163B2 (en) | 2003-08-05 |
TW200300601A (en) | 2003-06-01 |
TWI251928B (en) | 2006-03-21 |
US20030067053A1 (en) | 2003-04-10 |
US20020076894A1 (en) | 2002-06-20 |
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