JP4671497B2 - 半導体装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 255
- 238000004519 manufacturing process Methods 0.000 title claims description 135
- 239000003990 capacitor Substances 0.000 claims description 270
- 229910052751 metal Inorganic materials 0.000 claims description 209
- 239000002184 metal Substances 0.000 claims description 209
- 238000000034 method Methods 0.000 claims description 154
- 239000011229 interlayer Substances 0.000 claims description 119
- 239000010410 layer Substances 0.000 claims description 94
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 81
- 229910052721 tungsten Inorganic materials 0.000 claims description 81
- 239000010937 tungsten Substances 0.000 claims description 81
- 238000005530 etching Methods 0.000 claims description 55
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 18
- 229910052710 silicon Inorganic materials 0.000 claims description 18
- 239000010703 silicon Substances 0.000 claims description 18
- 239000004020 conductor Substances 0.000 claims description 7
- 238000005498 polishing Methods 0.000 claims description 7
- 239000000126 substance Substances 0.000 claims description 7
- 229910052782 aluminium Inorganic materials 0.000 claims description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 5
- 230000004888 barrier function Effects 0.000 description 49
- 239000000463 material Substances 0.000 description 25
- 229910000838 Al alloy Inorganic materials 0.000 description 16
- 238000000206 photolithography Methods 0.000 description 16
- 239000000758 substrate Substances 0.000 description 12
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- 230000004048 modification Effects 0.000 description 9
- 238000012986 modification Methods 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 238000004544 sputter deposition Methods 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 238000004380 ashing Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 239000007789 gas Substances 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置およびその製造方法に関し、より特定的には、キャパシタを備える半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来、アナログ／ディジタルコンバータ（Ａ／Ｄコンバータ）、ディジタル／アナログコンバータ（Ｄ／Ａコンバータ）などのアナログまたはアナログ・ディジタルＬＳＩ（large scale integration）においては、フィルタ回路や積分集積回路の構成要素としてキャパシタ（容量素子）が内蔵されている。図８９は、従来のアナログ・ディジタルＬＳＩなどの半導体装置におけるキャパシタが形成された容量部と配線が形成された配線部とを示す断面模式図であり、図９０は、図８９の線分ＸＣ−ＸＣにおける断面模式図である。図８９および９０を参照して、従来の半導体装置を説明する。
【０００３】
図８９および９０を参照して、半導体基板１０１上に絶縁膜１０２が形成されている。容量部１２０においては、絶縁膜１０２上に金属膜からなる一方電極１０３ａが形成されている。また、この一方電極１０３ａを取り囲むように、間隔を隔てて他方電極１０３ｂが形成されている。一方電極１０３ａおよび他方電極１０３ｂの上には層間絶縁膜１０８が形成されている。また、一方電極１０３ａと他方電極１０３ｂとの間には、キャパシタ誘電体膜としての層間絶縁膜部分１０８ａが配置されている。この一方電極１０３ａ、層間絶縁膜部分１０８ａおよび他方電極１０３ｂによりキャパシタが構成される。
【０００４】
層間絶縁膜１０８においては、一方電極１０３ａ上に位置する領域にコンタクトホール１１０ａが形成されている。コンタクトホール１１０ａの内部にはタングステンプラグ１１１ａが充填されている。タングステンプラグ１１１ａ上には上層配線１１２ａが形成されている。上層配線１１２ａは、タングステンプラグ１１１ａを介して一方電極１０３ａと電気的に接続されている。
【０００５】
配線部１２１においては、絶縁膜１０２上に一層目配線１０３ｃが形成されている。この一層目配線１０３ｃは、一方電極１０３ａおよび他方電極１０３ｂと同一レベルの層により構成されている。一層目配線１０３ｃ上には層間絶縁膜１０８が配置されている。一層目配線１０３ｃ上に位置する領域では、層間絶縁膜１０８にコンタクトホール１１０ｂが形成されている。コンタクトホール１１０ｂの内部にはタングステンプラグ１１１ｂが充填されている。タングステンプラグ１１１ｂ上には上層配線１１２ｂが形成されている。上層配線１１２ｂは、タングステンプラグ１１１ｂを介して一層目配線１０３ｃと電気的に接続されている。
【０００６】
【発明が解決しようとする課題】
しかし、上述した従来の半導体装置においては、以下のような問題があった。すなわち、半導体装置の微細化・高集積化の要求はますます強くなってきている一方、図８９および９０に示したようなキャパシタにおいては、一定の静電容量を確保する必要がある。図８９および９０に示したキャパシタの占有面積を小さくする一方で、必要な静電容量を確保する方法としては、たとえば、一方電極１０３ａおよび他方電極１０３ｂの高さ方向の厚みを大きくすることにより、電極として作用する一方電極１０３ａおよび他方電極１０３ｂの側壁の表面積を大きくする、あるいは一方電極１０３ａと他方電極１０３ｂとの間の距離を小さくするといった手法が考えられる。
【０００７】
しかし、一方電極１０３ａおよび他方電極１０３ｂの高さ方向の厚みを大きくすると、一方電極１０３ａおよび他方電極１０３ｂを形成するためのエッチング加工が難しくなり、現実的ではない。また、一方電極１０３ａと他方電極１０３ｂとの間の距離を小さくする場合、半導体装置の製造工程において用いる写真製版加工の最小加工寸法より一方電極１０３ａと他方電極１０３ｂとの間の距離を小さくすることは難しいため、キャパシタの占有面積を小さくすることには限界があった。
【０００８】
このように、従来の半導体装置では、一定の静電容量を確保した上で、キャパシタの占有面積を小さくすることは困難であった。
【０００９】
この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、一定の静電容量を確保すると同時に、小型化を図ることが可能なキャパシタを備える半導体装置およびその製造方法を提供することである。
【００１０】
【課題を解決するための手段】
この発明の１の局面における半導体装置は、上部表面を有し、金属膜を含むキャパシタ下部電極と、キャパシタ下部電極の上部表面上に配置され、キャパシタ下部電極の厚みより薄い厚みを有する誘電体膜と、誘電体膜上に配置され、キャパシタ下部電極の幅より狭い幅を有し、金属膜を含むキャパシタ上部電極と、キャパシタ下部電極と同一レベルの層により構成される下部配線部分と、下部配線部分上に配置される他の誘電体膜と、他の誘電体膜上に配置され、下部配線部分より狭い幅を有し、キャパシタ上部電極と同一レベルの層により構成される上部配線部分と、上部配線部分上に形成された層間絶縁膜とを備え、層間絶縁膜には、上部配線部分の表面を露出させるとともに、下部配線部分の上面に到達する接続孔が形成され、さらに、接続孔の内部に配置され、上部配線部分と下部配線部分とを電気的に接続する導電体膜を備える。
【００１１】
この場合、縦方向にキャパシタ下部電極、誘電体膜およびキャパシタ上部電極を積層して配置する事により、縦方向のキャパシタを形成することができる。そして、誘電体膜の膜厚は、半導体装置を形成する際に用いる写真製版加工工程における最小加工寸法よりはるかに小さい値となるように制御することが可能である。したがって、一定の静電容量を確保した状態で、誘電体膜の膜厚を従来より薄くすることでキャパシタ上部電極およびキャパシタ下部電極の表面積をより小さくできるので、従来よりキャパシタの小型化を図ることができる。
【００１２】
また、キャパシタ上部電極の幅はキャパシタ下部電極より小さくなるように設定されているので、キャパシタ上部電極を形成する際の写真製版加工における重ね合わせ余裕を大きくすることができる。この結果、キャパシタ上部電極とキャパシタ下部電極との位置がずれて、キャパシタ下部電極の側壁などとキャパシタ上部電極とが短絡する不良の発生を防止できる。
【００１３】
また、キャパシタ下部電極およびキャパシタ上部電極は金属膜を含むため、キャパシタ電極としてポリシリコンなどの半導体を用いた場合より、高精度で電圧依存性の少ないキャパシタ（容量素子）を実現できる。この結果、高精度フィルタ回路などに必要なキャパシタを容易に実現できる。また、キャパシタ下部電極、誘電体膜およびキャパシタ上部電極からなるキャパシタを形成する工程において、キャパシタと同時に上部配線部分と下部配線部分とからなる配線を形成できる。また、導電体膜により上部配線部分と下部配線部分とを電気的に接続することにより、上部配線部分と下部配線部分とを１つの配線として作用させることができる。
【００１４】
上記１の局面における半導体装置では、キャパシタ上部電極は側壁を有していてもよく、キャパシタ下部電極の上部表面上においてキャパシタ上部電極の側壁上に形成されたサイドウォール絶縁膜を備えていてもよい。
【００１５】
この場合、キャパシタ上部電極の側壁とキャパシタ下部電極の上部表面との間にサイドウォール絶縁膜が配置されているので、キャパシタ上部電極とキャパシタ下部電極との短絡を確実に防止できる。
【００１６】
また、後述する製造工程において示すように、キャパシタ上部電極とサイドウォール絶縁膜とを、キャパシタ下部電極を形成するためのエッチングにおけるマスクとして用いれば、キャパシタ上部電極下に位置し、キャパシタ上部電極より幅の広いキャパシタ下部電極を確実に形成できる。
【００１７】
上記１の局面における半導体装置では、サイドウォール絶縁膜はシリコン酸化窒化膜を含むことが好ましい。
【００１８】
ここで、シリコン酸化窒化膜はＡＲＣ（Ａｎｔｉ Ｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔ）としての機能を有する。したがって、サイドウォール絶縁膜を形成するためにシリコン酸化窒化膜をキャパシタ上部電極上から他の領域にまで延在するように形成し、この他の領域において配線などを形成する際、この配線を形成するためのエッチングに用いるフォトレジスト膜をシリコン酸化窒化膜上に形成すれば、別途ＡＲＣを形成する必要がない。この結果、製造工程を簡略化できる。
【００１９】
上記１の局面における半導体装置では、キャパシタ下部電極はアルミニウムを含んでいてもよく、キャパシタ上部電極はタングステンを含んでいてもよい（請求項４）。
【００２０】
この場合、キャパシタ下部電極とキャパシタ上部電極とを構成する材料を異なるものとすることにより、キャパシタ下部電極を形成するためのエッチング工程において、キャパシタ上部電極をマスクとして確実に利用できる。この結果、キャパシタ下部電極とキャパシタ上部電極との位置ずれの発生を防止できる。
【００４５】
上記１の局面における半導体装置では、キャパシタ上部電極と誘電体膜とキャパシタ下部電極とからなるキャパシタが、特定用途向け集積回路において用いられることが好ましい。
【００４６】
この場合、特定用途向け集積回路（ＡＳＩＣ：Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）においては、特に高精度で電圧依存性がなく、微細化が容易なキャパシタを実装することが求められている。したがって、本発明をＡＳＩＣに適用すれば、特にＡＳＩＣの高性能化および微細化に顕著な効果を得ることができる。
【００５７】
この発明のまたもう一つの局面における半導体装置の製造方法は、キャパシタ下部電極となるべき下部金属膜を形成する工程と、下部金属膜上に誘電体膜を形成する工程と、誘電体膜上に配置され、金属膜を含むキャパシタ上部電極を形成する工程と、キャパシタ上部電極をマスクとして用いて、エッチングにより下部金属膜を部分的に除去することにより、キャパシタ下部電極を形成するキャパシタ下部電極形成工程とを備える。
【００５８】
このようにすれば、縦方向にキャパシタ下部電極、誘電体膜およびキャパシタ上部電極を積層した縦方向のキャパシタを容易に形成することができる。
【００５９】
また、キャパシタ上部電極をマスクとしてキャパシタ下部電極を形成するので、キャパシタ上部電極とキャパシタ下部電極との位置がずれることを確実に防止できる。
【００６０】
上記またもう一つの局面における半導体装置の製造方法では、誘電体膜を形成する工程において、誘電体膜は下部金属膜を用いて配線を形成する領域上にまで延在するように形成されていてもよい。さらに、上記またもう一つの局面における半導体装置の製造方法は、キャパシタ下部電極形成工程に先立ち、下部金属膜を用いて配線を形成する領域上において、誘電体膜上にレジスト膜を形成する工程と、レジスト膜をマスクとして下部金属膜を部分的に除去することにより配線を形成する工程とを備えていてもよい。
【００６１】
この場合、誘電体膜としてＡＲＣ（Ａｎｔｉ Ｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔ）として作用する材料を用いれば、誘電体膜上に形成されるレジスト膜のためのＡＲＣを別途形成する工程を省略できる。この結果、半導体装置の製造工程を簡略化できる。
【００６２】
上記またもう一つの局面における半導体装置の製造方法では、誘電体膜はシリコン酸化窒化膜を含むことが好ましい。
【００６３】
この場合、シリコン酸化窒化膜はＡＲＣとしての機能を有する。したがって、シリコン酸化窒化膜をキャパシタ誘電体膜として用いれば、上述のようにキャパシタ誘電体膜をＡＲＣとして容易に作用させることができる。
【００６４】
上記またもう一つの局面における半導体装置の製造方法では、キャパシタ下部電極形成工程に先立ち、キャパシタ上部電極の側壁面上にサイドウォール膜を形成する工程を備えていてもよい。さらに、上記またもう一つの局面における半導体装置の製造方法は、キャパシタ下部電極形成工程において、キャパシタ上部電極とサイドウォール膜とをマスクとして用いてもよい。
【００６５】
この場合、キャパシタ上部電極とサイドウォール絶縁膜とを、キャパシタ下部電極を形成するためのエッチングにおけるマスクとして用いることにより、キャパシタ上部電極下に位置し、かつ、キャパシタ上部電極より幅の広いキャパシタ下部電極を確実に形成できる。
【００６６】
上記またもう一つの局面における半導体装置の製造方法では、キャパシタ下部電極形成工程に先立って、誘電体膜上に配置され、側壁面を有し、配線層となるべき上部配線部分を形成する工程を備えていてもよい。さらに、上記またもう一つの局面における半導体装置の製造方法は、上部配線部分の側壁面上に配線サイドウォール膜を形成する工程と、配線サイドウォール膜と上部配線部分とをマスクとして用いて、エッチングにより下部金属膜を部分的に除去することにより下部配線部分を形成する工程と、上部配線部分上に層間絶縁膜を形成する工程と、層間絶縁膜に、上部配線部分の表面を露出させるとともに、下部配線部分の上面に到達する接続孔を形成する工程と、接続孔の内部において、上部配線部分および下部配線部分と電気的に接続された導電体膜を形成する工程とを備えていてもよい。
【００６７】
この場合、キャパシタ下部電極、誘電体膜およびキャパシタ上部電極からなるキャパシタを形成する工程において、キャパシタと同時に上部配線部分と下部配線部分とからなる配線を形成できる。
【００７１】
この発明のまた他の局面における半導体装置の製造方法は、金属膜を形成する工程と、金属膜上にレジスト膜を形成する工程と、レジスト膜をマスクとして用いて、金属膜を部分的に除去することにより、第一の延在部と、この第一の延在部と間隔を隔てて配置される第２の延在部とを含むキャパシタ一方電極と、第一の延在部と第２の延在部との間に位置し、第１および第２の延在部とそれぞれ誘電体膜を介して対向する第３の延在部と、第２の延在部から見て第３の延在部とは反対側に位置し、第２の延在部とは他の誘電体膜を介して対向する第４の延在部とを含むキャパシタ他方電極とを形成する工程を備える。
【００７２】
このようにすれば、キャパシタ一方電極およびキャパシタ他方電極の第１〜第４の延在部において互いに対向する側壁面をキャパシタの電極面として利用するキャパシタを容易に形成できる。
【００７３】
この発明のもう一つ別の局面における半導体装置の製造方法は、層間絶縁膜を準備する工程と、層間絶縁膜に複数の孔を形成する工程と、複数の孔の内部から層間絶縁膜の上部表面上にまで延在するように、金属膜を形成する工程と、化学機械研磨法を用いて、層間絶縁膜の上部表面上に位置する金属膜を除去することにより、複数の孔の内部に配置され金属膜を含む複数のキャパシタ下部電極を形成するとともに、複数の孔が位置する領域において、層間絶縁膜の上部表面に凹部を形成する工程と、凹部に誘電体膜を充填する工程と、誘電体膜膜上に、金属膜を含むキャパシタ上部電極を形成する工程とを備える。
【００７４】
このようにすれば、縦方向にキャパシタ下部電極、誘電体膜およびキャパシタ上部電極を積層した縦方向のキャパシタを容易に形成することができる。
【００７５】
また、層間絶縁膜に複数の孔を形成する工程において、形成される複数の孔の数や断面積を変更することにより、キャパシタ下部電極において誘電体膜と対向する部分の面積を容易に変更できる。この結果、キャパシタの静電容量を容易に変更できる。
【００７９】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
【００８０】
（実施の形態１）
図１は、本発明による半導体装置の実施の形態１を示す断面模式図である。図１を参照して、本発明による半導体装置の実施の形態１を説明する。
【００８１】
図１を参照して、半導体装置は特定用途向け集積回路（ＡＳＩＣ）であって、容量が形成された容量部２０と配線が形成された配線部２１とを備える。半導体基板１の上部表面上には絶縁膜２が形成されている。そして、容量部２０においては、絶縁膜２上に金属膜からなる下部電極３ａが配置されている。下部電極３ａの上部表面上にはキャパシタ誘電体膜４ａが配置されている。キャパシタ誘電体膜４ａ上には金属膜からなる上部電極６ａが配置されている。ここで、下部電極３ａの幅Ｗ１よりも、上部電極６ａの幅Ｗ２の方が小さくなっている。
【００８２】
また、配線部２１においては、絶縁膜２上に１層目配線３ｂが形成されている。１層目配線３ｂの上部表面上には誘電体膜４ｂが配置されている。
【００８３】
誘電体膜４ｂおよび上部電極６ａ上には層間絶縁膜８が形成されている。層間絶縁膜８においては、１層目配線３ｂおよび上部電極６ａ上に位置する領域において、それぞれコンタクトホール１０ａ、１０ｂが形成されている。コンタクトホール１０ａ、１０ｂの内部にはバリアメタル膜（図示せず）が形成されている。そして、このコンタクトホール１０ａ、１０ｂを充填するように、バリアメタル膜上にタングステンプラグ１１ａ、１１ｂが形成されている。タングステンプラグ１１ａ、１１ｂ上には、上層配線１２ａ、１２ｂがそれぞれ形成されている。
【００８４】
この場合、縦方向にキャパシタ下部電極としての下部電極３ａ、キャパシタ誘電体膜４ａおよびキャパシタ上部電極としての上部電極６ａを積層して配置する事により、縦方向のキャパシタを形成することができる。そして、キャパシタ誘電体膜４ａの膜みは、半導体装置を形成する際に用いる写真製版加工工程における最小加工寸法よりはるかに小さく設定できる。したがって、一定の静電容量を確保した状態で、キャパシタ誘電体膜４ａの膜厚を従来より薄くすることで上部電極６ａおよび下部電極３ａの表面積をより小さくできるので、従来よりキャパシタの小型化を図ることができる。
【００８５】
また、上部電極６ａの幅Ｗ２は下部電極３ａの幅Ｗ１より小さくなるように設定されているので、上部電極６ａを形成する際の写真製版加工工程における重ね合わせ余裕を大きくすることができる。この結果、上部電極６ａと下部電極３ａとの位置がずれて、下部電極３ａの側壁などと上部電極６ａとが短絡する不良の発生を防止できる。
【００８６】
また、下部電極３ａおよび上部電極６ａは金属膜からなるため、キャパシタ電極としてポリシリコンなどの半導体を用いた場合より、高精度で電圧依存性の少ないキャパシタを実現できる。この結果、高精度フィルタ回路などに必要なキャパシタを容易に実現できる。また、このような高精度で電圧依存性の少ないキャパシタは、ＡＳＩＣにおいて特に必要とされており、本発明をＡＳＩＣに適用することでＡＳＩＣの高性能化および微細化を容易に図ることができる。
【００８７】
図２〜７は、図１に示した半導体装置の製造方法を説明するための断面模式図である。図２〜７を参照して、本発明による半導体装置の製造方法を説明する。
【００８８】
まず、図２に示すように、半導体基板１の上部表面上に絶縁膜２を形成する。絶縁膜２上に下層金属膜３を形成する。この下層金属膜３としては、スパッタリング法を用いてアルミニウム合金膜を堆積する。このアルミニウム合金膜からなる下層金属膜の厚みは０．４μｍ程度とする。下層金属膜３上にキャパシタ誘電体膜となる誘電体膜４を形成する。誘電体膜４としては、プラズマＣＶＤ（Chemical Vapor Deposition）法を用いて形成したシリコン酸化膜を用いることができる。誘電体膜４の厚みは３０ｎｍ程度とする。誘電体膜４上にレジスト膜５ａ、５ｂを形成する。なお、ここでは下層金属膜３としてアルミニウム合金膜を用いたが、アルミニウム合金以外にたとえばタングステン膜などを用いてもよい。また、下層金属膜３の厚みを０．４μｍとしたが、この下層金属膜３の厚みは適宜変更することが可能である。また、誘電体膜４としてはシリコン酸化膜を用いているが、シリコン酸化膜以外の材料、たとえばシリコン窒化膜を用いてもよい。また、誘電体膜４の厚みを３０ｎｍとしたが、この誘電体膜４の厚みは適宜変更することが可能である。
【００８９】
次に、レジスト膜５ａ、５ｂをマスクとして用いて、異方性エッチングにより誘電体膜４および下層金属膜３を部分的に除去する。その後、プラズマアッシングなどを用いてレジスト膜５ａ、５ｂを除去する。このようにして、図３に示すようにキャパシタの下部電極３ａおよびキャパシタ誘電体膜４ａ、そして１層目配線３ｂを形成する。なお、１層目配線３ｂの上部表面上には誘電体膜４ｂが残存している。
【００９０】
次に、図４に示すように、キャパシタ誘電体膜４ａおよび誘電体膜４ｂ上に上部電極となるべき金属膜６を形成する。金属膜６としては、スパッタリング法を用いて堆積されたアルミニウム合金膜を用いることができる。金属膜６の厚みとしては０．４μｍ程度とした。金属膜６上に写真製版加工技術を用いてレジスト膜７を形成する。なお、このレジスト膜７は上部電極６ａ（図１参照）を形成するために用いられるものであるため、レジスト膜７の幅Ｗ２は上部電極６ａの幅に対応する。そのため、レジスト膜７の幅Ｗ２は下部電極３ａの幅Ｗ１よりも小さくなるように設定されている。なお、金属膜６としてはアルミニウム合金膜以外の金属膜、たとえばタングステン膜などを用いることができる。また、金属膜６の厚みは適宜変更することが可能である。
【００９１】
このようにレジスト膜７の幅Ｗ２を下部電極３ａの幅Ｗ１よりも小さくすることにより、レジスト膜７を形成する際の写真製版加工工程における重ね合せ余裕を大きくすることができる。この結果、次工程における金属膜６のエッチング工程における残渣などによって、上部電極６ａと下部電極３ａとが短絡するといった不良の発生をより確実に防止できる。
【００９２】
次に、レジスト膜７をマスクとして用いて、異方性エッチングにより金属膜６を部分的に除去する。その後プラズマアッシングなどによってレジスト膜７を除去する。この結果、キャパシタの上部電極６ａ（図５参照）を形成することができる。その後、上部電極６ａと誘電体膜４ｂとの上に層間絶縁膜８を形成する。この層間絶縁膜８の上部表面は、化学機械研磨法（ＣＭＰ法：ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を用いて平坦化されている。このようにして、図５に示すような構造を得る。
【００９３】
次に、層間絶縁膜８の上部表面上にレジスト膜９（図６参照）を形成する。このレジスト膜９をマスクとして用いて、異方性エッチングにより層間絶縁膜８および誘電体膜４ｂの一部を除去することにより、コンタクトホール１０ａ、１０ｂを形成する。このようにして、図６に示すような構造を得る。なお、コンタクトホール１０ａの底部においては上部電極６ａの上部表面が露出している。また、コンタクトホール１０ｂの底部においては１層目配線３ｂの上部表面が露出している。
【００９４】
次に、レジスト膜９を除去する。そして、コンタクトホール１０ａ、１０ｂの内部から層間絶縁膜８の上部表面上にまで延在するようにバリアメタル膜（図示せず）およびタングステン膜（図示せず）を形成する。層間絶縁膜８の上部表面上に位置するタングステン膜およびバリアメタル膜をドライエッチング法や化学機械研磨法などを用いて除去することにより、図７に示すように、コンタクトホール１０ａ、１０ｂの内部を充填するタングステンプラグ１１ａ、１１ｂおよびバリアメタル膜（図示せず）を形成する。
【００９５】
次に、層間絶縁膜８の上部表面上に３層目の金属膜（図示せず）を形成する。この金属膜としては、スパッタリング法により形成されたアルミニウム合金膜を用いることができる。３層目の金属膜の厚みは０．４μｍ程度である。この金属膜上にレジスト膜（図示せず）を形成する。レジスト膜をマスクとして用いて、異方性エッチングにより金属膜を部分的に除去する。その後レジスト膜を除去する。この結果、タングステンプラグ１１ａ、１１ｂの上にそれぞれ位置する上層配線１２ａ、１２ｂが形成される。このようにして、図１に示すような半導体装置を得る。なお、ここで上層配線１２ａ、１２ｂとなる３層目の金属膜としては、アルミニウム合金膜以外の金属膜、たとえばタングステン膜などを用いることができる。また、この３層目の金属膜の厚みは適宜変更することができる。
【００９６】
（実施の形態２）
図８は、本発明による半導体装置の実施の形態２を示す断面模式図である。図８を参照して、本発明による半導体装置の実施の形態２を説明する。
【００９７】
図８を参照して、半導体装置は基本的には図１に示した半導体装置と同様の構造を備える。ただし、図８に示した半導体装置では、キャパシタ誘電体膜４ａを含む誘電体膜４が下部電極３ａの上部表面上から側壁面上にまで延在するように形成されている。
【００９８】
また、図８に示した半導体装置では、キャパシタの下部電極３ａの幅Ｗ１と上部電極６ａの幅Ｗ２とがほぼ等しくなっている。
【００９９】
この場合、本発明の実施の形態１と同様に、キャパシタ下部電極としての下部電極４ａ、キャパシタ誘電体膜４ａおよびキャパシタ上部電極としての上部電極６ａを積層することにより縦方向のキャパシタを形成することができる。したがって、キャパシタ誘電体膜４ａの膜厚を従来より薄くすることで上部電極６ａおよび下部電極３ａの表面積をより小さくしても一定の静電容量を確保できるので、従来よりキャパシタの小型化を図ることができる。
【０１００】
また、下部電極３ａの上部表面上から側壁面上にまでキャパシタ誘電体膜４ａを含む誘電体膜４が延在するので、上部電極６ａの位置がずれて下部電極３ａの側壁面上にまで上部電極６ａが延在するような場合にも、上部電極６ａと下部電極３ａとの間に誘電体膜４が存在することになる。したがって、下部電極３ａと上部電極６ａとの短絡を確実に防止できる。
【０１０１】
また、下部電極３ａおよび上部電極６ａは金属膜からなるため、本発明の実施の形態１による半導体装置と同様に、キャパシタ電極としてポリシリコンなどの半導体を用いた場合より高精度で電圧依存性の少ないキャパシタを実現できる。
【０１０２】
図９〜１３は、図８に示した半導体装置の製造方法を説明するための断面模式図である。図９〜１３を参照して、図８に示した半導体装置の製造方法を説明する。
【０１０３】
まず、本発明の実施の形態１における半導体装置の製造方法と同様に、半導体基板１の上部表面上に絶縁膜２を形成する。絶縁膜２上に下層金属膜３を形成する。この下層金属膜３としては、スパッタリング法を用いて形成されたアルミニウム合金膜を用いることができる。下層金属膜３の厚みは０．４μｍ程度である。なお、下層金属膜３の材料として、アルミニウム合金以外の材料、たとえばタングステンなどを用いることができる。また、下層金属膜３の厚みを０．４μｍとしたが、この下層金属膜３の厚みは適宜変更することが可能である。そして、下層金属膜３の上部表面上に写真製版加工技術を用いてレジスト膜５ａ、５ｂを形成する。このようにして、図９に示したような構造を得る。
【０１０４】
次に、レジスト膜５ａ、５ｂをマスクとして用いて、異方性エッチングにより下層金属膜３を部分的に除去する。その後、プラズマアッシングなどを用いてレジスト膜５ａ、５ｂを除去する。この結果、下部電極３ａ（図１０参照）および１層目配線３ｂ（図１０参照）が形成される。そして、下部電極３ａおよび１層目配線３ｂ上に誘電体膜４を形成する。このようにして、図１０に示したような構造を得る。
【０１０５】
なお、誘電体膜４としては、プラズマＣＶＤ法を用いて形成されたシリコン酸化膜を用いることができる。また、誘電体膜４の厚みは３０ｎｍ程度とした。この誘電体膜４の厚みは適宜変更することができる。また、誘電体膜４の材料としては、シリコン酸化膜以外の材料、たとえばシリコン窒化膜などの他の誘電体膜を用いることができる。
【０１０６】
次に、誘電体膜４上に上部電極６ａ（図８参照）となるべき金属膜６（図１１参照）を形成する。金属膜６としてはスパッタリング法により形成されるアルミニウム合金膜を用いることができる。また、金属膜６の厚みは０．４μｍ程度とした。なお、金属膜６の材料としては、アルミニウム合金膜以外の金属膜、たとえばタングステン膜などを用いることができる。この金属膜６上に写真製版加工技術を用いてレジスト膜７（図１１参照）を形成する。このようにして、図１１に示すような構造を得る。なお、下部電極３ａの幅Ｗ１と、レジスト膜７の幅Ｗ２とはほぼ等しくなっている。
【０１０７】
次に、レジスト膜７をマスクとして用いて、異方性エッチングにより金属膜６を部分的に除去することにより、上部電極６ａ（図１２参照）を形成する。その後、プラズマアッシングなどを用いてレジスト膜７を除去する。そして、図１２に示すように、上部電極６ａと誘電体膜４との上に層間絶縁膜８を形成する。この層間絶縁膜８の上部表面は化学機械研磨法などを用いて平坦化されている。
【０１０８】
このようにすれば、下部電極３ａの上部表面上から側壁面上にまで誘電体膜４が延在するので、レジスト膜７の位置がずれて下部電極３ａの側壁面上にまで上部電極６ａが延在するような場合にも、上部電極６ａと下部電極３ａの側壁との間に誘電体膜４が存在することになる。したがって、下部電極３ａと上部電極６ａとの短絡を確実に防止できる。
【０１０９】
次に、本発明の実施の形態１における図６および７に示した工程と同様の工程を用いて、層間絶縁膜８にコンタクトホール１０ａ、１０ｂ（図１３参照）を形成するとともに、このコンタクトホール１０ａ、１０ｂの内部にバリアメタル膜（図示せず）を形成する。さらに、このコンタクトホール１０ａ、１０ｂの内部を充填するタングステンプラグ１１ａ、１１ｂを形成する。このようにして、図１３に示すような構造を得る。
【０１１０】
この後、本発明の実施の形態１と同様にタングステンプラグ１１ａ、１１ｂ上に上層配線１２ａ、１２ｂを形成する。このようにして、図８に示すような半導体装置を得ることができる。
【０１１１】
図１４は、図８に示した本発明による半導体装置の実施の形態２の第１の変形例を示す断面模式図である。図１４を参照して、本発明による半導体装置の実施の形態２の第１の変形例を説明する。
【０１１２】
図１４を参照して、半導体装置は基本的に図８に示した半導体装置と同様の構造を備えるが、上部電極６ａの幅Ｗ２が下部電極３ａの幅Ｗ１より小さくなっている。
【０１１３】
この場合、本発明による半導体装置の実施の形態１と同様に、上部電極６ａを形成する際の写真製版加工における上部電極６ａと下部電極３ａとの重ね合わせ余裕を大きくすることができる。この結果、下部電極３ａの側壁などと上部電極６ａとが短絡する不良の発生を防止できる。
【０１１４】
図１５は、図１４に示した半導体装置の製造方法を説明するための断面模式図である。図１５を参照して、図１４に示した半導体装置の製造方法を説明する。
【０１１５】
まず、図９および１０に示した工程を実施した後、図１５に示すように、金属膜６およびレジスト膜７を形成する。なお、図１５に示した工程は、図１１に示した工程に対応している。図１５に示すように、レジスト膜７の幅Ｗ２を、下部電極３ａの幅Ｗ１よりも小さくしておく。この結果、レジスト膜７を形成する際の写真製版加工における、レジスト膜７と下部電極３ａとの重ね合わせ余裕を大きくすることができる。
【０１１６】
その後、図１２および１３に示した工程を実施することにより、図１４に示した半導体装置を得ることができる。
【０１１７】
図１６は、図８に示した本発明による半導体装置の実施の形態２の第２の変形例を示す断面模式図である。図１６を参照して、本発明による半導体装置の実施の形態２の第２の変形例を説明する。
【０１１８】
図１６を参照して、半導体装置は基本的に図８に示した半導体装置と同様の構造を備えるが、上部電極６ａの幅Ｗ２が下部電極３ａの幅Ｗ１よりも大きくなっている。
【０１１９】
この場合、下部電極３ａの側壁面上にも、誘電体膜４を介して上部電極６ａが位置することになる。この結果、下部電極３ａの側壁面もキャパシタの電極として利用できるので、キャパシタの静電容量を増大させることができる。
【０１２０】
図１７は、図１６に示した半導体装置の製造方法を説明するための断面模式図である。図１７を参照して、図１６に示した半導体装置の製造方法を説明する。
【０１２１】
まず、図９および１０に示した工程を実施した後、誘電体膜４上に金属膜６とレジスト膜７を形成する。このとき、レジスト膜７の幅Ｗ２は、下部電極３ａの幅Ｗ１よりも大きくなるように設定されている。なお、この図１７に示した工程は図１１に示した工程に対応している。このようにすれば、レジスト膜７をマスクとして金属膜６を異方性エッチングにより部分的に除去することにより、下部電極３ａの上部表面から側壁面上にまで、誘電体膜４を介して上部電極６ａが延在することになる。
【０１２２】
その後、図１２および１３に示した工程を実施することにより、図１６に示した半導体装置を得ることができる。
【０１２３】
（実施の形態３）
図１８は、本発明による半導体装置の実施の形態３を示す断面模式図である。図１８を参照して、本発明による半導体装置の実施の形態３を説明する。
【０１２４】
図１８を参照して、半導体装置は基本的には図１に示した半導体装置と同様の構造を備える。ただし、図１８に示した半導体装置では、キャパシタを構成する上部電極６ａ、下部電極３ａおよびキャパシタ誘電体膜４ａのそれぞれの側壁の位置がほぼ一致している。上部電極６ａはタングステン膜からなっていてもよく、また、下部電極３ａはアルミニウム合金膜など、アルミニウムを含む金属膜であってもよい。
【０１２５】
この場合、本発明による半導体装置の実施の形態１と同様に、縦方向のキャパシタを形成することによりキャパシタの小型化を図ることができるとともに、金属膜からなる上部電極６ａおよび下部電極３ａを用いることで、電圧依存性の少ない高精度なキャパシタを実現できる。また、後述する製造工程において示すように、下部電極３ａと上部電極６ａとを構成する材料を異なるものとすることにより、下部電極３ａを形成するためのエッチング工程において、上部電極６ａをマスクとして確実に利用できる。
【０１２６】
図１９〜２６は、図１８に示した半導体装置の製造方法を説明するための断面模式図である。図１９〜２６を参照して、図１８に示した半導体装置の製造方法を説明する。
【０１２７】
まず、図１９に示すように、半導体基板１の上部表面上に絶縁膜（図示せず）を形成する。絶縁膜上に下部電極となる下層金属膜３を形成する。下層金属膜３上にキャパシタ誘電体膜となる誘電体膜４を形成する。誘電体膜４上に上部電極となる金属膜６を形成する。
【０１２８】
次に、図２０に示すように、金属膜６上に写真製版加工技術を用いてレジスト膜５ａを形成する。
【０１２９】
次に、このレジスト膜５ａをマスクとして用いて、異方性エッチングにより金属膜６を部分的に除去する。その後、プラズマアッシングなどを用いてレジスト膜５ａを除去する。その結果、図２１に示すように、上部電極６ａが形成される。
【０１３０】
次に、図２２に示すように、写真製版加工技術を用いて１層目配線３ｂを形成するためのレジスト膜５ｂを誘電体膜４上に形成する。ここで、誘電体膜４としてシリコン酸化窒化膜（ＳｉＯＮ膜）を用いる。このようにすれば、レジスト膜５ｂを形成する際のＡＲＣ（Anti Reflection Coat）としてこの誘電体膜４を利用することができる。この結果、レジスト膜５ｂを形成する際に新たに誘電体膜４上にＡＲＣを形成する必要がない。すなわち、工程を簡略化することができる。
【０１３１】
次に、上部電極６ａおよびレジスト膜５ｂをマスクとして、異方性エッチングを用いて誘電体膜４および下層金属膜３を部分的に除去することにより、キャパシタ誘電体膜４ａ（図２３参照）、下部電極３ａ（図２３参照）および１層目配線３ｂ（図２３参照）を形成する。
【０１３２】
このように、上部電極６ａをマスクとして下部電極３ａを形成するので、上部電極６ａと下部電極３ａとの位置がずれることを確実に防止できる。
【０１３３】
その後、レジスト膜５ｂおよび１層目配線３ｂ上に位置する誘電体膜を除去する。そして、１層目配線３ｂおよび上部電極６ａ上に層間絶縁膜８（図２３参照）を形成する。層間絶縁膜８の上部表面は化学機械研磨法（ＣＭＰ法）を用いて平坦化されている。
【０１３４】
次に、図２４に示すように、層間絶縁膜８の上部表面上に写真製版加工技術を用いてレジスト膜９を形成する。
【０１３５】
次に、レジスト膜９をマスクとして、異方性エッチングを用いて層間絶縁膜８を部分的に除去することにより、コンタクトホール１０ａ、１０ｂ（図２５参照）を形成する。その後、プラズマアッシングなどによりレジスト膜９を除去する。このようにして、図２５に示すような構造を得る。
【０１３６】
次に、コンタクトホール１０ａ、１０ｂの内部から層間絶縁膜８の上部表面上にまで延在するようにバリアメタル膜（図示せず）を形成する。バリアメタル膜上にタングステン膜（図示せず）を形成する。その後、層間絶縁膜８の上部表面上に位置するバリアメタル膜およびタングステン膜をＣＭＰ法などを用いて除去する。その結果、図２６に示すように、コンタクトホール１０ａ、１０ｂの内部に位置するバリアメタル膜と、バリアメタル膜上に形成され、コンタクトホール１０ａ、１０ｂの内部を充填するタングステンプラグ１１ａ、１１ｂを得ることができる。
【０１３７】
その後、本発明の実施の形態１および２と同様に、タングステンプラグ１１ａ、１１ｂ上に上層配線１２ａ、１２ｂを形成することにより、図１８に示した半導体装置を得ることができる。
【０１３８】
（実施の形態４）
図２７は、本発明による半導体装置の実施の形態４を示す断面模式図である。図２７を参照して、本発明による半導体装置の実施の形態４を説明する。
【０１３９】
図２７を参照して、半導体装置は基本的には図１に示した半導体装置と同様の構造を備える。ただし、図２７に示した半導体装置では、キャパシタの上部電極６ａの側壁上に誘電体膜からなるサイドウォール膜３８ａ、３８ｂが形成されている。そして、上部電極６ａの幅とサイドウォール膜３８ａ、３８ｂの幅との合計の長さと、下部電極３ａの幅Ｗ１とがほぼ等しくなっている。つまり、上部電極６ａの幅Ｗ２は、下部電極３ａの幅Ｗ１より小さくなっている。この結果、本発明による半導体装置の実施の形態１と同様の効果を得ることができる。
【０１４０】
また、上部電極６ａの側壁と下部電極３ａの上部表面との間にサイドウォール絶縁膜としてのサイドウォール膜３８ａ、３８ｂが配置されているので、上部電極６ａと下部電極３ａとの短絡を確実に防止できる。
【０１４１】
また、後述する製造工程において示すように、上部電極６ａとサイドウォール膜３８ａ、３８ｂとを、下部電極３ａを形成するための異方性エッチングにおけるマスクとして用いれば、上部電極６ａ下に位置し、上部電極６ａより幅の広い下部電極３ａを確実に形成できる。
【０１４２】
なお、上部電極６ａと下部電極３ａとを異なる材料により形成してもよい。たとえば、上部電極６ａの材料としてタングステン膜を、下部電極３ａの材料としてアルミニウム合金膜を用いてもよい。この場合、下部電極３ａを形成するためのエッチング工程において、上部電極６ａをマスクとして確実に利用できる。
【０１４３】
図２８〜３４は、図２７に示した半導体装置の製造方法を説明するための断面模式図である。図２８〜３４を参照して、図２７に示した半導体装置の製造方法を説明する。
【０１４４】
まず、図１９〜２１に示した製造工程を実施した後、図２８に示すように、上部電極６ａと誘電体膜４との上にサイドウォール膜３８ａ、３８ｂ（図２７参照）となるべき絶縁膜３８を形成する。
【０１４５】
次に、絶縁膜３８を異方性エッチングにより部分的に除去することにより、上部電極６ａの側壁上にサイドウォール膜３８ａ、３８ｂ（図２９参照）を形成する。そして、１層目配線３ｂ（図２７参照）が形成されるべき領域上において、誘電体膜４上にレジスト膜５ｂを形成する。このようにして、図２９に示すような構造を得る。
【０１４６】
このように、上部電極６ａとサイドウォール膜３８ａ、３８ｂとを、下部電極３ａを形成するためのエッチングにおけるマスクとして用いることにより、上部電極６ａ下に位置し、かつ、上部電極６ａより幅の広い下部電極３ａを確実に形成できる。
【０１４７】
次に、上部電極６ａ、サイドウォール膜３８ａ、３８ｂおよびレジスト膜５ｂをマスクとして用いて、誘電体膜４および下層金属膜３を異方性エッチングにより部分的に除去する。その後、レジスト膜５ｂを除去する。この結果、図３０に示すように、下部電極３ａ、キャパシタ誘電体膜４ａおよび１層目配線３ｂが形成される。なお、１層目配線３ｂ上には誘電体膜４ｂが残存している。このように、上部電極６ａとサイドウォール膜３８ａ、３８ｂとを、下部電極３ａを形成するためのマスクとして用いるので、上部電極６ａの幅Ｗ２よりも下部電極３ａの幅Ｗ１の方が大きくなっている。
【０１４８】
なお、ここで上部電極６ａを構成する金属膜の材料と、下部電極３ａを構成する金属膜の材料とは異なる材料を用いる。また、下層金属膜３をエッチングする際のエッチング条件としては、下層金属膜３を構成する材料のエッチング速度は十分大きな値となる一方、上部電極６ａを構成する材料はほとんど当該エッチングにより除去されないようなエッチング条件を用いることが好ましい。
【０１４９】
次に、図３１に示すように、上部電極６ａ、サイドウォール膜３８ａ、３８ｂおよび誘電体膜４ｂ上に層間絶縁膜８を形成する。層間絶縁膜８の上部表面はＣＭＰ法などを用いて平坦化されている。
【０１５０】
次に、図３２に示すように、層間絶縁膜８の上部表面上にレジスト膜９を形成する。
【０１５１】
次に、レジスト膜９をマスクとして用いて、異方性エッチングにより層間絶縁膜８および誘電体膜４ｂを部分的に除去することにより、コンタクトホール１０ａ、１０ｂ（図３３参照）を形成する。その後、レジスト膜９を除去する。その結果、図３３に示すような構造を得る。
【０１５２】
次に、図２６において示した工程と同様に、コンタクトホール１０ａ、１０ｂの内部に位置するバリアメタル膜（図示せず）およびコンタクトホール１０ａ、１０ｂの内部を充填するタングステンプラグ１１ａ、１１ｂを形成する。この結果、図３４に示したような構造を得る。
【０１５３】
その後、本発明の実施の形態３と同様にタングステンプラグ１１ａ、１１ｂ上に上層配線１２ａ、１２ｂ（図２７）を形成することにより、図２７に示す半導体装置を得ることができる。
【０１５４】
（実施の形態５）
図３５は、本発明による半導体装置の実施の形態５を示す断面模式図である。図３５を参照して、本発明による半導体装置の実施の形態５を説明する。
【０１５５】
図３５を参照して、半導体装置は基本的には図２７に示した半導体装置と同様の構造を備える。ただし、図３５においては、上部電極６ａとキャパシタ誘電体膜４ａとの側壁上にサイドウォール膜３８ａ、３８ｂが形成されている。また、１層目配線３ｂ上にはサイドウォール膜３８ａ、３８ｂと同一レベルの層からなる絶縁膜３８ｃが残存している。サイドウォール膜３８ａ、３８ｂおよび絶縁膜３８ｃはシリコン酸化窒化膜からなる。ここで、同一レベルの層からなるとは、サイドウォール膜３８ａ、３８ｂおよび絶縁膜３８ｃが、１つの層である絶縁膜３８（図３７参照）を加工することにより得られることを意味する。
【０１５６】
図３５に示した半導体装置によっても、本発明による半導体装置の実施の形態４と同様の効果を得ることができる。
【０１５７】
また、サイドウォール膜３８ａ、３８ｂおよび絶縁膜３８ｃを構成するシリコン酸化窒化膜はＡＲＣ（Ａｎｔｉ Ｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔ）としての機能を有する。したがって、後述する製造工程で示すように、１層目配線３ｂを形成するために用いるレジスト膜のためのＡＲＣとして、サイドウォール膜３８ａ、３８ｂおよび絶縁膜３８ｃを構成するシリコン酸化窒化膜を利用できる。
【０１５８】
図３６〜４３は、図３５に示した半導体装置の製造方法を説明するための断面模式図である。図３６〜４３を参照して、図３５に示した半導体装置の製造方法を説明する。
【０１５９】
まず、図１９および２０に示した本発明の実施の形態３における半導体装置の製造方法の工程と同様の工程を実施する。そして、レジスト膜５ａ（図２０参照）をマスクとして用いて、金属膜６と誘電体膜４（図２０参照）を部分的に除去することにより、上部電極６ａとキャパシタ誘電体膜４ａ（図３６参照）を形成する。その後、レジスト膜５ａを除去する。このようにして、図３６に示すような構造を得る。
【０１６０】
次に、図３７に示すように、上部電極６ａと下層金属膜３の上部表面上とに絶縁膜３８を形成する。絶縁膜３８としては、シリコン酸化窒化膜を用いる。
【０１６１】
次に、図３８に示すように、１層目配線３ｂ（図３５参照）が形成されるべき領域上において、絶縁膜３８上にレジスト膜５ｂを形成する。
【０１６２】
ここで、すでに述べたようにシリコン酸化窒化膜はＡＲＣとしての機能を有する。したがって、サイドウォール膜３８ａ、３８ｂを形成するためにシリコン酸化窒化膜からなる絶縁膜３８を上部電極６ａ上から１層目配線３ｂが形成されるべき領域にまで延在するように形成し、この領域においてレジスト膜５ｂをシリコン酸化窒化膜上に形成すれば、レジスト膜５ｂのために別途ＡＲＣを形成する必要がない。この結果、製造工程を簡略化できる。
【０１６３】
次に、レジスト膜５ｂをマスクとして、異方性エッチングにより絶縁膜３８を部分的に除去することにより、絶縁膜３８ｃを形成する。このとき、上部電極６ａおよびキャパシタ誘電体膜４ａの側壁上にサイドウォール膜３８ａ、３８ｂ（図３９参照）も形成される。その後、レジスト膜５ｂを除去する。そして、上部電極６ａ、サイドウォール膜３８ａ、３８ｂおよび絶縁膜３８ｃをマスクとして、異方性エッチングにより下層金属膜３を部分的に除去する。このようにして、図３９に示すような構造を得る。この異方性エッチングにより、下部電極３ａと１層目配線３ｂとが形成される。
【０１６４】
次に、図４０に示すように、上部電極６ａ、サイドウォール膜３８ａ、３８ｂおよび絶縁膜３８ｃ上に層間絶縁膜８を形成する。層間絶縁膜８の上部表面はＣＭＰ法などを用いて平坦化されている。
【０１６５】
次に、図４１に示すように、図３２に示した工程と同様に層間絶縁膜８の上部表面上にレジスト膜９を形成する。
【０１６６】
次に、レジスト膜９をマスクとして異方性エッチングにより層間絶縁膜８および絶縁膜３８ｃを部分的に除去することにより、コンタクトホール１０ａ、１０ｂ（図４２参照）を形成する。その後、レジスト膜９を除去する。このようにして、図４２に示すような構造を得る。
【０１６７】
次に、図４３に示すように、図３４に示した本発明の実施の形態４における半導体装置の製造方法と同様に、コンタクトホール１０ａ、１０ｂの内部に位置するバリアメタル膜（図示せず）およびコンタクトホール１０ａ、１０ｂの内部を充填するように配置されたタングステンプラグ１１ａ、１１ｂを形成する。
【０１６８】
その後、タングステンプラグ１１ａ、１１ｂ上にそれぞれ上層配線１２ａ、１２ｂ（図３５参照）を形成することにより、図３５に示すような半導体装置を得ることができる。
【０１６９】
（実施の形態６）
図４４は、本発明による半導体装置の実施の形態６を示す断面模式図である。また、図４５は、図４４における配線部２１を示す部分拡大断面模式図である。図４４および４５を参照して、本発明による半導体装置の実施の形態６を説明する。
【０１７０】
図４４および４５を参照して、半導体装置は基本的には図２７に示した半導体装置と同様の構造を備える。ただし、図４４および４５に示した半導体装置では、配線部２１の構造が図２７に示した半導体装置とは異なる。すなわち、図４４および４５に示した半導体装置の配線部２１においては、１層目配線３ｂ上に誘電体膜４ｂが配置されている。そして、誘電体膜４ｂ上には上部電極６ａと同一レベルの層からなる上部配線６ｂが配置されている。上部配線６ｂの側壁上にはサイドウォール膜３８ｄ、３８ｅが形成されている。そして、この１層目配線３ｂと上部配線６ｂとは、コンタクトホール１０ｂの内部に充填されたバリアメタル膜（図示せず）およびタングステンプラグ１１ｂにより電気的に接続されることにより、１つの配線として作用する。つまり、コンタクトホール１０ｂは、その側壁の一部分に上部配線６ｂの上部表面および側壁面が露出すると同時に、その底壁において１層目配線３ｂの上部表面の一部が露出している。そして、このバリアメタル膜およびタングステンプラグ１１ｂは、１層目配線３ｂの上部表面および上部配線６ｂの上部表面および側壁面のそれぞれと電気的に接続されている。図４５に示すように、コンタクトホール１０ｂはサイドウォール膜３８ｅおよび誘電体膜４ｂを貫通して、１層目配線３ｂの上部表面にまで到達するように形成されている。
【０１７１】
このように、図４４および４５に示した半導体装置では、本発明による半導体装置の実施の形態４と同様の効果を得ることができる。
【０１７２】
また、下部電極３ａ、キャパシタ誘電体膜４ａおよび上部電極６ａからなる縦型のキャパシタを形成する工程において、キャパシタと同時に上部配線部分としての上部配線６ｂと下部配線部分としての１層目配線３ｂとからなる配線を形成できる。また、導電体膜としてのタングステンプラグ１１ｂにより上部配線６ｂと１層目配線３ｂとを電気的に接続することにより、上部配線６ｂと１層目配線３ｂとを１つの配線として作用させることができる。
【０１７３】
図４６〜５４は、図４４および４５に示した半導体装置の製造方法を説明するための断面模式図である。図４６〜５４を参照して、図４４および４５に示した半導体装置の製造方法を説明する。
【０１７４】
まず、図１９に示した工程を実施した後、図４６に示すように、金属膜６上にレジスト膜５ａ、５ｂを形成する。
【０１７５】
次に、このレジスト膜５ａ、５ｂをマスクとして用いて、異方性エッチングにより金属膜６を部分的に除去する。その後レジスト膜５ａ、５ｂを除去する。この結果、図４７に示すように、上部電極６ａと上部配線６ｂとが形成される。
【０１７６】
次に、図４８に示すように、上部電極６ａ、上部配線６ｂおよび誘電体膜４上に絶縁膜３８を形成する。
【０１７７】
次に、異方性エッチングを用いて絶縁膜３８を部分的に除去することにより、図４９に示すように、上部電極６ａの側壁上に位置するサイドウォール膜３８ａ、３８ｂと、上部配線６ｂの側壁上に位置するサイドウォール膜３８ｄ、３８ｅを形成する。
【０１７８】
次に、上部電極６ａ、上部配線６ｂおよびサイドウォール膜３８ａ、３８ｂ、３８ｄ、３８ｅをマスクとして用いて、異方性エッチングにより誘電体膜４および下層金属膜３を部分的に除去する。その結果、図５０に示すように下部電極３ａ、キャパシタ誘電体膜４ａ、１層目配線３ｂおよび誘電体膜４ｂを形成する。このとき、サイドウォール膜３８ａ、３８ｂが存在することにより、上部電極６ａの幅Ｗ２よりも、下部電極３ａの幅Ｗ１は大きくなっている。また、同様に上部配線６ｂの幅よりも１層目配線３ｂの幅の方が大きくなっている。
【０１７９】
次に、図５１に示すように、上部電極６ａおよび上部配線６ｂ上に層間絶縁膜８を形成する。層間絶縁膜８の上部表面はＣＭＰ法などを用いて平坦化されている。
【０１８０】
次に、図５２に示すように、層間絶縁膜８の上部表面上にレジスト膜９を形成する。次に、レジスト膜９をマスクとして用いて、異方性エッチングにより層間絶縁膜８、サイドウォール膜３８ｅ、誘電体膜４ｂを部分的に除去することにより、コンタクトホール１０ａ、１０ｂ（図５３参照）を形成する。その後レジスト膜９を除去する。このようにして、図５３に示すような構造を得る。
【０１８１】
このとき、コンタクトホール１０ｂの側壁においては、上部配線６ｂの上部表面の一部および側壁面が露出すると同時に、コンタクトホール１０ｂの底部においては１層目配線３ｂの上部表面の一部が露出している。
【０１８２】
次に、図５４に示すように、図４３に示した工程と同様にバリアメタル膜（図示せず）およびコンタクトホール１０ａ、１０ｂの内部を充填するタングステンプラグ１１ａ、１１ｂを形成する。
【０１８３】
このように、下部電極３ａ、キャパシタ誘電体膜４ａおよび上部電極６ａからなる縦型のキャパシタを形成する工程において、キャパシタと同時に上部配線６ｂと１層目配線３ｂとが導電体としてのタングステンプラグ１１ｂにより電気的に接続された配線を形成できる。
【０１８４】
その後、上層配線１２ａ、１２ｂ（図４４参照）を形成することにより、図４４および４５に示したような半導体装置を得ることができる。
【０１８５】
（実施の形態７）
図５５は、本発明による半導体装置の実施の形態７を示す断面模式図である。図５５を参照して、本発明による半導体装置の実施の形態７を説明する。
【０１８６】
図５５を参照して、半導体装置は容量部２０と配線部２１とを備える。容量部２０においては、半導体基板（図示せず）上に形成された層間絶縁膜２５に、ビアホール２７およびこのビアホール２７の上部に接続された溝２６が形成されている。溝２６およびビアホール２７の壁面にはバリアメタル膜２８が形成されている。バリアメタル膜２８上には、溝２６およびビアホール２７を充填するように金属膜２９が形成されている。このバリアメタル膜２８の材料としては窒化チタン（ＴｉＮ）を用いることができる。また、金属膜２９の材料としてはたとえばタングステンを用いることができる。このバリアメタル膜２８および金属膜２９は、キャパシタの下部電極３１として作用する。そして、バリアメタル膜２８および金属膜２９の上部表面の位置は、層間絶縁膜２５の上部表面の位置とほぼ一致している。後述するように、下部電極３１はいわゆるデュアルダマシン法により形成されている。
【０１８７】
下部電極３１上にはキャパシタ誘電体膜３０が形成されている。キャパシタ誘電体膜３０を覆うように金属膜からなる上部電極３２ａが形成されている。金属膜からなる上部電極３２ａ上には層間絶縁膜３３が形成されている。上部電極３２ａ上に位置する領域においては、層間絶縁膜３３にコンタクトホール３４ａが形成されている。コンタクトホール３４ａの壁面上にはバリアメタル膜３７ａが形成されている。バリアメタル膜３７ａ上には、コンタクトホール３４ａを充填するようにタングステンプラグ１１ａが形成されているタングステンプラグ１１ａ上には上層配線１２ａが形成されている。
【０１８８】
また、配線部２１においては、層間絶縁膜２５上に上部電極３２ａと同一レベルの層からなり、金属膜からなる配線３２ｂが形成されている。配線３２ｂ上には層間絶縁膜３３が形成されている。配線３２ｂ上に位置する領域においては、層間絶縁膜３３にコンタクトホール３４ｂが形成されている。コンタクトホール３４ｂの壁面上にはバリアメタル膜３７ｂが形成されている。バリアメタル膜３７ｂ上には、コンタクトホール３４ｂの内部を充填するようにタングステンプラグ１１ｂが形成されている。タングステンプラグ１１ｂ上には上層配線１２ｂが形成されている。
【０１８９】
このように、縦方向にキャパシタ下部電極としての下部電極３１、キャパシタ誘電体膜３０およびキャパシタ上部電極としての上部電極３２ａを積層して配置する事により、縦方向のキャパシタを形成することができる。このため、本発明の実施の形態１による半導体装置と同様に、一定の静電容量を確保した状態で、誘電体膜の膜厚を従来より薄くすることで上部電極３２ａおよび下部電極３１の表面積をより小さくできるので、従来よりキャパシタの小型化を図ることができる。
【０１９０】
また、下部電極は、層間絶縁膜の溝の内部に充填されたいわゆるダマシン構造となっているので、配線としてダマシン配線を用いている半導体装置において、そのような配線の一部を下部電極３１として利用できる。この結果、このようなダマシン配線を用いた半導体装置において、縦型のキャパシタを容易に実現できる。
【０１９１】
また、下部電極３１および上部電極３２ａは金属膜を含むため、キャパシタ電極としてポリシリコンなどの半導体を用いた場合より、高精度で電圧依存性の少ないキャパシタを実現できる。
【０１９２】
図５６〜６０は、図５５に示した半導体装置の製造方法を説明するための断面模式図である。図５６〜６０を参照して、図５５に示した半導体装置の製造方法を説明する。
【０１９３】
まず、図５６に示すように、半導体基板（図示せず）上に層間絶縁膜２５を形成する。
【０１９４】
次に、図５７に示すように、デュアルダマシン法を実施するため、層間絶縁膜２５において溝２６およびこの溝２６に接続されたビアホール２７を形成する。
【０１９５】
次に、溝２６およびビアホール２７の壁面上から層間絶縁膜２５の上部表面上にまで延在するようにＣＶＤ法などを用いてバリアメタル膜（図示せず）を堆積する。
【０１９６】
次に、バリアメタル膜上に、溝２６およびビアホール２７の内部を充填するとともに、層間絶縁膜２５の上部表面上にまで延在するようにタングステンなどの金属膜（図示せず）をＣＶＤ法などを用いて堆積する。その後、ＣＭＰ法を用いて、層間絶縁膜２５の上部表面上に位置する金属膜およびバリアメタル膜を除去する。このようにして、図５８に示すように、バリアメタル膜２８および金属膜２９を形成する。このバリアメタル膜２８および金属膜２９によってキャパシタの下部電極３１が構成される。
【０１９７】
次に、金属膜２９上から層間絶縁膜２５の上部表面上にまで延在するように誘電体膜（図示せず）を形成する。この誘電体膜としては、ＣＶＤ法などを用いて堆積されるシリコン酸化膜を用いてもよい。このとき、誘電体膜としてのシリコン酸化膜の厚みは３０ｎｍ程度とした。その後、写真製版加工技術を用いて誘電体膜上にレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして誘電体膜を部分的に除去する。その後、レジスト膜を除去する。この結果、図５９に示すように、下部電極３１上に位置するキャパシタ誘電体膜３０を形成する。
【０１９８】
次に、キャパシタ誘電体膜３０上から層間絶縁膜２５の上部表面上にまで延在するように金属膜（図示せず）を形成する。この金属膜としては、スパッタリング法を用いて堆積されたアルミニウム膜などを用いることができる。このアルミニウム膜などの金属膜上に写真製版加工技術を用いてレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして用いて、異方性エッチングにより金属膜を部分的に除去する。その後レジスト膜を除去する。その結果、図６０に示すように、金属膜からなる配線３２ｂと上部電極３２ａとを形成する。ここで、キャパシタ誘電体膜３０の幅は下部電極３１の幅よりも広くなっている。また、上部電極３２ａの幅はキャパシタ誘電体膜３０の幅よりも広くなっている。
【０１９９】
その後、上部電極３２ａおよび配線３２ｂ上に層間絶縁膜３３（図５５参照）を形成する。層間絶縁膜３３上にレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして異方性エッチングにより層間絶縁膜３３を部分的に除去することにより、コンタクトホール３４ａ、３４ｂ（図５５参照）を形成する。このコンタクトホール３４ａ、３４ｂの内部から層間絶縁膜３３の上部表面上にまで延在するようにバリアメタル膜（図示せず）を形成する。このバリアメタル膜としてはＣＶＤ法などを用いて堆積された窒化チタン膜などを用いることができる。バリアメタル膜上に、コンタクトホール３４ａ、３４ｂの内部を充填するとともに層間絶縁膜３３の上部表面上にまで延在するタングステン膜（図示せず）を形成する。その後、層間絶縁膜３３の上部表面上に位置するタングステン膜およびバリアメタル膜をＣＭＰ法などを用いて除去する。その結果、コンタクトホール３４ａ、３４ｂの内部にバリアメタル膜３７ａ、３７ｂおよびタングステンプラグ１１ａ、１１ｂを形成する。その後、タングステンプラグ１１ａ、１１ｂ上に上層配線１２ａ、１２ｂ（図５５参照）を形成する。このようにして、図５５に示すような縦方向のキャパシタを有する半導体装置を得ることができる。
【０２００】
（実施の形態８）
図６１は、本発明による半導体装置の実施の形態８を示す断面模式図である。また、図６２は、図６１の線分ＬＸＩＩ−ＬＸＩＩにおける水平方向の断面を示す平面模式図である。図６１および図６２を参照して、本発明による半導体装置の実施の形態８を説明する。
【０２０１】
図６１および図６２を参照して、半導体装置は容量部２０と配線部２１とを備える。容量部２０においては、層間絶縁膜２５上に一方電極３６ａと、他方電極３６ｂとが形成されている。図６２からもわかるように、一方電極３６ａは、延在部３９ａ、３９ｃ、３９ｅを有する。また、他方電極３６ｂは、延在部３９ｂ、３９ｄ、３９ｆを有する。これらの延在部３９ａ〜３９ｆは互いにキャパシタ誘電体膜として作用する層間絶縁膜３３の一部を介して対向するように配置されている。そして、他方電極３６ｂ下に位置する領域においては、層間絶縁膜２５にコンタクトホール３５ａが形成されている。コンタクトホール３５ａの内部には、バリアメタル膜２８ａと金属膜２９ａとが形成されている。金属膜２９ａは他方電極３６ｂと電気的に接続されている。また、層間絶縁膜３３においては、一方電極３６ａ上に位置する領域にコンタクトホール３４ａが形成されている。このコンタクトホール３４ａの内部には、バリアメタル膜３７ａとタングステンプラグ１１ａとが形成されている。このタングステンプラグ１１ａ上に位置する領域には、上層配線１２ａが形成されている。上層配線１２ａと一方電極３６ａとは、バリアメタル膜３７ａおよびタングステンプラグ１１ａを介して電気的に接続されている。
【０２０２】
また、配線部２１においては、層間絶縁膜２５にコンタクトホール３５ｂが形成されている。コンタクトホール３５ｂの内部には、バリアメタル膜２８ｂおよび金属膜２９ｂが形成されている。金属膜２９ｂ上に位置する領域には、配線３６ｃが形成されている。この配線３６ｃは、後述する製造方法からもわかるように一方電極３６ａおよび他方電極３６ｂと同一レベルの層により構成される。配線３６ｃ上においては、層間絶縁膜３３にコンタクトホール３４ｂが形成されている。コンタクトホール３４ｂの内部には、バリアメタル膜３７ｂおよびタングステンプラグ１１ｂが形成されている。タングステンプラグ１１ｂ上には上層配線１２ｂが形成されている。
【０２０３】
このように、第１および第２の延在部としての延在部３９ａ、３９ｃ、３９ｅと、第３および第４の延在部としての延在部３９ｂ、３９ｄ、３９ｆとが交互に配置されるので、キャパシタ一方電極としての一方電極３６ａおよびキャパシタ他方電極としての他方電極３６ｂの延在部３９ａ〜３９ｆにおいて互いに対向する側壁面をキャパシタの電極面として利用できる。具体的には、延在部３９ｂ〜３９ｅの側壁面のほぼ全てをキャパシタ電極面として利用できる。したがって、図８９および９０に示したような従来のキャパシタを複数個配置することで一定の静電容量を確保する場合より、キャパシタの占有する領域の体積を低減できる。
【０２０４】
図６３〜６７は、図６１および６２に示した半導体装置の製造方法を説明するための断面模式図である。図６３〜６７を参照して、図６１および６２に示した半導体装置の製造方法を説明する。
【０２０５】
まず、半導体基板（図示せず）上に層間絶縁膜２５（図６３参照）を形成する。この層間絶縁膜２５はＣＶＤ法などを用いて形成する。そして、層間絶縁膜２５上に写真製版加工技術を用いてレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして、層間絶縁膜２５の一部を異方性エッチングにより除去することにより、コンタクトホール３５ａ、３５ｂ（図６３参照）を形成する。その後レジスト膜を除去する。このようにして、図６３に示すような構造を得る。
【０２０６】
次に、コンタクトホール３５ａ、３５ｂの内部から層間絶縁膜２５の上部表面上にまで延在するようにバリアメタル膜（図示せず）を形成する。このバリアメタル膜としては、ＣＶＤ法などを用いて堆積された窒化チタン膜などを用いることができる。そして、バリアメタル膜上に金属膜（図示せず）を形成する。この金属膜はコンタクトホール３５ａ、３５ｂの内部を充填するように形成する。この金属膜の材料としては、タングステンなどを用いることができる。そして、層間絶縁膜２５の上部表面上に位置する金属膜およびバリアメタル膜を、ＣＭＰ法などを用いて除去する。その結果、図６４に示すように、コンタクトホール３５ａ、３５ｂの内部にバリアメタル膜２８ａ、２８ｂおよび金属膜２９ａ、２９ｂを形成する。
【０２０７】
次に、層間絶縁膜２５上にスパッタリング法などを用いて金属膜（図示せず）を堆積する。この金属膜上に、写真製版加工技術を用いてレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして用いて、異方性エッチングにより金属膜を部分的に除去する。その後、レジスト膜を除去する。その結果、図６５に示すように、横方向のキャパシタを構成する金属膜からなる一方電極３６ａおよび他方電極３６ｂと配線３６ｃとを形成する。このとき、他方電極３６ｂは、コンタクトホール３５ａの内部に形成された金属膜２９ａと接触するように配置される。
【０２０８】
次に、一方電極３６ａおよび他方電極３６ｂと配線３６ｃ上とに層間絶縁膜３３（図６６参照）を形成する。この層間絶縁膜３３を形成する際には、ＣＶＤ法などを用いてもよい。層間絶縁膜３３上に写真製版加工技術を用いてレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして用いて、異方性エッチングにより層間絶縁膜３３の一部を除去することによりコンタクトホール３４ａ、３４ｂ（図６６参照）を形成する。その後レジストを除去する。このようにして、図６６に示すような構造を得る。
【０２０９】
このとき、コンタクトホール３４ａの底部においては、一方電極３６ａの上部表面の一部が露出するようになっている。また、コンタクトホール３４ｂの底部においては、配線３６ｃの上部表面が露出している。
【０２１０】
次に、バリアメタル膜２８ｂおよび金属膜２９ａ、２９ｂを形成した方法と同様の方法により、コンタクトホール３４ａ、３４ｂの内部にバリアメタル膜３７ａ、３７ｂおよびタングステンプラグ１１ａ、１１ｂを形成する。このようにして、図６７に示すような構造を得る。
【０２１１】
その後、タングステンプラグ１１ａ、１１ｂ上に上層配線１２ａ、１２ｂ（図６１参照）を形成することにより、図６１および６２に示すような半導体装置を得ることができる。
【０２１２】
なお、容量部における横方向のキャパシタの静電容量を変更するには、たとえば図６８に示すように、延在部３９ａ〜３９ｐの数を変更することにより、キャパシタ電極として作用する領域の面積を変更できるので、容易にキャパシタの静電容量を変更することができる。ここで、図６８は、図６１および６２に示した本発明による半導体装置の実施の形態８の変形例を示すための平面模式図であり、図６２に対応している。
【０２１３】
（実施の形態９）
図６９は、本発明による半導体装置の実施の形態９を示す断面模式図である。図６９を参照して、本発明による半導体装置の実施の形態９を説明する。
【０２１４】
図６９を参照して、半導体装置は容量部２０と配線部２１とを備える。容量部２０においては、半導体基板１上に絶縁膜２が形成されている。絶縁膜２上にはキャパシタ用下層配線３ｃが形成されている。キャパシタ用下層配線３ｃ上には層間絶縁膜８が形成されている。層間絶縁膜８においては、キャパシタ用下層配線３ｃ上に位置する領域にコンタクトホール１３ａ〜１３ｇが形成されている。また、コンタクトホール１３ａ〜１３ｇの内部を充填するようにタングステン膜１４ａ〜１４ｇが形成されている。コンタクトホール１３ａ〜１３ｇ上に位置する領域には、層間絶縁膜８の上部表面から窪んだ凹部１６が形成されている。凹部１６にはキャパシタ誘電体膜としてのスピンオングラス法（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ法）により形成されたシリコン酸化膜（以下、ＳＯＧ膜とよぶ）が形成されている。ＳＯＧ膜上には金属膜からなる上部電極１８ａが形成されている。
【０２１５】
配線部２１においては、絶縁膜２上に１層目配線３ｂが形成されている。３ｂ上に位置する領域においては、層間絶縁膜８にコンタクトホール１３ｈが形成されている。コンタクトホール１３ｈの内部を充填するようにタングステン膜１４ｈが形成されている。タングステン膜１４ｈ上には上層配線１８ｂが形成されている。なお、コンタクトホール１３ａ〜１３ｈの壁面上にはバリアメタル膜（図示せず）が形成されていることが好ましい。
【０２１６】
このようにすれば、縦方向にキャパシタ下部電極としてのタングステン膜１４ａ〜１４ｇ、誘電体膜としてのＳＯＧ膜１７ａおよびキャパシタ上部電極としての上部電極１８ａを積層して配置する事により、縦方向のキャパシタを形成することができる。このため、本発明による半導体装置の実施の形態１と同様に、一定の静電容量を確保した状態で、ＳＯＧ膜１７ａの膜厚を従来より薄くすることでキャパシタ下部電極の表面積に対応するタングステン膜１４ａ〜１４ｇのＳＯＧ膜１７ａに対向する領域の面積および上部電極１８ａの表面積をより小さくできるので、従来よりキャパシタの小型化を図ることができる。
【０２１７】
また、層間絶縁膜８に形成される複数の孔としてのコンタクトホール１３ａ〜１３ｇの数や断面積を変更することにより、タングステン膜１４ａ〜１４ｇにおいてＳＯＧ膜１７ａと対向する部分の面積を容易に変更できる。この結果、キャパシタの静電容量を容易に変更できる。
【０２１８】
また、キャパシタ下部電極としてのタングステン膜１４ａ〜１４ｇおよび上部電極１８ａは金属膜を含むため、キャパシタ電極としてポリシリコンなどの半導体を用いた場合より、高精度で電圧依存性の少ないキャパシタを実現できる。
【０２１９】
図７０〜７６は、図６９に示した半導体装置の製造方法を説明するための断面模式図である。図７０〜７６を参照して、図６９に示した半導体装置の製造方法を説明する。
【０２２０】
まず、図７０に示すように、半導体基板１上に絶縁膜２を形成する。絶縁膜２上に金属膜３を形成する。この金属膜３としては、スパッタリング法を用いて形成されたアルミニウム合金膜を用いることができる。金属膜３の厚みは０．４μｍ程度とする。なお、この金属膜３の材質および厚みは任意に変更することが可能である。また、金属膜３の材料としてはタングステンなどを用いてもよい。
【０２２１】
そして、金属膜３上に写真製版加工技術を用いてレジスト膜５ａ、５ｂを形成する。
【０２２２】
次に、このレジスト膜５ａ、５ｂをマスクとして用いて、異方性エッチングにより金属膜３を部分的に除去する。その後、レジスト膜５ａ、５ｂを除去する。このようにして、図７１に示すようにキャパシタ用下層配線３ｃと１層目配線３ｂとを形成する。
【０２２３】
次に、キャパシタ用下層配線３ｃおよび１層目配線３ｂ上に層間絶縁膜８（図７２参照）を形成する。この層間絶縁膜８の上部表面はＣＭＰ法などを用いて平坦化する。そして、層間絶縁膜８上に写真製版加工技術を用いてレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして異方性エッチングにより層間絶縁膜８を部分的に除去することにより、コンタクトホール１３ａ〜１３ｈ（図７２参照）を形成する。次に、コンタクトホール１３ａ〜１３ｈの内部から層間絶縁膜８の上部表面上にまで延在するようにＣＶＤ法を用いてタングステン膜１４（図７２参照）を形成する。このようにして、図７２に示すような構造を得る。なお、このタングステン膜１４の厚みは４００ｎｍ程度とする。また、このタングステン膜１４の厚みは任意に変更することができる。
【０２２４】
ここで、形成される複数の孔としてのコンタクトホール１３ａ〜１３ｇの数や断面積を変更することにより、タングステン膜１４ａ〜１４ｇ（図６９参照）において誘電体膜としてのＳＯＧ膜（図６９参照）と対向する部分の面積を容易に変更できる。この結果、キャパシタの静電容量を容易に変更できる。
【０２２５】
次に、ＣＭＰ法を用いて層間絶縁膜８の上部表面上に位置するタングステン膜１４を除去する。このとき、コンタクトホール１３ａ〜１３ｇが密集して形成された部分においてはＣＭＰ法を行なっている際にエロージョンが発生し、層間絶縁膜８の上部表面に凹部１６が形成される。ここではＣＭＰ法のプロセス条件を調整することにより、層間絶縁膜８の上部表面１５から凹部１６底面までの深さを５０ｎｍとした。なお、ＣＭＰ法のプロセス条件を変更することにより、凹部１６の深さを任意に変更することができる。この結果、図７３に示すような構造を得る。
【０２２６】
次に、図７４に示すように、ＳＯＧを塗布した後、所定の熱処理を行なうことによりキャパシタ誘電体膜となるＳＯＧ膜１７を形成する。このＳＯＧの塗布膜厚は０．５μｍとした。なお、このＳＯＧ１７の塗布膜厚は任意に変更することができる。また、ここではキャパシタ誘電体膜としてＳＯＧ膜を用いているが、凹部１６を埋込むことができる誘電体であれば他の材料を用いてもよい。
【０２２７】
次に、図７５に示すように、ＣＭＰ法などを用いて凹部１６以外の領域からＳＯＧ膜１７（図７４参照）を除去する。その結果、凹部１６の内部にキャパシタ誘電体膜として作用するＳＯＧ膜１７ａが残存する。
【０２２８】
次に、図７６に示すように、ＳＯＧ膜１７ａ上に金属膜１８を形成する。この金属膜１８としては、スパッタリング法を用いて形成されたアルミニウム合金膜を用いることができる。また、金属膜１８の厚みとしては０．４μｍという値を用いる。なお、金属膜１８の材質および厚みは任意に変更することができる。その後、金属膜１８上に写真製版加工技術を用いてレジスト膜１９ａ、１９ｂを形成する。
【０２２９】
次に、レジスト膜１９ａ、１９ｂをマスクとして用いて、異方性エッチングにより金属膜１８を部分的に除去する。その後、レジスト膜１９ａ、１９ｂを除去する。この結果、上部電極１８ａおよび上層配線１８ｂ（図６９参照）が形成される。このようにして、図６９に示す半導体装置を得ることができる。
【０２３０】
（実施の形態１０）
図７７は、本発明による半導体装置の実施の形態１０を示す断面模式図である。図７７を参照して、本発明による半導体装置の実施の形態１０を説明する。
【０２３１】
図７７を参照して、半導体装置は基本的には図２７に示した半導体装置と同様の構造を備える。ただし、図７７に示した半導体装置においては、容量部２０において、キャパシタ誘電体膜４ａの上部表面を露出させるように上部電極用コンタクトホール２２が形成されている。上部電極用コンタクトホール２２の内部にはタングステン膜２３ａが形成されている。タングステン膜２３ａ上には、上部電極用コンタクトホール２２の内部を充填するとともに層間絶縁膜８の上部表面上にまで延在し、キャパシタの上部電極を兼ねる上層配線２４ａが形成されている。
【０２３２】
また、配線部２１においても、１層目配線３ｂ上に位置する領域において、層間絶縁膜８にコンタクトホール１０が形成されている。コンタクトホール１０の内部にはタングステン膜２３ｂが充填されている。タングステン膜２３ｂ上には上層配線２４ｂが形成されている。
【０２３３】
このようにすれば、縦方向にキャパシタ下部電極としての下部電極３ａ、キャパシタ誘電体膜４ａおよびキャパシタ上部電極としてのタングステン膜２３ａおよび上層配線２４ａを積層して配置する事により、本発明の実施の形態１と同様に縦方向のキャパシタを形成することができる。このため、一定の静電容量を確保した状態で、キャパシタ誘電体膜４ａの膜厚を従来より薄くすることでタングステン膜２３ａのキャパシタ誘電体膜４ａと対向する領域の面積および下部電極３ａの表面積をより小さくできるので、従来よりキャパシタの小型化を図ることができる。
【０２３４】
また、開口部としての上部電極用コンタクトホール２２の内部にキャパシタ上部電極としてのタングステン膜２３ａおよび上層配線２４ａを配置するので、キャパシタの上部電極を形成した後、従来必要であった上部電極と上層配線とを接続するためのコンタクトホールを形成する工程を省略できる。したがって、半導体装置の製造工程を簡略化できる。
【０２３５】
また、下部電極３ａ、タングステン膜２３ａおよび上層配線２４ａはそれぞれ金属膜からなるため、キャパシタ電極としてポリシリコンなどの半導体を用いた場合より、高精度で電圧依存性の少ないキャパシタを実現できる。
【０２３６】
図７８〜８６は、図７７に示した半導体装置の製造方法を説明するための断面模式図である。図７８〜８６を参照して、半導体装置の製造方法を説明する。
【０２３７】
まず、図７８に示すように、半導体基板１上に絶縁膜（図示せず）を形成する。絶縁膜上に下層金属膜３を形成する。下層金属膜３上に誘電体膜４を形成する。
【０２３８】
次に、図７９に示すように、誘電体膜４上に写真製版加工技術を用いてレジスト膜５ａ、５ｂを形成する。このとき、誘電体膜４としてＡＲＣ（Anti Reflection Coat）としての役割を果たすような材料、たとえばシリコン酸化窒化膜を用いれば、レジスト膜５ａ、５ｂの下において、誘電体膜４とは別にＡＲＣを形成する必要がない。
【０２３９】
次に、レジスト膜５ａ、５ｂをマスクとして用いて誘電体膜４および下層金属膜３を部分的に異方性エッチングにより除去する。その後レジスト膜５ａ、５ｂを除去する。このようにして、図８０に示すように、下部電極３ａ、キャパシタ誘電体膜４ａ、１層目配線３ｂおよび誘電体膜４ｂを形成する。
【０２４０】
次に、図８１に示すように、キャパシタ誘電体膜４ａ、誘電体膜４ｂ上に層間絶縁膜８を形成する。
【０２４１】
次に、図８２に示すように、層間絶縁膜８上に写真製版加工技術を用いてレジスト膜７を形成する。
【０２４２】
次に、このレジスト膜７をマスクとして用いて、異方性エッチングにより層間絶縁膜８および誘電体膜４ｂを部分的に除去することにより、コンタクトホール１０（図８３参照）を形成する。その後、レジスト膜７を除去する。この結果、図８３に示すような構造を得る。
【０２４３】
次に、図８４に示すように、層間絶縁膜８上に写真製版加工技術を用いてレジスト膜９を形成する。
【０２４４】
次に、レジスト膜９をマスクとして用いて、異方性エッチングにより層間絶縁膜８を部分的に除去することにより、上部電極用コンタクトホール２２（図８５参照）を形成する。その後レジスト膜９を除去する。この結果、図８５に示すような構造を得る。
【０２４５】
次に、上部電極用コンタクトホール２２およびコンタクトホール１０の内部から層間絶縁膜８の上部表面上にまで延在するようにタングステン膜を形成する。その後、ＣＭＰ法などを用いて層間絶縁膜８の上部表面上に位置するタングステン膜を除去することにより、図８６に示すような構造を得る。
【０２４６】
次に、タングステン膜２３ａ、２３ｂ上に金属膜を形成する。この金属膜上に写真製版加工技術を用いてレジスト膜を形成する。このレジスト膜をマスクとして用いて、異方性エッチングにより金属膜を部分的に除去する。その後レジスト膜を除去する。このようにして、上層配線２４ａ、２４ｂ（図７７参照）を形成する。このようにして図７７に示した半導体装置を得ることができる。
【０２４７】
また、上部電極用コンタクトホール２２の内部にキャパシタ上部電極として作用するタングステン膜２３ａを配置し、この上部電極用コンタクトホール２２が上層配線２４ａとの接続孔を兼ねているので、キャパシタ上部電極を形成した後、従来必要であったキャパシタ上部電極と上層配線とを接続するためのコンタクトホールを形成する工程を省略できる。
【０２４８】
（実施の形態１１）
図８７および８８は、本発明による半導体装置の製造方法の実施の形態１１を説明するための断面模式図である。図８７および８８を参照して、本発明による半導体装置の製造方法の実施の形態１１を説明する。
【０２４９】
まず、本発明による半導体装置の製造方法の実施の形態１０における図７８〜８１に示した工程を実施する。その後、図８７に示すように、層間絶縁膜８上に写真製版加工技術を用いてレジスト膜７を形成する。このとき、レジスト膜７においては、コンタクトホール１０および上部電極用コンタクトホール２２を形成するためのホールパターンが形成されている。
【０２５０】
次に、このレジスト膜７をマスクとして用いて、異方性エッチングにより層間絶縁膜８および誘電体膜４ｂを部分的に除去することにより上部電極用コンタクトホール２２（図８８参照）およびコンタクトホール１０（図８８参照）を形成する。このとき、コンタクトホール１０のような直径の小さな孔では誘電体膜４ｂがエッチングされるが、上部電極用コンタクトホール２２のような直径の比較的大きな孔では誘電体膜４ａがエッチングされないように、エッチング条件を調整する。
【０２５１】
たとえば、コンタクトホール１０の平面形状が直径０．２μｍの円形状であり、上部電極用コンタクトホール２２の平面形状が縦２μｍ、横２μｍの正方形状である場合を考える。この場合、２周波平行平板ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｃｈｉｎｇ）装置を用いて、反応容器内の圧力を４Ｐａ、ＲＦパワー（Ｔｏｐ／Ｂｏｔｔｏｍ）が１４００Ｗ／１４００Ｗ、反応ガスとして４フッ化炭素ガス（ＣＦ4）、トリフルオロメタンガス（ＣＨＦ3）、酸素ガス（Ｏ2）、アルゴンガス（Ａｒ）を用い、それぞれのガスの流量は、ＣＦ4の流量が０．０１リットル／分（１０ｓｃｃｍ）、ＣＨＦ3の流量が０．０３リットル／分（３０ｓｃｃｍ）、Ｏ2の流量が０．００９リットル／分（９ｓｃｃｍ）、Ａｒの流量が０．４リットル／分（４００ｓｃｃｍ）といった条件を用いることで、上述のように上部電極用コンタクトホール２２ではキャパシタ誘電体膜４ａがエッチングされず、一方コンタクトホール１０では誘電体膜４ｂがエッチングされるとういエッチングを実施できる。
【０２５２】
このようにすれば、上部電極用コンタクトホール２２とコンタクトホール１０とを同時に形成できるので、本発明実施の形態１０における製造方法より、工程を簡略化できる。
【０２５３】
その後レジスト膜７を除去する。このようにして、図８８に示すような構造を得る。
【０２５４】
その後、図８６と同様の工程を実施することにより図７７に示した本発明による半導体装置の実施の形態１０と同様の半導体装置を得ることができる。
【０２５５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２５６】
【発明の効果】
このように、本発明によれば、縦方向に金属膜を含む電極と誘電体とを積層した縦型のキャパシタを形成することにより、一定の静電容量を確保すると同時に、小型化を図ることが可能なキャパシタを備える半導体装置およびその製造方法を提供できる。
【図面の簡単な説明】
【図１】 本発明による半導体装置の実施の形態１を示す断面模式図である。
【図２】 図１に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図３】 図１に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図４】 図１に示した半導体装置の製造方法の第３工程を説明するための断面模式図である。
【図５】 図１に示した半導体装置の製造方法の第４工程を説明するための断面模式図である。
【図６】 図１に示した半導体装置の製造方法の第５工程を説明するための断面模式図である。
【図７】 図１に示した半導体装置の製造方法の第６工程を説明するための断面模式図である。
【図８】 本発明による半導体装置の実施の形態２を示す断面模式図である。
【図９】 図８に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図１０】 図８に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図１１】 図８に示した半導体装置の製造方法の第３工程を説明するための断面模式図である。
【図１２】 図８に示した半導体装置の製造方法の第４工程を説明するための断面模式図である。
【図１３】 図８に示した半導体装置の製造方法の第５工程を説明するための断面模式図である。
【図１４】 図８に示した本発明による半導体装置の実施の形態２の第１の変形例を示す断面模式図である。
【図１５】 図１４に示した半導体装置の製造方法を説明するための断面模式図である。
【図１６】 図８に示した本発明による半導体装置の実施の形態２の第２の変形例を示す断面模式図である。
【図１７】 図１６に示した半導体装置の製造方法を説明するための断面模式図である。
【図１８】 本発明による半導体装置の実施の形態３を示す断面模式図である。
【図１９】 図１８に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図２０】 図１８に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図２１】 図１８に示した半導体装置の製造方法の第３工程を説明するための断面模式図である。
【図２２】 図１８に示した半導体装置の製造方法の第４工程を説明するための断面模式図である。
【図２３】 図１８に示した半導体装置の製造方法の第５工程を説明するための断面模式図である。
【図２４】 図１８に示した半導体装置の製造方法の第６工程を説明するための断面模式図である。
【図２５】 図１８に示した半導体装置の製造方法の第７工程を説明するための断面模式図である。
【図２６】 図１８に示した半導体装置の製造方法の第８工程を説明するための断面模式図である。
【図２７】 本発明による半導体装置の実施の形態４を示す断面模式図である。
【図２８】 図２７に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図２９】 図２７に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図３０】 図２７に示した半導体装置の製造方法の第３工程を説明するための断面模式図である。
【図３１】 図２７に示した半導体装置の製造方法の第４工程を説明するための断面模式図である。
【図３２】 図２７に示した半導体装置の製造方法の第５工程を説明するための断面模式図である。
【図３３】 図２７に示した半導体装置の製造方法の第６工程を説明するための断面模式図である。
【図３４】 図２７に示した半導体装置の製造方法の第７工程を説明するための断面模式図である。
【図３５】 本発明による半導体装置の実施の形態５を示す断面模式図である。
【図３６】 図３５に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図３７】 図３５に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図３８】 図３５に示した半導体装置の製造方法の第３工程を説明するための断面模式図である。
【図３９】 図３５に示した半導体装置の製造方法の第４工程を説明するための断面模式図である。
【図４０】 図３５に示した半導体装置の製造方法の第５工程を説明するための断面模式図である。
【図４１】 図３５に示した半導体装置の製造方法の第６工程を説明するための断面模式図である。
【図４２】 図３５に示した半導体装置の製造方法の第７工程を説明するための断面模式図である。
【図４３】 図３５に示した半導体装置の製造方法の第８工程を説明するための断面模式図である。
【図４４】 本発明による半導体装置の実施の形態６を示す断面模式図である。
【図４５】 図４４における配線部２１を示す部分拡大断面模式図である。
【図４６】 図４４および４５に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図４７】 図４４および４５に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図４８】 図４４および４５に示した半導体装置の製造方法の第３工程を説明するための断面模式図である。
【図４９】 図４４および４５に示した半導体装置の製造方法の第４工程を説明するための断面模式図である。
【図５０】 図４４および４５に示した半導体装置の製造方法の第５工程を説明するための断面模式図である。
【図５１】 図４４および４５に示した半導体装置の製造方法の第６工程を説明するための断面模式図である。
【図５２】 図４４および４５に示した半導体装置の製造方法の第７工程を説明するための断面模式図である。
【図５３】 図４４および４５に示した半導体装置の製造方法の第８工程を説明するための断面模式図である。
【図５４】 図４４および４５に示した半導体装置の製造方法の第９工程を説明するための断面模式図である。
【図５５】 本発明による半導体装置の実施の形態７を示す断面模式図である。
【図５６】 図５５に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図５７】 図５５に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図５８】 図５５に示した半導体装置の製造方法の第３工程を説明するための断面模式図である。
【図５９】 図５５に示した半導体装置の製造方法の第４工程を説明するための断面模式図である。
【図６０】 図５５に示した半導体装置の製造方法の第５工程を説明するための断面模式図である。
【図６１】 本発明による半導体装置の実施の形態８を示す断面模式図である。
【図６２】 図６１の線分ＬＸＩＩ−ＬＸＩＩにおける水平方向の断面を示す平面模式図である。
【図６３】 図６１および６２に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図６４】 図６１および６２に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図６５】 図６１および６２に示した半導体装置の製造方法の第３工程を説明するための断面模式図である。
【図６６】 図６１および６２に示した半導体装置の製造方法の第４工程を説明するための断面模式図である。
【図６７】 図６１および６２に示した半導体装置の製造方法の第５工程を説明するための断面模式図である。
【図６８】 図６１および６２に示した本発明による半導体装置の実施の形態８の変形例を示すための平面模式図である。
【図６９】 本発明による半導体装置の実施の形態９を示す断面模式図である。
【図７０】 図６９に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図７１】 図６９に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図７２】 図６９に示した半導体装置の製造方法の第３工程を説明するための断面模式図である。
【図７３】 図６９に示した半導体装置の製造方法の第４工程を説明するための断面模式図である。
【図７４】 図６９に示した半導体装置の製造方法の第５工程を説明するための断面模式図である。
【図７５】 図６９に示した半導体装置の製造方法の第６工程を説明するための断面模式図である。
【図７６】 図６９に示した半導体装置の製造方法の第７工程を説明するための断面模式図である。
【図７７】 本発明による半導体装置の実施の形態１０を示す断面模式図である。
【図７８】 図７７に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図７９】 図７７に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図８０】 図７７に示した半導体装置の製造方法の第３工程を説明するための断面模式図である。
【図８１】 図７７に示した半導体装置の製造方法の第４工程を説明するための断面模式図である。
【図８２】 図７７に示した半導体装置の製造方法の第５工程を説明するための断面模式図である。
【図８３】 図７７に示した半導体装置の製造方法の第６工程を説明するための断面模式図である。
【図８４】 図７７に示した半導体装置の製造方法の第７工程を説明するための断面模式図である。
【図８５】 図７７に示した半導体装置の製造方法の第８工程を説明するための断面模式図である。
【図８６】 図７７に示した半導体装置の製造方法の第９工程を説明するための断面模式図である。
【図８７】 本発明による半導体装置の製造方法の実施の形態１１の第１工程を説明するための断面模式図である。
【図８８】 本発明による半導体装置の製造方法の実施の形態１１の第２工程を説明するための断面模式図である。
【図８９】 従来のアナログ・ディジタルＬＳＩなどの半導体装置におけるキャパシタが形成された容量部と配線が形成された配線部とを示す断面模式図である。
【図９０】 図８９の線分ＸＣ−ＸＣにおける断面模式図である。
【符号の説明】
１ 半導体基板、２，３８，３８ｃ 絶縁膜、３ 下層金属膜、３ａ，３１ 下部電極、３ｂ １層目配線、３ｃ キャパシタ用下層配線、４，４ｂ 誘電体膜、４ａ，３０ キャパシタ誘電体膜、５ａ，５ｂ，９ レジスト膜、６，１８，２９，２９ａ，２９ｂ 金属膜、６ａ，１８ａ，３２ａ 上部電極、７，１９ａ，１９ｂ レジスト膜、８，２５，３３ 層間絶縁膜、１０，１０ａ，１０ｂ，１３ａ〜１３ｈ，３４ａ，３４ｂ，３５ａ，３５ｂ コンタクトホール、１１ａ，１１ｂ タングステンプラグ、１２ａ，１２ｂ，１８ｂ 上層配線、１４ａ〜１４ｈ，２３ａ，２３ｂ タングステン膜、１５ 層間絶縁膜の上部表面、１６ 凹部、１７，１７ａ ＳＯＧ膜、２０ 容量部、２１ 配線部、２２ 上部電極用コンタクトホール、２４ａ，２４ｂ 上層配線、２６ 溝、２７ ビアホール、２８，２８ａ，２８ｂ，３７ａ，３７ｂ バリアメタル膜、３２ｂ，３６ｃ 配線、３６ａ 一方電極、３６ｂ 他方電極、３８ａ，３８ｂ，３８ｄ，３８ｅ サイドウォール膜、３９ａ〜３９ｐ 延在部。
【発明の属する技術分野】
この発明は、半導体装置およびその製造方法に関し、より特定的には、キャパシタを備える半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来、アナログ／ディジタルコンバータ（Ａ／Ｄコンバータ）、ディジタル／アナログコンバータ（Ｄ／Ａコンバータ）などのアナログまたはアナログ・ディジタルＬＳＩ（large scale integration）においては、フィルタ回路や積分集積回路の構成要素としてキャパシタ（容量素子）が内蔵されている。図８９は、従来のアナログ・ディジタルＬＳＩなどの半導体装置におけるキャパシタが形成された容量部と配線が形成された配線部とを示す断面模式図であり、図９０は、図８９の線分ＸＣ−ＸＣにおける断面模式図である。図８９および９０を参照して、従来の半導体装置を説明する。
【０００３】
図８９および９０を参照して、半導体基板１０１上に絶縁膜１０２が形成されている。容量部１２０においては、絶縁膜１０２上に金属膜からなる一方電極１０３ａが形成されている。また、この一方電極１０３ａを取り囲むように、間隔を隔てて他方電極１０３ｂが形成されている。一方電極１０３ａおよび他方電極１０３ｂの上には層間絶縁膜１０８が形成されている。また、一方電極１０３ａと他方電極１０３ｂとの間には、キャパシタ誘電体膜としての層間絶縁膜部分１０８ａが配置されている。この一方電極１０３ａ、層間絶縁膜部分１０８ａおよび他方電極１０３ｂによりキャパシタが構成される。
【０００４】
層間絶縁膜１０８においては、一方電極１０３ａ上に位置する領域にコンタクトホール１１０ａが形成されている。コンタクトホール１１０ａの内部にはタングステンプラグ１１１ａが充填されている。タングステンプラグ１１１ａ上には上層配線１１２ａが形成されている。上層配線１１２ａは、タングステンプラグ１１１ａを介して一方電極１０３ａと電気的に接続されている。
【０００５】
配線部１２１においては、絶縁膜１０２上に一層目配線１０３ｃが形成されている。この一層目配線１０３ｃは、一方電極１０３ａおよび他方電極１０３ｂと同一レベルの層により構成されている。一層目配線１０３ｃ上には層間絶縁膜１０８が配置されている。一層目配線１０３ｃ上に位置する領域では、層間絶縁膜１０８にコンタクトホール１１０ｂが形成されている。コンタクトホール１１０ｂの内部にはタングステンプラグ１１１ｂが充填されている。タングステンプラグ１１１ｂ上には上層配線１１２ｂが形成されている。上層配線１１２ｂは、タングステンプラグ１１１ｂを介して一層目配線１０３ｃと電気的に接続されている。
【０００６】
【発明が解決しようとする課題】
しかし、上述した従来の半導体装置においては、以下のような問題があった。すなわち、半導体装置の微細化・高集積化の要求はますます強くなってきている一方、図８９および９０に示したようなキャパシタにおいては、一定の静電容量を確保する必要がある。図８９および９０に示したキャパシタの占有面積を小さくする一方で、必要な静電容量を確保する方法としては、たとえば、一方電極１０３ａおよび他方電極１０３ｂの高さ方向の厚みを大きくすることにより、電極として作用する一方電極１０３ａおよび他方電極１０３ｂの側壁の表面積を大きくする、あるいは一方電極１０３ａと他方電極１０３ｂとの間の距離を小さくするといった手法が考えられる。
【０００７】
しかし、一方電極１０３ａおよび他方電極１０３ｂの高さ方向の厚みを大きくすると、一方電極１０３ａおよび他方電極１０３ｂを形成するためのエッチング加工が難しくなり、現実的ではない。また、一方電極１０３ａと他方電極１０３ｂとの間の距離を小さくする場合、半導体装置の製造工程において用いる写真製版加工の最小加工寸法より一方電極１０３ａと他方電極１０３ｂとの間の距離を小さくすることは難しいため、キャパシタの占有面積を小さくすることには限界があった。
【０００８】
このように、従来の半導体装置では、一定の静電容量を確保した上で、キャパシタの占有面積を小さくすることは困難であった。
【０００９】
この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、一定の静電容量を確保すると同時に、小型化を図ることが可能なキャパシタを備える半導体装置およびその製造方法を提供することである。
【００１０】
【課題を解決するための手段】
この発明の１の局面における半導体装置は、上部表面を有し、金属膜を含むキャパシタ下部電極と、キャパシタ下部電極の上部表面上に配置され、キャパシタ下部電極の厚みより薄い厚みを有する誘電体膜と、誘電体膜上に配置され、キャパシタ下部電極の幅より狭い幅を有し、金属膜を含むキャパシタ上部電極と、キャパシタ下部電極と同一レベルの層により構成される下部配線部分と、下部配線部分上に配置される他の誘電体膜と、他の誘電体膜上に配置され、下部配線部分より狭い幅を有し、キャパシタ上部電極と同一レベルの層により構成される上部配線部分と、上部配線部分上に形成された層間絶縁膜とを備え、層間絶縁膜には、上部配線部分の表面を露出させるとともに、下部配線部分の上面に到達する接続孔が形成され、さらに、接続孔の内部に配置され、上部配線部分と下部配線部分とを電気的に接続する導電体膜を備える。
【００１１】
この場合、縦方向にキャパシタ下部電極、誘電体膜およびキャパシタ上部電極を積層して配置する事により、縦方向のキャパシタを形成することができる。そして、誘電体膜の膜厚は、半導体装置を形成する際に用いる写真製版加工工程における最小加工寸法よりはるかに小さい値となるように制御することが可能である。したがって、一定の静電容量を確保した状態で、誘電体膜の膜厚を従来より薄くすることでキャパシタ上部電極およびキャパシタ下部電極の表面積をより小さくできるので、従来よりキャパシタの小型化を図ることができる。
【００１２】
また、キャパシタ上部電極の幅はキャパシタ下部電極より小さくなるように設定されているので、キャパシタ上部電極を形成する際の写真製版加工における重ね合わせ余裕を大きくすることができる。この結果、キャパシタ上部電極とキャパシタ下部電極との位置がずれて、キャパシタ下部電極の側壁などとキャパシタ上部電極とが短絡する不良の発生を防止できる。
【００１３】
また、キャパシタ下部電極およびキャパシタ上部電極は金属膜を含むため、キャパシタ電極としてポリシリコンなどの半導体を用いた場合より、高精度で電圧依存性の少ないキャパシタ（容量素子）を実現できる。この結果、高精度フィルタ回路などに必要なキャパシタを容易に実現できる。また、キャパシタ下部電極、誘電体膜およびキャパシタ上部電極からなるキャパシタを形成する工程において、キャパシタと同時に上部配線部分と下部配線部分とからなる配線を形成できる。また、導電体膜により上部配線部分と下部配線部分とを電気的に接続することにより、上部配線部分と下部配線部分とを１つの配線として作用させることができる。
【００１４】
上記１の局面における半導体装置では、キャパシタ上部電極は側壁を有していてもよく、キャパシタ下部電極の上部表面上においてキャパシタ上部電極の側壁上に形成されたサイドウォール絶縁膜を備えていてもよい。
【００１５】
この場合、キャパシタ上部電極の側壁とキャパシタ下部電極の上部表面との間にサイドウォール絶縁膜が配置されているので、キャパシタ上部電極とキャパシタ下部電極との短絡を確実に防止できる。
【００１６】
また、後述する製造工程において示すように、キャパシタ上部電極とサイドウォール絶縁膜とを、キャパシタ下部電極を形成するためのエッチングにおけるマスクとして用いれば、キャパシタ上部電極下に位置し、キャパシタ上部電極より幅の広いキャパシタ下部電極を確実に形成できる。
【００１７】
上記１の局面における半導体装置では、サイドウォール絶縁膜はシリコン酸化窒化膜を含むことが好ましい。
【００１８】
ここで、シリコン酸化窒化膜はＡＲＣ（Ａｎｔｉ Ｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔ）としての機能を有する。したがって、サイドウォール絶縁膜を形成するためにシリコン酸化窒化膜をキャパシタ上部電極上から他の領域にまで延在するように形成し、この他の領域において配線などを形成する際、この配線を形成するためのエッチングに用いるフォトレジスト膜をシリコン酸化窒化膜上に形成すれば、別途ＡＲＣを形成する必要がない。この結果、製造工程を簡略化できる。
【００１９】
上記１の局面における半導体装置では、キャパシタ下部電極はアルミニウムを含んでいてもよく、キャパシタ上部電極はタングステンを含んでいてもよい（請求項４）。
【００２０】
この場合、キャパシタ下部電極とキャパシタ上部電極とを構成する材料を異なるものとすることにより、キャパシタ下部電極を形成するためのエッチング工程において、キャパシタ上部電極をマスクとして確実に利用できる。この結果、キャパシタ下部電極とキャパシタ上部電極との位置ずれの発生を防止できる。
【００４５】
上記１の局面における半導体装置では、キャパシタ上部電極と誘電体膜とキャパシタ下部電極とからなるキャパシタが、特定用途向け集積回路において用いられることが好ましい。
【００４６】
この場合、特定用途向け集積回路（ＡＳＩＣ：Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）においては、特に高精度で電圧依存性がなく、微細化が容易なキャパシタを実装することが求められている。したがって、本発明をＡＳＩＣに適用すれば、特にＡＳＩＣの高性能化および微細化に顕著な効果を得ることができる。
【００５７】
この発明のまたもう一つの局面における半導体装置の製造方法は、キャパシタ下部電極となるべき下部金属膜を形成する工程と、下部金属膜上に誘電体膜を形成する工程と、誘電体膜上に配置され、金属膜を含むキャパシタ上部電極を形成する工程と、キャパシタ上部電極をマスクとして用いて、エッチングにより下部金属膜を部分的に除去することにより、キャパシタ下部電極を形成するキャパシタ下部電極形成工程とを備える。
【００５８】
このようにすれば、縦方向にキャパシタ下部電極、誘電体膜およびキャパシタ上部電極を積層した縦方向のキャパシタを容易に形成することができる。
【００５９】
また、キャパシタ上部電極をマスクとしてキャパシタ下部電極を形成するので、キャパシタ上部電極とキャパシタ下部電極との位置がずれることを確実に防止できる。
【００６０】
上記またもう一つの局面における半導体装置の製造方法では、誘電体膜を形成する工程において、誘電体膜は下部金属膜を用いて配線を形成する領域上にまで延在するように形成されていてもよい。さらに、上記またもう一つの局面における半導体装置の製造方法は、キャパシタ下部電極形成工程に先立ち、下部金属膜を用いて配線を形成する領域上において、誘電体膜上にレジスト膜を形成する工程と、レジスト膜をマスクとして下部金属膜を部分的に除去することにより配線を形成する工程とを備えていてもよい。
【００６１】
この場合、誘電体膜としてＡＲＣ（Ａｎｔｉ Ｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔ）として作用する材料を用いれば、誘電体膜上に形成されるレジスト膜のためのＡＲＣを別途形成する工程を省略できる。この結果、半導体装置の製造工程を簡略化できる。
【００６２】
上記またもう一つの局面における半導体装置の製造方法では、誘電体膜はシリコン酸化窒化膜を含むことが好ましい。
【００６３】
この場合、シリコン酸化窒化膜はＡＲＣとしての機能を有する。したがって、シリコン酸化窒化膜をキャパシタ誘電体膜として用いれば、上述のようにキャパシタ誘電体膜をＡＲＣとして容易に作用させることができる。
【００６４】
上記またもう一つの局面における半導体装置の製造方法では、キャパシタ下部電極形成工程に先立ち、キャパシタ上部電極の側壁面上にサイドウォール膜を形成する工程を備えていてもよい。さらに、上記またもう一つの局面における半導体装置の製造方法は、キャパシタ下部電極形成工程において、キャパシタ上部電極とサイドウォール膜とをマスクとして用いてもよい。
【００６５】
この場合、キャパシタ上部電極とサイドウォール絶縁膜とを、キャパシタ下部電極を形成するためのエッチングにおけるマスクとして用いることにより、キャパシタ上部電極下に位置し、かつ、キャパシタ上部電極より幅の広いキャパシタ下部電極を確実に形成できる。
【００６６】
上記またもう一つの局面における半導体装置の製造方法では、キャパシタ下部電極形成工程に先立って、誘電体膜上に配置され、側壁面を有し、配線層となるべき上部配線部分を形成する工程を備えていてもよい。さらに、上記またもう一つの局面における半導体装置の製造方法は、上部配線部分の側壁面上に配線サイドウォール膜を形成する工程と、配線サイドウォール膜と上部配線部分とをマスクとして用いて、エッチングにより下部金属膜を部分的に除去することにより下部配線部分を形成する工程と、上部配線部分上に層間絶縁膜を形成する工程と、層間絶縁膜に、上部配線部分の表面を露出させるとともに、下部配線部分の上面に到達する接続孔を形成する工程と、接続孔の内部において、上部配線部分および下部配線部分と電気的に接続された導電体膜を形成する工程とを備えていてもよい。
【００６７】
この場合、キャパシタ下部電極、誘電体膜およびキャパシタ上部電極からなるキャパシタを形成する工程において、キャパシタと同時に上部配線部分と下部配線部分とからなる配線を形成できる。
【００７１】
この発明のまた他の局面における半導体装置の製造方法は、金属膜を形成する工程と、金属膜上にレジスト膜を形成する工程と、レジスト膜をマスクとして用いて、金属膜を部分的に除去することにより、第一の延在部と、この第一の延在部と間隔を隔てて配置される第２の延在部とを含むキャパシタ一方電極と、第一の延在部と第２の延在部との間に位置し、第１および第２の延在部とそれぞれ誘電体膜を介して対向する第３の延在部と、第２の延在部から見て第３の延在部とは反対側に位置し、第２の延在部とは他の誘電体膜を介して対向する第４の延在部とを含むキャパシタ他方電極とを形成する工程を備える。
【００７２】
このようにすれば、キャパシタ一方電極およびキャパシタ他方電極の第１〜第４の延在部において互いに対向する側壁面をキャパシタの電極面として利用するキャパシタを容易に形成できる。
【００７３】
この発明のもう一つ別の局面における半導体装置の製造方法は、層間絶縁膜を準備する工程と、層間絶縁膜に複数の孔を形成する工程と、複数の孔の内部から層間絶縁膜の上部表面上にまで延在するように、金属膜を形成する工程と、化学機械研磨法を用いて、層間絶縁膜の上部表面上に位置する金属膜を除去することにより、複数の孔の内部に配置され金属膜を含む複数のキャパシタ下部電極を形成するとともに、複数の孔が位置する領域において、層間絶縁膜の上部表面に凹部を形成する工程と、凹部に誘電体膜を充填する工程と、誘電体膜膜上に、金属膜を含むキャパシタ上部電極を形成する工程とを備える。
【００７４】
このようにすれば、縦方向にキャパシタ下部電極、誘電体膜およびキャパシタ上部電極を積層した縦方向のキャパシタを容易に形成することができる。
【００７５】
また、層間絶縁膜に複数の孔を形成する工程において、形成される複数の孔の数や断面積を変更することにより、キャパシタ下部電極において誘電体膜と対向する部分の面積を容易に変更できる。この結果、キャパシタの静電容量を容易に変更できる。
【００７９】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
【００８０】
（実施の形態１）
図１は、本発明による半導体装置の実施の形態１を示す断面模式図である。図１を参照して、本発明による半導体装置の実施の形態１を説明する。
【００８１】
図１を参照して、半導体装置は特定用途向け集積回路（ＡＳＩＣ）であって、容量が形成された容量部２０と配線が形成された配線部２１とを備える。半導体基板１の上部表面上には絶縁膜２が形成されている。そして、容量部２０においては、絶縁膜２上に金属膜からなる下部電極３ａが配置されている。下部電極３ａの上部表面上にはキャパシタ誘電体膜４ａが配置されている。キャパシタ誘電体膜４ａ上には金属膜からなる上部電極６ａが配置されている。ここで、下部電極３ａの幅Ｗ１よりも、上部電極６ａの幅Ｗ２の方が小さくなっている。
【００８２】
また、配線部２１においては、絶縁膜２上に１層目配線３ｂが形成されている。１層目配線３ｂの上部表面上には誘電体膜４ｂが配置されている。
【００８３】
誘電体膜４ｂおよび上部電極６ａ上には層間絶縁膜８が形成されている。層間絶縁膜８においては、１層目配線３ｂおよび上部電極６ａ上に位置する領域において、それぞれコンタクトホール１０ａ、１０ｂが形成されている。コンタクトホール１０ａ、１０ｂの内部にはバリアメタル膜（図示せず）が形成されている。そして、このコンタクトホール１０ａ、１０ｂを充填するように、バリアメタル膜上にタングステンプラグ１１ａ、１１ｂが形成されている。タングステンプラグ１１ａ、１１ｂ上には、上層配線１２ａ、１２ｂがそれぞれ形成されている。
【００８４】
この場合、縦方向にキャパシタ下部電極としての下部電極３ａ、キャパシタ誘電体膜４ａおよびキャパシタ上部電極としての上部電極６ａを積層して配置する事により、縦方向のキャパシタを形成することができる。そして、キャパシタ誘電体膜４ａの膜みは、半導体装置を形成する際に用いる写真製版加工工程における最小加工寸法よりはるかに小さく設定できる。したがって、一定の静電容量を確保した状態で、キャパシタ誘電体膜４ａの膜厚を従来より薄くすることで上部電極６ａおよび下部電極３ａの表面積をより小さくできるので、従来よりキャパシタの小型化を図ることができる。
【００８５】
また、上部電極６ａの幅Ｗ２は下部電極３ａの幅Ｗ１より小さくなるように設定されているので、上部電極６ａを形成する際の写真製版加工工程における重ね合わせ余裕を大きくすることができる。この結果、上部電極６ａと下部電極３ａとの位置がずれて、下部電極３ａの側壁などと上部電極６ａとが短絡する不良の発生を防止できる。
【００８６】
また、下部電極３ａおよび上部電極６ａは金属膜からなるため、キャパシタ電極としてポリシリコンなどの半導体を用いた場合より、高精度で電圧依存性の少ないキャパシタを実現できる。この結果、高精度フィルタ回路などに必要なキャパシタを容易に実現できる。また、このような高精度で電圧依存性の少ないキャパシタは、ＡＳＩＣにおいて特に必要とされており、本発明をＡＳＩＣに適用することでＡＳＩＣの高性能化および微細化を容易に図ることができる。
【００８７】
図２〜７は、図１に示した半導体装置の製造方法を説明するための断面模式図である。図２〜７を参照して、本発明による半導体装置の製造方法を説明する。
【００８８】
まず、図２に示すように、半導体基板１の上部表面上に絶縁膜２を形成する。絶縁膜２上に下層金属膜３を形成する。この下層金属膜３としては、スパッタリング法を用いてアルミニウム合金膜を堆積する。このアルミニウム合金膜からなる下層金属膜の厚みは０．４μｍ程度とする。下層金属膜３上にキャパシタ誘電体膜となる誘電体膜４を形成する。誘電体膜４としては、プラズマＣＶＤ（Chemical Vapor Deposition）法を用いて形成したシリコン酸化膜を用いることができる。誘電体膜４の厚みは３０ｎｍ程度とする。誘電体膜４上にレジスト膜５ａ、５ｂを形成する。なお、ここでは下層金属膜３としてアルミニウム合金膜を用いたが、アルミニウム合金以外にたとえばタングステン膜などを用いてもよい。また、下層金属膜３の厚みを０．４μｍとしたが、この下層金属膜３の厚みは適宜変更することが可能である。また、誘電体膜４としてはシリコン酸化膜を用いているが、シリコン酸化膜以外の材料、たとえばシリコン窒化膜を用いてもよい。また、誘電体膜４の厚みを３０ｎｍとしたが、この誘電体膜４の厚みは適宜変更することが可能である。
【００８９】
次に、レジスト膜５ａ、５ｂをマスクとして用いて、異方性エッチングにより誘電体膜４および下層金属膜３を部分的に除去する。その後、プラズマアッシングなどを用いてレジスト膜５ａ、５ｂを除去する。このようにして、図３に示すようにキャパシタの下部電極３ａおよびキャパシタ誘電体膜４ａ、そして１層目配線３ｂを形成する。なお、１層目配線３ｂの上部表面上には誘電体膜４ｂが残存している。
【００９０】
次に、図４に示すように、キャパシタ誘電体膜４ａおよび誘電体膜４ｂ上に上部電極となるべき金属膜６を形成する。金属膜６としては、スパッタリング法を用いて堆積されたアルミニウム合金膜を用いることができる。金属膜６の厚みとしては０．４μｍ程度とした。金属膜６上に写真製版加工技術を用いてレジスト膜７を形成する。なお、このレジスト膜７は上部電極６ａ（図１参照）を形成するために用いられるものであるため、レジスト膜７の幅Ｗ２は上部電極６ａの幅に対応する。そのため、レジスト膜７の幅Ｗ２は下部電極３ａの幅Ｗ１よりも小さくなるように設定されている。なお、金属膜６としてはアルミニウム合金膜以外の金属膜、たとえばタングステン膜などを用いることができる。また、金属膜６の厚みは適宜変更することが可能である。
【００９１】
このようにレジスト膜７の幅Ｗ２を下部電極３ａの幅Ｗ１よりも小さくすることにより、レジスト膜７を形成する際の写真製版加工工程における重ね合せ余裕を大きくすることができる。この結果、次工程における金属膜６のエッチング工程における残渣などによって、上部電極６ａと下部電極３ａとが短絡するといった不良の発生をより確実に防止できる。
【００９２】
次に、レジスト膜７をマスクとして用いて、異方性エッチングにより金属膜６を部分的に除去する。その後プラズマアッシングなどによってレジスト膜７を除去する。この結果、キャパシタの上部電極６ａ（図５参照）を形成することができる。その後、上部電極６ａと誘電体膜４ｂとの上に層間絶縁膜８を形成する。この層間絶縁膜８の上部表面は、化学機械研磨法（ＣＭＰ法：ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を用いて平坦化されている。このようにして、図５に示すような構造を得る。
【００９３】
次に、層間絶縁膜８の上部表面上にレジスト膜９（図６参照）を形成する。このレジスト膜９をマスクとして用いて、異方性エッチングにより層間絶縁膜８および誘電体膜４ｂの一部を除去することにより、コンタクトホール１０ａ、１０ｂを形成する。このようにして、図６に示すような構造を得る。なお、コンタクトホール１０ａの底部においては上部電極６ａの上部表面が露出している。また、コンタクトホール１０ｂの底部においては１層目配線３ｂの上部表面が露出している。
【００９４】
次に、レジスト膜９を除去する。そして、コンタクトホール１０ａ、１０ｂの内部から層間絶縁膜８の上部表面上にまで延在するようにバリアメタル膜（図示せず）およびタングステン膜（図示せず）を形成する。層間絶縁膜８の上部表面上に位置するタングステン膜およびバリアメタル膜をドライエッチング法や化学機械研磨法などを用いて除去することにより、図７に示すように、コンタクトホール１０ａ、１０ｂの内部を充填するタングステンプラグ１１ａ、１１ｂおよびバリアメタル膜（図示せず）を形成する。
【００９５】
次に、層間絶縁膜８の上部表面上に３層目の金属膜（図示せず）を形成する。この金属膜としては、スパッタリング法により形成されたアルミニウム合金膜を用いることができる。３層目の金属膜の厚みは０．４μｍ程度である。この金属膜上にレジスト膜（図示せず）を形成する。レジスト膜をマスクとして用いて、異方性エッチングにより金属膜を部分的に除去する。その後レジスト膜を除去する。この結果、タングステンプラグ１１ａ、１１ｂの上にそれぞれ位置する上層配線１２ａ、１２ｂが形成される。このようにして、図１に示すような半導体装置を得る。なお、ここで上層配線１２ａ、１２ｂとなる３層目の金属膜としては、アルミニウム合金膜以外の金属膜、たとえばタングステン膜などを用いることができる。また、この３層目の金属膜の厚みは適宜変更することができる。
【００９６】
（実施の形態２）
図８は、本発明による半導体装置の実施の形態２を示す断面模式図である。図８を参照して、本発明による半導体装置の実施の形態２を説明する。
【００９７】
図８を参照して、半導体装置は基本的には図１に示した半導体装置と同様の構造を備える。ただし、図８に示した半導体装置では、キャパシタ誘電体膜４ａを含む誘電体膜４が下部電極３ａの上部表面上から側壁面上にまで延在するように形成されている。
【００９８】
また、図８に示した半導体装置では、キャパシタの下部電極３ａの幅Ｗ１と上部電極６ａの幅Ｗ２とがほぼ等しくなっている。
【００９９】
この場合、本発明の実施の形態１と同様に、キャパシタ下部電極としての下部電極４ａ、キャパシタ誘電体膜４ａおよびキャパシタ上部電極としての上部電極６ａを積層することにより縦方向のキャパシタを形成することができる。したがって、キャパシタ誘電体膜４ａの膜厚を従来より薄くすることで上部電極６ａおよび下部電極３ａの表面積をより小さくしても一定の静電容量を確保できるので、従来よりキャパシタの小型化を図ることができる。
【０１００】
また、下部電極３ａの上部表面上から側壁面上にまでキャパシタ誘電体膜４ａを含む誘電体膜４が延在するので、上部電極６ａの位置がずれて下部電極３ａの側壁面上にまで上部電極６ａが延在するような場合にも、上部電極６ａと下部電極３ａとの間に誘電体膜４が存在することになる。したがって、下部電極３ａと上部電極６ａとの短絡を確実に防止できる。
【０１０１】
また、下部電極３ａおよび上部電極６ａは金属膜からなるため、本発明の実施の形態１による半導体装置と同様に、キャパシタ電極としてポリシリコンなどの半導体を用いた場合より高精度で電圧依存性の少ないキャパシタを実現できる。
【０１０２】
図９〜１３は、図８に示した半導体装置の製造方法を説明するための断面模式図である。図９〜１３を参照して、図８に示した半導体装置の製造方法を説明する。
【０１０３】
まず、本発明の実施の形態１における半導体装置の製造方法と同様に、半導体基板１の上部表面上に絶縁膜２を形成する。絶縁膜２上に下層金属膜３を形成する。この下層金属膜３としては、スパッタリング法を用いて形成されたアルミニウム合金膜を用いることができる。下層金属膜３の厚みは０．４μｍ程度である。なお、下層金属膜３の材料として、アルミニウム合金以外の材料、たとえばタングステンなどを用いることができる。また、下層金属膜３の厚みを０．４μｍとしたが、この下層金属膜３の厚みは適宜変更することが可能である。そして、下層金属膜３の上部表面上に写真製版加工技術を用いてレジスト膜５ａ、５ｂを形成する。このようにして、図９に示したような構造を得る。
【０１０４】
次に、レジスト膜５ａ、５ｂをマスクとして用いて、異方性エッチングにより下層金属膜３を部分的に除去する。その後、プラズマアッシングなどを用いてレジスト膜５ａ、５ｂを除去する。この結果、下部電極３ａ（図１０参照）および１層目配線３ｂ（図１０参照）が形成される。そして、下部電極３ａおよび１層目配線３ｂ上に誘電体膜４を形成する。このようにして、図１０に示したような構造を得る。
【０１０５】
なお、誘電体膜４としては、プラズマＣＶＤ法を用いて形成されたシリコン酸化膜を用いることができる。また、誘電体膜４の厚みは３０ｎｍ程度とした。この誘電体膜４の厚みは適宜変更することができる。また、誘電体膜４の材料としては、シリコン酸化膜以外の材料、たとえばシリコン窒化膜などの他の誘電体膜を用いることができる。
【０１０６】
次に、誘電体膜４上に上部電極６ａ（図８参照）となるべき金属膜６（図１１参照）を形成する。金属膜６としてはスパッタリング法により形成されるアルミニウム合金膜を用いることができる。また、金属膜６の厚みは０．４μｍ程度とした。なお、金属膜６の材料としては、アルミニウム合金膜以外の金属膜、たとえばタングステン膜などを用いることができる。この金属膜６上に写真製版加工技術を用いてレジスト膜７（図１１参照）を形成する。このようにして、図１１に示すような構造を得る。なお、下部電極３ａの幅Ｗ１と、レジスト膜７の幅Ｗ２とはほぼ等しくなっている。
【０１０７】
次に、レジスト膜７をマスクとして用いて、異方性エッチングにより金属膜６を部分的に除去することにより、上部電極６ａ（図１２参照）を形成する。その後、プラズマアッシングなどを用いてレジスト膜７を除去する。そして、図１２に示すように、上部電極６ａと誘電体膜４との上に層間絶縁膜８を形成する。この層間絶縁膜８の上部表面は化学機械研磨法などを用いて平坦化されている。
【０１０８】
このようにすれば、下部電極３ａの上部表面上から側壁面上にまで誘電体膜４が延在するので、レジスト膜７の位置がずれて下部電極３ａの側壁面上にまで上部電極６ａが延在するような場合にも、上部電極６ａと下部電極３ａの側壁との間に誘電体膜４が存在することになる。したがって、下部電極３ａと上部電極６ａとの短絡を確実に防止できる。
【０１０９】
次に、本発明の実施の形態１における図６および７に示した工程と同様の工程を用いて、層間絶縁膜８にコンタクトホール１０ａ、１０ｂ（図１３参照）を形成するとともに、このコンタクトホール１０ａ、１０ｂの内部にバリアメタル膜（図示せず）を形成する。さらに、このコンタクトホール１０ａ、１０ｂの内部を充填するタングステンプラグ１１ａ、１１ｂを形成する。このようにして、図１３に示すような構造を得る。
【０１１０】
この後、本発明の実施の形態１と同様にタングステンプラグ１１ａ、１１ｂ上に上層配線１２ａ、１２ｂを形成する。このようにして、図８に示すような半導体装置を得ることができる。
【０１１１】
図１４は、図８に示した本発明による半導体装置の実施の形態２の第１の変形例を示す断面模式図である。図１４を参照して、本発明による半導体装置の実施の形態２の第１の変形例を説明する。
【０１１２】
図１４を参照して、半導体装置は基本的に図８に示した半導体装置と同様の構造を備えるが、上部電極６ａの幅Ｗ２が下部電極３ａの幅Ｗ１より小さくなっている。
【０１１３】
この場合、本発明による半導体装置の実施の形態１と同様に、上部電極６ａを形成する際の写真製版加工における上部電極６ａと下部電極３ａとの重ね合わせ余裕を大きくすることができる。この結果、下部電極３ａの側壁などと上部電極６ａとが短絡する不良の発生を防止できる。
【０１１４】
図１５は、図１４に示した半導体装置の製造方法を説明するための断面模式図である。図１５を参照して、図１４に示した半導体装置の製造方法を説明する。
【０１１５】
まず、図９および１０に示した工程を実施した後、図１５に示すように、金属膜６およびレジスト膜７を形成する。なお、図１５に示した工程は、図１１に示した工程に対応している。図１５に示すように、レジスト膜７の幅Ｗ２を、下部電極３ａの幅Ｗ１よりも小さくしておく。この結果、レジスト膜７を形成する際の写真製版加工における、レジスト膜７と下部電極３ａとの重ね合わせ余裕を大きくすることができる。
【０１１６】
その後、図１２および１３に示した工程を実施することにより、図１４に示した半導体装置を得ることができる。
【０１１７】
図１６は、図８に示した本発明による半導体装置の実施の形態２の第２の変形例を示す断面模式図である。図１６を参照して、本発明による半導体装置の実施の形態２の第２の変形例を説明する。
【０１１８】
図１６を参照して、半導体装置は基本的に図８に示した半導体装置と同様の構造を備えるが、上部電極６ａの幅Ｗ２が下部電極３ａの幅Ｗ１よりも大きくなっている。
【０１１９】
この場合、下部電極３ａの側壁面上にも、誘電体膜４を介して上部電極６ａが位置することになる。この結果、下部電極３ａの側壁面もキャパシタの電極として利用できるので、キャパシタの静電容量を増大させることができる。
【０１２０】
図１７は、図１６に示した半導体装置の製造方法を説明するための断面模式図である。図１７を参照して、図１６に示した半導体装置の製造方法を説明する。
【０１２１】
まず、図９および１０に示した工程を実施した後、誘電体膜４上に金属膜６とレジスト膜７を形成する。このとき、レジスト膜７の幅Ｗ２は、下部電極３ａの幅Ｗ１よりも大きくなるように設定されている。なお、この図１７に示した工程は図１１に示した工程に対応している。このようにすれば、レジスト膜７をマスクとして金属膜６を異方性エッチングにより部分的に除去することにより、下部電極３ａの上部表面から側壁面上にまで、誘電体膜４を介して上部電極６ａが延在することになる。
【０１２２】
その後、図１２および１３に示した工程を実施することにより、図１６に示した半導体装置を得ることができる。
【０１２３】
（実施の形態３）
図１８は、本発明による半導体装置の実施の形態３を示す断面模式図である。図１８を参照して、本発明による半導体装置の実施の形態３を説明する。
【０１２４】
図１８を参照して、半導体装置は基本的には図１に示した半導体装置と同様の構造を備える。ただし、図１８に示した半導体装置では、キャパシタを構成する上部電極６ａ、下部電極３ａおよびキャパシタ誘電体膜４ａのそれぞれの側壁の位置がほぼ一致している。上部電極６ａはタングステン膜からなっていてもよく、また、下部電極３ａはアルミニウム合金膜など、アルミニウムを含む金属膜であってもよい。
【０１２５】
この場合、本発明による半導体装置の実施の形態１と同様に、縦方向のキャパシタを形成することによりキャパシタの小型化を図ることができるとともに、金属膜からなる上部電極６ａおよび下部電極３ａを用いることで、電圧依存性の少ない高精度なキャパシタを実現できる。また、後述する製造工程において示すように、下部電極３ａと上部電極６ａとを構成する材料を異なるものとすることにより、下部電極３ａを形成するためのエッチング工程において、上部電極６ａをマスクとして確実に利用できる。
【０１２６】
図１９〜２６は、図１８に示した半導体装置の製造方法を説明するための断面模式図である。図１９〜２６を参照して、図１８に示した半導体装置の製造方法を説明する。
【０１２７】
まず、図１９に示すように、半導体基板１の上部表面上に絶縁膜（図示せず）を形成する。絶縁膜上に下部電極となる下層金属膜３を形成する。下層金属膜３上にキャパシタ誘電体膜となる誘電体膜４を形成する。誘電体膜４上に上部電極となる金属膜６を形成する。
【０１２８】
次に、図２０に示すように、金属膜６上に写真製版加工技術を用いてレジスト膜５ａを形成する。
【０１２９】
次に、このレジスト膜５ａをマスクとして用いて、異方性エッチングにより金属膜６を部分的に除去する。その後、プラズマアッシングなどを用いてレジスト膜５ａを除去する。その結果、図２１に示すように、上部電極６ａが形成される。
【０１３０】
次に、図２２に示すように、写真製版加工技術を用いて１層目配線３ｂを形成するためのレジスト膜５ｂを誘電体膜４上に形成する。ここで、誘電体膜４としてシリコン酸化窒化膜（ＳｉＯＮ膜）を用いる。このようにすれば、レジスト膜５ｂを形成する際のＡＲＣ（Anti Reflection Coat）としてこの誘電体膜４を利用することができる。この結果、レジスト膜５ｂを形成する際に新たに誘電体膜４上にＡＲＣを形成する必要がない。すなわち、工程を簡略化することができる。
【０１３１】
次に、上部電極６ａおよびレジスト膜５ｂをマスクとして、異方性エッチングを用いて誘電体膜４および下層金属膜３を部分的に除去することにより、キャパシタ誘電体膜４ａ（図２３参照）、下部電極３ａ（図２３参照）および１層目配線３ｂ（図２３参照）を形成する。
【０１３２】
このように、上部電極６ａをマスクとして下部電極３ａを形成するので、上部電極６ａと下部電極３ａとの位置がずれることを確実に防止できる。
【０１３３】
その後、レジスト膜５ｂおよび１層目配線３ｂ上に位置する誘電体膜を除去する。そして、１層目配線３ｂおよび上部電極６ａ上に層間絶縁膜８（図２３参照）を形成する。層間絶縁膜８の上部表面は化学機械研磨法（ＣＭＰ法）を用いて平坦化されている。
【０１３４】
次に、図２４に示すように、層間絶縁膜８の上部表面上に写真製版加工技術を用いてレジスト膜９を形成する。
【０１３５】
次に、レジスト膜９をマスクとして、異方性エッチングを用いて層間絶縁膜８を部分的に除去することにより、コンタクトホール１０ａ、１０ｂ（図２５参照）を形成する。その後、プラズマアッシングなどによりレジスト膜９を除去する。このようにして、図２５に示すような構造を得る。
【０１３６】
次に、コンタクトホール１０ａ、１０ｂの内部から層間絶縁膜８の上部表面上にまで延在するようにバリアメタル膜（図示せず）を形成する。バリアメタル膜上にタングステン膜（図示せず）を形成する。その後、層間絶縁膜８の上部表面上に位置するバリアメタル膜およびタングステン膜をＣＭＰ法などを用いて除去する。その結果、図２６に示すように、コンタクトホール１０ａ、１０ｂの内部に位置するバリアメタル膜と、バリアメタル膜上に形成され、コンタクトホール１０ａ、１０ｂの内部を充填するタングステンプラグ１１ａ、１１ｂを得ることができる。
【０１３７】
その後、本発明の実施の形態１および２と同様に、タングステンプラグ１１ａ、１１ｂ上に上層配線１２ａ、１２ｂを形成することにより、図１８に示した半導体装置を得ることができる。
【０１３８】
（実施の形態４）
図２７は、本発明による半導体装置の実施の形態４を示す断面模式図である。図２７を参照して、本発明による半導体装置の実施の形態４を説明する。
【０１３９】
図２７を参照して、半導体装置は基本的には図１に示した半導体装置と同様の構造を備える。ただし、図２７に示した半導体装置では、キャパシタの上部電極６ａの側壁上に誘電体膜からなるサイドウォール膜３８ａ、３８ｂが形成されている。そして、上部電極６ａの幅とサイドウォール膜３８ａ、３８ｂの幅との合計の長さと、下部電極３ａの幅Ｗ１とがほぼ等しくなっている。つまり、上部電極６ａの幅Ｗ２は、下部電極３ａの幅Ｗ１より小さくなっている。この結果、本発明による半導体装置の実施の形態１と同様の効果を得ることができる。
【０１４０】
また、上部電極６ａの側壁と下部電極３ａの上部表面との間にサイドウォール絶縁膜としてのサイドウォール膜３８ａ、３８ｂが配置されているので、上部電極６ａと下部電極３ａとの短絡を確実に防止できる。
【０１４１】
また、後述する製造工程において示すように、上部電極６ａとサイドウォール膜３８ａ、３８ｂとを、下部電極３ａを形成するための異方性エッチングにおけるマスクとして用いれば、上部電極６ａ下に位置し、上部電極６ａより幅の広い下部電極３ａを確実に形成できる。
【０１４２】
なお、上部電極６ａと下部電極３ａとを異なる材料により形成してもよい。たとえば、上部電極６ａの材料としてタングステン膜を、下部電極３ａの材料としてアルミニウム合金膜を用いてもよい。この場合、下部電極３ａを形成するためのエッチング工程において、上部電極６ａをマスクとして確実に利用できる。
【０１４３】
図２８〜３４は、図２７に示した半導体装置の製造方法を説明するための断面模式図である。図２８〜３４を参照して、図２７に示した半導体装置の製造方法を説明する。
【０１４４】
まず、図１９〜２１に示した製造工程を実施した後、図２８に示すように、上部電極６ａと誘電体膜４との上にサイドウォール膜３８ａ、３８ｂ（図２７参照）となるべき絶縁膜３８を形成する。
【０１４５】
次に、絶縁膜３８を異方性エッチングにより部分的に除去することにより、上部電極６ａの側壁上にサイドウォール膜３８ａ、３８ｂ（図２９参照）を形成する。そして、１層目配線３ｂ（図２７参照）が形成されるべき領域上において、誘電体膜４上にレジスト膜５ｂを形成する。このようにして、図２９に示すような構造を得る。
【０１４６】
このように、上部電極６ａとサイドウォール膜３８ａ、３８ｂとを、下部電極３ａを形成するためのエッチングにおけるマスクとして用いることにより、上部電極６ａ下に位置し、かつ、上部電極６ａより幅の広い下部電極３ａを確実に形成できる。
【０１４７】
次に、上部電極６ａ、サイドウォール膜３８ａ、３８ｂおよびレジスト膜５ｂをマスクとして用いて、誘電体膜４および下層金属膜３を異方性エッチングにより部分的に除去する。その後、レジスト膜５ｂを除去する。この結果、図３０に示すように、下部電極３ａ、キャパシタ誘電体膜４ａおよび１層目配線３ｂが形成される。なお、１層目配線３ｂ上には誘電体膜４ｂが残存している。このように、上部電極６ａとサイドウォール膜３８ａ、３８ｂとを、下部電極３ａを形成するためのマスクとして用いるので、上部電極６ａの幅Ｗ２よりも下部電極３ａの幅Ｗ１の方が大きくなっている。
【０１４８】
なお、ここで上部電極６ａを構成する金属膜の材料と、下部電極３ａを構成する金属膜の材料とは異なる材料を用いる。また、下層金属膜３をエッチングする際のエッチング条件としては、下層金属膜３を構成する材料のエッチング速度は十分大きな値となる一方、上部電極６ａを構成する材料はほとんど当該エッチングにより除去されないようなエッチング条件を用いることが好ましい。
【０１４９】
次に、図３１に示すように、上部電極６ａ、サイドウォール膜３８ａ、３８ｂおよび誘電体膜４ｂ上に層間絶縁膜８を形成する。層間絶縁膜８の上部表面はＣＭＰ法などを用いて平坦化されている。
【０１５０】
次に、図３２に示すように、層間絶縁膜８の上部表面上にレジスト膜９を形成する。
【０１５１】
次に、レジスト膜９をマスクとして用いて、異方性エッチングにより層間絶縁膜８および誘電体膜４ｂを部分的に除去することにより、コンタクトホール１０ａ、１０ｂ（図３３参照）を形成する。その後、レジスト膜９を除去する。その結果、図３３に示すような構造を得る。
【０１５２】
次に、図２６において示した工程と同様に、コンタクトホール１０ａ、１０ｂの内部に位置するバリアメタル膜（図示せず）およびコンタクトホール１０ａ、１０ｂの内部を充填するタングステンプラグ１１ａ、１１ｂを形成する。この結果、図３４に示したような構造を得る。
【０１５３】
その後、本発明の実施の形態３と同様にタングステンプラグ１１ａ、１１ｂ上に上層配線１２ａ、１２ｂ（図２７）を形成することにより、図２７に示す半導体装置を得ることができる。
【０１５４】
（実施の形態５）
図３５は、本発明による半導体装置の実施の形態５を示す断面模式図である。図３５を参照して、本発明による半導体装置の実施の形態５を説明する。
【０１５５】
図３５を参照して、半導体装置は基本的には図２７に示した半導体装置と同様の構造を備える。ただし、図３５においては、上部電極６ａとキャパシタ誘電体膜４ａとの側壁上にサイドウォール膜３８ａ、３８ｂが形成されている。また、１層目配線３ｂ上にはサイドウォール膜３８ａ、３８ｂと同一レベルの層からなる絶縁膜３８ｃが残存している。サイドウォール膜３８ａ、３８ｂおよび絶縁膜３８ｃはシリコン酸化窒化膜からなる。ここで、同一レベルの層からなるとは、サイドウォール膜３８ａ、３８ｂおよび絶縁膜３８ｃが、１つの層である絶縁膜３８（図３７参照）を加工することにより得られることを意味する。
【０１５６】
図３５に示した半導体装置によっても、本発明による半導体装置の実施の形態４と同様の効果を得ることができる。
【０１５７】
また、サイドウォール膜３８ａ、３８ｂおよび絶縁膜３８ｃを構成するシリコン酸化窒化膜はＡＲＣ（Ａｎｔｉ Ｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔ）としての機能を有する。したがって、後述する製造工程で示すように、１層目配線３ｂを形成するために用いるレジスト膜のためのＡＲＣとして、サイドウォール膜３８ａ、３８ｂおよび絶縁膜３８ｃを構成するシリコン酸化窒化膜を利用できる。
【０１５８】
図３６〜４３は、図３５に示した半導体装置の製造方法を説明するための断面模式図である。図３６〜４３を参照して、図３５に示した半導体装置の製造方法を説明する。
【０１５９】
まず、図１９および２０に示した本発明の実施の形態３における半導体装置の製造方法の工程と同様の工程を実施する。そして、レジスト膜５ａ（図２０参照）をマスクとして用いて、金属膜６と誘電体膜４（図２０参照）を部分的に除去することにより、上部電極６ａとキャパシタ誘電体膜４ａ（図３６参照）を形成する。その後、レジスト膜５ａを除去する。このようにして、図３６に示すような構造を得る。
【０１６０】
次に、図３７に示すように、上部電極６ａと下層金属膜３の上部表面上とに絶縁膜３８を形成する。絶縁膜３８としては、シリコン酸化窒化膜を用いる。
【０１６１】
次に、図３８に示すように、１層目配線３ｂ（図３５参照）が形成されるべき領域上において、絶縁膜３８上にレジスト膜５ｂを形成する。
【０１６２】
ここで、すでに述べたようにシリコン酸化窒化膜はＡＲＣとしての機能を有する。したがって、サイドウォール膜３８ａ、３８ｂを形成するためにシリコン酸化窒化膜からなる絶縁膜３８を上部電極６ａ上から１層目配線３ｂが形成されるべき領域にまで延在するように形成し、この領域においてレジスト膜５ｂをシリコン酸化窒化膜上に形成すれば、レジスト膜５ｂのために別途ＡＲＣを形成する必要がない。この結果、製造工程を簡略化できる。
【０１６３】
次に、レジスト膜５ｂをマスクとして、異方性エッチングにより絶縁膜３８を部分的に除去することにより、絶縁膜３８ｃを形成する。このとき、上部電極６ａおよびキャパシタ誘電体膜４ａの側壁上にサイドウォール膜３８ａ、３８ｂ（図３９参照）も形成される。その後、レジスト膜５ｂを除去する。そして、上部電極６ａ、サイドウォール膜３８ａ、３８ｂおよび絶縁膜３８ｃをマスクとして、異方性エッチングにより下層金属膜３を部分的に除去する。このようにして、図３９に示すような構造を得る。この異方性エッチングにより、下部電極３ａと１層目配線３ｂとが形成される。
【０１６４】
次に、図４０に示すように、上部電極６ａ、サイドウォール膜３８ａ、３８ｂおよび絶縁膜３８ｃ上に層間絶縁膜８を形成する。層間絶縁膜８の上部表面はＣＭＰ法などを用いて平坦化されている。
【０１６５】
次に、図４１に示すように、図３２に示した工程と同様に層間絶縁膜８の上部表面上にレジスト膜９を形成する。
【０１６６】
次に、レジスト膜９をマスクとして異方性エッチングにより層間絶縁膜８および絶縁膜３８ｃを部分的に除去することにより、コンタクトホール１０ａ、１０ｂ（図４２参照）を形成する。その後、レジスト膜９を除去する。このようにして、図４２に示すような構造を得る。
【０１６７】
次に、図４３に示すように、図３４に示した本発明の実施の形態４における半導体装置の製造方法と同様に、コンタクトホール１０ａ、１０ｂの内部に位置するバリアメタル膜（図示せず）およびコンタクトホール１０ａ、１０ｂの内部を充填するように配置されたタングステンプラグ１１ａ、１１ｂを形成する。
【０１６８】
その後、タングステンプラグ１１ａ、１１ｂ上にそれぞれ上層配線１２ａ、１２ｂ（図３５参照）を形成することにより、図３５に示すような半導体装置を得ることができる。
【０１６９】
（実施の形態６）
図４４は、本発明による半導体装置の実施の形態６を示す断面模式図である。また、図４５は、図４４における配線部２１を示す部分拡大断面模式図である。図４４および４５を参照して、本発明による半導体装置の実施の形態６を説明する。
【０１７０】
図４４および４５を参照して、半導体装置は基本的には図２７に示した半導体装置と同様の構造を備える。ただし、図４４および４５に示した半導体装置では、配線部２１の構造が図２７に示した半導体装置とは異なる。すなわち、図４４および４５に示した半導体装置の配線部２１においては、１層目配線３ｂ上に誘電体膜４ｂが配置されている。そして、誘電体膜４ｂ上には上部電極６ａと同一レベルの層からなる上部配線６ｂが配置されている。上部配線６ｂの側壁上にはサイドウォール膜３８ｄ、３８ｅが形成されている。そして、この１層目配線３ｂと上部配線６ｂとは、コンタクトホール１０ｂの内部に充填されたバリアメタル膜（図示せず）およびタングステンプラグ１１ｂにより電気的に接続されることにより、１つの配線として作用する。つまり、コンタクトホール１０ｂは、その側壁の一部分に上部配線６ｂの上部表面および側壁面が露出すると同時に、その底壁において１層目配線３ｂの上部表面の一部が露出している。そして、このバリアメタル膜およびタングステンプラグ１１ｂは、１層目配線３ｂの上部表面および上部配線６ｂの上部表面および側壁面のそれぞれと電気的に接続されている。図４５に示すように、コンタクトホール１０ｂはサイドウォール膜３８ｅおよび誘電体膜４ｂを貫通して、１層目配線３ｂの上部表面にまで到達するように形成されている。
【０１７１】
このように、図４４および４５に示した半導体装置では、本発明による半導体装置の実施の形態４と同様の効果を得ることができる。
【０１７２】
また、下部電極３ａ、キャパシタ誘電体膜４ａおよび上部電極６ａからなる縦型のキャパシタを形成する工程において、キャパシタと同時に上部配線部分としての上部配線６ｂと下部配線部分としての１層目配線３ｂとからなる配線を形成できる。また、導電体膜としてのタングステンプラグ１１ｂにより上部配線６ｂと１層目配線３ｂとを電気的に接続することにより、上部配線６ｂと１層目配線３ｂとを１つの配線として作用させることができる。
【０１７３】
図４６〜５４は、図４４および４５に示した半導体装置の製造方法を説明するための断面模式図である。図４６〜５４を参照して、図４４および４５に示した半導体装置の製造方法を説明する。
【０１７４】
まず、図１９に示した工程を実施した後、図４６に示すように、金属膜６上にレジスト膜５ａ、５ｂを形成する。
【０１７５】
次に、このレジスト膜５ａ、５ｂをマスクとして用いて、異方性エッチングにより金属膜６を部分的に除去する。その後レジスト膜５ａ、５ｂを除去する。この結果、図４７に示すように、上部電極６ａと上部配線６ｂとが形成される。
【０１７６】
次に、図４８に示すように、上部電極６ａ、上部配線６ｂおよび誘電体膜４上に絶縁膜３８を形成する。
【０１７７】
次に、異方性エッチングを用いて絶縁膜３８を部分的に除去することにより、図４９に示すように、上部電極６ａの側壁上に位置するサイドウォール膜３８ａ、３８ｂと、上部配線６ｂの側壁上に位置するサイドウォール膜３８ｄ、３８ｅを形成する。
【０１７８】
次に、上部電極６ａ、上部配線６ｂおよびサイドウォール膜３８ａ、３８ｂ、３８ｄ、３８ｅをマスクとして用いて、異方性エッチングにより誘電体膜４および下層金属膜３を部分的に除去する。その結果、図５０に示すように下部電極３ａ、キャパシタ誘電体膜４ａ、１層目配線３ｂおよび誘電体膜４ｂを形成する。このとき、サイドウォール膜３８ａ、３８ｂが存在することにより、上部電極６ａの幅Ｗ２よりも、下部電極３ａの幅Ｗ１は大きくなっている。また、同様に上部配線６ｂの幅よりも１層目配線３ｂの幅の方が大きくなっている。
【０１７９】
次に、図５１に示すように、上部電極６ａおよび上部配線６ｂ上に層間絶縁膜８を形成する。層間絶縁膜８の上部表面はＣＭＰ法などを用いて平坦化されている。
【０１８０】
次に、図５２に示すように、層間絶縁膜８の上部表面上にレジスト膜９を形成する。次に、レジスト膜９をマスクとして用いて、異方性エッチングにより層間絶縁膜８、サイドウォール膜３８ｅ、誘電体膜４ｂを部分的に除去することにより、コンタクトホール１０ａ、１０ｂ（図５３参照）を形成する。その後レジスト膜９を除去する。このようにして、図５３に示すような構造を得る。
【０１８１】
このとき、コンタクトホール１０ｂの側壁においては、上部配線６ｂの上部表面の一部および側壁面が露出すると同時に、コンタクトホール１０ｂの底部においては１層目配線３ｂの上部表面の一部が露出している。
【０１８２】
次に、図５４に示すように、図４３に示した工程と同様にバリアメタル膜（図示せず）およびコンタクトホール１０ａ、１０ｂの内部を充填するタングステンプラグ１１ａ、１１ｂを形成する。
【０１８３】
このように、下部電極３ａ、キャパシタ誘電体膜４ａおよび上部電極６ａからなる縦型のキャパシタを形成する工程において、キャパシタと同時に上部配線６ｂと１層目配線３ｂとが導電体としてのタングステンプラグ１１ｂにより電気的に接続された配線を形成できる。
【０１８４】
その後、上層配線１２ａ、１２ｂ（図４４参照）を形成することにより、図４４および４５に示したような半導体装置を得ることができる。
【０１８５】
（実施の形態７）
図５５は、本発明による半導体装置の実施の形態７を示す断面模式図である。図５５を参照して、本発明による半導体装置の実施の形態７を説明する。
【０１８６】
図５５を参照して、半導体装置は容量部２０と配線部２１とを備える。容量部２０においては、半導体基板（図示せず）上に形成された層間絶縁膜２５に、ビアホール２７およびこのビアホール２７の上部に接続された溝２６が形成されている。溝２６およびビアホール２７の壁面にはバリアメタル膜２８が形成されている。バリアメタル膜２８上には、溝２６およびビアホール２７を充填するように金属膜２９が形成されている。このバリアメタル膜２８の材料としては窒化チタン（ＴｉＮ）を用いることができる。また、金属膜２９の材料としてはたとえばタングステンを用いることができる。このバリアメタル膜２８および金属膜２９は、キャパシタの下部電極３１として作用する。そして、バリアメタル膜２８および金属膜２９の上部表面の位置は、層間絶縁膜２５の上部表面の位置とほぼ一致している。後述するように、下部電極３１はいわゆるデュアルダマシン法により形成されている。
【０１８７】
下部電極３１上にはキャパシタ誘電体膜３０が形成されている。キャパシタ誘電体膜３０を覆うように金属膜からなる上部電極３２ａが形成されている。金属膜からなる上部電極３２ａ上には層間絶縁膜３３が形成されている。上部電極３２ａ上に位置する領域においては、層間絶縁膜３３にコンタクトホール３４ａが形成されている。コンタクトホール３４ａの壁面上にはバリアメタル膜３７ａが形成されている。バリアメタル膜３７ａ上には、コンタクトホール３４ａを充填するようにタングステンプラグ１１ａが形成されているタングステンプラグ１１ａ上には上層配線１２ａが形成されている。
【０１８８】
また、配線部２１においては、層間絶縁膜２５上に上部電極３２ａと同一レベルの層からなり、金属膜からなる配線３２ｂが形成されている。配線３２ｂ上には層間絶縁膜３３が形成されている。配線３２ｂ上に位置する領域においては、層間絶縁膜３３にコンタクトホール３４ｂが形成されている。コンタクトホール３４ｂの壁面上にはバリアメタル膜３７ｂが形成されている。バリアメタル膜３７ｂ上には、コンタクトホール３４ｂの内部を充填するようにタングステンプラグ１１ｂが形成されている。タングステンプラグ１１ｂ上には上層配線１２ｂが形成されている。
【０１８９】
このように、縦方向にキャパシタ下部電極としての下部電極３１、キャパシタ誘電体膜３０およびキャパシタ上部電極としての上部電極３２ａを積層して配置する事により、縦方向のキャパシタを形成することができる。このため、本発明の実施の形態１による半導体装置と同様に、一定の静電容量を確保した状態で、誘電体膜の膜厚を従来より薄くすることで上部電極３２ａおよび下部電極３１の表面積をより小さくできるので、従来よりキャパシタの小型化を図ることができる。
【０１９０】
また、下部電極は、層間絶縁膜の溝の内部に充填されたいわゆるダマシン構造となっているので、配線としてダマシン配線を用いている半導体装置において、そのような配線の一部を下部電極３１として利用できる。この結果、このようなダマシン配線を用いた半導体装置において、縦型のキャパシタを容易に実現できる。
【０１９１】
また、下部電極３１および上部電極３２ａは金属膜を含むため、キャパシタ電極としてポリシリコンなどの半導体を用いた場合より、高精度で電圧依存性の少ないキャパシタを実現できる。
【０１９２】
図５６〜６０は、図５５に示した半導体装置の製造方法を説明するための断面模式図である。図５６〜６０を参照して、図５５に示した半導体装置の製造方法を説明する。
【０１９３】
まず、図５６に示すように、半導体基板（図示せず）上に層間絶縁膜２５を形成する。
【０１９４】
次に、図５７に示すように、デュアルダマシン法を実施するため、層間絶縁膜２５において溝２６およびこの溝２６に接続されたビアホール２７を形成する。
【０１９５】
次に、溝２６およびビアホール２７の壁面上から層間絶縁膜２５の上部表面上にまで延在するようにＣＶＤ法などを用いてバリアメタル膜（図示せず）を堆積する。
【０１９６】
次に、バリアメタル膜上に、溝２６およびビアホール２７の内部を充填するとともに、層間絶縁膜２５の上部表面上にまで延在するようにタングステンなどの金属膜（図示せず）をＣＶＤ法などを用いて堆積する。その後、ＣＭＰ法を用いて、層間絶縁膜２５の上部表面上に位置する金属膜およびバリアメタル膜を除去する。このようにして、図５８に示すように、バリアメタル膜２８および金属膜２９を形成する。このバリアメタル膜２８および金属膜２９によってキャパシタの下部電極３１が構成される。
【０１９７】
次に、金属膜２９上から層間絶縁膜２５の上部表面上にまで延在するように誘電体膜（図示せず）を形成する。この誘電体膜としては、ＣＶＤ法などを用いて堆積されるシリコン酸化膜を用いてもよい。このとき、誘電体膜としてのシリコン酸化膜の厚みは３０ｎｍ程度とした。その後、写真製版加工技術を用いて誘電体膜上にレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして誘電体膜を部分的に除去する。その後、レジスト膜を除去する。この結果、図５９に示すように、下部電極３１上に位置するキャパシタ誘電体膜３０を形成する。
【０１９８】
次に、キャパシタ誘電体膜３０上から層間絶縁膜２５の上部表面上にまで延在するように金属膜（図示せず）を形成する。この金属膜としては、スパッタリング法を用いて堆積されたアルミニウム膜などを用いることができる。このアルミニウム膜などの金属膜上に写真製版加工技術を用いてレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして用いて、異方性エッチングにより金属膜を部分的に除去する。その後レジスト膜を除去する。その結果、図６０に示すように、金属膜からなる配線３２ｂと上部電極３２ａとを形成する。ここで、キャパシタ誘電体膜３０の幅は下部電極３１の幅よりも広くなっている。また、上部電極３２ａの幅はキャパシタ誘電体膜３０の幅よりも広くなっている。
【０１９９】
その後、上部電極３２ａおよび配線３２ｂ上に層間絶縁膜３３（図５５参照）を形成する。層間絶縁膜３３上にレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして異方性エッチングにより層間絶縁膜３３を部分的に除去することにより、コンタクトホール３４ａ、３４ｂ（図５５参照）を形成する。このコンタクトホール３４ａ、３４ｂの内部から層間絶縁膜３３の上部表面上にまで延在するようにバリアメタル膜（図示せず）を形成する。このバリアメタル膜としてはＣＶＤ法などを用いて堆積された窒化チタン膜などを用いることができる。バリアメタル膜上に、コンタクトホール３４ａ、３４ｂの内部を充填するとともに層間絶縁膜３３の上部表面上にまで延在するタングステン膜（図示せず）を形成する。その後、層間絶縁膜３３の上部表面上に位置するタングステン膜およびバリアメタル膜をＣＭＰ法などを用いて除去する。その結果、コンタクトホール３４ａ、３４ｂの内部にバリアメタル膜３７ａ、３７ｂおよびタングステンプラグ１１ａ、１１ｂを形成する。その後、タングステンプラグ１１ａ、１１ｂ上に上層配線１２ａ、１２ｂ（図５５参照）を形成する。このようにして、図５５に示すような縦方向のキャパシタを有する半導体装置を得ることができる。
【０２００】
（実施の形態８）
図６１は、本発明による半導体装置の実施の形態８を示す断面模式図である。また、図６２は、図６１の線分ＬＸＩＩ−ＬＸＩＩにおける水平方向の断面を示す平面模式図である。図６１および図６２を参照して、本発明による半導体装置の実施の形態８を説明する。
【０２０１】
図６１および図６２を参照して、半導体装置は容量部２０と配線部２１とを備える。容量部２０においては、層間絶縁膜２５上に一方電極３６ａと、他方電極３６ｂとが形成されている。図６２からもわかるように、一方電極３６ａは、延在部３９ａ、３９ｃ、３９ｅを有する。また、他方電極３６ｂは、延在部３９ｂ、３９ｄ、３９ｆを有する。これらの延在部３９ａ〜３９ｆは互いにキャパシタ誘電体膜として作用する層間絶縁膜３３の一部を介して対向するように配置されている。そして、他方電極３６ｂ下に位置する領域においては、層間絶縁膜２５にコンタクトホール３５ａが形成されている。コンタクトホール３５ａの内部には、バリアメタル膜２８ａと金属膜２９ａとが形成されている。金属膜２９ａは他方電極３６ｂと電気的に接続されている。また、層間絶縁膜３３においては、一方電極３６ａ上に位置する領域にコンタクトホール３４ａが形成されている。このコンタクトホール３４ａの内部には、バリアメタル膜３７ａとタングステンプラグ１１ａとが形成されている。このタングステンプラグ１１ａ上に位置する領域には、上層配線１２ａが形成されている。上層配線１２ａと一方電極３６ａとは、バリアメタル膜３７ａおよびタングステンプラグ１１ａを介して電気的に接続されている。
【０２０２】
また、配線部２１においては、層間絶縁膜２５にコンタクトホール３５ｂが形成されている。コンタクトホール３５ｂの内部には、バリアメタル膜２８ｂおよび金属膜２９ｂが形成されている。金属膜２９ｂ上に位置する領域には、配線３６ｃが形成されている。この配線３６ｃは、後述する製造方法からもわかるように一方電極３６ａおよび他方電極３６ｂと同一レベルの層により構成される。配線３６ｃ上においては、層間絶縁膜３３にコンタクトホール３４ｂが形成されている。コンタクトホール３４ｂの内部には、バリアメタル膜３７ｂおよびタングステンプラグ１１ｂが形成されている。タングステンプラグ１１ｂ上には上層配線１２ｂが形成されている。
【０２０３】
このように、第１および第２の延在部としての延在部３９ａ、３９ｃ、３９ｅと、第３および第４の延在部としての延在部３９ｂ、３９ｄ、３９ｆとが交互に配置されるので、キャパシタ一方電極としての一方電極３６ａおよびキャパシタ他方電極としての他方電極３６ｂの延在部３９ａ〜３９ｆにおいて互いに対向する側壁面をキャパシタの電極面として利用できる。具体的には、延在部３９ｂ〜３９ｅの側壁面のほぼ全てをキャパシタ電極面として利用できる。したがって、図８９および９０に示したような従来のキャパシタを複数個配置することで一定の静電容量を確保する場合より、キャパシタの占有する領域の体積を低減できる。
【０２０４】
図６３〜６７は、図６１および６２に示した半導体装置の製造方法を説明するための断面模式図である。図６３〜６７を参照して、図６１および６２に示した半導体装置の製造方法を説明する。
【０２０５】
まず、半導体基板（図示せず）上に層間絶縁膜２５（図６３参照）を形成する。この層間絶縁膜２５はＣＶＤ法などを用いて形成する。そして、層間絶縁膜２５上に写真製版加工技術を用いてレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして、層間絶縁膜２５の一部を異方性エッチングにより除去することにより、コンタクトホール３５ａ、３５ｂ（図６３参照）を形成する。その後レジスト膜を除去する。このようにして、図６３に示すような構造を得る。
【０２０６】
次に、コンタクトホール３５ａ、３５ｂの内部から層間絶縁膜２５の上部表面上にまで延在するようにバリアメタル膜（図示せず）を形成する。このバリアメタル膜としては、ＣＶＤ法などを用いて堆積された窒化チタン膜などを用いることができる。そして、バリアメタル膜上に金属膜（図示せず）を形成する。この金属膜はコンタクトホール３５ａ、３５ｂの内部を充填するように形成する。この金属膜の材料としては、タングステンなどを用いることができる。そして、層間絶縁膜２５の上部表面上に位置する金属膜およびバリアメタル膜を、ＣＭＰ法などを用いて除去する。その結果、図６４に示すように、コンタクトホール３５ａ、３５ｂの内部にバリアメタル膜２８ａ、２８ｂおよび金属膜２９ａ、２９ｂを形成する。
【０２０７】
次に、層間絶縁膜２５上にスパッタリング法などを用いて金属膜（図示せず）を堆積する。この金属膜上に、写真製版加工技術を用いてレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして用いて、異方性エッチングにより金属膜を部分的に除去する。その後、レジスト膜を除去する。その結果、図６５に示すように、横方向のキャパシタを構成する金属膜からなる一方電極３６ａおよび他方電極３６ｂと配線３６ｃとを形成する。このとき、他方電極３６ｂは、コンタクトホール３５ａの内部に形成された金属膜２９ａと接触するように配置される。
【０２０８】
次に、一方電極３６ａおよび他方電極３６ｂと配線３６ｃ上とに層間絶縁膜３３（図６６参照）を形成する。この層間絶縁膜３３を形成する際には、ＣＶＤ法などを用いてもよい。層間絶縁膜３３上に写真製版加工技術を用いてレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして用いて、異方性エッチングにより層間絶縁膜３３の一部を除去することによりコンタクトホール３４ａ、３４ｂ（図６６参照）を形成する。その後レジストを除去する。このようにして、図６６に示すような構造を得る。
【０２０９】
このとき、コンタクトホール３４ａの底部においては、一方電極３６ａの上部表面の一部が露出するようになっている。また、コンタクトホール３４ｂの底部においては、配線３６ｃの上部表面が露出している。
【０２１０】
次に、バリアメタル膜２８ｂおよび金属膜２９ａ、２９ｂを形成した方法と同様の方法により、コンタクトホール３４ａ、３４ｂの内部にバリアメタル膜３７ａ、３７ｂおよびタングステンプラグ１１ａ、１１ｂを形成する。このようにして、図６７に示すような構造を得る。
【０２１１】
その後、タングステンプラグ１１ａ、１１ｂ上に上層配線１２ａ、１２ｂ（図６１参照）を形成することにより、図６１および６２に示すような半導体装置を得ることができる。
【０２１２】
なお、容量部における横方向のキャパシタの静電容量を変更するには、たとえば図６８に示すように、延在部３９ａ〜３９ｐの数を変更することにより、キャパシタ電極として作用する領域の面積を変更できるので、容易にキャパシタの静電容量を変更することができる。ここで、図６８は、図６１および６２に示した本発明による半導体装置の実施の形態８の変形例を示すための平面模式図であり、図６２に対応している。
【０２１３】
（実施の形態９）
図６９は、本発明による半導体装置の実施の形態９を示す断面模式図である。図６９を参照して、本発明による半導体装置の実施の形態９を説明する。
【０２１４】
図６９を参照して、半導体装置は容量部２０と配線部２１とを備える。容量部２０においては、半導体基板１上に絶縁膜２が形成されている。絶縁膜２上にはキャパシタ用下層配線３ｃが形成されている。キャパシタ用下層配線３ｃ上には層間絶縁膜８が形成されている。層間絶縁膜８においては、キャパシタ用下層配線３ｃ上に位置する領域にコンタクトホール１３ａ〜１３ｇが形成されている。また、コンタクトホール１３ａ〜１３ｇの内部を充填するようにタングステン膜１４ａ〜１４ｇが形成されている。コンタクトホール１３ａ〜１３ｇ上に位置する領域には、層間絶縁膜８の上部表面から窪んだ凹部１６が形成されている。凹部１６にはキャパシタ誘電体膜としてのスピンオングラス法（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ法）により形成されたシリコン酸化膜（以下、ＳＯＧ膜とよぶ）が形成されている。ＳＯＧ膜上には金属膜からなる上部電極１８ａが形成されている。
【０２１５】
配線部２１においては、絶縁膜２上に１層目配線３ｂが形成されている。３ｂ上に位置する領域においては、層間絶縁膜８にコンタクトホール１３ｈが形成されている。コンタクトホール１３ｈの内部を充填するようにタングステン膜１４ｈが形成されている。タングステン膜１４ｈ上には上層配線１８ｂが形成されている。なお、コンタクトホール１３ａ〜１３ｈの壁面上にはバリアメタル膜（図示せず）が形成されていることが好ましい。
【０２１６】
このようにすれば、縦方向にキャパシタ下部電極としてのタングステン膜１４ａ〜１４ｇ、誘電体膜としてのＳＯＧ膜１７ａおよびキャパシタ上部電極としての上部電極１８ａを積層して配置する事により、縦方向のキャパシタを形成することができる。このため、本発明による半導体装置の実施の形態１と同様に、一定の静電容量を確保した状態で、ＳＯＧ膜１７ａの膜厚を従来より薄くすることでキャパシタ下部電極の表面積に対応するタングステン膜１４ａ〜１４ｇのＳＯＧ膜１７ａに対向する領域の面積および上部電極１８ａの表面積をより小さくできるので、従来よりキャパシタの小型化を図ることができる。
【０２１７】
また、層間絶縁膜８に形成される複数の孔としてのコンタクトホール１３ａ〜１３ｇの数や断面積を変更することにより、タングステン膜１４ａ〜１４ｇにおいてＳＯＧ膜１７ａと対向する部分の面積を容易に変更できる。この結果、キャパシタの静電容量を容易に変更できる。
【０２１８】
また、キャパシタ下部電極としてのタングステン膜１４ａ〜１４ｇおよび上部電極１８ａは金属膜を含むため、キャパシタ電極としてポリシリコンなどの半導体を用いた場合より、高精度で電圧依存性の少ないキャパシタを実現できる。
【０２１９】
図７０〜７６は、図６９に示した半導体装置の製造方法を説明するための断面模式図である。図７０〜７６を参照して、図６９に示した半導体装置の製造方法を説明する。
【０２２０】
まず、図７０に示すように、半導体基板１上に絶縁膜２を形成する。絶縁膜２上に金属膜３を形成する。この金属膜３としては、スパッタリング法を用いて形成されたアルミニウム合金膜を用いることができる。金属膜３の厚みは０．４μｍ程度とする。なお、この金属膜３の材質および厚みは任意に変更することが可能である。また、金属膜３の材料としてはタングステンなどを用いてもよい。
【０２２１】
そして、金属膜３上に写真製版加工技術を用いてレジスト膜５ａ、５ｂを形成する。
【０２２２】
次に、このレジスト膜５ａ、５ｂをマスクとして用いて、異方性エッチングにより金属膜３を部分的に除去する。その後、レジスト膜５ａ、５ｂを除去する。このようにして、図７１に示すようにキャパシタ用下層配線３ｃと１層目配線３ｂとを形成する。
【０２２３】
次に、キャパシタ用下層配線３ｃおよび１層目配線３ｂ上に層間絶縁膜８（図７２参照）を形成する。この層間絶縁膜８の上部表面はＣＭＰ法などを用いて平坦化する。そして、層間絶縁膜８上に写真製版加工技術を用いてレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして異方性エッチングにより層間絶縁膜８を部分的に除去することにより、コンタクトホール１３ａ〜１３ｈ（図７２参照）を形成する。次に、コンタクトホール１３ａ〜１３ｈの内部から層間絶縁膜８の上部表面上にまで延在するようにＣＶＤ法を用いてタングステン膜１４（図７２参照）を形成する。このようにして、図７２に示すような構造を得る。なお、このタングステン膜１４の厚みは４００ｎｍ程度とする。また、このタングステン膜１４の厚みは任意に変更することができる。
【０２２４】
ここで、形成される複数の孔としてのコンタクトホール１３ａ〜１３ｇの数や断面積を変更することにより、タングステン膜１４ａ〜１４ｇ（図６９参照）において誘電体膜としてのＳＯＧ膜（図６９参照）と対向する部分の面積を容易に変更できる。この結果、キャパシタの静電容量を容易に変更できる。
【０２２５】
次に、ＣＭＰ法を用いて層間絶縁膜８の上部表面上に位置するタングステン膜１４を除去する。このとき、コンタクトホール１３ａ〜１３ｇが密集して形成された部分においてはＣＭＰ法を行なっている際にエロージョンが発生し、層間絶縁膜８の上部表面に凹部１６が形成される。ここではＣＭＰ法のプロセス条件を調整することにより、層間絶縁膜８の上部表面１５から凹部１６底面までの深さを５０ｎｍとした。なお、ＣＭＰ法のプロセス条件を変更することにより、凹部１６の深さを任意に変更することができる。この結果、図７３に示すような構造を得る。
【０２２６】
次に、図７４に示すように、ＳＯＧを塗布した後、所定の熱処理を行なうことによりキャパシタ誘電体膜となるＳＯＧ膜１７を形成する。このＳＯＧの塗布膜厚は０．５μｍとした。なお、このＳＯＧ１７の塗布膜厚は任意に変更することができる。また、ここではキャパシタ誘電体膜としてＳＯＧ膜を用いているが、凹部１６を埋込むことができる誘電体であれば他の材料を用いてもよい。
【０２２７】
次に、図７５に示すように、ＣＭＰ法などを用いて凹部１６以外の領域からＳＯＧ膜１７（図７４参照）を除去する。その結果、凹部１６の内部にキャパシタ誘電体膜として作用するＳＯＧ膜１７ａが残存する。
【０２２８】
次に、図７６に示すように、ＳＯＧ膜１７ａ上に金属膜１８を形成する。この金属膜１８としては、スパッタリング法を用いて形成されたアルミニウム合金膜を用いることができる。また、金属膜１８の厚みとしては０．４μｍという値を用いる。なお、金属膜１８の材質および厚みは任意に変更することができる。その後、金属膜１８上に写真製版加工技術を用いてレジスト膜１９ａ、１９ｂを形成する。
【０２２９】
次に、レジスト膜１９ａ、１９ｂをマスクとして用いて、異方性エッチングにより金属膜１８を部分的に除去する。その後、レジスト膜１９ａ、１９ｂを除去する。この結果、上部電極１８ａおよび上層配線１８ｂ（図６９参照）が形成される。このようにして、図６９に示す半導体装置を得ることができる。
【０２３０】
（実施の形態１０）
図７７は、本発明による半導体装置の実施の形態１０を示す断面模式図である。図７７を参照して、本発明による半導体装置の実施の形態１０を説明する。
【０２３１】
図７７を参照して、半導体装置は基本的には図２７に示した半導体装置と同様の構造を備える。ただし、図７７に示した半導体装置においては、容量部２０において、キャパシタ誘電体膜４ａの上部表面を露出させるように上部電極用コンタクトホール２２が形成されている。上部電極用コンタクトホール２２の内部にはタングステン膜２３ａが形成されている。タングステン膜２３ａ上には、上部電極用コンタクトホール２２の内部を充填するとともに層間絶縁膜８の上部表面上にまで延在し、キャパシタの上部電極を兼ねる上層配線２４ａが形成されている。
【０２３２】
また、配線部２１においても、１層目配線３ｂ上に位置する領域において、層間絶縁膜８にコンタクトホール１０が形成されている。コンタクトホール１０の内部にはタングステン膜２３ｂが充填されている。タングステン膜２３ｂ上には上層配線２４ｂが形成されている。
【０２３３】
このようにすれば、縦方向にキャパシタ下部電極としての下部電極３ａ、キャパシタ誘電体膜４ａおよびキャパシタ上部電極としてのタングステン膜２３ａおよび上層配線２４ａを積層して配置する事により、本発明の実施の形態１と同様に縦方向のキャパシタを形成することができる。このため、一定の静電容量を確保した状態で、キャパシタ誘電体膜４ａの膜厚を従来より薄くすることでタングステン膜２３ａのキャパシタ誘電体膜４ａと対向する領域の面積および下部電極３ａの表面積をより小さくできるので、従来よりキャパシタの小型化を図ることができる。
【０２３４】
また、開口部としての上部電極用コンタクトホール２２の内部にキャパシタ上部電極としてのタングステン膜２３ａおよび上層配線２４ａを配置するので、キャパシタの上部電極を形成した後、従来必要であった上部電極と上層配線とを接続するためのコンタクトホールを形成する工程を省略できる。したがって、半導体装置の製造工程を簡略化できる。
【０２３５】
また、下部電極３ａ、タングステン膜２３ａおよび上層配線２４ａはそれぞれ金属膜からなるため、キャパシタ電極としてポリシリコンなどの半導体を用いた場合より、高精度で電圧依存性の少ないキャパシタを実現できる。
【０２３６】
図７８〜８６は、図７７に示した半導体装置の製造方法を説明するための断面模式図である。図７８〜８６を参照して、半導体装置の製造方法を説明する。
【０２３７】
まず、図７８に示すように、半導体基板１上に絶縁膜（図示せず）を形成する。絶縁膜上に下層金属膜３を形成する。下層金属膜３上に誘電体膜４を形成する。
【０２３８】
次に、図７９に示すように、誘電体膜４上に写真製版加工技術を用いてレジスト膜５ａ、５ｂを形成する。このとき、誘電体膜４としてＡＲＣ（Anti Reflection Coat）としての役割を果たすような材料、たとえばシリコン酸化窒化膜を用いれば、レジスト膜５ａ、５ｂの下において、誘電体膜４とは別にＡＲＣを形成する必要がない。
【０２３９】
次に、レジスト膜５ａ、５ｂをマスクとして用いて誘電体膜４および下層金属膜３を部分的に異方性エッチングにより除去する。その後レジスト膜５ａ、５ｂを除去する。このようにして、図８０に示すように、下部電極３ａ、キャパシタ誘電体膜４ａ、１層目配線３ｂおよび誘電体膜４ｂを形成する。
【０２４０】
次に、図８１に示すように、キャパシタ誘電体膜４ａ、誘電体膜４ｂ上に層間絶縁膜８を形成する。
【０２４１】
次に、図８２に示すように、層間絶縁膜８上に写真製版加工技術を用いてレジスト膜７を形成する。
【０２４２】
次に、このレジスト膜７をマスクとして用いて、異方性エッチングにより層間絶縁膜８および誘電体膜４ｂを部分的に除去することにより、コンタクトホール１０（図８３参照）を形成する。その後、レジスト膜７を除去する。この結果、図８３に示すような構造を得る。
【０２４３】
次に、図８４に示すように、層間絶縁膜８上に写真製版加工技術を用いてレジスト膜９を形成する。
【０２４４】
次に、レジスト膜９をマスクとして用いて、異方性エッチングにより層間絶縁膜８を部分的に除去することにより、上部電極用コンタクトホール２２（図８５参照）を形成する。その後レジスト膜９を除去する。この結果、図８５に示すような構造を得る。
【０２４５】
次に、上部電極用コンタクトホール２２およびコンタクトホール１０の内部から層間絶縁膜８の上部表面上にまで延在するようにタングステン膜を形成する。その後、ＣＭＰ法などを用いて層間絶縁膜８の上部表面上に位置するタングステン膜を除去することにより、図８６に示すような構造を得る。
【０２４６】
次に、タングステン膜２３ａ、２３ｂ上に金属膜を形成する。この金属膜上に写真製版加工技術を用いてレジスト膜を形成する。このレジスト膜をマスクとして用いて、異方性エッチングにより金属膜を部分的に除去する。その後レジスト膜を除去する。このようにして、上層配線２４ａ、２４ｂ（図７７参照）を形成する。このようにして図７７に示した半導体装置を得ることができる。
【０２４７】
また、上部電極用コンタクトホール２２の内部にキャパシタ上部電極として作用するタングステン膜２３ａを配置し、この上部電極用コンタクトホール２２が上層配線２４ａとの接続孔を兼ねているので、キャパシタ上部電極を形成した後、従来必要であったキャパシタ上部電極と上層配線とを接続するためのコンタクトホールを形成する工程を省略できる。
【０２４８】
（実施の形態１１）
図８７および８８は、本発明による半導体装置の製造方法の実施の形態１１を説明するための断面模式図である。図８７および８８を参照して、本発明による半導体装置の製造方法の実施の形態１１を説明する。
【０２４９】
まず、本発明による半導体装置の製造方法の実施の形態１０における図７８〜８１に示した工程を実施する。その後、図８７に示すように、層間絶縁膜８上に写真製版加工技術を用いてレジスト膜７を形成する。このとき、レジスト膜７においては、コンタクトホール１０および上部電極用コンタクトホール２２を形成するためのホールパターンが形成されている。
【０２５０】
次に、このレジスト膜７をマスクとして用いて、異方性エッチングにより層間絶縁膜８および誘電体膜４ｂを部分的に除去することにより上部電極用コンタクトホール２２（図８８参照）およびコンタクトホール１０（図８８参照）を形成する。このとき、コンタクトホール１０のような直径の小さな孔では誘電体膜４ｂがエッチングされるが、上部電極用コンタクトホール２２のような直径の比較的大きな孔では誘電体膜４ａがエッチングされないように、エッチング条件を調整する。
【０２５１】
たとえば、コンタクトホール１０の平面形状が直径０．２μｍの円形状であり、上部電極用コンタクトホール２２の平面形状が縦２μｍ、横２μｍの正方形状である場合を考える。この場合、２周波平行平板ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｃｈｉｎｇ）装置を用いて、反応容器内の圧力を４Ｐａ、ＲＦパワー（Ｔｏｐ／Ｂｏｔｔｏｍ）が１４００Ｗ／１４００Ｗ、反応ガスとして４フッ化炭素ガス（ＣＦ4）、トリフルオロメタンガス（ＣＨＦ3）、酸素ガス（Ｏ2）、アルゴンガス（Ａｒ）を用い、それぞれのガスの流量は、ＣＦ4の流量が０．０１リットル／分（１０ｓｃｃｍ）、ＣＨＦ3の流量が０．０３リットル／分（３０ｓｃｃｍ）、Ｏ2の流量が０．００９リットル／分（９ｓｃｃｍ）、Ａｒの流量が０．４リットル／分（４００ｓｃｃｍ）といった条件を用いることで、上述のように上部電極用コンタクトホール２２ではキャパシタ誘電体膜４ａがエッチングされず、一方コンタクトホール１０では誘電体膜４ｂがエッチングされるとういエッチングを実施できる。
【０２５２】
このようにすれば、上部電極用コンタクトホール２２とコンタクトホール１０とを同時に形成できるので、本発明実施の形態１０における製造方法より、工程を簡略化できる。
【０２５３】
その後レジスト膜７を除去する。このようにして、図８８に示すような構造を得る。
【０２５４】
その後、図８６と同様の工程を実施することにより図７７に示した本発明による半導体装置の実施の形態１０と同様の半導体装置を得ることができる。
【０２５５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２５６】
【発明の効果】
このように、本発明によれば、縦方向に金属膜を含む電極と誘電体とを積層した縦型のキャパシタを形成することにより、一定の静電容量を確保すると同時に、小型化を図ることが可能なキャパシタを備える半導体装置およびその製造方法を提供できる。
【図面の簡単な説明】
【図１】 本発明による半導体装置の実施の形態１を示す断面模式図である。
【図２】 図１に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図３】 図１に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図４】 図１に示した半導体装置の製造方法の第３工程を説明するための断面模式図である。
【図５】 図１に示した半導体装置の製造方法の第４工程を説明するための断面模式図である。
【図６】 図１に示した半導体装置の製造方法の第５工程を説明するための断面模式図である。
【図７】 図１に示した半導体装置の製造方法の第６工程を説明するための断面模式図である。
【図８】 本発明による半導体装置の実施の形態２を示す断面模式図である。
【図９】 図８に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図１０】 図８に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図１１】 図８に示した半導体装置の製造方法の第３工程を説明するための断面模式図である。
【図１２】 図８に示した半導体装置の製造方法の第４工程を説明するための断面模式図である。
【図１３】 図８に示した半導体装置の製造方法の第５工程を説明するための断面模式図である。
【図１４】 図８に示した本発明による半導体装置の実施の形態２の第１の変形例を示す断面模式図である。
【図１５】 図１４に示した半導体装置の製造方法を説明するための断面模式図である。
【図１６】 図８に示した本発明による半導体装置の実施の形態２の第２の変形例を示す断面模式図である。
【図１７】 図１６に示した半導体装置の製造方法を説明するための断面模式図である。
【図１８】 本発明による半導体装置の実施の形態３を示す断面模式図である。
【図１９】 図１８に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図２０】 図１８に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図２１】 図１８に示した半導体装置の製造方法の第３工程を説明するための断面模式図である。
【図２２】 図１８に示した半導体装置の製造方法の第４工程を説明するための断面模式図である。
【図２３】 図１８に示した半導体装置の製造方法の第５工程を説明するための断面模式図である。
【図２４】 図１８に示した半導体装置の製造方法の第６工程を説明するための断面模式図である。
【図２５】 図１８に示した半導体装置の製造方法の第７工程を説明するための断面模式図である。
【図２６】 図１８に示した半導体装置の製造方法の第８工程を説明するための断面模式図である。
【図２７】 本発明による半導体装置の実施の形態４を示す断面模式図である。
【図２８】 図２７に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図２９】 図２７に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図３０】 図２７に示した半導体装置の製造方法の第３工程を説明するための断面模式図である。
【図３１】 図２７に示した半導体装置の製造方法の第４工程を説明するための断面模式図である。
【図３２】 図２７に示した半導体装置の製造方法の第５工程を説明するための断面模式図である。
【図３３】 図２７に示した半導体装置の製造方法の第６工程を説明するための断面模式図である。
【図３４】 図２７に示した半導体装置の製造方法の第７工程を説明するための断面模式図である。
【図３５】 本発明による半導体装置の実施の形態５を示す断面模式図である。
【図３６】 図３５に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図３７】 図３５に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図３８】 図３５に示した半導体装置の製造方法の第３工程を説明するための断面模式図である。
【図３９】 図３５に示した半導体装置の製造方法の第４工程を説明するための断面模式図である。
【図４０】 図３５に示した半導体装置の製造方法の第５工程を説明するための断面模式図である。
【図４１】 図３５に示した半導体装置の製造方法の第６工程を説明するための断面模式図である。
【図４２】 図３５に示した半導体装置の製造方法の第７工程を説明するための断面模式図である。
【図４３】 図３５に示した半導体装置の製造方法の第８工程を説明するための断面模式図である。
【図４４】 本発明による半導体装置の実施の形態６を示す断面模式図である。
【図４５】 図４４における配線部２１を示す部分拡大断面模式図である。
【図４６】 図４４および４５に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図４７】 図４４および４５に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図４８】 図４４および４５に示した半導体装置の製造方法の第３工程を説明するための断面模式図である。
【図４９】 図４４および４５に示した半導体装置の製造方法の第４工程を説明するための断面模式図である。
【図５０】 図４４および４５に示した半導体装置の製造方法の第５工程を説明するための断面模式図である。
【図５１】 図４４および４５に示した半導体装置の製造方法の第６工程を説明するための断面模式図である。
【図５２】 図４４および４５に示した半導体装置の製造方法の第７工程を説明するための断面模式図である。
【図５３】 図４４および４５に示した半導体装置の製造方法の第８工程を説明するための断面模式図である。
【図５４】 図４４および４５に示した半導体装置の製造方法の第９工程を説明するための断面模式図である。
【図５５】 本発明による半導体装置の実施の形態７を示す断面模式図である。
【図５６】 図５５に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図５７】 図５５に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図５８】 図５５に示した半導体装置の製造方法の第３工程を説明するための断面模式図である。
【図５９】 図５５に示した半導体装置の製造方法の第４工程を説明するための断面模式図である。
【図６０】 図５５に示した半導体装置の製造方法の第５工程を説明するための断面模式図である。
【図６１】 本発明による半導体装置の実施の形態８を示す断面模式図である。
【図６２】 図６１の線分ＬＸＩＩ−ＬＸＩＩにおける水平方向の断面を示す平面模式図である。
【図６３】 図６１および６２に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図６４】 図６１および６２に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図６５】 図６１および６２に示した半導体装置の製造方法の第３工程を説明するための断面模式図である。
【図６６】 図６１および６２に示した半導体装置の製造方法の第４工程を説明するための断面模式図である。
【図６７】 図６１および６２に示した半導体装置の製造方法の第５工程を説明するための断面模式図である。
【図６８】 図６１および６２に示した本発明による半導体装置の実施の形態８の変形例を示すための平面模式図である。
【図６９】 本発明による半導体装置の実施の形態９を示す断面模式図である。
【図７０】 図６９に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図７１】 図６９に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図７２】 図６９に示した半導体装置の製造方法の第３工程を説明するための断面模式図である。
【図７３】 図６９に示した半導体装置の製造方法の第４工程を説明するための断面模式図である。
【図７４】 図６９に示した半導体装置の製造方法の第５工程を説明するための断面模式図である。
【図７５】 図６９に示した半導体装置の製造方法の第６工程を説明するための断面模式図である。
【図７６】 図６９に示した半導体装置の製造方法の第７工程を説明するための断面模式図である。
【図７７】 本発明による半導体装置の実施の形態１０を示す断面模式図である。
【図７８】 図７７に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図７９】 図７７に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図８０】 図７７に示した半導体装置の製造方法の第３工程を説明するための断面模式図である。
【図８１】 図７７に示した半導体装置の製造方法の第４工程を説明するための断面模式図である。
【図８２】 図７７に示した半導体装置の製造方法の第５工程を説明するための断面模式図である。
【図８３】 図７７に示した半導体装置の製造方法の第６工程を説明するための断面模式図である。
【図８４】 図７７に示した半導体装置の製造方法の第７工程を説明するための断面模式図である。
【図８５】 図７７に示した半導体装置の製造方法の第８工程を説明するための断面模式図である。
【図８６】 図７７に示した半導体装置の製造方法の第９工程を説明するための断面模式図である。
【図８７】 本発明による半導体装置の製造方法の実施の形態１１の第１工程を説明するための断面模式図である。
【図８８】 本発明による半導体装置の製造方法の実施の形態１１の第２工程を説明するための断面模式図である。
【図８９】 従来のアナログ・ディジタルＬＳＩなどの半導体装置におけるキャパシタが形成された容量部と配線が形成された配線部とを示す断面模式図である。
【図９０】 図８９の線分ＸＣ−ＸＣにおける断面模式図である。
【符号の説明】
１ 半導体基板、２，３８，３８ｃ 絶縁膜、３ 下層金属膜、３ａ，３１ 下部電極、３ｂ １層目配線、３ｃ キャパシタ用下層配線、４，４ｂ 誘電体膜、４ａ，３０ キャパシタ誘電体膜、５ａ，５ｂ，９ レジスト膜、６，１８，２９，２９ａ，２９ｂ 金属膜、６ａ，１８ａ，３２ａ 上部電極、７，１９ａ，１９ｂ レジスト膜、８，２５，３３ 層間絶縁膜、１０，１０ａ，１０ｂ，１３ａ〜１３ｈ，３４ａ，３４ｂ，３５ａ，３５ｂ コンタクトホール、１１ａ，１１ｂ タングステンプラグ、１２ａ，１２ｂ，１８ｂ 上層配線、１４ａ〜１４ｈ，２３ａ，２３ｂ タングステン膜、１５ 層間絶縁膜の上部表面、１６ 凹部、１７，１７ａ ＳＯＧ膜、２０ 容量部、２１ 配線部、２２ 上部電極用コンタクトホール、２４ａ，２４ｂ 上層配線、２６ 溝、２７ ビアホール、２８，２８ａ，２８ｂ，３７ａ，３７ｂ バリアメタル膜、３２ｂ，３６ｃ 配線、３６ａ 一方電極、３６ｂ 他方電極、３８ａ，３８ｂ，３８ｄ，３８ｅ サイドウォール膜、３９ａ〜３９ｐ 延在部。
Claims (12)
- 上部表面を有し、金属膜を含むキャパシタ下部電極と、
前記キャパシタ下部電極の上部表面上に配置され、前記キャパシタ下部電極の厚みより薄い厚みを有する誘電体膜と、
前記誘電体膜上に配置され、前記キャパシタ下部電極の幅より狭い幅を有し、金属膜を含むキャパシタ上部電極と、
前記キャパシタ下部電極と同一レベルの層により構成される下部配線部分と、
前記下部配線部分上に配置される他の誘電体膜と、
前記他の誘電体膜上に配置され、前記下部配線部分より狭い幅を有し、前記キャパシタ上部電極と同一レベルの層により構成される上部配線部分と、
前記上部配線部分上に形成された層間絶縁膜とを備え、
前記層間絶縁膜には、前記上部配線部分の表面を露出させるとともに、前記下部配線部分の上面に到達する接続孔が形成され、さらに、
前記接続孔の内部に配置され、前記上部配線部分と前記下部配線部分とを電気的に接続する導電体膜を備える半導体装置。 - 前記キャパシタ上部電極は側壁を有し、
前記キャパシタ下部電極の上部表面上において前記キャパシタ上部電極の側壁上に形成されたサイドウォール絶縁膜を備える、請求項１に記載の半導体装置。 - 前記サイドウォール絶縁膜はシリコン酸化窒化膜を含む、請求項２に記載の半導体装置。
- 前記キャパシタ下部電極はアルミニウムを含み、
前記キャパシタ上部電極はタングステンを含む、請求項１〜３のいずれか１項に記載の半導体装置。 - 前記キャパシタ上部電極と前記誘電体膜と前記キャパシタ下部電極とからなるキャパシタは、特定用途向け集積回路において用いられる、請求項１〜４のいずれか１項に記載の半導体装置。
- キャパシタ下部電極となるべき下部金属膜を形成する工程と、
前記下部金属膜上に誘電体膜を形成する工程と、
前記誘電体膜上に配置され、金属膜を含むキャパシタ上部電極を形成する工程と、
前記キャパシタ上部電極をマスクとして用いて、エッチングにより前記下部金属膜を部分的に除去することにより、キャパシタ下部電極を形成するキャパシタ下部電極形成工程とを備える、半導体装置の製造方法。 - 前記誘電体膜を形成する工程では、前記誘電体膜は前記下部金属膜を用いて配線を形成する領域上にまで延在するように形成され、
前記キャパシタ下部電極形成工程に先立ち、前記下部金属膜を用いて配線を形成する領域上において、前記誘電体膜上にレジスト膜を形成する工程と、
前記レジスト膜をマスクとして前記下部金属膜を部分的に除去することにより配線を形成する工程とを備える、請求項６に記載の半導体装置の製造方法。 - 前記誘電体膜はシリコン酸化窒化膜を含む、請求項７に記載の半導体装置の製造方法。
- 前記キャパシタ下部電極形成工程に先立ち、前記キャパシタ上部電極の側壁面上にサイドウォール膜を形成する工程を備え、
前記キャパシタ下部電極形成工程では、前記キャパシタ上部電極と前記サイドウォール膜とをマスクとして用いる、請求項６〜８のいずれか１項に記載の半導体装置の製造方法。 - 前記キャパシタ下部電極形成工程に先立って、前記誘電体膜上に配置され、側壁面を有し、配線層となるべき上部配線部分を形成する工程と、
前記上部配線部分の側壁面上に配線サイドウォール膜を形成する工程と、
前記配線サイドウォール膜と前記上部配線部分とをマスクとして用いて、エッチングにより前記下部金属膜を部分的に除去することにより下部配線部分を形成する工程と、
前記上部配線部分上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記上部配線部分の表面を露出させるとともに、前記下部配線部分の上面に到達する接続孔を形成する工程と、
前記接続孔の内部において、前記上部配線部分および前記下部配線部分と電気的に接続された導電体膜を形成する工程とを備える、請求項９に記載の半導体装置の製造方法。 - 金属膜を形成する工程と、
前記金属膜上にレジスト膜を形成する工程と、
前記レジスト膜をマスクとして用いて、前記金属膜を部分的に除去することにより、第一の延在部と、この第一の延在部と間隔を隔てて配置される第２の延在部とを含むキャパシタ一方電極と、前記第一の延在部と前記第２の延在部との間に位置し、前記第１および第２の延在部とそれぞれ誘電体膜を介して対向する第３の延在部と、前記第２の延在部から見て前記第３の延在部とは反対側に位置し、前記第２の延在部とは他の誘電体膜を介して対向する第４の延在部とを含むキャパシタ他方電極とを形成する工程を備える、半導体装置の製造方法。 - 層間絶縁膜を準備する工程と、
前記層間絶縁膜に複数の孔を形成する工程と、
前記複数の孔の内部から前記層間絶縁膜の上部表面上にまで延在するように、金属膜を形成する工程と、
化学機械研磨法を用いて、前記層間絶縁膜の上部表面上に位置する前記金属膜を除去することにより、前記複数の孔の内部に配置され金属膜を含む複数のキャパシタ下部電極を形成するとともに、前記複数の孔が位置する領域において、前記層間絶縁膜の上部表面に凹部を形成する工程と、
前記凹部に誘電体膜を充填する工程と、
前記誘電体膜膜上に、金属膜を含むキャパシタ上部電極を形成する工程とを備える、半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000382285A JP4671497B2 (ja) | 2000-12-15 | 2000-12-15 | 半導体装置およびその製造方法 |
| US09/858,455 US6603163B2 (en) | 2000-12-15 | 2001-05-17 | Semiconductor device with capacitor and method of manufacturing thereof |
| TW090118734A TW538531B (en) | 2000-12-15 | 2001-08-01 | Semiconductor device and method of manufacturing thereof |
| US10/283,318 US20030067053A1 (en) | 2000-12-15 | 2002-10-30 | Semiconductor device with capacitor and method of manufacturing thereof |
| TW092103120A TWI251928B (en) | 2000-12-15 | 2003-02-14 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000382285A JP4671497B2 (ja) | 2000-12-15 | 2000-12-15 | 半導体装置およびその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010280660A Division JP2011055015A (ja) | 2010-12-16 | 2010-12-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002184953A JP2002184953A (ja) | 2002-06-28 |
| JP4671497B2 true JP4671497B2 (ja) | 2011-04-20 |
Family
ID=18850139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000382285A Expired - Lifetime JP4671497B2 (ja) | 2000-12-15 | 2000-12-15 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6603163B2 (ja) |
| JP (1) | JP4671497B2 (ja) |
| TW (2) | TW538531B (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6677216B2 (en) * | 2001-10-04 | 2004-01-13 | Mosel Vitelic, Inc. | Method of making IC capacitor |
| US6936408B2 (en) * | 2002-07-16 | 2005-08-30 | Taiwan Semiconductor Manufacturing Co., Ltd | Partially photoexposed positive photoresist layer blocking method for regio-selectively processing a microelectronic layer |
| US7022581B2 (en) * | 2004-07-08 | 2006-04-04 | Agere Systems Inc. | Interdigitaded capacitors |
| US8124490B2 (en) * | 2006-12-21 | 2012-02-28 | Stats Chippac, Ltd. | Semiconductor device and method of forming passive devices |
| JP2008300676A (ja) | 2007-05-31 | 2008-12-11 | Rohm Co Ltd | 半導体装置およびその製造方法 |
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- 2000-12-15 JP JP2000382285A patent/JP4671497B2/ja not_active Expired - Lifetime
-
2001
- 2001-05-17 US US09/858,455 patent/US6603163B2/en not_active Expired - Lifetime
- 2001-08-01 TW TW090118734A patent/TW538531B/zh not_active IP Right Cessation
-
2002
- 2002-10-30 US US10/283,318 patent/US20030067053A1/en not_active Abandoned
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2003
- 2003-02-14 TW TW092103120A patent/TWI251928B/zh not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000164812A (ja) * | 1998-11-27 | 2000-06-16 | Sharp Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002184953A (ja) | 2002-06-28 |
| TW538531B (en) | 2003-06-21 |
| US6603163B2 (en) | 2003-08-05 |
| TW200300601A (en) | 2003-06-01 |
| TWI251928B (en) | 2006-03-21 |
| US20030067053A1 (en) | 2003-04-10 |
| US20020076894A1 (en) | 2002-06-20 |
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| A131 | Notification of reasons for refusal |
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